KR20160012299A - 스토리지 장치 및 스토리지 장치의 동작 방법 - Google Patents

스토리지 장치 및 스토리지 장치의 동작 방법 Download PDF

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Abstract

본 발명은 스토리지 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은, 커맨드, 어드레스 및 데이터를 수신하는 단계, 커맨드에 응답하여 어드레스에 대응하는 불휘발성 메모리의 저장 공간에 미리 저장된 데이터를 수신된 데이터와 비교하는 단계, 그리고 미리 저장된 데이터와 수신된 데이터가 동일하지 않으면, 수신된 데이터를 불휘발성 메모리에 기입하는 단계로 구성된다. 미리 저장된 데이터와 수신된 데이터가 동일하면, 수신된 데이터의 기입이 취소된다.

Description

스토리지 장치 및 스토리지 장치의 동작 방법{STORAGE DEVICE AND OPERATING METHOD OF STORAGE DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터를 소실하는 메모리 장치이다. 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등을 포함한다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
불휘발성 메모리는 개인용 컴퓨터, 노트북 컴퓨터, 스마트폰, 스마트 패드와 같은 컴퓨팅 장치의 스토리지 장치로 이용된다. 스토리지 장치는 데이터를 장기간 안정적으로 저장하는 용도로 사용된다.
스토리지 장치의 동작 성능은 다양한 요소들에 의해 결정된다. 예를 들어, 스토리지 장치의 동작 성능은 스토리지 장치가 데이터를 기입하거나 읽는 속도, 스토리지 장치가 외부의 장치와 통신하는 속도, 스토리지 장치를 액세스하는 컴퓨팅 장치의 동작 속도 등에 따라 결정될 수 있다. 그런데, 스토리지 장치의 쓰기 및 읽기의 속도, 스토리지 장치의 통신 속도 및 컴퓨팅 장치의 동작 속도는 서로 독립적으로 연구되고 있다. 스토리지 장치의 쓰기 및 읽기의 속도, 스토리지 장치의 통신 속도, 그리고 컴퓨팅 장치의 동작 속도에 따라, 최적의 동작 성능을 발휘하는 스토리지 장치의 동작 방법이 달라진다.
본 발명의 목적은, 스토리지 장치의 통신 속도가 높은 동작 환경에 최적화된 스토리지 장치 및 스토리지 장치의 동작 방법을 제고하는 데에 있다.
불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 상기 메모리 컨트롤러가 커맨드, 어드레스 및 데이터를 수신하는 단계; 상기 커맨드에 응답하여, 상기 메모리 컨트롤러가 상기 어드레스에 대응하는 상기 불휘발성 메모리의 저장 공간에 미리 저장된 데이터를 상기 수신된 데이터와 비교하는 단계; 그리고 상기 비교 결과에 기초하여 상기 수신된 데이터를 선택적으로 기입하는 단계를 포함한다.
실시 예로서, 상기 비교하는 단계는, 상기 불휘발성 메모리로부터 상기 미리 저장된 데이터를 읽는 단계; 그리고 상기 읽어진 데이터를 상기 수신된 데이터와 비교하는 단계를 포함한다.
실시 예로서, 상기 비교하는 단계는, 상기 수신된 데이터로부터 에러 체크 코드를 생성하는 단계; 상기 불휘발성 메모리로부터 상기 미리 저장된 데이터를 읽는 단계; 그리고 상기 생성된 에러 체크 코드 및 상기 읽어진 에러 체크 코드를 비교하는 단계를 포함한다.
실시 예로서, 상기 비교하는 단계는, 상기 수신된 데이터로부터 제1 해시(hash) 데이터를 생성하는 단계; 상기 불휘발성 메모리로부터 상기 미리 저장된 데이터를 읽는 단계; 상기 읽어진 데이터로부터 제2 해시 데이터를 생성하는 단계; 그리고 상기 제1 해시 및 상기 제2 해시를 비교하는 단계를 포함한다.
실시 예로서, 상기 스토리지 장치는 상기 메모리 컨트롤러의 제어에 따라 동작하는 랜덤 액세스 메모리를 더 포함하고, 상기 비교하는 단계는, 상기 미리 저장된 데이터가 상기 랜덤 액세스 메모리에 저장되어 있는지 판별하는 단계; 상기 미리 저장된 데이터가 상기 랜덤 액세스 메모리에 저장되어 있으면, 상기 랜덤 액세스 메모리의 상기 미리 저장된 데이터와 상기 수신된 데이터를 비교하는 단계; 그리고 상기 미리 저장된 데이터가 상기 랜덤 액세스 메모리에 저장되어 있지 않으면, 상기 불휘발성 메모리로부터 상기 미리 저장된 데이터를 읽고, 상기 읽어진 데이터를 상기 수신된 데이터와 비교하는 단계를 포함한다.
실시 예로서, 상기 스토리지 장치는 상기 메모리 컨트롤러의 제어에 따라 동작하는 랜덤 액세스 메모리를 더 포함하고, 상기 비교하는 단계는, 상기 수신된 데이터의 제1 에러 체크 코드를 생성하는 단계; 상기 미리 저장된 데이터의 제2 에러 체크 코드가 상기 랜덤 액세스 메모리에 저장되어 있는지 판별하는 단계; 상기 제2 에러 체크 코드가 상기 랜덤 액세스 메모리에 저장되어 있으면, 상기 랜덤 액세스 메모리의 상기 제2 에러 체크 코드와 상기 제1 에러 체크 코드를 비교하는 단계; 그리고 상기 제2 에러 체크 코드가 상기 랜덤 액세스 메모리에 저장되어 있지 않으면, 상기 불휘발성 메모리로부터 상기 제2 에러 체크 코드를 읽고, 상기 읽어진 제2 에러 체크 코드와 상기 제1 에러 체크 코드를 비교하는 단계를 포함한다.
실시 예로서, 상기 스토리지 장치는 상기 메모리 컨트롤러의 제어에 따라 동작하는 랜덤 액세스 메모리를 더 포함하고, 상기 비교하는 단계는, 상기 수신된 데이터의 제1 해시 데이터를 생성하는 단계; 상기 미리 저장된 데이터의 제2 해시 데이터가 상기 랜덤 액세스 메모리에 저장되어 있는지 판별하는 단계; 상기 제2 해시 데이터가 상기 랜덤 액세스 메모리에 저장되어 있으면, 상기 랜덤 액세스 메모리의 상기 제2 해시 데이터 및 상기 제1 해시 데이터를 비교하는 단계; 그리고 상기 제2 해시 데이터가 상기 랜덤 액세스 메모리에 저장되어 있지 않으면, 상기 불휘발성 메모리로부터 상기 미리 저장된 데이터를 읽고, 상기 미리 저장된 데이터로부터 상기 제2 해시 데이터를 생성하고, 그리고 상기 제1 해시 데이터 및 상기 생성된 제2 해시 데이터를 비교하는 단계를 포함한다.
실시 예로서, 상기 커맨드는 비교를 가리키는 동작 코드, 연결 동작(fused operation)의 첫 번째 커맨드임을 알리는 코드, 그리고 특수 동작을 알리는 플래그 코드를 포함한다.
실시 예로서, 제2 커맨드를 수신하는 단계를 더 포함하고, 상기 제2 커맨드는 쓰기를 가리키는 동작 코드, 상기 연결 동작(fused operation)의 두 번째 커맨드임을 알리는 코드, 그리고 상기 특수 동작을 알리는 상기 플래그 코드를 포함하고, 상기 기입하는 단계는 상기 제2 커맨드에 응답하여 수행된다.
실시 예로서, 상기 미리 저장된 데이터와 상기 수신된 데이터가 동일하지 않으면, 제1 응답을 출력하는 단계를 더 포함하고, 상기 제2 커맨드는 상기 제1 응답이 출력된 후에 수신된다.
실시 예로서, 상기 제1 커맨드 및 상기 제2 커맨드는 상기 스토리지 장치의 동작 단계들에 관계없이 연속적으로 수신된다.
실시 예로서, 상기 제1 커맨드 및 상기 제2 커맨드는 NVMe (NonVolatile Memory express)의 사양(specification)에 따른 포맷(format)을 갖는다.
본 발명의 실시 예에 따른 스토리지 장치는, 불휘발성 메모리; 그리고 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 외부 장치로부터 어드레스와 함께 수신된 데이터가 상기 불휘발성 메모리의 상기 어드레스에 대응하는 저장 공간에 미리 저장된 데이터가 동일한지 판별하고, 상기 판별 결과에 기초하여 상기 수신된 데이터를 선택적으로 상기 불휘발성 메모리에 기입하도록 구성된다.
실시 예로서, 상기 메모리 컨트롤러는 상기 수신된 데이터로부터 에러 정정 코드를 생성하도록 구성되는 에러 정정 블록을 포함하고, 상기 수신된 데이터의 에러 정정 코드와 상기 미리 저장된 데이터의 에러 정정 코드를 비교함으로써 상기 수신된 데이터와 상기 미리 저장된 데이터가 동일한지 판별하도록 구성된다.
실시 예로서, 상기 메모리 컨트롤러는 상기 수신된 데이터 또는 상기 미리 저장된 데이터로부터 해시를 생성하도록 구성되는 해시 생성기를 포함하고, 상기 수신된 데이터의 해시 및 상기 미리 저장된 데이터의 해시를 비교함으로써 상기 수신된 데이터와 상기 미리 저장된 데이터가 동일한지 판별하도록 구성된다.
실시 예로서, 상기 불휘발성 메모리는 기판 위에서 행들 및 열들로 배열된 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판 위에서 상기 기판과 수직한 방향을 따라 순차적으로 적층되는 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함한다.
실시 예로서, 상기 스토리지 장치는 NVMe (NonVolatile Memory express)의 사양(specification)에 따라 상기 외부 장치와 통신하도록 구성된다.
실시 예로서, 상기 메모리 컨트롤러의 제어에 따라 상기 불휘발성 메모리 및 상기 외부 장치의 사이에서 버퍼 메모리로 동작하도록 구성되는 랜덤 액세스 메모리를 더 포함하고, 상기 불휘발성 메모리, 상기 랜덤 액세스 메모리 및 상기 메모리 컨트롤러는 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 형성한다.
본 발명의 실시 예에 따라 스토리지 장치에 데이터를 기입하는 데이터 기입 방법은, 기입될 데이터가 덮어쓰기 데이터인지 판별하는 단계; 상기 기입될 데이터가 상기 덮어쓰기 데이터가 아니면, 상기 기입될 데이터, 어드레스 및 쓰기 커맨드를 상기 스토리지 장치로 전송하는 단계; 그리고 상기 기입될 데이터가 상기 덮어쓰기 데이터이면, 상기 기입될 데이터, 상기 어드레스 및 연결 동작(fused operation)의 비교 커맨드를 상기 스토리지 장치로 전송하는 단계를 포함한다.
실시 예로서, 상기 비교 커맨드에 따라 상기 스토리지 장치가 동일함을 알리는 응답을 전송하면, 상기 기입될 데이터의 쓰기를 중지하는 단계; 그리고 상기 비교 커맨드에 따라 상기 스토리지 장치가 동일하지 않음을 알리는 응답을 전송하면, 상기 연결 동작(fused operation)의 쓰기 커맨드를 상기 스토리지 장치로 전송하는 단계를 더 포함한다.
본 발명의 실시 예들에 따르면, 스토리지 장치는 수신된 데이터를 미리 저장된 데이터와 비교하고, 수신된 데이터가 미리 저장된 데이터와 동일하지 않은 경우에 수신된 데이터를 기입한다. 스토리지 장치를 액세스하는 컴퓨팅 장치가 데이터의 갱신 여부를 관리할 필요가 없으므로, 스토리지 장치 및 스토리지 장치를 액세스하는 컴퓨팅 장치의 동작 성능이 향상된다.
도 1은 본 발명의 제1 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 본 발명의 제1 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 3은 비교 및 쓰기 동작을 유발하는 제2 커맨드의 예를 보여준다.
도 4는 스토리지 장치가 수신된 제2 데이터 및 미리 저장된 데이터를 비교하는 방법의 제1 예를 보여주는 순서도이다.
도 6은 본 발명의 제2 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 7은 본 발명의 제3 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 8은 본 발명의 제3 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 9는 본 발명의 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 장치의 동작 방법을 보여주는 순서도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제1 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 불휘발성 메모리(110), 메모리 컨트롤러(120) 및 RAM (130)을 포함한다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리(110)는 불휘발성 메모리(120)와 제1 데이터(DATA1)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 데이터(DATA1)를 수신하고, 제1 데이터(DATA1)를 저장할 수 있다. 불휘발성 메모리(110)는 읽기를 수행하고, 읽혀진 제1 데이터(DATA1)를 메모리 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 수신할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제어 신호(CTRL)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)를 구성하는 복수의 반도체 칩들 중 적어도 하나의 반도체 칩을 선택하는 칩 선택 신호(/CE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 커맨드(CMD1)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 어드레스(ADDR1)임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 제1 커맨드(CMD1) 또는 제1 어드레스(ADDR1)가 전송될 때에 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 입력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(120)는 불휘발성 메모리(110)를 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)가 쓰기, 읽기 또는 소거를 수행하도록 제어할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 출력할 수 있다.
메모리 컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리(110)를 제어할 수 있다. 메모리 컨트롤러(120)는 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
예시적으로, 메모리 컨트롤러(120)는 제1 시간 단위로 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 제1 시간 단위와 다른 제2 시간 단위로 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
메모리 컨트롤러(120)는 제1 포맷에 따라 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송할 수 있다. 메모리 컨트롤러(120)는 제1 포맷과 다른 제2 포맷에 따라, 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
메모리 컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 호스트 장치로부터 제2 데이터(DATA2)를 수신하고, 수신된 제2 데이터(DATA2)를 RAM (130)에 저장하고, 그리고 RAM (130)에 저장된 제2 데이터(DATA2)를 제1 데이터(DATA1)로서 불휘발성 메모리(110)에 기입할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)로부터 제1 데이터(DATA1)를 읽고, 수신된 제1 데이터(DATA1)를 RAM (130)에 저장하고, RAM (130)에 저장된 제1 데이터(DATA1)를 제2 데이터(DATA2)로서 호스트 장치로 출력할 수 있다. 한편, 메모리 컨트롤러(130)는 불휘발성 메모리(110)로부터 읽은 제1 데이터(DATA1)를 RAM (130)에 저장하고, RAM (130)에 저장된 제1 데이터(DATA1)를 다시 불휘발성 메모리(110)에 기입할 수 있다.
메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
메모리 컨트롤러(120)는 비교 및 쓰기부(128, compare and write unit)을 포함한다. 비교 및 쓰기부(128)는 외부의 호스트 장치로부터 수신되는 제2 커맨드(CMD2) 중 특정한 커맨드에 응답하여, 비교 및 쓰기 동작을 수행할 수 있다. 비교 및 쓰기부(128)는 제2 어드레스(ADDR2)에 대응하는 불휘발성 메모리(110)의 저장 공간에 미리 저장된 데이터 및 외부의 호스트 장치로부터 수신되는 제2 데이터(DATA2)를 비교할 수 있다. 비교 결과에 따라, 비교 및 쓰기부(128)는 제2 데이터(DATA2)를 불휘발성 메모리(110)에 기입하거나 기입을 취소할 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리들 중 적어도 하나를 포함할 수 있다.
스토리지 장치(100)는 호스트 장치의 요청에 따라, 데이터의 쓰기, 읽기 또는 소거를 수행할 수 있다. 스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page New) 등과 같은 실장형 메모리를 포함할 수 있다.
불휘발성 메모리(110)의 읽기 및 쓰기 특성은 RAM (130)의 읽기 및 쓰기 특성과 다를 수 있다. 예를 들어, RAM (130)은 랜덤 읽기 및 랜덤 쓰기를 지원하며, 제1 데이터를 저장하는 메모리 셀에 제2 데이터를 바로 저장하는 덮어쓰기를 지원할 수 있다. 불휘발성 메모리(110)는 덮어쓰기를 지원하지 않으며, 제1 데이터를 저장하는 메모리 셀에 제2 데이터를 저장하려면, 메모리 셀에 저장된 제1 데이터가 먼저 소거되어야 하는 쓰기-전-소거(erase-before-write) 메모리일 수 있다.
불휘발성 메모리(110)에서 소거 동작이 발생하는 오버헤드를 감소시키기 위하여, 스토리지 장치(100)는 주소 매핑을 수행할 수 있다. 예를 들어, 외부 호스트 장치로부터 덮어쓰기가 요청될 때에, 스토리지 장치(100)는 기존 데이터를 저장하는 메모리 셀들을 소거하고 덮어쓰기 요청된 데이터를 소거된 메모리 셀들에 저장하는 대신, 덮어쓰기 요청된 데이터를 자유 저장 공간의 메모리 셀들에 저장할 수 있다. 메모리 컨트롤러(120)는 외부의 호스트 장치에서 사용되는 논리 주소(logical address) 및 불휘발성 메모리(110)에서 사용되는 물리 주소(physical address)를 상술된 방법에 따라 매핑하는 FTL (Flash Translation Layer)를 구동할 수 있다. 예를 들어, 제2 어드레스(ADDR2)는 논리 주소이고, 제1 어드레스(ADDR1)는 물리 주소일 수 있다.
도 2는 본 발명의 제1 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 스토리지 장치(100)가 제2 커맨드(CMD2) 중 특정한 커맨드에 응답하여 비교 및 쓰기 동작을 수행하는 예가 도 2에 도시된다. 도 1 및 도 2를 참조하면, S110 단계에서, 메모리 컨트롤러(120)는 제2 커맨드(CMD2), 제2 어드레스(ADDR2) 및 제2 데이터(DATA2)를 수신한다. 제2 커맨드(CMD2)는 비교 및 쓰기 동작을 유발하는 커맨드일 수 있다. 제2 데이터(DATA2)는 RAM (130)에 저장될 수 있다. 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)는 메모리 컨트롤러(120)의 내부 메모리에 저장될 수 있다.
S120 단계에서, 메모리 컨트롤러(120), 더 상세하게는 비교 및 쓰기부(128)는 수신된 제2 어드레스(ADDR2)에 기반하여, 수신된 제2 데이터(DATA2)를 미리 저장된 데이터와 비교할 수 있다. 예를 들어, 비교 및 쓰기부(128)는 수신된 제2 데이터(DATA2)를 수신된 제2 어드레스(ADDR2)에 대응하는 불휘발성 메모리(110)의 저장 공간에 미리 저장된 데이터와 비교할 수 있다.
S130 단계에서, 메모리 컨트롤러(120), 더 상세하게는 비교 및 쓰기부(128)는 수신된 제2 데이터(DATA2)와 미리 저장된 데이터가 동일한지 판별한다. 수신된 제2 데이터(DATA2)와 상기 미리 저장된 데이터가 동일하면, S140 단계에서, 수신된 제2 데이터(DATA2)의 쓰기가 취소된다. 수신된 제2 데이터(DATA2)와 상기 미리 저장된 데이터가 동일하지 않으면, S150 단계에서, 수신된 제2 데이터(DATA2)가 수신된 제2 어드레스(ADDR2)에 따라 불휘발성 메모리(110)에 기입된다.
예를 들어, 수신된 제2 데이터(DATA2)는 RAM (130)에 저장되며, 불휘발성 메모리(110)에 기입될 데이터로 등록될 수 있다. 메모리 컨트롤러(120)는 쓰기 스케줄에 따라, RAM (130)에 저장된 제2 데이터를 불휘발성 메모리(110)에 기입할 수 있다.
예를 들어, 수신된 제2 어드레스(ADDR2)에 대응하는 불휘발성 메모리(110)의 저장 공간에 수신된 제2 데이터(DATA2)가 기입된다. 이때, 불휘발성 메모리(110)의 제2 어드레스(ADDR2)에 대응하는 공간에 미리 저장된 데이터가 존재하는 경우, 미리 저장된 데이터는 무효화될 수 있다. 한편, 불휘발성 메모리(110)의 자유 저장 공간 중 일부가 수신된 제2 어드레스(ADDR2)에 대응하는 저장 공간으로 할당될 수 있다. 이 경우, 수신된 제2 데이터(DATA2)가 할당된 자유 저장 공간에 기입될 수 있다.
도 3은 비교 및 쓰기 동작을 유발하는 제2 커맨드(CMD2)의 예를 보여준다. 도 1 내지 도 3을 참조하면, 제2 커맨드(CMD2)는 NVMe (NonVolatile Memory express)의 사양(specification)에 따른 포맷을 가질 수 있다.
비교 및 쓰기 동작 시에, 스토리지 장치(100)는 두 개의 제2 커맨드들(CMD2_1, CMD2_2)을 수신할 수 있다. 제2 커맨드(CMD2_1)는 S120 단계의 비교를 유발할 수 있다. 제2 커맨드(CMD2_1)는 제2 데이터(DATA2) 및 제2 어드레스(ADDR2)와 함께 수신될 수 있다. 제2 커맨드(CMD2_2)는 S140 단계 또는 S150 단계의 쓰기를 유발할 수 있다. 제2 커맨드(CMD2_2)는 제2 데이터(DATA2) 및 제2 어드레스(ADDR2) 중 적어도 하나와 함께 수신되거나 홀로 수신될 수 있다. 제2 커맨드(CMD2_2)와 함께 수신되는 제2 데이터(DATA2)는 제2 커맨드(CMD2_1)와 함께 수신되는 제2 데이터(DATA2)와 동일할 수 있다. 제2 커맨드(CMD2_2)와 함께 수신되는 제2 어드레스(ADDR2)는 제2 커맨드(CMD2_1)와 함께 수신되는 제2 어드레스(ADDR2)와 동일할 수 있다.
제2 커맨드들(CMD2_1, CMD2_2)는 NVMe의 사양에 정의된 연결 동작(fused operation)에 따른 정보를 포함할 수 있다. 연결 동작(fused operation)이 원자 동작(atomic operation)인 것을 보장하기 위하여, 제2 커맨드(CMD2_1)와 함께 수신되는 제2 데이터(DATA2)의 사이즈는 스토리지 장치(100) 및 스토리지 장치와 통신하는 외부 호스트 장치의 원자 쓰기 단위(atomic write unit) 또는 원자 전송 단위(atomic transmission unit)의 사이즈와 같거나 그보다 작을 수 있다. 원자 쓰기 단위는, 외부 호스트 장치가 한 번에, 예를 들어 하나의 트랜잭션(transaction)을 통해, 스토리지 장치(100)에 기입하는 데이터의 단위일 수 있다. 원자 전송 단위는, 외부 호스트 장치가 한 번에, 예를 들어 하나의 트랜잭션(transaction)을 통해, 스토리지 장치(100)에 전송하는 데이터의 단위일 수 있다.
제2 커맨드(CMD2_1)는 동작 코드(OPC), 연결 동작(fused operation) 코드(FUSE), 그리고 플래그 및 예비 코드(FNR)를 포함할 수 있다. 제2 커맨드(CMD2_1)의 제1 내지 제8 비트들은 동작 코드(OPC)일 수 있다. 동작 코드(OPC)는 제2 커맨드(CMD2_1)의 타입에 대한 정보를 포함할 수 있다. 예를 들어, 제2 커맨드(CMD2_1)의 동작 코드(OPC)는 '05h'일 수 있다. '05h'의 동작 코드(OPC)는 "비교(compare)"를 의미할 수 있다.
제2 커맨드(CMD2_1)의 제9 및 제10 비트들은 연결 동작 코드(FUSE)일 수 있다. 연결 동작 코드(FUSE)는 제2 커맨드(CMD2_1)가 연결 동작의 일부에 해당하는지에 대한 정보를 포함할 수 있다. 예를 들어, 제2 커맨드(CMD2_1)의 연결 동작 코드(FUSE)는 '01b'일 수 있다. '01b'의 연결 동작 코드(FUSE)는, 제2 커맨드(CMD2_1)가 연결 동작 중 선행 커맨드에 해당함을 가리킬 수 있다.
제2 커맨드(CMD2_1)의 제11 내지 제15 비트들은 플래그 및 예비 코드(FNR)일 수 있다. 플래그 및 예비 코드(FNR)는 플래그 코드 및 예비 비트들을 포함할 수 있다. 플래그 및 예비 코드(FNR) 중 적어도 하나의 비트는 플래그 코드로 사용될 수 있다. 플래그 코드가 제1 값을 가질 때, 제2 커맨드(CMD2_1)는 통상적인 NVMe의 사양에 따른 연결 동작으로 해석될 수 있다. 플래그 코드가 제2 값을 가질 때, 제2 커맨드(CMD2_1)는 본 발명의 실시 예에 따른 연결 동작(도 2를 참조하여 설명된 비교 및 쓰기 동작)으로 해석될 수 있다. 즉, 제2 커맨드(CMD2_1)의 플래그 코드는 제2 값을 가질 수 있다.
제2 커맨드(CMD2_2)의 동작 코드(OPC)는 '01h'일 수 있다. '01h'의 동작 코드(OPC)는 "쓰기(write)"를 의미할 수 있다. 제2 커맨드(CMD2_2)의 연결 동작 코드(FUSE)는 '10b'일 수 있다. '10b'의 연결 동작 코드(FUSE)는, 제2 커맨드(CMD2_2)가 연결 동작 중 후행 커맨드에 해당함을 가리킬 수 있다. 제2 커맨드(CMD2_2)의 플래그 코드는 제2 값을 가질 수 있다.
도 3에서, 제2 커맨드(CMD2)가 본 발명의 실시 예에 따른 연결 동작에 해당하는지의 여부는 플래그 및 예비 코드(FNR)에 따라 결정되는 것으로 설명되었다. 그러나, 본 발명의 기술적 사상은 상술된 실시 예에 한정되지 않는다. 예를 들어, 제2 커맨드(CMD2)가 본 발명의 실시 예에 따른 연결 동작에 해당하는지에 대한 정보는 동작 코드(OPC)에 포함될 수 있다. 예를 들어, 본 발명의 실시 예에 따른 연결 동작을 지시하는 동작 코드(OPC)가 새로이 정의되어 사용될 수 있다.
예시적으로, 제2 커맨드(CMD2_1)에 응답하여 스토리지 장치(100)가 도 2의 비교(S120)를 수행할 수 있다. 비교 결과는 외부 호스트 장치로 출력될 수 있다. 비교 결과가 외부 호스트 장치로 출력된 후에, 제2 커맨드(CMD2_2)가 스토리지 장치(100)에 수신될 수 있다. 제2 커맨드(CMD2_2)에 응답하여 스토리지 장치(100)가 도 2의 쓰기(S140 또는 S150)을 수행할 수 있다.
예시적으로, 비교 결과가 동일함을 가리키는 경우, 제2 커맨드(CMD2_2)는 스토리지 장치(100)에 수신되지 않을 수 있다. 스토리지 장치(100)는 제2 커맨드(CMD2_2) 없이 S140 단계를 수행할 수 있다. 비교 결과가 동일하지 않음을 가리키는 경우, 제2 커맨드(CMD2_2)가 스토리지 장치(100)에 수신될 수 있다. 스토리지 장치(100)는 제2 커맨드(CMD2_2)에 응답하여 S150 단계를 수행할 수 있다.
예시적으로, 제2 커맨드들(CMD2_1, CMD2_2)은 스토리지 장치(100)의 동작 단계들에 관계 없이 스토리지 장치(100)에 수신될 수 있다. 예를 들어, 제2 커맨드들(CMD2_1, CMD2_2)은 스토리지 장치(100)에 연속적으로 수신될 수 있다. 스토리지 장치(100)는 수신된 제2 커맨드들(CMD2_1, CMD2_2) 중 제2 커맨드(CMD2_1)에 따라 비교(S120)를 수행할 수 있다. 수신된 제2 커맨드들(CMD2_1, CMD2_2) 중 제2 커맨드(CMD2_2)에 따라 그리고 비교 결과에 기반하여, 스토리지 장치(100)는 쓰기(S150) 또는 쓰기 취소(S140)를 수행할 수 있다.
도 4는 스토리지 장치(100)가 수신된 제2 데이터(DATA2) 및 미리 저장된 데이터를 비교하는 방법(S120)의 제1 예를 보여주는 순서도이다. 도 1 및 도 4를 참조하면, S120 단계에서, 메모리 컨트롤러(120)는 미리 저장된 데이터가 RAM (130)에 존재하는지 판별한다.
예를 들어, RAM (130)은 버퍼 메모리 또는 캐시 메모리로 동작할 수 있다. 특정한 데이터가 불휘발성 메모리(110)에 기입될 때, 해당 데이터는 RAM (130)에 저장될 수 있다. RAM (130)에 저장된 데이터는 불휘발성 메모리(110)에 기입될 수 있다. 불휘발성 메모리(110)에 데이터가 기입된 후, 해당 데이터는 RAM (130)에서 일정 시간 유지될 수 있다. 불휘발성 메모리(110)에 데이터가 기입된 후 미리 정해진 양의 데이터가 RAM (130)에 새로 저장될 때까지, 또는 RAM (130)의 자유 저장 용량이 기준값 이하로 감소할 때까지, 해당 데이터는 RAM (130)에 유지될 수 있다.
특정한 데이터가 불휘발성 메모리(110)로부터 읽어질 때, 읽어진 데이터는 RAM (130)에 저장될 수 있다. RAM (130)에 저장된 데이터는 외부 호스트 장치로 출력될 수 있다. 데이터가 출력된 후, 해당 데이터는 RAM (130)에서 일정 시간 유지될 수 있다. 불휘발성 메모리(110)로부터 데이터가 읽어진 후 미리 정해진 양의 데이터가 RAM (130)에 새로 저장될 때까지, 또는 RAM (130)의 자유 저장 용량이 기준값 이하로 감소할 때까지, 해당 데이터는 RAM (130)에 유지될 수 있다.
메모리 컨트롤러(130)는 수신된 제2 어드레스(ADDR2)에 대응하는 데이터가 RAM (130)에서 유지되고 있는지 판별할 수 있다.
미리 저장된 데이터가 RAM (130)에 존재하면, S230 단계가 수행된다. 미리 저장된 데이터가 RAM (130)에 존재하지 않으면, S220 단계에서, 미리 저장된 데이터가 불휘발성 메모리(110)로부터 읽어진다. 예를 들어, 메모리 컨트롤러(120)는 제2 어드레스(ADDR2)에 대응하는 데이터를 불휘발성 메모리(110)로부터 읽을 수 있다. 읽어진 데이터는 RAM (130)에 저장될 수 있다. 이후에 S230 단계가 수행된다.
S230 단계에서, 수신된 제2 데이터(DATA2) 및 미리 저장된 데이터가 비교된다.
도 5는 본 발명의 제2 실시 예에 따른 스토리지 장치(200)를 보여주는 블록도이다. 도 5를 참조하면, 스토리지 장치(200)는 불휘발성 메모리(210), 메모리 컨트롤러(220), 그리고 RAM (230)을 포함한다. 메모리 컨트롤러(220)는 비교 및 쓰기부(228)와 에러 정정 블록(224)을 포함한다.
도 1의 스토리지 장치(100)와 비교하면, 스토리지 장치(200)의 메모리 컨트롤러(220)는 에러 정정 블록(224)을 더 포함한다. 에러 정정 블록(224)은 불휘발성 메모리(210)에 기입될 제1 데이터(DATA1) 또는 외부 호스트 장치로부터 수신되는 제2 데이터(DATA2)로부터 에러 정정 코드를 생성할 수 있다. 생성된 에러 정정 코드는 제1 데이터(DATA1)와 함께 불휘발성 메모리(210)에 기입될 수 있다. 읽기 시에, 제1 데이터(DATA1)는 연관된 에러 정정 코드와 함께 읽어질 수 있다. 에러 정정 블록(224)은 읽어진 에러 정정 코드를 이용하여, 읽어진 제1 데이터(DATA1)의 에러를 정정할 수 있다.
도 6은 본 발명의 제2 실시 예에 따른 스토리지 장치(200)의 동작 방법을 보여주는 순서도이다. 예시적으로, 스토리지 장치(200)가 수신된 제2 데이터(DATA2) 및 미리 저장된 데이터를 비교하는 방법(S120 단계)이 도 6에 도시된다.
도 5 및 도 6을 참조하면, S310 단계에서, 메모리 컨트롤러(220)는 수신된 제2 데이터(DATA2)로부터 제1 에러 정정 코드(CODE1)를 생성할 수 있다. S320 단계에서, 메모리 컨트롤러(220)는 미리 저장된 데이터의 제2 에러 정정 코드(CODE2)가 RAM (230)에 존재하는지 판별할 수 있다.
예를 들어, 도 4를 참조하여 설명된 바와 같이, RAM (230)은 버퍼 메모리 및 캐시 메모리로 사용될 수 있다. 불휘발성 메모리(210)에 기입된 데이터 또는 불휘발성 메모리(210)로부터 읽어진 데이터는 RAM (230)에서 일정 시간 유지될 수 있다. 이때, 불휘발성 메모리(210)에 기입된 데이터 또는 불휘발성 메모리(210)로부터 읽어진 데이터의 에러 정정 코드 또한 RAM (230)에서 일정 시간 유지될 수 있다.
미리 저장된 데이터의 제2 에러 정정 코드(CODE2)가 RAM (230)에 존재하면, S340 단계가 수행된다. 미리 저장된 데이터의 제2 에러 정정 코드(CODE2)가 RAM (230)에 존재하지 않으면, S330 단계가 수행된다. S330 단계에서, 메모리 컨트롤러(220)는 미리 저장된 데이터의 제2 에러 정정 코드(CODE2)를 불휘발성 메모리(210)로부터 읽는다. 예를 들어, 메모리 컨트롤러(220)는 수신된 제2 어드레스(ADDR2)에 대응하는 불휘발성 메모리(210)의 저장 공간으로부터 제2 에러 정정 코드(CODE2)를 읽을 수 있다. 메모리 컨트롤러(220)는 수신된 제2 어드레스(ADDR2)에 대응하는 불휘발성 메모리(210)의 저장 공간으로부터 미리 저장된 데이터 및 제2 에러 정정 코드(CODE2)를 읽을 수 있다. 불휘발성 메모리(210)로부터 읽어진 제2 에러 정정 코드(CODE2) 또는 제2 데이터(DATA2)는 RAM (230)에 저장된다. 이후에, S340 단계가 수행된다.
S340 단계에서, 메모리 컨트롤러(220)는 수신된 제2 데이터(DATA2)의 제1 에러 정정 코드(CODE1) 및 미리 저장된 데이터의 제2 에러 정정 코드(CODE)를 비교할 수 있다.
도 7은 본 발명의 제3 실시 예에 따른 스토리지 장치(300)를 보여주는 블록도이다. 도 7을 참조하면, 스토리지 장치(300)는 불휘발성 메모리(310), 메모리 컨트롤러(320) 및 RAM (330)을 포함한다. 메모리 컨트롤러(320)는 비교 및 쓰기부(328)와 해시 생성기(329)를 포함한다. 도 1의 스토리지 장치(100)와 비교하면, 스토리지 장치(300)는 해시 생성기(329)를 더 포함한다.
해시 생성기(329)는 불휘발성 메모리(210)에 기입될 제1 데이터(DATA1) 또는 외부 호스트 장치로부터 수신되는 제2 데이터(DATA2)로부터 해시(hash)를 생성할 수 있다. 또한, 해시 생성기(329)는 불휘발성 메모리(210)로부터 읽어지는 제1 데이터(DATA1)로부터 해시(hash)를 생성할 수 있다. 해시 생성기(329)는 전해시(full hash) 또는 부분 해시(partial hash)를 생성할 수 있다.
도 8은 본 발명의 제3 실시 예에 따른 스토리지 장치(300)의 동작 방법을 보여주는 순서도이다. 도 7 및 도 8을 참조하면, S410 단계에서 메모리 컨트롤러(320)는 수신된 제2 데이터(DATA2)로부터 제1 해시(HASH1)를 생성한다.
S420 단계에서, 메모리 컨트롤러(320)는 미리 저장된 데이터의 제2 해시(HASH2)가 RAM (320)에 존재하는지 판별한다. 예를 들어, 도 4를 참조하여 설명된 바와 같이, RAM (330)은 버퍼 메모리 및 캐시 메모리로 사용될 수 있다. 해시 생성기(329)에 의해 생성된 해시는 일정 시간 RAM (330)에서 유지될 수 있다.
미리 저장된 데이터의 제2 해시(HASH2)가 RAM (330)에 존재하면, S450 단계가 수행된다. 미리 저장된 데이터의 제2 해시(HASH2)가 RAM (330)에 존재하지 않으면, S430 단계가 수행된다.
S430 단계에서, 메모리 컨트롤러(330)는 불휘발성 메모리(310)로부터 미리 저장된 데이터를 읽는다. 예를 들어, 메모리 컨트롤러(330)는 수신된 제2 어드레스(ADDR2)에 대응하는 불휘발성 메모리(310)의 저장 공간으로부터 미리 저장된 데이터를 읽을 수 있다. 불휘발성 메모리(310)로부터 읽어지는 미리 저장된 데이터는 RAM (330)에 저장되거나 해시 생성기(329)로 직접 전달될 수 있다.
S440 단계에서, 해시 생성기(329)는 불휘발성 메모리(310)로부터 읽어지는 미리 저장된 데이터로부터 제2 해시(HASH2)를 생성할 수 있다. 생성된 제2 해시(HASH2)는 RAM (330)에 저장될 수 있다. 이후에, S450 단계가 수행된다.
S450 단계에서, 메모리 컨트롤러(320)는 수신된 제2 데이터(DATA2)의 제1 해시(HASH1)와 미리 저장된 데이터의 제2 해시(HASH2)를 비교할 수 있다.
예시적으로, 도 4를 참조하여 설명된 방법, 도 6을 참조하여 설명된 방법 및 도 8을 참조하여 설명된 방법 중 적어도 두 개가 조합되어 사용될 수 있다. 예를 들어, 수신된 제2 데이터(DATA2)와 미리 저장된 데이터를 비교하는 제1 방법, 수신된 제2 데이터(DATA2)의 제1 에러 정정 코드와 미리 저장된 데이터의 제2 에러 정정 코드를 비교하는 제2 방법, 그리고 수신된 제2 데이터(DATA2)의 제1 해시(HASH1)와 미리 저장된 데이터의 제2 해시(HASH2)를 비교하는 제3 방법 중 적어도 두 가지 방법들이 단계적으로 수행될 수 있다. 각 비교 단계에서 동일한 것으로 판별되는 경우, 수신된 제2 데이터(DATA2)와 미리 저장된 데이터가 동일한 것으로 최종적으로 판별될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 컨트롤러(120)를 보여주는 블록도이다. 도 9를 참조하면, 메모리 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 메모리 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치(100, 도 1 참조)와 통신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)에 따라 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성하고, 생성된 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 메모리 인터페이스(127)를 통해 출력할 수 있다.
프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 데이터(DATA2)를 버퍼 컨트롤 회로(126)를 통해 출력하거나 또는 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1)를 RAM (123)에 저장하거나, 또는 버퍼 컨트롤 회로(126)를 통해 출력할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제2 데이터(DATA2)로서 호스트 인터페이스(125)를 통해 출력하거나 또는 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다.
프로세서(122)는 비교 및 쓰기부(128)와 해시 생성기(129)를 포함할 수 있다. 비교 및 쓰기부(128)는 도 3을 참조하여 설명된 제2 커맨드들(CMD2_1, CMD2_2)이 수신될 때, 도 2를 참조하여 설명된 비교 및 쓰기 동작을 수행할 수 있다. 해시 생성기(129)는 호스트 인터페이스(125)를 통해 수신되는 제2 데이터(DATA2), 메모리 인터페이스(127)로부터 수신되는 제1 데이터(DATA1), 또는 버퍼 컨트롤 회로(126)로부터 수신되는 데이터로부터 해시를 생성하도록 구성된다. 예시적으로, 해시 생성기(129)는 프로세서(122)의 구성 요소도 제공되지 않고, 버스(121)와 통신하는 프로세서(122)와 분리된 구성 요소로 제공될 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)로 출력될 제1 데이터(DATA1) 또는 호스트 인터페이스(125)로부터 수신되는 제2 데이터(DATA2)에 기반하여, 에러 정정을 수행하기 위한 에러 정정 코드(예를 들어, 패리티)를 생성할 수 있다. 제1 데이터(DATA1) 및 패리티는 메모리 인터페이스(127)를 통해 출력될 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1) 및 패리티를 이용하여, 수신된 제1 데이터(DATA1_)의 에러 정정을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치(100, 도 1 참조)와 통신하도록 구성된다. 호스트 인터페이스(125)는 외부 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신하고, 외부 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤 회로(126)는 프로세서(122)의 제어에 따라, RAM (130, 도 1 참조)을 제어하도록 구성된다. 버퍼 컨트롤 회로(126)는 RAM (130)에 데이터를 쓰고, RAM (130)으로부터 데이터를 읽을 수 있다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리(110, 도 1 참조)와 통신하도록 구성된다. 메모리 인터페이스(127)는 불휘발성 메모리(110)에 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송하고, 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않을 수 있다. 즉, 스토리지 장치(100)는 메모리 컨트롤러(120) 및 불휘발성 메모리(110)의 외부에 별도의 메모리를 갖지 않을 수 있다. 이 때, 메모리 컨트롤러(120)에 버퍼 컨트롤 회로(126)가 제공되지 않을 수 있다. 그리고, RAM (130)의 기능은 메모리 컨트롤러(120)의 내부의 RAM (123)이 수행할 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 메모리 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 메모리 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 메모리 인터페이스(127)로부터 수신되는 코드들을 로드할 수 있다.
예시적으로, 메모리 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리(110)를 보여주는 블록도이다. 도 1 및 도 10을 참조하면, 불휘발성 메모리(110)는 메모리 셀 어레이(111), 어드레스 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다.
어드레스 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 어드레스 디코더 회로(113)는 메모리 컨트롤러(120)로부터 제1 어드레스(ADDR1)를 수신할 수 있다. 어드레스 디코더 회로(113)는 수신된 제1 어드레스(ADDR1)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 어드레스 디코더 회로(113)는, 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(131)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압(예를 들어, 접지 전압)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
페이지 버퍼 회로(115)는 메모리 셀 어레이(111)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다.
데이터 입출력 회로(117)는 메모리 컨트롤러(220)로부터 수신되는 제1 데이터(DATA1)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터(DATA)를 메모리 컨트롤러(220)로 전송할 수 있다. 데이터 입출력 회로(117)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(119)는 메모리 컨트롤러(220)로부터 제1 커맨드(CMD1) 및 제어 신호(CTRL)를 수신한다. 제어 로직 회로(119)는 수신된 제1 커맨드(CMD1)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리(110)의 제반 동작을 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다. 쓰기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 데이터 스트로브 신호(DQS)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 11을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, GSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GSTa)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 높이(또는 순서)를 갖는 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 높이의 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 공통으로 연결되고, 제2 높이의 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제1 접지 선택 라인에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 쓰기 및 읽기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BKLa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, Bl2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.
도 11에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 11에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 블록(BLKb)을 보여주는 회로도이다. 도 12를 참조하면, 메모리 블록(BKLb)은 복수의 스트링들(SR)을 포함한다. 복수의 스트링들(SR)은 복수의 비트 라인들(BL1~BLn)에 각각 연결될 수 있다. 각 스트링(SR)은 접지 선택 트랜지스터(GST), 메모리 셀들(MC), 그리고 스트링 선택 트랜지스터(SST)를 포함한다.
각 스트링(SR)의 접지 선택 트랜지스터(GST)는 메모리 셀들(MC) 및 공통 소스 라인(CSL)의 사이에 연결된다. 복수의 스트링들(SR)의 접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결된다.
각 스트링(SR)의 스트링 선택 트랜지스터(SST)는 메모리 셀들(MC) 및 비트 라인(BL)의 사이에 연결된다. 복수의 스트링들(SR)의 스트링 선택 트랜지스터들(SST)은 복수의 비트 라인들(BL1~BLn)에 각각 연결된다.
각 스트링(SR)에서, 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST) 사이에 복수의 메모리 셀들(MC)이 제공된다. 각 스트링(SR)에서, 복수의 메모리 셀들(MC)은 직렬 연결될 수 있다.
복수의 스트링들(SR)에서, 공통 소스 라인(CSL)으로부터 동일한 순서에 위치한 메모리 셀들(MC)은 하나의 워드 라인에 공통으로 연결될 수 있다. 복수의 스트링들(SR)의 메모리 셀들(MC)은 복수의 워드 라인들(WL1~WLm)에 연결될 수 있다.
메모리 블록(BLKb)에서, 소거는 메모리 블록 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKb)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 13을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 루트 컴플렉스(1200), RAM (1300), 그래픽 프로세서(1400), 디스플레이 장치(1500), 스위치(1600), 모뎀(1700), 사용자 인터페이스(1800), 그리고 스토리지 장치(1900)를 포함한다. 프로세서(1100), 루트 컴플렉스(1200), RAM (1300), 그래픽 프로세서(1400), 디스플레이 장치(1500), 스위치(1600), 모뎀(1700), 그리고 사용자 인터페이스(1800)는 스토리지 장치(1900)를 액세스하는 호스트 장치를 구성할 수 있다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
루트 컴플렉스(1200)는 프로세서(1100)를 컴퓨팅 장치(1000)의 다른 구성 요소들과 연결할 수 있다. 예를 들어, 루트 컴플렉스(1200)는 PCIe 또는 NVMe의 사양(specification)에 따라 동작할 수 있다.
RAM (1300)은 루츠 컴플렉스(1200)와 연결된다. RAM (1300)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1300)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1300)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1300)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1300)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1300)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
그래픽 프로세서(1400)는 루트 컴플렉스(1200)에 연결된다. 그래픽 프로세서(1400)는 이미지 데이터를 처리할 수 있다. 그래픽 프로세서(1400)는 이미지 데이터를 연산하고, 디스플레이 장치(1500)를 통해 이미지를 출력할 수 있다. 이미지 장치(1500)는 LCD (Liquid Crystal Display) 장치, OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치 등을 포함할 수 있다.
스위치(1600)는 루트 컴플렉스(1200)에 연결된다. 스위치(1600)는 루트 컴플렉스(1200) 및 스위치(1600)에 연결된 구성 요소들 사이의 통신을 중개할 수 있다. 스위치(1600)는 PCIe 또는 NVMe의 사양(specification)에 따라 동작할 수 있다. 스위치(1600)는 하나의 스위치로 구성되거나, 또는 둘 이상의 스위치들이 조합되어 구성될 수 있다.
모뎀(1700)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1700)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1800)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1800)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1900)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1900)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1900)에 저장할 수 있다. 스토리지 장치(1900)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1900)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1900)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1900)에 저장된 소스 코드들을 RAM (1300)에 로드하고, RAM (1300)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1900)에 저장된 데이터를 RAM (1300)에 로드하고, RAM (1300)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1300)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1900)에 저장할 수 있다.
스토리지 장치(1900)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다. 스토리지 장치(1900)는 본 발명의 실시 예에 따른 스토리지 장치들(100, 200, 300) 중 적어도 하나를 포함할 수 있다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)의 동작 방법을 보여주는 순서도이다. 도 13 및 도 14를 참조하면, S510 단계에서, 쓰기 지시가 수신된다. 예를 들어, 컴퓨팅 장치(1000)에서 구동되는 어플리케이션(application) 또는 운영 체제(operating system)로부터 쓰기 지시가 수신될 수 있다. 예를 들어, RAM (1300)에 저장된 데이터를 스토리지 장치(1900)에 기입할 것을 요청하는 쓰기 지시가 수신될 수 있다. 예를 들어, 스토리지 장치(1900)로부터 RAM (1300)에 로드된 데이터가 RAM (1300)으로부터 해제(release)될 때, 해제될 데이터의 쓰기 지시가 수신될 수 있다.
S520 단계에서, 쓰기 요청된 데이터가 덮어쓰기 데이터인지 판별된다. 예를 들어, 쓰기 요청된 데이터가 스토리지 장치(1900)에 이미 저장된 적이 있거나 또는 스토리지 장치(1900)로부터 RAM (1300)에 로드된 데이터인 경우, 쓰기 요청된 데이터는 덮어쓰기 데이터일 수 있다. 쓰기 요청된 데이터가 스토리지 장치(1900)에 저장된 적이 없는 새로이 생성된 데이터인 경우, 쓰기 요청된 데이터는 덮어쓰기 데이터가 아닐 수 있다.
쓰기 요청된 데이터가 덮어쓰기 데이터인 경우, S530 단계에서, 컴퓨팅 장치(1000)는 도 1 내지 도 12를 참조하여 설명된 비교 및 쓰기 동작을 수행할 것을 요청하는 커맨드를 쓰기 요청된 데이터와 함께 스토리지 장치(1900)로 전송할 수 있다.
쓰기 요청된 데이터가 덮어쓰기 데이터가 아닌 경우, S540 단계에서, 컴퓨팅 장치(1000)는 스토리지 장치(1900)에 쓰기 커맨드와 함께 쓰기 요청된 데이터를 전송할 수 있다.
종래의 경우, 호스트 장치와 스토리지 장치 사이의 통신 속도가 호스트 장치가 스토리지 장치를 액세스하는 동작의 병목(bottleneck)으로 작용하였다. 따라서, 종래의 컴퓨팅 장치는 호스트 장치와 스토리지 장치 사이의 통신을 최소화하도록 동작하였다. 예를 들어, 호스트 장치는 데이터를 스토리지 장치로부터 RAM으로 로드하여 액세스한다. 호스트 장치는 RAM에 로드된 데이터가 스토리지 장치에 다시 기입될 때, 또는 RAM에 로드된 데이터가 해제될 때, 호스트 장치는 RAM에 로드된 데이터 중 갱신된 데이터를 검출하고, 검출된 데이터를 스토리지 장치에 전송하여 기입한다. 그러나, 이와 같은 방법은 RAM에 로드된 데이터의 갱신 여부를 판별하기 위한 추가 데이터 및 추가 데이터의 처리 시간을 필요로 한다.
근래에 NVMe와 같은 고속 인터페이스 표준이 도입되면서, 호스트 장치와 스토리지 장치(1900) 사이의 동작 속도가 획기적으로 증가하고 있다. 이로 인해, 호스트 장치와 스토리지 장치(1900) 사이의 통신 속도가 호스트 장치가 스토리지 장치를 액세스하는 동작의 병목(bottleneck)으로 작용하지 않게 된다. 호스트 장치와 스토리지 장치(1900) 사이의 통신 속도가 증가되면, 호스트 장치와 스토리지 장치(1900) 사이의 통신을 최소화하기 위한 종래의 동작 방법은 불필요한 오버헤드를 유발한다.
본 발명의 실시 예들에 따르면, 호스트 장치는 RAM (1300)에 로드된 데이터의 갱신 여부를 별도라 관리할 필요가 없다. RAM (1300)에 로드된 데이터의 쓰기가 요청될 때, 또는 RAM (1300)에 로드된 데이터가 해제될 때, 호스트 장치는 데이터의 갱신 여부에 관계 없이 전체 데이터를 제2 커맨드들(CMD2_1, CMD2_2)와 함께 스토리지 장치(1900)로 전송할 수 있다. 스토리지 장치(1900)는 호스트 장치로부터 전송된 데이터 중 스토리지 장치(1900)에 미리 저장된 원본 데이터와 차이가 있는 데이터를 검출하고, 검출된 데이터를 스토리지 장치(1900)에 기입할 수 있다. 본 발명의 실시 예들에 따르면, 호스트 장치에서 RAM (1300)에 로드된 데이터의 갱신 여부를 관리할 필요가 없으므로, 스토리지 장치(1900)를 포함하는 컴퓨팅 장치(1000)의 오버헤드가 감소하고, 동작 성능이 향상된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200, 300; 스토리지 장치
110, 210, 310; 불휘발성 메모리
120, 220, 320; 메모리 컨트롤러
130, 230, 330; 랜덤 액세스 메모리
121; 버스
122; 프로세서
123; 랜덤 액세스 메모리
124, 224; 에러 정정 블록
125; 호스트 인터페이스
126; 버퍼 컨트롤 회로
127; 메모리 인터페이스
128, 228, 328; 비교 및 쓰기부
129, 329; 해시 생성기
111; 메모리 셀 어레이
113; 어드레스 디코더 회로
115; 페이지 버퍼 회로
117; 데이터 입출력 회로
119; 제어 로직 회로
1000; 컴퓨팅 장치
1100; 프로세서
1200; 루트 컴플렉스
1300; RAM
1400; 그래픽 프로세서
1500; 디스플레이 장치
1600; 스위치
1700; 모뎀
1800; 사용자 인터페이스
1900; 스토리지 장치

Claims (10)

  1. 불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서:
    상기 메모리 컨트롤러가 커맨드, 어드레스 및 데이터를 수신하는 단계;
    상기 커맨드에 응답하여, 상기 메모리 컨트롤러가 상기 어드레스에 대응하는 상기 불휘발성 메모리의 저장 공간에 미리 저장된 데이터를 상기 수신된 데이터와 비교하는 단계; 그리고
    상기 비교 결과에 기초하여 상기 수신된 데이터를 선택적으로 기입하는 단계를 포함하는 동작 방법.
  2. 제1 항에 있어서,
    상기 비교하는 단계는,
    상기 불휘발성 메모리로부터 상기 미리 저장된 데이터를 읽는 단계; 그리고
    상기 읽어진 데이터를 상기 수신된 데이터와 비교하는 단계를 포함하는 동작 방법.
  3. 제1 항에 있어서,
    상기 비교하는 단계는,
    상기 수신된 데이터로부터 에러 체크 코드를 생성하는 단계;
    상기 불휘발성 메모리로부터 상기 미리 저장된 데이터를 읽는 단계; 그리고
    상기 생성된 에러 체크 코드 및 상기 읽어진 에러 체크 코드를 비교하는 단계를 포함하는 동작 방법.
  4. 제1 항에 있어서,
    상기 비교하는 단계는,
    상기 수신된 데이터로부터 제1 해시(hash) 데이터를 생성하는 단계;
    상기 불휘발성 메모리로부터 상기 미리 저장된 데이터를 읽는 단계;
    상기 읽어진 데이터로부터 제2 해시 데이터를 생성하는 단계; 그리고
    상기 제1 해시 및 상기 제2 해시를 비교하는 단계를 포함하는 동작 방법.
  5. 제1 항에 있어서,
    상기 스토리지 장치는 상기 메모리 컨트롤러의 제어에 따라 동작하는 랜덤 액세스 메모리를 더 포함하고,
    상기 비교하는 단계는,
    상기 미리 저장된 데이터가 상기 랜덤 액세스 메모리에 저장되어 있는지 판별하는 단계;
    상기 미리 저장된 데이터가 상기 랜덤 액세스 메모리에 저장되어 있으면, 상기 랜덤 액세스 메모리의 상기 미리 저장된 데이터와 상기 수신된 데이터를 비교하는 단계; 그리고
    상기 미리 저장된 데이터가 상기 랜덤 액세스 메모리에 저장되어 있지 않으면, 상기 불휘발성 메모리로부터 상기 미리 저장된 데이터를 읽고, 상기 읽어진 데이터를 상기 수신된 데이터와 비교하는 단계를 포함하는 동작 방법.
  6. 제1 항에 있어서,
    상기 스토리지 장치는 상기 메모리 컨트롤러의 제어에 따라 동작하는 랜덤 액세스 메모리를 더 포함하고,
    상기 비교하는 단계는,
    상기 수신된 데이터의 제1 에러 체크 코드를 생성하는 단계;
    상기 미리 저장된 데이터의 제2 에러 체크 코드가 상기 랜덤 액세스 메모리에 저장되어 있는지 판별하는 단계;
    상기 제2 에러 체크 코드가 상기 랜덤 액세스 메모리에 저장되어 있으면, 상기 랜덤 액세스 메모리의 상기 제2 에러 체크 코드와 상기 제1 에러 체크 코드를 비교하는 단계; 그리고
    상기 제2 에러 체크 코드가 상기 랜덤 액세스 메모리에 저장되어 있지 않으면, 상기 불휘발성 메모리로부터 상기 제2 에러 체크 코드를 읽고, 상기 읽어진 제2 에러 체크 코드와 상기 제1 에러 체크 코드를 비교하는 단계를 포함하는 동작 방법.
  7. 제1 항에 있어서,
    상기 스토리지 장치는 상기 메모리 컨트롤러의 제어에 따라 동작하는 랜덤 액세스 메모리를 더 포함하고,
    상기 비교하는 단계는,
    상기 수신된 데이터의 제1 해시 데이터를 생성하는 단계;
    상기 미리 저장된 데이터의 제2 해시 데이터가 상기 랜덤 액세스 메모리에 저장되어 있는지 판별하는 단계;
    상기 제2 해시 데이터가 상기 랜덤 액세스 메모리에 저장되어 있으면, 상기 랜덤 액세스 메모리의 상기 제2 해시 데이터 및 상기 제1 해시 데이터를 비교하는 단계; 그리고
    상기 제2 해시 데이터가 상기 랜덤 액세스 메모리에 저장되어 있지 않으면, 상기 불휘발성 메모리로부터 상기 미리 저장된 데이터를 읽고, 상기 미리 저장된 데이터로부터 상기 제2 해시 데이터를 생성하고, 그리고 상기 제1 해시 데이터 및 상기 생성된 제2 해시 데이터를 비교하는 단계를 포함하는 동작 방법.
  8. 불휘발성 메모리; 그리고
    상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는, 외부 장치로부터 어드레스와 함께 수신된 데이터가 상기 불휘발성 메모리의 상기 어드레스에 대응하는 저장 공간에 미리 저장된 데이터가 동일한지 판별하고, 상기 판별 결과에 기초하여 상기 수신된 데이터를 선택적으로 상기 불휘발성 메모리에 기입하도록 구성되는 스토리지 장치.
  9. 제8 항에 있어서,
    상기 메모리 컨트롤러는 상기 수신된 데이터로부터 에러 정정 코드를 생성하도록 구성되는 에러 정정 블록을 포함하고, 상기 수신된 데이터의 에러 정정 코드와 상기 미리 저장된 데이터의 에러 정정 코드를 비교함으로써 상기 수신된 데이터와 상기 미리 저장된 데이터가 동일한지 판별하도록 구성되는 스토리지 장치.
  10. 제8 항에 있어서,
    상기 메모리 컨트롤러는 상기 수신된 데이터 또는 상기 미리 저장된 데이터로부터 해시를 생성하도록 구성되는 해시 생성기를 포함하고, 상기 수신된 데이터의 해시 및 상기 미리 저장된 데이터의 해시를 비교함으로써 상기 수신된 데이터와 상기 미리 저장된 데이터가 동일한지 판별하도록 구성되는 스토리지 장치.
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