KR101751952B1 - 스토리지 장치의 동작 방법 및 스토리지 장치에 데이터를 기입하는 방법 - Google Patents

스토리지 장치의 동작 방법 및 스토리지 장치에 데이터를 기입하는 방법 Download PDF

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Abstract

본 발명은 스토리지 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은, 복수의 쓰기 요청들을 수신하는 단계, 그리고 복수의 쓰기 요청들에 따라 쓰기 동작들을 수행하는 단계로 구성된다. 복수의 쓰기 요청들에 대응하는 복수의 쓰기 동작들이 수행되는 동안, 복수의 쓰기 동작들의 진행 정도에 대한 진행 정보가 출력된다.

Description

스토리지 장치의 동작 방법 및 스토리지 장치에 데이터를 기입하는 방법{OPERATING METHOD OF STORAGE DEVICE AND DATA WRITING METHOD FOR WRITING DATA INTO STORAGE DEVICE}
본 발명은 스토리지 장치에 관한 것으로, 더 상세하게는 스토리지 장치의 동작 방법 및 스토리지 장치에 데이터를 기입하는 데이터 기입 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치와 통신하는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 동작 속도가 향상되고 있다. 또한, 스토리지 장치 및 스토리지 장치의 호스트 장치에서 사용되는 콘텐츠의 용량이 증가하고 있다. 이에 따라, 더 향상된 동작 속도를 갖는 스토리지 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은, 향상된 동작 속도를 갖는 스토리지 장치의 동작 방법 및 스토리지 장치에 데이터를 기입하는 데이터 기입 방법을 제공하는 데에 있다.
본 발명의 실시 예들에 따른 스토리지 장치의 동작 방법은, 복수의 쓰기 요청들을 수신하는 단계; 그리고 상기 복수의 쓰기 요청들에 따라 쓰기 동작들을 수행하는 단계를 포함하고, 상기 복수의 쓰기 요청들에 대응하는 상기 복수의 쓰기 동작들이 수행되는 동안, 상기 복수의 쓰기 동작들의 진행 정도에 대한 진행 정보가 출력된다.
본 발명의 실시 예들에 따른 스토리지 장치에 데이터를 기입하는 방법은, 제1 시퀀스 데이터의 쓰기 요청을 상기 스토리지 장치에 전송하는 단계; 상기 제1 시퀀스 데이터의 쓰기가 완료되었음을 알리는 진행 정보가 수신되는 것에 응답하여, 제2 시퀀스 데이터의 쓰기 요청을 상기 스토로지 장치에 전송하는 단계를 포함하고, 상기 제1 시퀀스 데이터는 상기 제2 시퀀스 데이터보다 먼저 상기 스토리지 장치에 기입되어야 하는 데이터이고, 상기 제1 시퀀스 데이터의 쓰기가 완료될 때까지, 상기 스토리지 장치로부터 데이터를 읽는 읽기 동작 또는 상기 스토리지 장치에 비시퀀스 데이터를 기입하는 기입 동작이 수행되고, 상기 비시퀀스 데이터는 순서에 관계 없이 상기 스토리지 장치에 기입되는 데이터이다.
본 발명의 실시 예들에 따른 메모리 컨트롤러에 의해 실행되며, 시퀀셜 데이터를 불휘발성 메모리에 기입하는 방법은, 호스트 컴퓨팅 장치로부터 제1 데이터 및 상기 제1 데이터에 할당된 시퀀스 정보를 수신하는 제a 단계; 상기 제1 데이터는 상기 제1 데이터 이후에 제2 데이터의 순서로 상기 불휘발성 메모리에 기입되어야 하는 상기 제1 데이터 및 상기 제2 데이터 중에서 선택되고; 상기 제1 데이터를 상기 불휘발성 메모리에 기입하는 제b 단계; 그리고 상기 제1 데이터가 상기 불휘발성 메모리에 기입되었다는 정보를 상기 호스트 컴퓨팅 장치로 전송하는 제c 단계를 포함한다.
본 발명의 실시 예들에 따르면, 플러시 동작을 수행하지 않고도 시퀀스 데이터의 순서가 보장된다. 따라서, 플러시 동작을 수행하는 데에 필요한 시간이 요구되지 않으므로, 향상된 동작 속도를 제공하는 스토리지 장치의 동작 방법 및 스토리지 장치에 데이터를 기입하는 데이터 기입 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 호스트 장치의 동작 방법을 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 4는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 5는 호스트 장치가 시퀀스 데이터의 쓰기 요청을 스토리지 장치로 전송하는 방법의 제1 예를 보여준다.
도 6은 큐에 등록된 쓰기 요청들에 따른 스토리지 장치의 동작을 보여주는 타이밍도이다.
도 7은 시퀀스 데이터의 기입이 완료되었는지를 판별하는 방법의 제1 예를 보여준다.
도 8은 시퀀스 데이터의 기입이 완료되었는지를 판별하는 방법의 제2 예를 보여준다.
도 9는 시퀀스 데이터의 기입이 완료되었는지를 판별하는 방법의 제3 예를 보여준다.
도 10은 시퀀스 데이터의 기입이 완료되었는지를 판별하는 방법의 제4예를 보여준다.
도 11은 호스트 장치가 시퀀스 데이터의 쓰기 요청을 스토리지 장치로 전송하는 방법의 제2 예를 보여준다.
도 12는 시퀀스 데이터들에 시퀀스 번호들을 할당하는 다른 예를 보여준다.
도 13은 시퀀스 데이터들에 시퀀스 번호들을 할당하는 다른 예를 보여준다.
도 14는 큐에 등록된 쓰기 요청들의 다른 예를 보여준다.
도 15는 큐에 등록된 쓰기 요청들의 다른 예를 보여준다.
도 16은 본 발명의 다른 실시 예에 따른 호스트 장치의 동작 방법을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 20은 본 발명의 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 1을 참조하면, 컴퓨팅 장치(1000)는 호스트 장치(100) 및 스토리지 장치(200)를 포함한다.
호스트 장치(100)는 스토리지 장치(200)에 데이터를 저장하고, 스토리지 장치(200)로부터 데이터를 읽도록 구성된다. 호스트 장치(100)는 컴퓨터, 스마트폰, 스마트패드, 스마트텔레비전 등과 같은 다양한 전자 장치들 중 적어도 하나를 포함할 수 있다.
스토리지 장치(200)는 호스트 장치(100)의 요청에 따라, 데이터의 쓰기, 읽기 또는 소거를 수행할 수 있다. 스토리지 장치(200)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(200)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(200)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page New) 등과 같은 실장형 메모리를 포함할 수 있다.
스토리지 장치(200)는 데이터(DATA) 및 제1 파일 시스템(FS1)을 저장하도록 구성된다. 데이터(DATA)는 호스트 장치(100)의 요청에 따라 스토리지 장치(200)에 기입되는 사용자 데이터를 포함할 수 있다. 제1 파일 시스템(FS1)은 스토리지 장치(200)에 저장되는 파일들을 관리하기 위한 메타 데이터일 수 있다.
호스트 장치(100)는 운영 체제(OS)를 구동하도록 구성된다. 운영 체제(OS)는 스토리지 장치(200) 또는 다른 저장 매체로부터 호스트 장치(100)로 로딩될 수 있다. 운영 체제(OS)는 스토리지 장치(200)를 관리하기 위한 제2 파일 시스템(FS2)을 관리할 수 있다. 예를 들어, 운영 체제(OS)는 스토리지 장치(200)에 저장된 제1 파일 시스템(FS1)을 읽어, 제2 파일 시스템(FS2)으로 사용될 수 있다. 제2 파일 시스템(FS2)이 갱신되는 경우, 갱신된 데이터는 스토리지 장치(200)의 제1 파일 시스템(FS1)에 반영될 수 있다. 예를 들어, 운영 체제(OS)는 제2 파일 시스템(FS2)의 변경 사항을 주기적으로 스토리지 장치(200)로 플러시함으로서, 제1 파일 시스템(FS1)과 제2 파일 시스템(FS2)의 일관성을 유지할 수 있다.
운영 체제(OS)는 제2 파일 시스템(FS2)에 기반하여 스토리지 장치(200)를 액세스할 수 있다. 운영 체제(OS)는 제2 파일 시스템(FS2)에 기반하여 스토리지 장치(200)에 데이터를 기입하거나 스토리지 장치(200)로부터 데이터를 읽을 수 있다.
운영 체제(OS)가 스토리지 장치(200)에 기입하는 데이터 중 일부 데이터는 시퀀스 데이터(sequence data)일 수 있다. 시퀀스 데이터는, 정해진 순서대로 기입되어야 하는 데이터일 수 있다. 예를 들어, 제1 내지 제3 데이터들이 시퀀스 데이터들인 경우, 제2 데이터는 반드시 제1 데이터가 스토리지 장치(200)에 기입된 후에 스토리지 장치(200)에 기입되어야 한다. 또한, 제3 데이터는 반드시 제2 데이터가 스토리지 장치(200)에 기입된 후에 스토리지 장치(200)에 기입되어야 한다.
예를 들어, 저널링 데이터들이 순차 데이터들일 수 있다. 저널링 데이터는 운영 체제(OS)가 스토리지 장치(200)에 저장된 제1 파일 시스템(FS1)을 갱신할 때 사용되는 데이터이다. 제1 파일 시스템(FS1)을 갱신하고자 하는 경우, 운영 체제(OS)는 제1 파일 시스템(FS1)이 갱신될 내역에 대한 정보, 예를 들어 갱신될 어드레스 및 갱신될 데이터에 대한 정보를 저널링 데이터로서 스토리지 장치에 기입할 수 있다. 저널링 데이터의 기입이 완료된 후에, 운영 체제(OS)는 제1 파일 시스템(FS1)을 갱신할 수 있다. 저널링 데이터가 기입되면, 제1 파일 시스템(FS1)의 갱신 시에 갑작스런 전원 오프(SPO, Sudden Power Off)가 발생하더라도, 제1 파일 시스템(FS1)이 저널링 데이터에 따라 성공적으로 갱신될 수 있다.
상술된 바와 같이, 저널링 데이터는 제1 파일 시스템(FS1)의 갱신 데이터보다 먼저 스토리지 장치(200)에 기입되어야 한다. 저널링 데이터는 복수의 데이터 블록들을 포함할 수 있으며, 복수의 데이터 블록들의 기입 순서 또한 보장되어야 한다. 즉, 저널링 데이터를 구성하는 복수의 데이터 블록들 또한 시퀀스 데이터들일 수 있다.
호스트 장치(100) 및 스토리지 장치(200)는 후술되는 방법들에 기반하여 시퀀스 데이터들의 순서를 보장하도록 구성된다.
도 2는 본 발명의 실시 예에 따른 호스트 장치(100)의 동작 방법을 보여주는 블록도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 호스트 장치(100)는 복수의 시퀀스 데이터들을 생성한다.
S120 단계에서, 호스트 장치(100)는 복수의 시퀀스 데이터들에 복수의 시퀀스 정보들을 각각 할당한다. 복수의 시퀀스 정보들은, 복수의 시퀀스 데이터들의 순서에 대한 정보를 포함할 수 있다.예를 들어, 복수의 시퀀스 정보들은 복수의 시퀀스 데이터들에 각각 할당되는 시퀀스 번호들일 수 있다.
S130 단계에서, 호스트 장치(100)는 복수의 시퀀스 데이터들 중 첫 번째 시퀀스 데이터를 선택한다.
S140 단계에서, 호스트 장치(100)는 선택된 시퀀스 데이터 및 선택된 시퀀스 데이터에 할당된 시퀀스 정보를 포함하는 쓰기 요청을 스토리지 장치(200)로 전송한다.
S150 단계에서, 호스트 장치(100)는 스토리지 장치(200)에서 시퀀스 데이터의 기입이 완료되었는지 판별한다. 예를 들어, 호스트 장치(100)는 스토리지 장치(200)로부터 수신되는 정보에 기반하여, 시퀀스 데이터의 기입이 완료되었는지 판별할 수 있다.
시퀀스 데이터의 기입이 완료되지 않았으면, S160 단계에서, 호스트 장치(100)는 다음 시퀀스 데이터의 기입을 제외하고, 스토리지 장치(200)와 통신할 수 있다. 예를 들어, 호스트 장치(100)는 스토리지 장치(200)에 읽기 요청을 전송하거나, 스토리지 장치(200)에 시퀀스 데이터가 아닌 비시퀀스 데이터의 쓰기를 요청할 수 있다. 호스트 장치(100)는 시퀀스 데이터의 기입이 완료될 때까지, 스토리지 장치(200)와 시퀀스 데이터의 기입을 제외한 다른 동작을 수행하며 대기할 수 있다.
시퀀스 데이터의 기입이 완료되면, S170 단계에서, 호스트 장치(100)는 기입이 완료된 시퀀스 데이터가 마지막 시퀀스 데이터인지 판별한다. 기입이 완료된 시퀀스 데이터가 마지막 시퀀스 데이터가 아니면, S180 단계에서, 호스트 장치(100)는 복수의 시퀀스 데이터들 중 다음 시퀀스 데이터를 선택하고, S140 단계를 수행할 수 있다. 기입이 완료된 시퀀스 데이터가 마지막 시퀀스 데이터이면, 호스트 장치(100)가 복수의 시퀀스 데이터들을 스토리지 장치(200)로 전송하는 동작은 종료된다.
이후에, 호스트 장치(100)는 비시퀀스 데이터의 기입, 읽기, 또는 다음 시퀀스 데이터들의 기입을 수행할 수 있다.
도 3은 본 발명의 실시 예에 따른 스토리지 장치(200)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 3을 참조하면, S210 단계에서, 스토리지 장치(200)는 복수의 쓰기 요청들을 수신한다. 복수의 쓰기 요청들은 시퀀스 데이터의 쓰기 요청 및 비시퀀스 데이터의 쓰기 요청들을 포함할 수 있다.
S220 단계에서, 스토리지 장치(200)는 복수의 쓰기 요청들에 따라 쓰기 동작들을 수행하며, 복수의 쓰기 요청들의 쓰기 진행도를 호스트 장치(100)에 알릴 수 있다.
도 2 및 도 3을 참조하여 설명된 바와 같이, 호스트 장치(100)는 시퀀스 데이터에 시퀀스 정보를 부가하여 스토리지 장치로 쓰기 요청을 전송한다. 스토리지 장치(200)는 호스트 장치(100)로부터 수신된 쓰기 요청들의 쓰기 진행도를 호스트 장치(100)에 알린다. 호스트 장치(100)는 스토리지 장치(200)로부터 수신되는 정보에 기반하여, 시퀀스 데이터의 기입이 완료되었는지 판별할 수 있다. 시퀀스 데이터의 기입이 완료되면, 호스트 장치(100)는 다음 시퀀스 데이터의 쓰기 요청을 스토리지 장치(200)로 전송할 수 있다.
도 4는 본 발명의 실시 예에 따른 스토리지 장치(200)를 보여주는 블록도이다. 도 1 및 도 4를 참조하면, 스토리지 장치(200)는 불휘발성 메모리(210), 메모리 컨트롤러(220), 그리고 RAM (230, Random Access Memory)을 포함한다. 도 4에서, 간결한 설명을 위하여, 스토리지 장치(200)는 불휘발성 메모리(210)를 포함하는 것으로 설명된다. 즉, 스토리지 장치(200)는 솔리드 스테이트 드라이브(SSD), 메모리 카드, 또는 실장형 메모리를 형성하는 것으로 가정된다. 그러나, 스토리지 장치(200)의 불휘발성 메모리(210)는 자기 디스크로 대체될 수 있다. 즉, 스토리지 장치(200)는 하드 디스크 드라이브(HDD)을 형성할 수 있다.
불휘발성 메모리(210)는 메모리 컨트롤러(220)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리(210)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리(210)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리(210)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리(210)는 도 1을 참조하여 설명된 데이터(DATA) 및 제1 파일 시스템(FS1)을 저장할 수 있다.
메모리 컨트롤러(220)는 호스트 장치(100)의 요청에 따라 또는 미리 정해진 스케줄에 따라 불휘발성 메모리(210)를 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(220)는 불휘발성 메모리(210)가 쓰기, 읽기 또는 소거를 수행하도록 제어할 수 있다. 메모리 컨트롤러(220)는 쓰기 요청들의 쓰기 진행도를 호스트 장치(100)로 통지할 수 있다.
메모리 컨트롤러(220)는 레지스터(321) 및 큐(322)를 포함한다. 메모리 컨트롤러(220)는 쓰기 요청들의 쓰기 진행도를 레지스터(321)에 저장할 수 있다. 메모리 컨트롤러(220)는 호스트 장치(100)로부터 수신된 쓰기 요청들을 큐(322)를 이용하여 관리할 수 있다. 메모리 컨트롤러(220)는 큐(322)에 인큐(enqueue)된 쓰기 요청들의 순서를 재배열할 수 있다. 메모리 컨트롤러(220)는 쓰기 요청들의 순서들을 재배열하여 큐(322)에 인큐(enqueue)할 수 있다.
메모리 컨트롤러(220)는 RAM (230)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 메모리 컨트롤러(220)는 호스트 장치(100)로부터 수신된 데이터를 RAM (230)에 저장하고, RAM (230)에 저장된 데이터를 불휘발성 메모리(210)에 기입할 수 있다. 메모리 컨트롤러(220)는 불휘발성 메모리(210)로부터 읽은 데이터를 RAM (230)에 저장하고, RAM (230)에 저장된 데이터를 호스트 장치(100)로 출력할 수 있다. 메모리 컨트롤러(220)는 불휘발성 메모리(210)로부터 읽은 데이터를 RAM (230)에 저장하고, RAM (230)에 저장된 데이터를 다시 불휘발성 메모리(210)에 기입할 수 있다. 예시적으로, 큐(322)에 등록된 쓰기 요청들의 데이터들은 RAM (230)에서 관리될 수 있다.
메모리 컨트롤러(220)는 불휘발성 메모리(210)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (230)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(220)는 불휘발성 메모리(210)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리(210)로부터 읽고, RAM (230)에서 구동할 수 있다.
RAM (230)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리들 중 적어도 하나를 포함할 수 있다.
도 5는 호스트 장치(100)가 시퀀스 데이터의 쓰기 요청을 스토리지 장치(200)로 전송하는 방법의 제1 예를 보여준다. 도 1, 도 4 및 도 5를 참조하면, 제1 테이블(T1)에 도시된 바와 같이, 호스트 장치(100)는 제1 내지 제3 시퀀스 데이터들(DATA_S1, DATA_S2, DATA_S3)을 생성할 수 있다. 제1 시퀀스 데이터(DATA_S1)는 제2 시퀀스 데이터(DATA_S2)보다 먼저 스토리지 장치(200)에 기입되어야 하는 데이터이고, 제2 시퀀스 데이터(DATA_S2)는 제3 시퀀스 데이터(DATA_S3)보다 먼저 스토리지 장치(200)에 기입되어야 하는 데이터이다.
제2 테이블(T2)에 도시된 바와 같이, 호스트 장치(100)는 제1 시퀀스 데이터(DATA_S1)의 쓰기 요청을 포함하는 복수의 쓰기 요청들을 스토리지 장치(200)로 전송할 수 있다. 호스트 장치(100)는 스토리지 장치(200)로 전송되는 모든 쓰기 요청들에, 시퀀스 번호를 부여할 수 있다.
우선, 호스트 장치(100)는 비시퀀스 데이터인 제1 데이터(DATA1)의 쓰기 요청을 스토리지 장치(200)로 전송할 수 있다. 제일 먼저 전송되는 제1 데이터(DATA1)에는 제1 시퀀스 번호(S1)가 할당될 수 있다.
이후에, 호스트 장치(100)는 비시퀀스 데이터인 제2 데이터(DATA2)의 쓰기 요청을 스토리지 장치(200)로 전송할 수 있다. 제2 데이터(DATA2)에 제2 시퀀스 번호(S2)가 할당될 수 있다.
이후에, 호스트 장치(100)는 제1 시퀀스 데이터(DATA_S1)의 쓰기 요청을 스토리지 장치(200)로 전송할 수 있다. 제1 시퀀스 데이터(DATA_S1)에 제3 시퀀스 번호(S3)가 할당될 수 있다.
이후에, 호스트 장치(100)는 비시퀀스 데이터인 제3 데이터(DATA3)와 제4 시퀀스 번호(S4)를 포함하는 쓰기 요청을 스토리지 장치(200)로 전송할 수 있다. 이후에, 호스트 장치(100)는 비시퀀스 데이터인 제4 데이터(DATA4) 및 제5 시퀀스 번호(S5)를 포함하는 쓰기 요청을 스토리지 장치(200)로 전송할 수 있다.
도 2 및 도 3을 참조하여 설명된 바와 같이, 호스트 장치(100)는 스토리지 장치(200)와 통상적인 통신을 수행하며, 시퀀스 데이터들의 쓰기 요청을 순차적으로 스토리지 장치(200)로 전송하도록 구성된다. 따라서, 제2 테이블(T2)에 도시된 바와 같이, 제1 시퀀스 데이터(DATA_S1)의 쓰기 요청은 다른 비시퀀스 데이터인 제1 내지 제4 데이터들(DATA1~DATA4)의 쓰기 요청들의 사이에 스토리지 장치(200)로 전송될 수 있다.
제3 테이블(T3)에 도시된 바와 같이, 호스트 장치(100)로부터 전송된 쓰기 요청들은 재배열되어 큐(322)에 등록된다. 예를 들어, 제2 데이터(DATA2), 제1 데이터(DATA1), 제3 데이터(DATA3), 제1 시퀀스 데이터(DATA_S1), 그리고 제4 데이터(DATA4)의 순으로, 쓰기 요청들이 큐(322)에 등록될 수 있다. 큐에 등록된 쓰기 요청들에 따라, 스토리지 장치(200)는 제2 데이터(DATA2), 제1 데이터(DATA1), 제3 데이터(DATA3), 제1 시퀀스 데이터(DATA_S1), 그리고 제4 데이터(DATA4)의 순으로 쓰기 동작들을 수행할 수 있다.
큐(322)에 등록된 쓰기 요청들을 수행하며, 메모리 컨트롤러(220)는 쓰기 요청들의 진행도를 레지스터(321)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(220)는 큐(322)에 등록된 쓰기 요청들 중 가장 오래된 쓰기 요청의 시퀀스 번호를 제1 값(R1)으로서 레지스터(321)에 저장할 수 있다. 메모리 컨트롤러(220)는 가장 최근에 완료된 쓰기 요청의 시퀀스 번호를 제2 값(R2)으로서 레지스터(321)에 저장할 수 있다. 메모리 컨트롤러(220)는 레지스터(321)에 저장된 제1 값(R1) 또는 제2 값(R2)을 임의로 또는 호스트 장치(100)의 요청에 따라 호스트 장치(100)로 전송할 수 있다.
도 6은 큐(322)에 등록된 쓰기 요청들에 따른 스토리지 장치(200)의 동작을 보여주는 타이밍도이다. 도 1 및 도 4 내지 도 6을 참조하면, 제1 구간(T1)에, 스토리지 장치(200)는 큐(321)의 첫 번째 슬롯에 등록되어 있는 제2 데이터(DATA2)의 쓰기 요청에 따라, 제2 데이터(DATA2)의 쓰기 동작을 수행한다.
쓰기 요청들의 시퀀스 번호들은, 쓰기 요청들이 호스트 장치(100)로부터 전송된 순서들을 가리킨다. 즉, 다른 쓰기 요청의 시퀀스 번호보다 더 낮은 시퀀스 번호를 갖는 쓰기 요청은, 다른 쓰기 요청보다 더 먼저 큐(322)에 등록된 쓰기 요청이다. 제1 구간(T1)에서, 큐(322)에 등록된 쓰기 요청들 중 가장 오래된 쓰기 요청은, 제1 시퀀스 번호(S1)를 갖는 쓰기 요청이다. 따라서, 레지스터(321)의 제1 값(R1)은 제1 시퀀스 번호(S1)를 갖는다.
제2 데이터(DATA2)의 쓰기 동작이 완료되면, 제2 구간(T2)에서, 레지스터(321)의 제2 값(R2)은 제2 데이터(DATA2)의 시퀀스 번호(S2)를 갖도록 갱신된다. 제2 데이터(DATA2)의 쓰기 동작이 완료되면, 제2 데이터(DATA2)의 쓰기 요청은 큐(322)로부터 해제(release)된다.
제2 구간(T2)에서, 스토리지 장치(200)는 큐(322)의 다음 슬롯에 등록된 제1 데이터(DATA1)의 쓰기 요청에 따라, 제1 데이터(DATA1)의 쓰기 동작을 수행한다.
제1 데이터(DATA1)의 쓰기 동작이 완료되면, 제3 구간(T3)에서, 레지스터(321)의 제2 값(R2)은 제1 데이터(DATA1)의 제1 시퀀스 번호(S1)를 갖도록 갱신된다. 또한, 제1 데이터(DATA1)의 쓰기 동작이 완료되면, 제1 데이터(DATA1)의 쓰기 요청이 큐(322)로부터 해제된다. 따라서, 큐(322)에 등록된 시퀀스 번호들 중 가장 낮은 시퀀스 번호는 제3 시퀀스 번호(S3)이다. 따라서, 레지스터(321)의 제1 값(R1)은 제3 시퀀스 번호(S3)를 갖도록 갱신된다.
제3 구간(T3)에서, 스토리지 장치(200)는 큐(322)의 다음 슬롯에 등록된 제3 데이터(DATA3)의 쓰기 요청에 따라, 제3 데이터(DATA3)의 쓰기 동작을 수행한다.
제3 데이터(DATA3)의 쓰기 동작이 완료되면, 제4 구간(T4)에서, 레지스터(321)의 제2 값(R2)은 제3 데이터(DATA3)의 제4 시퀀스 번호(S4)를 갖도록 갱신된다.
제4 구간(T4)에서, 스토리지 장치(200)는 큐(322)의 다음 슬롯에 등록된 제1 시퀀스 데이터(DATA_S1)의 쓰기 요청에 따라, 제1 시퀀스 데이터(DATA_S1)의 쓰기 동작을 수행한다.
제1 시퀀스 데이터(DATA_S1)의 쓰기 동작이 완료되면, 제5 구간(T5)에서, 레지스터(321)의 제2 값(R2)은 제1 시퀀스 데이터(DATA_S1)의 제3 시퀀스 번호(S3)를 갖도록 갱신된다. 또한, 제1 시퀀스 데이터(DATA_S1)의 쓰기 동작이 완료되면, 제1 시퀀스 데이터(DATA_S1)의 쓰기 요청이 큐(322)로부터 해제된다. 따라서, 큐(322)에 등록된 시퀀스 번호들 중 가장 낮은 시퀀스 번호는 제5 시퀀스 번호(S5)이다. 따라서, 레지스터(321)의 제1 값(R1)은 제5 시퀀스 번호(S5)를 갖도록 갱신된다.
제5 구간(T5)에서, 스토리지 장치(200)는 큐(322)의 다음 슬롯에 등록된 제4 데이터(DATA4)의 쓰기 요청에 따라, 제4 데이터(DATA4)의 쓰기 동작을 수행한다.
도 7은 시퀀스 데이터의 기입이 완료되었는지를 판별하는 방법의 제1 예를 보여준다. 도 1, 도 4, 도 6 및 도 7을 참조하면, S310 단계에서, 호스트 장치(100)는 레지스터(321)의 제1 값(R1)을 읽는다. 예를 들어, 호스트 장치(100)는 메모리 컨트롤러(220)로 제1 값(R1)의 읽기 요청을 전송하고, 메모리 컨트롤러(220)로부터 제1 값(R1)을 수신할 수 있다.
S320 단계에서, 호스트 장치(100)는 제1 값(R1)의 시퀀스 번호가 목표 시퀀스 번호와 같거나 그보다 큰 지 판별할 수 있다. 예를 들어, 목표 시퀀스 번호는 시퀀스 데이터에 할당된 시퀀스 번호일 수 있다. 제1 시퀀스 데이터(DATA_S1)는 제3 시퀀스 번호(S3)를 갖는다. 따라서, 호스트 장치(100)는 제1 값(R1)이 제3 시퀀스 번호(S3)와 같거나 그보다 큰 지 판별할 수 있다.
제1 값(R1)이 목표 시퀀스 번호와 같거나 그보다 크면, S330 단계에서, 시퀀스 데이터의 쓰기 동작은 완료된 것으로 판별된다. 제1 값(R1)이 목표 시퀀스 번호보다 작으면, S340 단계에서, 시퀀스 데이터의 쓰기 동작은 완료되지 않은 것으로 판별된다.
예를 들어, 도 6의 제 4 구간(T4)에, 제1 값(R1)은 제3 시퀀스 번호(S3)를 갖는다. 제5 구간(T5)에, 제1 값(R1)은 제5 시퀀스 번호(S5)를 갖는다. 따라서, 호스트 장치(100)가 제4 구간(T4) 또는 제4 구간(T4)의 이전에 제1 값(R1)을 읽는 경우, 호스트 장치(100)는 제1 시퀀스 데이터(DATA_S1)의 쓰기 동작이 완료되지 않은 것으로 판단할 수 있다. 호스트 장치(100)가 제5 구간(T5) 또는 제5 구간(T5)의 이후에 제1 값(R1)을 읽는 경우, 호스트 장치(100)는 제1 시퀀스 데이터(DATA_S1)의 쓰기 동작이 완료된 것으로 판단할 수 있다.
예시적으로, 호스트 장치(100)는 제1 값(R1)이 목표 시퀀스 번호와 같거나 그보다 높아질 때까지, 주기적으로 메모리 컨트롤러(220)로부터 제1 값(R1)을 읽을 수 있다. 즉, 도 2의 S150 단계 및 S160 단계는 주기적으로 수행될 수 있다.
도 8은 시퀀스 데이터의 기입이 완료되었는지를 판별하는 방법의 제2 예를 보여준다. 도 1, 도 4, 도 6 및 도 8을 참조하면, S410 단계에서, 호스트 장치(100)는 목표 시퀀스 번호를 스토리지 장치(200)로 전송할 수 있다. 목표 시퀀스 번호는 시퀀드 데이터에 할당된 시퀀스 번호일 수 있다. 즉, 호스트 장치(100)는 제3 시퀀스 번호(S3)를 스토리지 장치(200)로 전송할 수 있다. 스토리지 장치(200)는 수신된 목표 시퀀스 번호를 저장할 수 있다. 예를 들어, 스토리지 장치(200)는 수신된 목표 시퀀스 번호를 메모리 컨트롤러(220)의 레지스터(321) 또는 RAM (230)에 저장할 수 있다.
S420 단계에서, 제2 값(R2)이 목표 시퀀스 번호에 도달하면, 스토리지 장치(200)는 호스트 장치(100)로 인터럽트를 전송할 수 있다. 예를 들어, 도 6의 제5 구간(T5)에서, 레지스터(321)의 제2 값(R2)이 제3 시퀀스 번호(S3)로 갱신된다.따라서, 메모리 컨트롤러(220)는 제5 구간(T5)에 호스트 장치(100)로 인터럽트를 전송할 수 있다. 전송된 인터럽트에 따라, 호스트 장치(100)는 시퀀스 데이터의 쓰기 동작이 완료된 것으로 판별할 수 있다.
도 9는 시퀀스 데이터의 기입이 완료되었는지를 판별하는 방법의 제3 예를 보여준다. 도 1, 도 4, 도 6 및 도 9를 참조하면, S510 단계에서, 메모리 컨트롤러(220)는 레지스터(321)의 제2 값(R2)을 모니터한다.
S520 단계에서, 레지스터(321)의 제2 값(R2)이 변경되면, S530 단계에서, 메모리 컨트롤러(220)는 제2 값(R2)을 호스트 장치(100)로 전송한다. 즉, 메모리 컨트롤러(220)는 제2 값(R2)이 변경될 때마다, 호스트 장치(100)로 변경된 제2 값(R2)을 전송할 수 있다. 메모리 컨트롤러(220)는 큐(322)의 하나의 슬롯에 등록된 쓰기 요청에 따른 쓰기 동작이 완료될 때마다, 변경된 제2 값(R2)을 호스트 장치(100)로 전송할 수 있다.
호스트 장치(100)는 수신된 제2 값(R2)을 목표 시퀀스 번호와 비교할 수 있다. 수신된 제2 값(R2)이 목표 시퀀스 번호와 일치하면, 호스트 장치(100)는 시퀀스 데이터의 쓰기 동작이 완료된 것으로 판단할 수 있다.
도 10은 시퀀스 데이터의 기입이 완료되었는지를 판별하는 방법의 제4예를 보여준다. 도 1, 도 4, 도 6 및 도 10을 참조하면, S610 단계에서, 메모리 컨트롤러(220)는 레지스터(321)의 제1 값(R1)을 모니터한다.
S620 단계에서, 레지스터(321)의 제1 값(R1)이 변경되면, S630 단계에서, 메모리 컨트롤러(220)는 변경된 제1 값(R1)을 호스트 장치(100)로 출력한다.
예를 들어, 도 6의 제3 구간(T3) 및 제5 구간(T5)에서, 제1 값(R1)이 변경된다. 따라서, 메모리 컨트롤러(220)는 제3 구간(T3) 및 제5 구간(T5)에, 변경된 제1 값(R1)을 호스트 장치(100)로 전송할 수 있다.
호스트 장치(100)는 수신된 제1 값(R1)을 목표 시퀀스 번호와 비교할 수 있다. 제1 값(R1)이 목표 시퀀스 번호와 같거나 그보다 큰 경우, 호스트 장치(100)는 시퀀스 데이터의 쓰기 동작이 완료된 것으로 판단할 수 있다.
도 11은 호스트 장치가 시퀀스 데이터의 쓰기 요청을 스토리지 장치로 전송하는 방법의 제2 예를 보여준다. 도 5의 예와 비교하면, 비시퀀스 데이터들에는 시퀀스 번호들이 할당되지 않고, 시퀀스 데이터들에만 시퀀스 번호들이 할당된다.
예를 들어, 제1 테이블(T1)에 도시된 바와 같이, 시퀀스 번호들은 제1 내지 제3 시퀀스 데이터들(DATA_S1, DATA_S2, DATA_S3)이 생성될 때 할당될 수 있다. 제1 내지 제3 시퀀스 데이터들(DATA_S1, DATA_S2, DATA_S3)에 각각 제1 내지 제3 시퀀스 번호들(S1, S2, S3)이 할당될 수 있다. 다른 예로서, 시퀀스 번호들은 호스트 장치(100)가 선택된 시퀀스 데이터를 전송할 때에 할당될 수 있다.
제2 테이블(T2)에 도시된 바와 같이, 비시퀀스 데이터들인 제1 내지 제4 데이터들(DATA1, DATA2, DATA3, DATA4)의 쓰기 요청들은 시퀀스 번호들 없이 전송된다. 제1 시퀀스 데이터(DATA_S1)의 쓰기 요청은 제1 시퀀스 번호(S1)와 함께 전송된다.
제3 테이블(T3)에 도시된 바와 같이, 메모리 컨트롤러(220)의 큐(322)에서, 비시퀀스 데이터들인 제1 내지 제4 데이터들(DATA1, DATA2, DATA3, DATA4)의 쓰기 요청들은 시퀀스 번호들 없이 관리된다. 제1 시퀀스 데이터(DATA_S1)의 쓰기 요청은 제1 시퀀스 번호(S1)와 함께 관리된다.
이 예에서, 메모리 컨트롤러(220)는 제2 값(R2)만을 관리하고, 제1 값(R1)은 관리하지 않을 수 있다. 예를 들어, 메모리 컨트롤러(220)는 제1 값(R1)을 생성 및 저장하지 않을 수 있다.
도 7을 참조하여 설명된 바와 유사하게, 호스트 장치(100)는 메모리 컨트롤러(220)로부터 레지스터(321)의 제2 값(R2)을 읽을 수 있다. 호스트 장치(100)는 레지스터(321)의 제2 값(R2)이 목표 시퀀스 번호와 일치하는지 판별할 수 있다. 레지스터(321)의 제2 값(R2)이 목표 시퀀스 번호와 일치하면, 호스트 장치(100)는 제1 시퀀스 데이터(DATA_S1)의 쓰기 동작이 완료된 것으로 판단할 수 있다.
다른 예로서, 도 9를 참조하여 설명된 바와 같이, 메모리 컨트롤러(220)는 제2 값(R2)이 변경될 때마다, 변경된 제2 값(R2)을 호스트 장치(100)로 전송할 수 있다. 호스트 장치(100)는 수신된 제2 값(R2)이 목표 시퀀스 번호와 일치하면, 제1 시퀀스 데이터(DATA_S1)의 쓰기 동작이 완료된 것으로 판단할 수 있다.
다른 예로서, 도 8 및 도 9를 참조하여 설명된 것과 유사하게, 메모리 컨트롤러(220)는 제2 값(R2)이 변경될 때마다 호스트 장치(100)로 인터럽트를 전송할 수 있다. 인터럽트가 수신되면, 호스트 장치(100)는 제1 시퀀스 데이터(DATA_S1)의 쓰기 동작이 완료된 것으로 판단할 수 있다.
도 12는 시퀀스 데이터들에 시퀀스 번호들을 할당하는 다른 예를 보여준다. 도 1, 도 4 및 도 12를 참조하면, 제1 시퀀스 데이터(DATA_S1)는 제2 시퀀스 데이터들(DATA_S2_1, DATA_S2_2)보다 먼저 기입되어야 하는 데이터이다. 제2 시퀀스 데이터들(DATA_S2_1, DATA_S2_2)은 제3 시퀀스 데이터(DATA_S3)보다 먼저 기입되어야 하는 데이터들이다. 제2 시퀀스 데이터들(DATA_S2_1, DATA_S2_2)은 서로간의 기입 순서가 요구되지 않는 데이터들이다. 이 경우, 제2 시퀀스 데이터들(DATA_S2_1, DATA_S2_2)에 서로 다른 시퀀스 번호들이 할당될 수 있다.
즉, 복수의 시퀀스 데이터들(예를 들어, DATA_S2_1 및 DATA_S2_2)이 선행 시퀀스 데이터(예를 들어, DATA_S1)와 후행 시퀀스 데이터(예를 들어, DATA_S3) 사이에서 순서가 보장되어야 하지만, 복수의 시퀀스 데이터들(예를 들어, DATA_S2_1 및 DATA_S2_2) 사이의 순서는 보장될 필요가 없는 경우에도, 호스트 장치(100)는 하나의 시퀀스 데이터(예를 들어, DATA_S2_1)의 쓰기 요청이 완료된 후에 다른 하나의 시퀀스 데이터(예를 들어, DATA_S2_2)의 쓰기 요청을 스토리지 장치(200)로 전송할 수 있다.
도 13은 시퀀스 데이터들에 시퀀스 번호들을 할당하는 다른 예를 보여준다. 도 1, 도 4 및 도 13을 참조하면, 제1 시퀀스 데이터(DATA_S1)는 제2 시퀀스 데이터들(DATA_S2_1, DATA_S2_2)보다 먼저 기입되어야 하는 데이터이다. 제2 시퀀스 데이터들(DATA_S2_1, DATA_S2_2)은 제3 시퀀스 데이터(DATA_S3)보다 먼저 기입되어야 하는 데이터들이다. 제2 시퀀스 데이터들(DATA_S2_1, DATA_S2_2)은 서로간의 기입 순서가 요구되지 않는 데이터들이다. 이 경우, 제2 시퀀스 데이터들(DATA_S2_1, DATA_S2_2)에 동일한 시퀀스 번호들이 할당될 수 있다.
이 예에서, 시퀀스 데이터들(DATA_S1, DATA_S2_1, DATA_S2_2, DATA_S3)에 카운트들이 각각 할당될 수 있다. 카운트들은 시퀀스 번호들이 중복되는 경우, 중복된 시퀀스 번호를 갖는 쓰기 요청의 수를 가리킬 수 있다. 카운트는 쓰기 요청에 포함되어 호스트 장치(100)로부터 스토리지 장치(200)로 전송될 수 있다.
예시적으로, 동일한 시퀀스 번호를 같는 쓰기 요청들은 호스트 장치(100)로부터 스토리지 장치(200)로 함께 전송될 수 있다. 호스트 장치(100)는 카운트에 기반하여, 동일한 시퀀스 번호를 갖는 쓰기 요청들의 쓰기 동작들이 모두 완료되었는지 판별할 수 있다.
즉, 복수의 시퀀스 데이터들(예를 들어, DATA_S2_1 및 DATA_S2_2)이 선행 시퀀스 데이터(예를 들어, DATA_S1)와 후행 시퀀스 데이터(예를 들어, DATA_S3) 사이에서 순서가 보장되어야 하지만, 복수의 시퀀스 데이터들(예를 들어, DATA_S2_1 및 DATA_S2_2) 사이의 순서는 보장될 필요가 없는 경우, 호스트 장치(100)는 하나의 시퀀스 데이터(예를 들어, DATA_S2_1)의 쓰기 요청이 완료되기 전이라 하더라고, 다른 하나의 시퀀스 데이터(예를 들어, DATA_S2_2)의 쓰기 요청을 스토리지 장치(200)로 전송할 수 있다.
도 14는 큐(322)에 등록된 쓰기 요청들의 다른 예를 보여준다. 도 1, 도 4 및 도 14를 참조하면, 각 쓰기 요청은 시퀀스 번호를 가질 수 있다. 각 시퀀스 번호는 순서 식별 정보 및 호스트 식별 정보를 포함할 수 있다. 예를 들어, 'S' 다음에 위치한 숫자는 순서 식별 정보일 수 있다. 'H' 다음에 위치한 번호는 호스트 식별 정보를 포함할 수 있다.
호스트 식별 정보는, 쓰기 요청이 어느 호스트 장치로부터 수신되는지를 가리킬 수 있다. 예를 들어, 스토리지 장치(200)는 멀티 호스트 환경에서 동작할 수 있다. 멀티 호스트들 각각은 스토리지 장치(200)에 시퀀스 데이터들의 쓰기 요청들을 전송할 수 있다. 스토리지 장치(200)는 멀티 호스트들의 쓰기 요청들의 쓰기 진행도를 독립적으로 관리할 수 있다. 스토리지 장치(200)는 멀티 호스트들에 각각 통지될 제1 값들 및 제2 값들을 관리할 수 있다.
예를 들어, 스토리지 장치(200)는 제1 호스트에 통지될 제1 값(R1H1) 및 제2 호스트에 통지될 제1 값(R1H2)을 관리할 수 있다. 스토리지 장치(200)는 제1 호스트로부터 전송된 쓰기 요청들의 시퀀스 번호들(S1H1, S2H1)에 기반하여, 제1 호스트에 통지될 제1 값(R1H1) 및 제2 값(R2H1)을 갱신할 수 있다. 스토리지 장치(200)는 제2 호스트로부터 전송된 쓰기 요청들의 시퀀스 번호들(S1H2, S2H2, S3H2)에 기반하여, 제2 호스트로 통지될 제1 값(R1H2) 및 제2 값(R2H2)을 갱신할 수 있다.
도 15는 큐(322)에 등록된 쓰기 요청들의 다른 예를 보여준다. 도 1, 도 4 및 도 15를 참조하면, 쓰기 요청들 중 시퀀스 데이터들의 쓰기 요청들은 시퀀스 번호들을 가질 수 있다. 각 시퀀스 번호는 순서 식별 정보 및 호스트 식별 정보를 포함할 수 있다. 예를 들어, 'S' 다음에 위치한 숫자는 순서 식별 정보일 수 있다. 'H' 다음에 위치한 번호는 호스트 식별 정보를 포함할 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 호스트 장치(100) 및 스토리지 장치(200)는, 시퀀스 데이터들의 쓰기 요청들에 할당된 시퀀스 번호들을 이용하여, 시퀀스 데이터들의 순서를 보장한다. 시퀀스 데이터의 쓰기 요청이 스토리지 장치(200)에 전송된 경우에도, 호스트 장치(100) 및 스토리지 장치(200)는 시퀀스 데이터의 쓰기 요청을 제외한 통상적인 통신을 수행할 수 있다.
종래의 경우, 호스트 장치는 스토리지 장치로 시퀀스 데이터의 쓰기 요청을 전송한 후, 플러시 요청을 스토리지 장치로 전송하도록 구성된다. 플러시 요청에 따라, 스토리지 장치는 큐에 등록된 모든 쓰기 요청들의 쓰기 동작들이 완료될 때까지, 호스트 장치와 통신하지 않는다. 즉, 종래의 경우, 시퀀스 데이터의 쓰기 이벤트가 발생할 때마다, 호스트 장치와 스토리지 장치의 통신이 중지되고 플러시가 수행된다.
반면, 본 발명의 실시 예에 따르면, 호스트 장치(100)와 스토리지 장치(200)가 정상 동작을 수행하면서 쓰기 데이터들의 순서가 보장된다. 따라서, 호스트 장치(100) 및 스토리지 장치(200)의 동작 속도가 향상된다.
예시적으로, 쓰기 요청들에 할당되는 시퀀스 번호의 범위는 유한할 수 있다. 시퀀스 번호들의 할당이 진행되면, 시퀀스 번호가 시퀀스 번호의 상한에 도달할 수 있다. 이 경우, 호스트 장치(100)는 스토리지 장치(200)로 플러시 요청을 전송한 후, 시퀀스 번호를 리셋할 수 있다. 다른 예로서, 호스트 장치(100)는 스토리지 장치(200)로 플러시 요청을 전송하지 않고, 시퀀스 번호를 리셋할 수 있다.
도 16은 본 발명의 다른 실시 예에 따른 호스트 장치(100)의 동작 방법을 보여주는 블록도이다. 도 1 및 도 16을 참조하면, S710 단계에서, 호스트 장치(100)는 복수의 시퀀스 데이터들을 생성한다. S720 단계에서, 호스트 장치(100)는 복수의 시퀀스 데이터들에 복수의 시퀀스 정보들을 각각 할당한다. S730 단계에서, 호스트 장치(100)는 복수의 시퀀스 데이터들 중 첫 번째 시퀀스 데이터를 선택한다.
S740 단계에서, 호스트 장치(100)는 선택된 시퀀스 데이터 및 선택된 시퀀스 데이터에 할당된 시퀀스 정보를 포함하는 쓰기 요청을 스토리지 장치(200)로 전송한다.
S750 단계에서, 호스트 장치(100)는 전송된 시퀀스 데이터가 마지막 시퀀스 데이터인지 판별한다. 전송된 시퀀스 데이터가 마지막 시퀀스 데이터이면, 시퀀스 데이터들의 기입은 추가적인 제어 없이 종료된다. 즉, 마지막 시퀀스 데이터의 쓰기 요청이 스토리지 장치(200)로 전송되면, 마지막 시퀀스 데이터의 쓰기 동작이 완료되기 전이라 하더라도, 호스트 장치(100)는 시퀀스 데이터들의 순서가 보장된 것으로 간주하고 제어를 종료할 수 있다.
전송된 시퀀스 데이터가 마지막 시퀀스 데이터가 아니면, S760 단계에서, 호스트 장치(100)는 스토리지 장치(200)에서 시퀀스 데이터의 기입이 완료되었는지 판별한다.
시퀀스 데이터의 기입이 완료되지 않았으면, S780 단계에서, 호스트 장치(100)는 다음 시퀀스 데이터의 기입을 제외하고, 스토리지 장치(200)와 통신할 수 있다.
시퀀스 데이터의 기입이 완료되었으면, S770 단계에서, 호스트 장치(100)는 복수의 시퀀스 데이터들 중 다음 시퀀스 데이터를 선택하고, S740 단계를 수행할 수 있다.
도 17은 본 발명의 실시 예에 따른 불휘발성 메모리(210)를 보여주는 블록도이다. 도 17을 참조하면, 불휘발성 메모리(210)는 메모리 셀 어레이(211), 어드레스 디코더 회로(213), 페이지 버퍼 회로(215), 데이터 입출력 회로(217), 그리고 제어 로직 회로(219)를 포함한다.
메모리 셀 어레이(211)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(213)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(215)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
어드레스 디코더 회로(213)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(211)에 연결된다. 어드레스 디코더 회로(213)는 제어 로직 회로(219)의 제어에 따라 동작한다. 어드레스 디코더 회로(213)는 메모리 컨트롤러(220, 도 4 참조)로부터 어드레스를 수신할 수 있다. 어드레스 디코더 회로(213)는 수신된 어드레스(ADDR)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다. 예를 들어, 프로그램 시에, 어드레스 디코더 회로(213)는, 제어 로직 회로(219)의 제어 따라, 워드 라인들(WL)에 패스 전압을 인가할 수 있다. 프로그램 시에, 어드레스 디코더 회로(213)는, 제어 로직 회로(219)의 제어에 따라, 워드 라인들(WL) 중 어드레스(ADDR)가 가리키는 워드 라인에 프로그램 전압을 더 인가할 수 있다.
페이지 버퍼 회로(215)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(211)에 연결된다. 페이지 버퍼 회로(215)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(217)와 연결된다. 페이지 버퍼 회로(215)는 제어 로직 회로(219)의 제어에 따라 동작한다.
페이지 버퍼 회로(215)는 메모리 셀 어레이(211)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(215)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(215)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(215)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(215)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(215)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(217)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(215)와 연결된다. 데이터 입출력 회로(217)는 메모리 컨트롤러(220, 도 4 참조)와 데이터(DATA)를 교환할 수 있다.
데이터 입출력 회로(217)는 메모리 컨트롤러(220)로부터 수신되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(217)는 저장된 데이터를 페이지 버퍼 회로(215)로 전달할 수 있다. 데이터 입출력 회로(217)는 페이지 버퍼 회로(215)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(217)는 저장된 데이터(DATA)를 메모리 컨트롤러(220)로 전송할 수 있다. 데이터 입출력 회로(217)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(219)는 메모리 컨트롤러(220)로부터 커맨드(CMD)를 수신한다. 제어 로직 회로(219)는 수신된 커맨드(CMD)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리(210)의 제반 동작을 제어할 수 있다. 제어 로직 회로(219)는 메모리 컨트롤러(220, 도 4 참조)로부터 다양한 제어 신호들 및 전압들을 더 수신할 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 예시적으로, 도 17에 도시된 메모리 셀 어레이(211)의 복수의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)이 도 18에 도시된다.
도 18을 참조하면, 메모리 블록(BKLa)은 복수의 스트링들(SR)을 포함한다. 복수의 스트링들(SR)은 복수의 비트 라인들(BL1~BLn)에 각각 연결될 수 있다. 각 스트링(SR)은 접지 선택 트랜지스터(GST), 메모리 셀들(MC), 그리고 스트링 선택 트랜지스터(SST)를 포함한다.
각 스트링(SR)의 접지 선택 트랜지스터(GST)는 메모리 셀들(MC) 및 공통 소스 라인(CSL)의 사이에 연결된다. 복수의 스트링들(SR)의 접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결된다.
각 스트링(SR)의 스트링 선택 트랜지스터(SST)는 메모리 셀들(MC) 및 비트 라인(BL)의 사이에 연결된다. 복수의 스트링들(SR)의 스트링 선택 트랜지스터들(SST)은 복수의 비트 라인들(BL1~BLn)에 각각 연결된다.
각 스트링(SR)에서, 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST) 사이에 복수의 메모리 셀들(MC)이 제공된다. 각 스트링(SR)에서, 복수의 메모리 셀들(MC)은 직렬 연결될 수 있다.
복수의 스트링들(SR)에서, 공통 소스 라인(CSL)으로부터 동일한 순서에 위치한 메모리 셀들(MC)은 하나의 워드 라인에 공통으로 연결될 수 있다. 복수의 스트링들(SR)의 메모리 셀들(MC)은 복수의 워드 라인들(WL1~WLm)에 연결될 수 있다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 블록(BLKb)을 보여주는 회로도이다. 도 19를 참조하면, 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction)및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, GSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKb)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GSTa)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 높이(또는 순서)를 갖는 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 높이의 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 공통으로 연결되고, 제2 높이의 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제1 접지 선택 라인에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
도 19에 도시된 메모리 블록(BLKb)은 예시적인 것이다. 본 발명의 기술적 사상은 도 19에 도시된 메모리 블록(BLKb)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11~CS21, CS12~CS22)의 행의 단위로 수행될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해, 셀 스트링들(CS11~CS21, CS12~CS22)이 하나의 행 단위로 선택될 수 있다.
셀 스트링들(CS11~CS21, CS12~CS22)의 선택된 행에서, 쓰기 및 읽기는 워드 라인의 단위로 수행될 수 있다. 셀 스트링들(CS11~CS21, CS12~CS22)의 선택된 행에서, 선택된 워드 라인에 연결된 메모리 셀들이 프로그램될 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 컨트롤러(220)를 보여주는 블록도이다. 도 20을 참조하면, 메모리 컨트롤러(220)는 버스(221), 프로세서(222), RAM (223), 에러 정정 블록(224), 호스트 인터페이스(225), 버퍼 컨트롤 회로(226), 그리고 메모리 인터페이스(227)를 포함한다.
버스(221)는 메모리 컨트롤러(220)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(222)는 메모리 컨트롤러(220)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(222)는 호스트 인터페이스(225)를 통해 외부의 호스트 장치(100, 도 1 참조)와 통신할 수 있다. 프로세서(222)는 호스트 인터페이스(225)를 통해 수신되는 커맨드 또는 어드레스를 RAM (223)에 저장할 수 있다. 프로세서(222)는 호스트 인터페이스(225)를 통해 수신되는 데이터를 버퍼 컨트롤 회로(226)를 통해 출력하거나 또는 RAM (223)에 저장할 수 있다. 프로세서(222)는 RAM (223)에 저장된 커맨드 또는 어드레스에 따라 내부 커맨드 및 어드레스를 생성하고, 생성된 내부 커맨드 및 어드레스를 메모리 인터페이스(227)를 통해 출력할 수 있다. 프로세서(222)는 RAM (223)에 저장된 데이터 또는 버퍼 컨트롤 회로(226)를 통해 수신되는 데이터를 메모리 인터페이스(227)를 통해 출력할 수 있다. 프로세서(222)는 메모리 인터페이스(227)를 통해 수신되는 데이터를 RAM (223)에 저장하거나, 또는 버퍼 컨트롤 회로(226)를 통해 출력할 수 있다. 프로세서(222)는 RAM (223)에 저장된 데이터 또는 버퍼 컨트롤 회로(226)를 통해 수신되는 데이터를 호스트 인터페이스(225) 또는 메모리 인터페이스(227)를 통해 출력할 수 있다. 예시적으로, 프로세서(222)는 DMA (Direct Memory Access)를 포함하며, DMA를 이용하여 데이터를 출력할 수 있다.
프로세서(222)는 레지스터(321) 및 큐(322)를 포함할 수 있다. 프로세서(222)는 호스트 인터페이스(225)를 통해 수신되는 쓰기 요청들 또는 읽기 요청들을 큐(322)에 등록하여 관리할 수 있다. 프로세서(222)는 쓰기 동작들의 진행도를 레지스터(321)에 저장할 수 있다. 프로세서(222)는 미리 정해진 스케줄에 따라 또는 호스트 인터페이스(225)를 통해 수신되는 요청에 따라, 레지스터(321)에 저장된 정보를 호스트 인터페이스(225)를 통해 출력할 수 있다.
RAM (223)은 프로세서(222)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (223)은 프로세서(222)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (223)은 프로세서(222)에 의해 처리되는 데이터를 저장할 수 있다. RAM (223)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(224)은 에러 정정을 수행할 수 있다. 에러 정정 블록(224)은 메모리 인터페이스(227)로 출력될 데이터에 기반하여, 에러 정정을 수행하기 위한 패리티를 생성할 수 있다. 데이터 및 패리티는 메모리 인터페이스(227)를 통해 출력될 수 있다. 에러 정정 블록(224)은 메모리 인터페이스(227)를 통해 수신되는 데이터 및 패리티를 이용하여, 수신된 데이터의 에러 정정을 수행할 수 있다.
호스트 인터페이스(225)는 프로세서(222)의 제어에 따라, 외부의 호스트 장치(100, 도 4 참조)와 통신하도록 구성된다. 호스트 인터페이스(225)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤 회로(226)는 프로세서(222)의 제어에 따라, RAM (230, 도 4 참조)을 제어하도록 구성된다. 버퍼 컨트롤 회로(226)는 RAM (230)에 데이터를 쓰고, RAM (230)으로부터 데이터를 읽을 수 있다.
메모리 인터페이스(227)는 프로세서(222)의 제어에 따라, 불휘발성 메모리(210, 도 4 참조)와 통신하도록 구성된다.
메모리 컨트롤러(220)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다.
예시적으로, 스토리지 장치(200)에 RAM (230)이 제공되지 않을 수 있다. 즉, 스토리지 장치(200)는 메모리 컨트롤러(220) 및 불휘발성 메모리(210)의 외부에 별도의 메모리를 갖지 않을 수 있다. 이 때, 메모리 컨트롤러(220)에 버퍼 컨트롤 회로(226)가 제공되지 않을 수 있다. 그리고, RAM (230)의 기능은 메모리 컨트롤러(220)의 내부의 RAM (223)이 수행할 수 있다.
예시적으로, 프로세서(222)는 코드들을 이용하여 메모리 컨트롤러(220)를 제어할 수 있다. 프로세서(222)는 메모리 컨트롤러(220)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(222)는 메모리 인터페이스(227)로부터 수신되는 코드들을 로드할 수 있다.
도 21은 본 발명의 실시 예에 따른 컴퓨팅 장치(2000)를 보여주는 블록도이다. 도 21을 참조하면, 컴퓨팅 장치(2000)는 프로세서(2100), 메모리(2200), 스토리지 장치(2300), 모뎀(2400), 그리고 사용자 인터페이스(2500)를 포함한다.
프로세서(2100)는 컴퓨팅 장치(2000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(2100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(2100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (2200)은 프로세서(2100)와 통신할 수 있다. RAM (2200)은 프로세서(2100) 또는 컴퓨팅 장치(2000)의 메인 메모리일 수 있다. 프로세서(2100)는 RAM (2200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(2100)는 RAM (2200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(2100)는 RAM (2200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(2100)는 RAM (2200)을 이용하여 컴퓨팅 장치(2000)의 제반 동작을 제어할 수 있다. RAM (2200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지 장치(2300)는 프로세서(2100)와 통신할 수 있다. 스토리지 장치(2300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(2100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(2300)에 저장할 수 있다. 스토리지 장치(2300)는 컴퓨팅 장치(2000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(2300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(2300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(2100)는 스토리지 장치(2300)에 저장된 소스 코드들을 RAM (2200)에 로드하고, RAM (2200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(2100)는 스토리지 장치(2300)에 저장된 데이터를 RAM (2200)에 로드하고, RAM (2200)에 로드된 데이터를 처리할 수 있다. 프로세서(2100)는 RAM (2200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(2300)에 저장할 수 있다.
스토리지 장치(2300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
모뎀(2400)은 프로세서(2100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(2400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(2400)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(2500)는 프로세서(2100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(2500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(2300)는 본 발명의 실시 예에 따른 스토리지 장치(200)를 포함할 수 있다. 프로세서(2100)는 본 발명의 실시 예에 따른 호스트 장치(100)일 수 있다. 즉, 프로세서(2100)는 시퀀스 데이터들의 쓰기 요청들에 시퀀스 번호들을 할당할 수 있다. 프로세서(2100)는 하나의 시퀀스 데이터의 쓰기 동작이 완료된 후에, 다음 시퀀스 데이터의 쓰기 요청을 전송할 수 있다. 프로세서(2100)는 시퀀스 데이터의 쓰기 요청과 독립적으로, 읽기 요청 또는 비시퀀스 데이터의 쓰기 요청을 전송할 수 있다. 스토리지 장치(2300)는 쓰기 요청들을 수행하되, 쓰기 요청들의 진행도를 프로세서(2100)로 전송할 수 있다.
예시적으로, 프로세서(2100) 뿐 아니라, 모뎀(2400) 또는 모뎀(2400)을 통해 컴퓨팅 장치(2000)와 통신하는 외부 장치도 호스트 장치(100)로 동작할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000; 컴퓨팅 장치
100; 호스트 장치
200; 스토리지 장치
OS; 운영 체제
FS1, FS2; 제1 및 제2 파일 시스템
DATA; 데이터
210; 불휘발성 메모리
220; 메모리 컨트롤러
230; 랜덤 액세스 메모리
321; 레지스터
322; 큐
211; 메모리 셀 어레이
213; 어드레스 디코더 회로
215; 페이지 버퍼 회로
217; 데이터 입출력 회로
219; 제어 로직 회로
221; 버스
222; 프로세서
223; 랜덤 액세스 메모리
224; 에러 정정 블록
225; 호스트 인터페이스
226; 버퍼 컨트롤 회로
227; 메모리 인터페이스
2000; 컴퓨팅 장치
2100; 프로세서
2200; 랜덤 액세스 메모리
2300; 스토리지 장치
2400; 모뎀
2500; 사용자 인터페이스

Claims (20)

  1. 스토리지 장치의 동작 방법에 있어서:
    복수의 쓰기 요청들을 수신하는 단계; 그리고
    상기 복수의 쓰기 요청들에 따라 쓰기 동작들을 수행하는 단계를 포함하고,
    상기 복수의 쓰기 요청들에 대응하는 상기 복수의 쓰기 동작들이 수행되는 동안, 상기 복수의 쓰기 동작들의 진행 정도에 대한 진행 정보가 출력되고,
    상기 복수의 쓰기 요청들 중 적어도 하나의 쓰기 요청은 시퀀스 번호를 포함하는 동작 방법.
  2. 제1 항에 있어서,
    상기 복수의 쓰기 요청들은, 상기 복수의 쓰기 요청들에 각각 대응하는 복수의 시퀀스 번호들을 포함하는 동작 방법.
  3. 제2 항에 있어서,
    상기 진행 정보는, 상기 복수의 쓰기 요청들 중 아직 수행되지 않은 가장 오래된 쓰기 요청의 시퀀스 번호를 포함하는 동작 방법.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제3 항에 있어서,
    상기 가장 오래된 쓰기 요청이 수행될 때, 그것에 대응하는 상기 시퀀스 번호가 상기 진행 정보로 출력되는 동작 방법.
  5. 제2 항에 있어서,
    상기 진행 정보는, 상기 복수의 쓰기 요청들 중 가장 최근에 수행된 쓰기 요청의 시퀀스 번호를 포함하는 동작 방법.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제5 항에 있어서,
    상기 복수의 쓰기 요청들 각각을 수행함에 따라, 그것에 대응하는 상기 시퀀스 번호가 상기 진행 정보로 출력되는 동작 방법.
  7. 제2 항에 있어서,
    목표 시퀀스 번호를 수신하는 단계를 더 포함하고,
    가장 최근에 수행된 쓰기 요청에 대응하는 시퀀스 번호가 상기 목표 시퀀스 번호와 일치할 때, 상기 일치함을 알리는 인터럽트가 상기 진행 정보로 출력되는 동작 방법.
  8. 삭제
  9. 제1 항에 있어서,
    상기 시퀀스 번호를 갖는 상기 적어도 하나의 쓰기 요청에 따른 쓰기 동작이 수행될 때, 상기 시퀀스 번호가 상기 진행 정보로 출력되는 동작 방법.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제1 항에 있어서,
    상기 진행 정보는 외부 장치로부터 수신되는 읽기 요청에 응답하여 출력되는 동작 방법.
  11. 스토리지 장치에 데이터를 기입하는 방법에 있어서:
    제1 시퀀스 데이터의 쓰기 요청을 상기 스토리지 장치에 전송하는 단계;
    상기 제1 시퀀스 데이터의 쓰기가 완료되었음을 알리는 진행 정보가 수신되는 것에 응답하여, 제2 시퀀스 데이터의 쓰기 요청을 상기 스토리지 장치에 전송하는 단계를 포함하고,
    상기 제1 시퀀스 데이터는 상기 제2 시퀀스 데이터보다 먼저 상기 스토리지 장치에 기입되어야 하는 데이터이고,
    상기 제1 시퀀스 데이터의 쓰기가 완료될 때까지, 상기 스토리지 장치로부터 데이터를 읽는 읽기 동작 또는 상기 스토리지 장치에 비시퀀스 데이터를 기입하는 기입 동작이 수행되고,
    상기 비시퀀스 데이터는 순서에 관계 없이 상기 스토리지 장치에 기입되는 데이터인 방법.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제11 항에 있어서,
    상기 스토리지 장치로 전송되는 쓰기 요청들 각각은 시퀀스 번호를 포함하고,
    상기 진행 정보가 상기 제1 시퀀스 데이터의 쓰기 요청이 시퀀스 번호를 포함할 때, 상기 제1 시퀀스 데이터의 쓰기 동작은 완료된 것으로 판별되는 방법.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제11 항에 있어서,
    상기 스토리지 장치로 전송되는 쓰기 요청들 각각은 시퀀스 번호를 포함하고,
    상기 진행 정보의 값이 상기 제1 시퀀스 데이터의 쓰기 요청의 시퀀스 번호 이상일 때, 상기 제1 시퀀스 데이터의 쓰기 동작은 완료된 것으로 판별되는 방법.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제11 항에 있어서,
    상기 스토리지 장치로 전송되는 쓰기 요청들 중에서 상기 제1 시퀀스 데이터와 연관된 쓰기 요청은 시퀀스 번호를 포함하고,
    상기 진행 정보가 상기 제1 시퀀스 데이터의 쓰기 요청의 시퀀스 번호를 포함할 때, 상기 제1 시퀀스 데이터의 쓰기 동작은 완료된 것으로 판별되는 방법.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제11 항에 있어서,
    상기 진행 정보는 상기 진행 정보에 대한 읽기 요청을 주기적으로 전송함으로써 획득되는 방법.
  16. 메모리 컨트롤러에 의해 실행되며, 시퀀셜 데이터를 불휘발성 메모리에 기입하는 방법에 있어서:
    호스트 컴퓨팅 장치로부터 제1 데이터 및 상기 제1 데이터에 할당된 시퀀스 정보를 수신하는 제a 단계;
    상기 제1 데이터는 상기 제1 데이터 이후에 제2 데이터의 순서로 상기 불휘발성 메모리에 기입되어야 하는 상기 제1 데이터 및 상기 제2 데이터 중에서 선택되고;
    상기 제1 데이터를 상기 불휘발성 메모리에 기입하는 제b 단계; 그리고
    상기 제1 데이터가 상기 불휘발성 메모리에 기입되었다는 정보를 상기 호스트 컴퓨팅 장치로 전송하는 제c 단계를 포함하는 방법.
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    제16 항에 있어서,
    상기 정보는 인터럽트 신호인 방법.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    제16 항에 있어서,
    상기 정보는 상기 시퀀스 정보를 포함하는 방법.
  19. 제16 항에 있어서,
    상기 제a 단계 내지 상기 제c 단계는 다중 호스트들 각각에 대해 수행되는 방법.
  20. 제16 항에 있어서,
    상기 제1 데이터 및 상기 제2 데이터와 연관된 순서를 갖지 않는 제3 데이터는 상기 정보에 관계 없이 상기 불휘발성 메모리에 기입되는 방법.
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