KR20160110831A - 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치 - Google Patents

불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치 Download PDF

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KR20160110831A
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권성남
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Abstract

본 발명은 스토리지 장치에 관한 것이다. 본 발명의 스토리지 장치는 불휘발성 메모리, 그리고 랜덤 액세스 메모리를 포함하고 외부의 호스트 장치로부터 수신되는 커맨드에 응답하여 상기 랜덤 액세스 메모리를 버퍼로 이용하여 불휘발성 메모리를 액세스하도록 구성되는 메모리 컨트롤러를 포함한다. 메모리 컨트롤러는, 외부의 호스트 장치로부터 수신되는 커맨드들의 패턴에 따라 랜덤 액세스 메모리에 저장된 데이터의 적어도 일부 데이터를 해제하도록 구성된다.

Description

불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치{STORAGE DEVICE INCLUDING NONVOLATILE MEMORY AND MEMORY CONTROLLER}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치와 통신하는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 동작 속도가 향상되고 있다. 또한, 스토리지 장치 및 스토리지 장치의 호스트 장치에서 사용되는 콘텐츠의 용량이 증가하고 있다. 이에 따라, 더 향상된 성능을 갖는 스토리지 장치에 대한 요구가 지속적으로 제기되고 있다.
또한, 스토리지 장치의 제조 비용을 감소시키기 위한 다양한 방법들이 시도되고 있다. 스토리지 장치의 제조 비용을 감소시키기 위한 방법들 중 하나는 스토리지 장치의 버퍼의 용량을 감소시키는 것이다. 그러나, 스토리지 장치의 버퍼의 용량이 감소되면, 스토리지 장치의 성능이 감소될 수 있다. 따라서, 스토리지 장치의 성능을 저해하지 않으면서도 스토리지 장치의 제조 비용을 감소시킬 수 있는 장치 및 방법에 대한 요구가 제기되고 있다.
본 발명의 목적은 감소된 제조 비용 및 향상된 성능을 갖는 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 스토리지 장치는, 불휘발성 메모리; 그리고 랜덤 액세스 메모리를 포함하고, 외부의 호스트 장치로부터 수신되는 커맨드에 응답하여 상기 랜덤 액세스 메모리를 버퍼로 이용하여 상기 불휘발성 메모리를 액세스하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 상기 외부의 호스트 장치로부터 수신되는 커맨드들의 패턴에 따라 상기 랜덤 액세스 메모리에 저장된 데이터의 적어도 일부 데이터를 해제(release)하도록 구성된다.
본 발명의 다른 실시 예에 따른 스토리지 장치는, 불휘발성 메모리; 그리고 랜덤 액세스 메모리를 포함하고, 외부의 호스트 장치로부터 수신되는 커맨드에 응답하여 상기 랜덤 액세스 메모리를 버퍼로 이용하여 상기 불휘발성 메모리를 액세스하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 상기 외부의 호스트 장치로부터 수신되는 커맨드들이 랜덤 읽기(random read) 또는 쓰기에 대응할 때 상기 랜덤 액세스 메모리에 저장된 프리페치 데이터를 해제(release)하고, 그리고 상기 커맨드들이 순차 읽기(sequential read)에 대응할 때 상기 랜덤 액세스 메모리에 저장된 쓰기 데이터의 용량이 상기 불휘발성 메모리의 프로그램 단위보다 적더라도 상기 쓰기 데이터를 상기 불휘발성 메모리에 프로그램하고 상기 쓰기 데이터를 상기 랜덤 액세스 메모리로부터 해제하도록 구성된다.
불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 상기 메모리 컨트롤러가 외부의 호스트 장치로부터 커맨드들을 수신하는 단계; 그리고 상기 메모리 컨트롤러가 상기 커맨드들의 패턴에 따라 상기 메모리 컨트롤러의 내부의 버퍼에 저장된 쓰기 데이터 및 프리페치 데이터 중 적어도 하나를 해제(release)하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 커맨드들의 패턴에 따라 버퍼 메모리의 데이터 중 적어도 일부 데이터가 해제된다. 따라서, 커맨드들의 패턴에 따라 버퍼 메모리의 자유 공간이 확보되며, 감소된 제조 비용 및 향상된 동작 속도를 갖는 스토리지 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 3은 메모리 컨트롤러의 기능 블록들을 보여주는 블록도이다.
도 4는 본 발명의 제1 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 5는 본 발명의 제2 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 6은 도 5의 동작 방법에 따라 RAM 의 버퍼 메모리가 관리되는 예를 보여준다.
도 7은 본 발명의 제3 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 8은 본 발명의 제4 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 9는 도 8의 동작 방법에 따라 RAM 의 버퍼 메모리가 관리되는 예를 보여준다.
도 10은 본 발명의 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 13은 도 12의 메모리 블록의 예시적인 구조를 보여주는 사시도이다.
도 14는 도 12의 메모리 블록의 다른 예시적인 구조를 보여주는 사시도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 1을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(100), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지 장치(100)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(100)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(100)에 저장할 수 있다. 스토리지 장치(100)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(100)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(100)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(100)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(100)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(100)에 저장할 수 있다.
스토리지 장치(100)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(100)는 RAM (123)을 포함할 수 있다. 스토리지 장치(100)는 RAM (123)을 읽기 버퍼 및 쓰기 버퍼로 사용할 수 있다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 2를 참조하면, 스토리지 장치(100)는 불휘발성 메모리(110) 및 메모리 컨트롤러(120)를 포함한다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 데이터(DATA1)를 수신하고, 제1 데이터(DATA1)를 기입할 수 있다. 불휘발성 메모리(110)는 읽기를 수행하고, 읽혀진 제1 데이터(DATA1)를 메모리 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 수신할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제어 신호(CTRL)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)를 구성하는 복수의 반도체 칩들 중 적어도 하나의 반도체 칩을 선택하는 칩 선택 신호(/CE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 커맨드(CMD1)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 어드레스(ADDR1)임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 제1 커맨드(CMD1) 또는 제1 어드레스(ADDR1)가 전송될 때에 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 입력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로 출력할 수 있다.
예시적으로, 제1 데이터(DATA1), 제1 어드레스(ADDR1) 및 제1 커맨드(CMD1)는 제1 채널(CH1)을 통해 메모리 컨트롤러(120)와 통신될 수 있다. 제1 채널(CH1)은 입출력 채널일 수 있다. 제어 신호(CTRL)는 제2 채널(CH2)을 통해 메모리 컨트롤러(120)와 통신될 수 있다. 제2 채널(CH2)는 제어 채널일 수 있다.
불휘발성 메모리(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(120)는 불휘발성 메모리(110)를 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)가 쓰기, 읽기 또는 소거를 수행하도록 제어할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 출력할 수 있다.
메모리 컨트롤러(120)는 외부의 호스트 장치의 제어에 따라 불휘발성 메모리(110)를 제어할 수 있다. 메모리 컨트롤러(120)는 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
예시적으로, 메모리 컨트롤러(120)는 제1 단위(예를 들어, 시간 단위 또는 데이터 단위)로 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 제1 단위와 다른 제2 단위(예를 들어, 시간 단위 또는 데이터 단위)로 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
메모리 컨트롤러(120)는 제1 포맷에 따라 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송할 수 있다. 메모리 컨트롤러(120)는 제1 포맷과 다른 제2 포맷에 따라, 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
메모리 컨트롤러(120)는 내부의 RAM (123)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다.
예를 들어, 메모리 컨트롤러(123)는 RAM (123)의 저장 공간 중에서 일부를 버퍼 메모리로 할당할 수 있다. 메모리 컨트롤러(120)는 호스트 장치로부터 제2 데이터(DATA2)를 수신하고, 수신된 제2 데이터(DATA2)를 RAM (123)의 버퍼 메모리로 할당된 저장 공간에 저장하고, 그리고 RAM (123)의 버퍼 메모리로 할당된 저장 공간에 저장된 제2 데이터(DATA2)를 제1 데이터(DATA1)로서 불휘발성 메모리(110)에 기입할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)로부터 제1 데이터(DATA1)를 읽고, 읽어진 제1 데이터(DATA1)를 RAM (123)의 버퍼 메모리로 할당된 저장 공간에 저장하고, RAM (123)에 저장된 제1 데이터(DATA1)를 제2 데이터(DATA2)로서 호스트 장치로 출력할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)로부터 읽은 데이터를 RAM (123)의 버퍼 메모리로 할당된 저장 공간에 저장하고, RAM (123)의 버퍼 메모리로 할당된 저장 공간에 저장된 데이터를 다시 불휘발성 메모리(110)에 기입할 수 있다.
예를 들어, 메모리 컨트롤러(120)는 RAM (123)의 저장 공간 중에서 일부를 동작 메모리 또는 캐시 메모리로 사용할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (123)의 동작 메모리 또는 캐시 메모리로 할당된 저장 공간에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리(110)로부터 읽고, RAM (123)의 동작 메모리 또는 캐시 메모리로 할당된 저장 공간에 로딩하여 구동할 수 있다.
RAM (123)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리들 중 적어도 하나를 포함할 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 3은 메모리 컨트롤러(120)의 기능 블록들(CB)을 보여주는 블록도이다. 도 2 및 도 3을 참조하면, 메모리 컨트롤러(120)의 기능 블록들(CB)은 커맨드 파서(CP), 버퍼 매니저(BM), 입출력 실행기(IOE), 패턴 검출기(PD), 그리고 버퍼 조정기(BC)를 포함한다.
커맨드 파서(CP)는 외부의 호스트 장치로부터 수신되는 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)를 해석할 수 있다. 커맨드 파서(CP)는 커맨드의 해석 결과를 제1 커맨드 정보(CI1)로서 버퍼 매니저(BM)로 전달할 수 있다. 커맨드 파서(CP)는 제2 커맨드 정보(CI2)를 패턴 검출기(PD)로 출력할 수 있다. 예를 들어, 제2 커맨드 정보(CI2)는 제2 커맨드(CMD2)가 읽기 커맨드인지 또는 쓰기 커맨드인지에 대한 정보, 제2 어드레스(ADDR2)의 정보, 제2 커맨드(CMD2)에 의해 액세스되는 섹터들의 수(예를 들어, 섹터 카운트)에 대한 정보 등을 포함할 수 있다.
버퍼 매니저(BM)는 커맨드 파서(PD)로부터 제1 커맨드 정보(CI1)를 수신할 수 있다. 버퍼 매니저(BM)는 제1 커맨드 정보(CI1)에 기반하여 RAM (123)을 관리할 수 있다. 예를 들어, 버퍼 매니저(BM)는 RAM (123)의 버퍼 메모리로 할당된 저장 공간 중에서 제2 커맨드(CMD2)를 수행하기 위한 자유 공간(free capacity)을 할당할 수 있다. 버퍼 매니저(BM)는 커맨드의 해석 결과 및 버퍼 메모리의 할당 결과를 제1 입출력 정보(IO1)로서 입출력 실행기(IOE)로 전달할 수 있다. 버퍼 매니저(BM)는 버퍼 상태 정보(BSI)를 버퍼 코디네이터(BC)로 출력할 수 있다. 예를 들어, 버퍼 매니저(BM)는 RAM (123)의 저장 공간 중에서 버퍼 메모리로 사용되는 저장 공간에 대한 정보를 버퍼 상태 정보(BSI)로 제공할 수 있다. 버퍼 상태 정보(BSI)는 RAM (123)의 버퍼 메모리 중에서 데이터가 저장된 공간, 버퍼 메모리에 저장된 데이터의 종류, 버퍼 메모리의 자유 공간의 용량, 버퍼 메모리의 저장 공간 중에서 프리페치된(prefetched) 데이터가 저장된 공간 등에 대한 정보를 포함할 수 있다.
패턴 검출기(PD)는 커맨드 파서(CP)로부터 제2 커맨드 정보(CI2)를 수신할 수 있다. 패턴 검출기(PD)는 둘 이상의 커맨드들(CMD2)에 대응하는 둘 이상의 제2 커맨드 정보들(CI2)의 패턴을 검출할 수 있다. 둘 이상의 제2 커맨드들(CMD2)의 패턴이 미리 설정된 기준 패턴들 중 하나에 대응할 때, 패턴 검출기(PD)는 제2 커맨드들(CMD2)의 패턴이 기준 패턴들 중 하나에 대응함을 가리키는 패턴 정보(PI)를 버퍼 코디네이터(BC)로 출력할 수 있다.
버퍼 코디네이터(BC)는 패턴 검출기(PD)로부터 패턴 정보(PI)를 수신하고, 버퍼 매니저(BM)로부터 버퍼 상태 정보(BSI)를 수신할 수 있다. 버퍼 코디네이터(BC)는 패턴 정보(PI) 및 버퍼 상태 정보(BSI)에 기반하여 제2 입출력 정보(IO2)를 출력할 수 있다. 예를 들어, 제2 입출력 정보(IO2)는 RAM (123)의 버퍼 메모리 중에서 해제(release)될 데이터가 저장된 공간의 정보를 포함할 수 있다.
입출력 실행기(IOE)는 버퍼 매니저(BM)로부터 제1 입출력 정보(IO1)를 수신하고, 버퍼 코디네이터(IO2)로부터 제2 입출력 정보(IO2)를 수신할 수 있다. 입출력 실행기(IOE)는 제1 입출력 정보(IO1) 또는 제2 입출력 정보(IO2)에 기반하여, 불휘발성 메모리(110) 또는 RAM (123)의 버퍼 메모리를 액세스할 수 있다. 예를 들어, 입출력 실행기(IOE)는 불휘발성 메모리(110)로 출력될 제1 커맨드(CMD1) 또는 제1 어드레스(ADDR1)를 생성할 수 있다. 예를 들어, 입출력 실행기(IOE)는 불휘발성 메모리(110)로부터 읽히는 데이터가 RAM (123)의 버퍼 메모리에 저장되도록 제어할 수 있다. 입출력 실행기(IOE)는 RAM (123)의 버퍼 메모리에 저장된 데이터가 불휘발성 메모리(110)에 기입되도록 제어할 수 있다.
예시적으로, 커맨드 파서(CP), 버퍼 매니저(BM), 입출력 실행기(IOE), 패턴 검출기(PD), 그리고 버퍼 코디네이터(BC)는 메모리 컨트롤러(120)에서 구동되는 펌웨어(firmware) 또는 운영체제로 구현될 수 있다. 커맨드 파서(CP), 버퍼 매니저(BM), 입출력 실행기(IOE), 패턴 검출기(PD), 그리고 버퍼 코디네이터(BC)는 메모리 컨트롤러(120)에 구현된 하드웨어 회로들일 수 있다. 커맨드 파서(CP), 버퍼 매니저(BM), 입출력 실행기(IOE), 패턴 검출기(PD), 그리고 버퍼 코디네이터(BC) 중 일부분은 메모리 컨트롤러(120)에 구현된 하드웨어 회로들이고, 나머지 부분은 메모리 컨트롤러(120)에서 구동되는 펌웨어 또는 운영체제로 구현될 수 있다.
도 4는 본 발명의 제1 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 2 내지 도 4를 참조하면, S110 단계에서, 스토리지 장치(100)는 외부의 호스트 장치로부터 제2 커맨드들(CMD2) 및 그들에 대응하는 제2 어드레스들(ADDR2)을 수신할 수 있다. 제2 커맨드들(CMD2) 또는 제2 어드레스들(ADDR2)은 커맨드 파서(CP)에 의해 해석되고, 버퍼 매니저(BM) 및 입출력 실행기(IOE)에 의해 실행될 수 있다. 제2 커맨드들(CMD2) 또는 제2 어드레스들(ADDR2)과 연관된 제2 커맨드 정보들(CI2)은 패턴 검출기(PD)에 의해 수집될 수 있다.
S120 단계에서, 메모리 컨트롤러(120)는 제2 커맨드들(CMD2) 또는 제2 어드레스들(ADDR2)의 패턴이 기준 패턴에 대응하는지 판별한다. 예를 들어, 패턴 검출기(PD)는 수집된 제2 커맨드 정보(CI2)가 미리 정해진 기준 패턴들 중 하나에 대응하는지 판별할 수 있다. 제2 커맨드들(CMD2) 또는 제2 어드레스들(ADDR2)의 패턴이 기준 패턴에 대응하면, S130 단계가 수행된다. 제2 커맨드들(CMD2) 또는 제2 어드레스들(ADDR2)의 패턴이 기준 패턴에 대응하지 않으면, S130 단계는 수행되지 않는다.
S130 단계에서, 메모리 컨트롤러(120)는 RAM (123)의 버퍼 메모리에 저장된 데이터 중 적어도 일부를 해제(release)할 수 있다. 예를 들어, 버퍼 코디네이터(BC)는 패턴 정보(PI)에 기반하여 RAM (123)의 버퍼 메모리에 저장된 데이터 중 해제될 데이터를 선택할 수 있다. 버퍼 코디네이터(BC)는 버퍼 상태 정보(BSI)에 기반하여 해제될 데이터가 저장된 RAM (123)의 저장 공간을 선택할 수 있다. 버퍼 코디네이터(BC)는 RAM (123)의 선택된 저장 공간을 해제할 것을 요청하는 제2 입출력 정보(IO2)를 입출력 실행기(IOE)로 전달할 수 있다. 제2 입출력 정보(IO2)에 응답하여, 입출력 실행기(IOE)는 RAM (123)의 선택된 저장 공간 또는 선택된 저장 공간의 데이터를 해제(release)할 수 있다.
도 5는 본 발명의 제2 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 도 4의 S120 단계 및 S130 단계에 대응하는 응용 예가 도 5에 도시되어 있다. 도 2, 도 3 및 도 5를 참조하면, S210 단계에서, 메모리 컨트롤러(120)는 제2 커맨드들(CMD2)이 순차 읽기(sequential read)에 대응하는지 판별한다. 예를 들어, 패턴 검출기(PD)는 읽기를 요청하는 제2 커맨드들(CMD2)에 대응하는 제2 어드레스들(ADDR2)이 기준 회수 이상 연속하면, 제2 커맨드들(CMD2)이 순차 읽기의 패턴을 갖는 것으로 판별할 수 있다. 패턴 검출기(PD)는 제2 커맨드들(CMD2)에 의해 불휘발성 메모리(110)로부터 읽히는 데이터의 어드레스들이 연속한 경우, 제2 커맨드들(CMD2)이 순차 읽기의 패턴을 갖는 것으로 판별할 수 있다. 제2 커맨드들(CMD2)이 순차 읽기에 대응하면, 패턴 검출기(PD)는 순차 읽기의 패턴이 검출되었음을 가리키는 패턴 정보(PI)를 출력할 수 있다. 이후에 S220 단계가 수행된다. 제2 커맨드들(CMD2)이 순차 읽기에 대응하지 않으면, S220 단계는 수행되지 않는다.
S220 단계에서, 메모리 컨트롤러(120)는 RAM (123)의 버퍼 메모리에 저장된 쓰기 데이터를 불휘발성 메모리(110)에 프로그램하고, 프로그램된 쓰기 데이터 또는 프로그램된 쓰기 데이터가 저장된 RAM (123)의 저장 공간을 해제(release)할 수 있다.
도 5의 동작 방법에 따라 RAM (123)의 버퍼 메모리가 관리되는 예가 도 6에 도시되어 있다. 도 2, 도 3, 도 5 및 도 6을 참조하면, RAM (123)의 제1 내지 제8 영역들(A1~A8)이 버퍼 메모리로 사용되는 것으로 가정된다.
제1 단계(S1)에서, 제1 및 제2 영역들(A1, A2)에 쓰기 데이터가 저장될 수 있다. 예시적으로, 메모리 컨트롤러(120)는 외부의 호스트 장치로부터 쓰기 데이터가 수신되면, 수신된 쓰기 데이터를 불휘발성 메모리(110)에 바로 프로그램하지 않고 RAM (123)의 버퍼 메모리에 저장(예를 들어, 수집)할 수 있다. RAM (123)의 버퍼 메모리에 수집된 쓰기 데이터의 용량이 임계값에 도달하면, 메모리 컨트롤러(120)는 수집된 쓰기 데이터를 불휘발성 메모리(110)에 프로그램할 수 있다. 즉, 수집된 쓰기 데이터의 용량이 임계값에 도달하기 전에, 쓰기 데이터는 불휘발성 메모리(110)에 프로그램되지 않고 RAM (123)의 버퍼 메모리에서 관리될 수 있다.
이후에, 외부의 호스트 장치로부터 읽기 요청이 수신될 수 있다. 제2 단계(S2)에서, 읽기 요청에 따라, RAM (123)의 제7 및 제8 영역들(A7, A8)에 읽기 데이터가 저장될 수 있다.
예시적으로, 읽기 요청들이 순차 읽기(sequential read)에 대응하는 경우, 메모리 컨트롤러(120)는 순차 읽기에 따라 다음 읽기 요청에 의해 요청될 것으로 예측되는 데이터를 프리페치(prefetch)할 수 있다. 예를 들어, 제3 단계(S3)에서, 메모리 컨트롤러(120)는 다음 읽기 요청이 수신되기 전에, 예측되는 데이터를 불휘발성 메모리(110)로부터 읽어 RAM (123)의 제4 내지 제6 영역들(A4~A6)에 저장할 수 있다.
RAM (123)의 제1 및 제2 영역들(A1, A2)에 쓰기 데이터가 저장되어 있는 경우, 프리페치되는 데이터의 양은 제한될 수 있다. 예를 들어, 프리페치는 미리 정해진 단위로 수행될 수 있다. 프리페치는 RAM (123)의 5 개의 영역들의 단위로 수행되도록 설정될 수 있다. 그러나, 제3 단계(S3)에 도시된 바와 같이 쓰기 데이터가 제1 및 제2 영역들(A1, A2)에 저장되어 있는 경우, RAM (123)의 버퍼 메모리의 자유 공간의 사이즈는 프리페치 단위의 사이즈보다 작을 수 있다. 이 경우, 프리페치는 프리페치 단위보다 작은 사이즈 만큼만 수행되고, 순차 읽기의 성능이 저하될 수 있다. 특히, 버퍼 관리자(BM)가 제3 영역(A3)과 같은 예비 영역을 유지하도록 구성되는 경우, 프리페치되는 데이터의 사이즈는 더 감소된다.
본 발명의 실시 예에 따르면, 제4 단계(S4)에서, 패턴 정보(PI)가 순차 읽기를 가리킬 때, 메모리 컨트롤러(120)는 RAM (123)의 제1 및 제2 영역들(A1, A2)에 저장된 쓰기 데이터를 불휘발성 메모리(110)에 프로그램하도록 구성된다. 버퍼 코디네이터(BC)는 패턴 정보(PI)가 순차 읽기를 가리킬 때, 버퍼 상태 정보(BSI)로부터 쓰기 데이터가 RAM (123)에 저장되어 있는지의 여부 및 쓰기 데이터가 저장된 RAM (123)의 제1 및 제2 영역들(A1, A2)에 대한 정보를 획득할 수 있다. 버퍼 코디네이터(BC)는 RAM (123)의 제1 및 제2 영역들(A1, A2)에 저장된 쓰기 데이터를 불휘발성 메모리(110)에 프로그램할 것을 제2 입출력 정보(IO2)를 통해 입출력 실행기(IOE)에 요청할 수 있다.
특히, RAM (123)의 제1 및 제2 영역들(A1, A2)에 저장된 쓰기 데이터의 사이즈(또는 용량)가 프로그램을 유발하는 임계값보다 작은 경우에도, 메모리 컨트롤러(123)는 RAM (123)에 저장된 쓰기 데이터를 불휘발성 메모리(110)에 프로그램하도록 구성된다.
불휘발성 메모리(110)에 프로그램된 쓰기 데이터는 RAM (123)으로부터 해제된다. 예를 들어, 버퍼 코디네이터(BC)는 RAM (123)의 제1 및 제2 영역들(A1, A2) 또는 제1 및 제2 영역들(A1, A2)에 저장된 쓰기 데이터를 해제할 것을 제2 입출력 정보(IO2)를 통해 입출력 실행기(IOE)에 요청할 수 있다. 쓰기 데이터가 RAM (123)으로부터 해제되는 만큼, 추가적인 프리페치 데이터가 RAM (123)의 버퍼 메모리에 저장될 수 있다. 따라서 순차 읽기의 성능이 향상된다.
예시적으로, 메모리 컨트롤러(120)는 RAM (123)에 저장된 쓰기 데이터의 일부 또는 전부를 불휘발성 메모리(110)에 프로그램할 수 있다.
예시적으로, 불휘발성 메모리(110)의 프로그램은 워드 라인의 단위로 수행될 수 있다. 하나의 워드 라인에 연결된 메모리 셀들 각각에 둘 이상의 비트들이 프로그램될 수 있다. 메모리 셀들 각각에 프로그램되는 비트들은 논리 페이지들을 형성할 수 있다. 하나의 메모리 셀에 N 개의 비트들이 프로그램되는 경우, 하나의 워드 라인에 연결된 메모리 셀들은 N 개의 논리 페이지들을 형성할 수 있다. 예를 들어, 불휘발성 메모리(110)는 하나의 워드 라인의 N 개의 논리 페이지들을 동시에 프로그램하도록 구성될 수 있다. RAM (123)에 저장된 쓰기 데이터의 용량이 N 개의 논리 페이지들의 용량보다 작은 경우, 메모리 컨트롤러(120)는 쓰기 데이터에 더미 데이터를 추가하여 N 개의 논리 페이지들이 프로그램되도록 불휘발성 메모리(110)의 프로그램을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 쓰기 데이터 및 더미 데이터를 불휘발성 메모리(110)로 전송할 수 있다. 다른 예로서, 메모리 컨트롤러(120)는 더미 데이터를 생성하도록 불휘발성 메모리(110)를 제어할 수 있다.
도 7은 본 발명의 제3 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 도 4의 S120 단계 및 S130 단계에 대응하는 다른 응용 예가 도 7에 도시되어 있다. 도 2, 도 3 및 도 7을 참조하면, S310 단계에서, 메모리 컨트롤러(120)는 순차 읽기 카운트가 제1 기준값(RV1) 이상인지 판별한다. 예를 들어, 순차 읽기 카운트는 제2 커맨드들(CMD2)에 의해 읽기가 연속적으로 요청되고, 그리고 연속적인 읽기를 요청하는 제2 커맨드들(CMD2)에 대응하는 제2 어드레스들(ADDR2)이 연속한 회수일 수 있다. 패턴 검출기(PD)는 제2 커맨드 정보들(CI2)에 기반하여 순차 읽기 카운트가 제1 기준값(RV1) 이상인지 판별할 수 있다. 예를 들어, S310 단계는 제2 커맨드들(CMD2)이 순차 읽기에 대응하는지 판별하는 단계(도 6의 S210 단계)에 대응할 수 있다.
S320 단계에서, 메모리 컨트롤러(120)는 읽힌 데이터의 양(예를 들어, 용량 또는 사이즈)이 제2 기준값(RV2) 이상인지 판별한다. 예를 들어, 패턴 검출기(PD)는 제2 커맨드 정보들(CI2)에 기반하여, 순차 읽기에 의해 읽힌 데이터의 전체 용량(또는 사이즈)가 제2 기준값 이상인지 판별할 수 있다.
S310 단계 및 S320 단계의 조건이 만족되면, 패턴 검출기(PD)는 순차 읽기를 가리키는 패턴 정보(PI)를 출력할 수 있다.
S330 단계에서, 메모리 컨트롤러(120)는 RAM (123)의 버퍼 메모리의 자유 공간이 제3 기준값(RV3) 이하인지 판별한다. 예를 들어, 버퍼 코디네이터(BC)는 순차 읽기를 가리키는 패턴 정보(PI)가 출력될 때, 버퍼 상태 정보(BSI)를 참조할 수 있다. 버퍼 코디네이터(BC)는 버퍼 상태 정보(BSI)를 참조하여, RAM (123)의 버퍼 메모리의 자유 공간의 용량(또는 사이즈)가 제2 기준값 이하인지 판별할 수 있다.
S330 단계의 조건이 만족되면, S340 단계에서, 메모리 컨트롤러(120)는 RAM (123)의 버퍼 메모리에 저장된 쓰기 데이터를 불휘발성 메모리(110)에 프로그램하고, 쓰기 데이터를 RAM (123)으로부터 해제할 수 있다. 예를 들어, 버퍼 코디네이터(BC)는 제2 입출력 정보(IO2)를 입출력 실행기(IOE)로 전송함으로써, S340 단계를 수행할 수 있다.
도 8은 본 발명의 제4 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 도 4의 S120 단계 및 S130 단계에 대응하는 또다른 응용 예가 도 8에 도시되어 있다. 도 2, 도 3 및 도 8을 참조하면, S410 단계에서, 메모리 컨트롤러(120)는 프리페치 미스(miss)가 기준값(RV) 이상 발생하는지 판별한다. 예를 들어, 패턴 검출기(PD)는 제2 커맨드(CMD2)가 쓰기 커맨드이거나 또는 제2 커맨드(CMD2)가 읽기 커맨드이고 제2 어드레스(ADDR2)가 프리페치된 데이터에 대응하지 않을 때, 프리페치 미스가 발생한 것으로 판별할 수 있다. 프리페치 미스가 기준값(RV) 이상 발생한 것으로 판별되면, 패턴 검출기(PD)는 프리페치 미스가 발생하였음을 가리키는 패턴 정보(PI)를 출력할 수 있다. 이후에, S420 단계가 수행된다. 프리페치 미스가 기준값(RV) 이상 발생하지 않은 경우, S420 단계는 수행되지 않는다.
S420 단계에서, 메모리 컨트롤러(120)는 프리페치된 데이터를 RAM (123)으로부터 해제할 수 있다. 예를 들어, 패턴 정보(PI)가 프리페치 미스를 가리킬 때, 버퍼 코디네이터(BC)는 버퍼 상태 정보(BSI)를 참조할 수 있다. 버퍼 상태 정보(BSI)를 참조하여, 버퍼 코디네이터(BC)는 프리페치된 데이터가 RAM (123)의 버퍼 메모리에 존재하는지의 여부, 그리고 프리페치된 데이터가 저장된 RAM (123)의 공간에 대한 정보를 획득할 수 있다. 획득된 정보에 기반하여, 버퍼 코디네이터(BC)는 프리페치된 데이터를 해제(release)할 것을 제2 입출력 정보(IO2)를 통해 입출력 실행기(IOE)에 요청할 수 있다.
도 8의 동작 방법에 따라 RAM (123)의 버퍼 메모리가 관리되는 예가 도 9에 도시되어 있다. 도 2, 도 3, 도 8 및 도 9를 참조하면, RAM (123)의 제1 내지 제8 영역들(A1~A8)이 버퍼 메모리로 사용되는 것으로 가정된다.
제1 단계(S1)에서, RAM (123)의 제4 내지 제8 영역들(A4~A8)에 프리페치된 데이터가 저장될 수 있다.
이후에, 제2 커맨드(CMD2)에 의해 쓰기가 요청될 수 있다. 즉, 프리페치 미스가 발생할 수 있다. 제2 단계(S3)에서, 쓰기 요청된 데이터는 RAM (123)의 제1 영역(A1)에 저장될 수 있다.
이후에, 제2 커맨드(CMD2)에 의해 읽기 요청되는 데이터는 프리페치 데이터에 대응하지 않을 수 있다. 즉, 프리페치 미스가 발생할 수 있다. 제3 단계(S3)에서, 읽기 요청된 데이터는 RAM (123)의 제3 영역(A3)에 저장될 수 있다.
프리페치 데이터가 RAM (123)의 버퍼 메모리에 저장된 상태에서 프리페치 페일이 발생하면, RAM (123)의 버퍼 메모리의 자유 공간이 감소한다. 즉, 스토리지 장치(100)의 성능이 감소할 수 있다. 본 발명의 실시 예에 따르면, 프리페치 미스가 기준값(RV) 이상 발생한 경우, 제4 단계(S4)에서, 프리페치된 데이터가 RAM (123)으로부터 해제된다. RAM (123)의 버퍼 메모리의 자유 공간이 확보되므로, 스토리지 장치(100)의 성능이 향상된다.
상술된 바와 같이, 메모리 컨트롤러(120)는 내부 RAM (123)의 버퍼 메모리를 읽기 및 쓰기에 대해 공용으로 사용할 수 있다. 읽기용 버퍼 메모리 및 쓰기용 버퍼 메모리를 별도로 구비하지 않는 경우, 버퍼 메모리의 활용도가 향상되고 버퍼 메모리의 용량(또는 사이즈)가 감소될 수 있다.
버퍼 메모리가 읽기 및 쓰기에 대해 공용으로 사용되는 경우, 버퍼 메모리의 쏠림 현상이 발생할 수 있다. 예를 들어, 도 6을 참조하여 설명된 바와 같이 버퍼 메모리의 저장 공간에 쓰기 데이터가 저장될 수 있다. 이 상태에서 집중적인 읽기가 발생하는 경우, 버퍼 메모리의 용량 부족으로 인해 프리페치가 정상적으로 수행되지 않을 수 있다. 또한, 도 7을 참조하여 설명된 바와 같이 스토리지 장치(100)에 대한 읽기가 집중적으로 발생하는 경우, 버퍼 메모리의 대부분의 저장 공간에 프리페치 데이터가 저장될 수 있다. 이 상태에서 쓰기가 발생하는 경우, 버퍼 메모리의 용량 부족으로 인해 쓰기 데이터가 버퍼 메모리에 저장되지 못할 수 있다.
본 발명의 실시 예에 따르면, 메모리 컨트롤러(120)는 내부 RAM (123)의 버퍼 메모리를 읽기 및 쓰기에 대해 공용으로 사용한다. 집중적인 읽기가 발생하는 경우, 메모리 컨트롤러(120)는 쓰기를 지원하기 위해 할당된 버퍼 메모리의 공간을 해제하도록 구성된다. 집중적인 읽기가 중지되는 경우, 메모리 컨트롤러(120)는 집중적인 읽기를 지원하기 위해 할당된 버퍼 메모리의 공간을 해제하도록 구성된다. 따라서, 향상된 동작 속도를 갖는 스토리지 장치(100)가 제공된다.
도 10은 본 발명의 실시 예에 따른 메모리 컨트롤러(120)를 보여주는 블록도이다. 도 2 및 도 10을 참조하면, 메모리 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 메모리 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 클럭 신호(CLK), 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환할 수 있다. 프로세서(122)는 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 출력할 수 있다.
프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 데이터(DATA2)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)에 따라 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성하고, 생성된 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 메모리 인터페이스(127)를 통해 출력할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제2 데이터(DATA2)를 메모리 인터페이스(127)를 통해 제1 데이터(DATA1)로서 출력할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제1 데이터(DATA1)를 호스트 인터페이스(125)를 통해 제2 데이터(DATA2)로서 출력할 수 있다. 예시적으로, 프로세서(122)는 DMA (Direct Memory Access)를 포함하며, DMA를 이용하여 데이터를 출력할 수 있다.
프로세서(122)는 도 3을 참조하여 설명된 기능 블록들(CB)을 포함할 수 있다. 예를 들어, 기능 블록들(CB)은 프로세스(122)의 회로들, 프로세스(122)에서 구동되는 펌웨어, 또는 프로세서(122)의 회로 및 프로세서(122)에서 구동되는 펌웨어의 조합으로 구현될 수 있다. 기능 블록들(CB) 또는 기능 블록들(CB)의 일부분이 펌웨어로 구현되는 경우, 해당 펌웨어는 불휘발성 메모리(110)로부터 로드되거나 또는 메모리 컨트롤러(120) 내부의 ROM (Read Only Memory, 미도시)로부터 로드될 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)로 출력될 데이터에 기반하여, 에러 정정을 수행하기 위한 패리티를 생성할 수 있다. 데이터 및 패리티는 메모리 인터페이스(127)를 통해 출력될 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 수신되는 데이터 및 패리티를 이용하여, 수신된 데이터의 에러 정정을 수행할 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리(110)와 통신하도록 구성된다.
예시적으로, 프로세서(122)는 코드들을 이용하여 메모리 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 메모리 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 메모리 인터페이스(127)로부터 수신되는 코드들을 로드할 수 있다.
도 11은 본 발명의 실시 예에 따른 불휘발성 메모리(110)를 보여주는 블록도이다. 도 2 및 도 11을 참조하면, 불휘발성 메모리(110)는 메모리 셀 어레이(111), 어드레스 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
어드레스 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 어드레스 디코더 회로(113)는 메모리 컨트롤러(120)로부터 제1 어드레스(ADDR1)를 수신할 수 있다. 어드레스 디코더 회로(113)는 수신된 제1 어드레스(ADDR1)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 어드레스 디코더 회로(113)는, 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
페이지 버퍼 회로(115)는 메모리 셀 어레이(111)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다.
데이터 입출력 회로(117)는 메모리 컨트롤러(120)로부터 수신되는 제1 데이터(DATA1)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터(DATA)를 메모리 컨트롤러(120)로 전송할 수 있다. 데이터 입출력 회로(117)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(119)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제어 신호(CTRL)를 수신한다. 제어 로직 회로(119)는 수신된 제1 커맨드(CMD1)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리(110)의 제반 동작을 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다. 쓰기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 데이터 스트로브 신호(DQS)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 12를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GSTa)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa)의 제어 게이트들은 접지 선택 라인(GSL1a)에 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)의 제어 게이트들은 접지 선택 라인(GSL2a)에 공통으로 연결된다. 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTb)의 제어 게이트들은 접지 선택 라인(GSL1b)에 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)의 제어 게이트들은 접지 선택 라인(GSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 접지 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 접지 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 서로 다른 높이의 접지 선택 트랜지스터들에 연결되는 접지 선택 라인들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 서로 다른 행의 동일한 높이의 접지 선택 트랜지스터들에 연결되는 접지 선택 트랜지스터들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 접지 선택 트랜지스터들에 연결되는 접지 선택 라인들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 셀들(MC) 각각에 둘 이상의 비트들이 기입될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 비트들은 논리 페이지들을 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 첫 번째 비트는 첫 번째 논리 페이지를 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 N 번째 비트는 N 번째 논리 페이지를 형성한다. 논리 페이지는 데이터 액세스의 단위일 수 있다. 하나의 물리 페이지에서 읽기가 수행될 때에, 논리 페이지의 단위로 데이터가 액세스될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 12에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 12에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
상술된 바와 같이, 메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들(또는 셀 스트링들)을 포함한다. 적어도 하나의 메모리 셀(MC)은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 13은 도 12의 메모리 블록(BLKa)의 예시적인 구조를 보여주는 사시도이다. 도 12 및 도 13을 참조하면, 기판(SUB)에 행 방향을 따라 신장되고, 열 방향을 따라 서로 이격된 공통 소스 영역들(CSR)이 제공된다. 공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인(CSL)을 구성할 수 있다. 예시적으로, 기판(SUB)은 P 도전형을 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다. 공통 소스 영역들(CSR)은 N 도전형을 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 복수의 절연층들(INS, INS')이 높이 방향(예를 들어, 기판(SUB)과 수직한 방향)을 따라 기판(SUB) 상에 순차적으로 적층된다. 복수의 절연층들(INS, INS')은 높이 방향을 따라 서로 이격되어 적층될 수 있다. 예시적으로, 복수의 절연층들(INS, INS')은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연층들(INS, INS') 중 기판(SUB)과 접촉하는 절연층(INS')의 두께(예를 들어, 높이 방향에 따른 두께)는 다른 절연층들(INS) 각각의 두께(예를 들어, 높이 방향에 따른 두께)보다 얇을 수 있다.
공통 소스 영역들(CSR) 사이에서, 행 방향과 열 방향을 따라 서로 이격되어 배치되며 높이 방향을 따라 복수의 절연층들(INS, INS')을 관통하는 복수의 필라들(PL)이 제공된다. 예시적으로, 복수의 필라들(PL)은 복수의 절연층들(INS, INS')을 관통하여 기판(SUB) 상에 제공되는 실리콘층(EPI)과 접촉할 수 있다. 예를 들어, 실리콘층(EPI)은 선택적 에피택시 성장에 의해 기판(SUB)으로부터 성장될 수 있다. 실리콘층(EPI)은 필라들(PL)의 위치에서, 기판(SUB)으로부터 기판(SUB)과 수직한 방향으로 돌출될 수 있다. 실리콘층(EPI)은 진성(intrinsic) 또는 P 도전형일 수 있다.
복수의 필라들(PL) 각각은 절연막(INF2), 채널막(CH) 및 내부 물질(INN)을 포함할 수 있다. 절연막(INF2)은 실리콘 산화물, 실리콘 질화물 등과 같은 적어도 두 개의 서로 다른 절연막들을 포함할 수 있다. 채널막(CH)은 P 도전형을 갖는 실리콘 또는 진성(intrinsic) 실리콘을 포함할 수 있다. 내부 물질(INN)은 절연 물질 또는 에어갭(air gap)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 복수의 절연층들(INS, INS')의 상부면들과 하부면들, 그리고 필라들(PL)의 노출된 외부면들에 절연막들(INF1)이 제공된다. 절연층들(INS, INS') 중 가장 높은 높이에 위치한 절연 물질의 상부면에 제공되는 절연막들(INF)은 제거될 수 있다. 절연막들(INF)은 실리콘 산화물, 알루미늄 산화물 등과 같은 적어도 하나의 절연막을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서 그리고 절연층들(INS, INS') 사이에서, 정보 저장막들(INF)의 노출된 외부면들에 도전 물질들(CM1~CM9)이 제공된다. 도전 물질들(CM1~CM9)은 금속성 도전 물질을 포함 수 있다.
복수의 필라들(PL) 상에 복수의 드레인들(DR)이 제공된다. 예시적으로, 드레인들(DR)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예시적으로, 드레인들(DR)은 필라들(PL)의 채널막들(CH)의 상부면들과 접촉할 수 있다.
드레인들(DR) 상에, 열 방향을 따라 신장되고, 행 방향을 따라 서로 이격된 비트 라인들(BL1, BL2)이 제공된다. 비트 라인들(BL)은 드레인들(DR)과 연결된다. 예시적으로, 드레인들(DR) 및 비트 라인들(BL1, BL2)은 콘택 플러그들을 통해 연결될 수 있다. 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다.
복수의 필라들(PL)은 절연막들(INF1, INF2) 및 복수의 도전 물질들(CM1~CM10)과 함께 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 형성한다. 복수의 필라들(PL) 각각은 절연막들(INF1, INF2), 그리고 인접한 도전 물질들(CM1~CM9)과 함께 하나의 셀 스트링을 구성한다.
하나의 필라(PL) 및 그에 대응하는 하나의 도전 물질(CM)은 하나의 셀 트랜지스터를 형성할 수 있다. 예를 들어, 도전 물질(CM)은 제어 게이트로 동작할 수 있다. 도전 물질(CM)과 필라(PL)의 채널막(CH) 사이에 위치한 절연막들(INF1, INF2)은 ONO (Oxide-Nitride-Oxide) 또는 ONOA (Oxide-Nitride-Oxide-Aluminium) 구조를 형성할 수 있다. 절연막(INF1)은 블로킹 절연막을 형성할 수 있다. 절연막(INF2)의 실리콘 질화막은 전하 포획막을 형성할 수 있다. 절연막(INF2)의 실리콘 산화막은 터널링 절연막을 형성할 수 있다. 즉, 하나의 도전 물질(CM)과 그에 대응하는 필라(PL)는 하나의 전하 포획형 셀 트랜지스터를 형성할 수 있다.
제1 도전 물질들(CM)은 각각 접지 선택 트랜지스터들(GST)의 제어 게이트들로 동작할 수 있다. 제1 도전 물질들(CM1)에 대응하는 절연막들(INF1, INF2)은 접지 선택 트랜지스터들(GST)의 전하 포획층들을 형성할 수 있다. 제1 도전 물질들(CM1)에 대응하는 채널막들(CH)은 접지 선택 트랜지스터들(GST)의 수직 바디(vertical body)로 동작할 수 있다.
제1 행의 제1 도전 물질(CM1)은 접지 선택 라인(GSL1)을 형성할 수 있다. 제2 행의 제1 도전 물질(CM1)은 접지 선택 라인(GSL2)을 형성할 수 있다.
제2 내지 제7 도전 물질들(CM2~CM7)은 각각 제1 내지 제6 메모리 셀들(MC1~MC6)의 제어 게이트들로 동작할 수 있다. 제2 내지 제7 도전 물질들(CM2~CM7)에 대응하는 절연막들(INF1, INF2)은 제1 내지 제6 메모리 셀들(MC1~MC6)의 전하 포획층들로 동작할 수 있다. 제2 내지 제7 도전 물질들(CM2~CM7)에 대응하는 채널막들(CH)은 제1 내지 제6 메모리 셀들(MC1~MC6)의 수직 바디(vertical body)로 동작할 수 있다.
제2 도전 물질들(CM2)은 공통으로 연결되어 제1 워드 라인(WL1)을 형성할 수 있다. 제3 도전 물질들(CM3)은 공통으로 연결되어 제2 워드 라인(WL2)을 형성할 수 있다. 제4 도전 물질들(CM4)은 공통으로 연결되어 제3 워드 라인(WL3)을 형성할 수 있다. 제5 도전 물질들(CM5)은 공통으로 연결되어 제4 워드 라인(WL4)을 형성할 수 있다. 제6 도전 물질들(CM6)은 공통으로 연결되어 제5 워드 라인(WL5)을 형성할 수 있다. 제7 도전 물질들(CM7)은 공통으로 연결되어 제6 워드 라인(WL6)을 형성할 수 있다.
제8 및 제9 도전 물질들(CM8, CM9)은 각각 스트링 선택 트랜지스터들(SSTa, SSTb)의 제어 게이트들로 동작할 수 있다. 제8 및 제9 도전 물질들(CM8, CM9)에 대응하는 절연막들(INF1, INF2)은 스트링 선택 트랜지스터들(SSTa, SSTb)의 전하 포획층들로 동작할 수 있다. 제8 및 제9 도전 물질들(CM8, CM9)에 대응하는 채널막들(CH)은 스트링 선택 트랜지스터들(SSTa, SSTb)의 수직 바디(vertical body)로 동작할 수 있다.
제1 행의 제8 도전 물질(CM8)은 스트링 선택 라인(SSL1a)을 형성할 수 있다. 제1 행의 제9 도전 물질(CM9)은 스트링 선택 라인(SSL1b)을 형성할 수 있다. 제2 행의 제8 도전 물질(CM8)은 스트링 선택 라인(SSL2a)을 형성할 수 있다. 제2 행의 제9 도전 물질(CM9)은 스트링 선택 라인(SSL2b)을 형성할 수 있다.
도 14는 도 12의 메모리 블록(BLKa)의 다른 예시적인 구조를 보여주는 사시도이다. 도 12 및 도 14를 참조하면, 기판(SUB) 상에 행 방향 및 열 방향을 따라 신장되는 평면 형태의 도전 물질(CM_BG)이 제공된다. 도전 물질(CM_BG)은 기판(SUB)과 전기적으로 분리될 수 있다.
도전 물질 상의 각 행에서, 행 방향을 따라 신장되며 열 방향을 따라 서로 이격되어 배치되는 제1 및 제2 그룹의 도전 물질들이 제공된다. 제1 그룹의 도전 물질들은 기판(SUB) 상에서 기판(SUB)과 수직한 방향으로 적층되는 복수의 도전 물질들(CM6~CM10)을 포함한다. 복수의 도전 물질들(CM6~CM10)은 높이 방향을 따라 서로 이격될 수 있다. 복수의 도전 물질들(CM6~CM10)은 높이 방향을 따라 도전 물질(CM_BG)로부터 이격될 수 있다.
제2 그룹의 도전 물질들은 기판(SUB) 상에서 기판(SUB)과 수직한 방향으로 적층되는 복수의 도전 물질들(CM1~CM5)을 포함한다. 복수의 도전 물질들(CM1~CM5)은 높이 방향을 따라 서로 이격될 수 있다. 복수의 도전 물질들(CM1~CM5)은 높이 방향을 따라 도전 물질(CM_BG)로부터 이격될 수 있다.
도전 물질 상의 각 행에서, 행 방향을 따라 서로 이격된 필라들(PL)이 제공된다. 각 필라(PL)는 기판(SUB)과 수직한 높이 방향을 따라 제1 내지 제5 도전 물질들(CM1~CM5)을 관통하여 도전 물질(CM_BG)의 내부의 공간으로 신장될 수 있다. 또한, 각 필라(PL)는 기판(SUB)과 수직한 높이 방향을 따라 제6 내지 제10 도전 물질들(CM6~CM10)을 관통하여 도전 물질(CM_BG)의 내부의 공간으로 신장될 수 있다. 각 필라(PL)는 도전 물질(CM_BG)의 내부의 공간에서 열 방향으로 신장되어, 도전 물질들(CM1~CM5)을 관통한 부분과 도전 물질들(CM6~CM10)을 관통한 부분이 서로 연결될 수 있다.
각 필라(PL)는 절연막(INF) 및 채널막(CH)을 포함한다. 절연막(INF)은 전하 포획층을 형성할 수 있다. 절연막(INF)은 ONO 또는 ONOA를 포함할 수 있다. 채널막(CH)은 활성 영역을 형성할 수 있다.
각 필라(PL)에서, 도전 물질들(CM1~CM5)을 관통한 부분은, 높이 방향을 따라, 소스 영역(SR)을 통해 공통 소스 영역(CSR)에 연결될 수 있다. 소스 영역(SR)은 N 도전형을 갖는 반도체, 예를 들어 실리콘을 포함할 수 있다. 공통 소스 영역(CSR)은 금속 물질 또는 반도체를 포함할 수 있다.
각 필라(PL)에서, 도전 물질들(CM6~CM10)을 관통한 부분은, 높이 방향을 따라, 드레인 영역(DR) 및 콘택(CT)을 통해 비트 라인(BL)에 연결될 수 있다. 드레인 영역(SR)은 N 도전형을 갖는 반도체, 예를 들어 실리콘을 포함할 수 있다. 공통 소스 영역(CSR)은 금속 물질 또는 반도체를 포함할 수 있다.
도 13을 참조하여 설명된 바와 같이, 공통 소스 영역(CSR)은 공통 소스 라인(CSL)을 형성할 수 있다. 각 필라(PL)에서, 제1 내지 제10 도전 물질들(CM1~CM10) 각각은 접지 선택 라인(GSL), 워드 라인(WL) 또는 스트링 선택 라인(SSL)에 대응할 수 있다. 예를 들어, 공통 소스 영역(CSR)에 가장 인접한 적어도 하나의 도전 물질은 접지 선택 라인을 형성할 수 있다. 드레인 영역(DR)에 가장 인접한 적어도 하나의 도전 물질은 스트링 선택 라인을 형성할 수 있다. 적어도 하나의 스트링 선택 라인을 형성하는 도전 물질과 적어도 하나의 접지 선택 라인을 형성하는 도전 물질 사이에 위치하는 도전 물질들은 워드 라인들을 형성할 수 있다. 적어도 하나의 접지 선택 라인은 필라(PL)와 함께 적어도 하나의 접지 선택 트랜지스터를 형성할 수 있다. 적어도 하나의 스트링 선택 라인은 필라(PL)와 함께 적어도 하나의 스트링 선택 트랜지스터를 형성할 수 있다. 워드 라인들은 필라(PL)와 함께 각각 메모리 셀들을 형성할 수 있다. 도전 물질(CM_BG)는 각 필라(PL)의 꺾인 부분에 채널을 형성하는 패스 게이트로 동작할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000; 컴퓨팅 장치
1100; 프로세서
1200; 랜덤 액세스 메모리
1400; 모뎀
1500; 사용자 인터페이스
100; 스토리지 장치
110; 불휘발성 메모리
120; 메모리 컨트롤러
121; 버스
122; 프로세서
123; 랜덤 액세스 메모리
124; 에러 정정 블록
125; 호스트 인터페이스
127; 메모리 인터페이스

Claims (10)

  1. 불휘발성 메모리; 그리고
    랜덤 액세스 메모리를 포함하고, 외부의 호스트 장치로부터 수신되는 커맨드에 응답하여 상기 랜덤 액세스 메모리를 버퍼로 이용하여 상기 불휘발성 메모리를 액세스하도록 구성되는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는, 상기 외부의 호스트 장치로부터 수신되는 커맨드들의 패턴에 따라 상기 랜덤 액세스 메모리에 저장된 데이터의 적어도 일부 데이터를 해제(release)하도록 구성되는 스토리지 장치.
  2. 제1 항에 있어서,
    상기 메모리 컨트롤러는, 상기 커맨드들이 읽기 커맨드들인지 쓰기 커맨드들인지에 따라 상기 일부 데이터를 해제하도록 구성되는 스토리지 장치.
  3. 제1 항에 있어서,
    상기 메모리 컨트롤러는, 상기 커맨드들에 대응하는 어드레스들의 패턴에 따라 상기 일부 데이터를 해제하도록 구성되는 스토리지 장치.
  4. 제1 항에 있어서,
    상기 메모리 컨트롤러는, 상기 커맨드들이 순차 읽기(sequential read)에 대응하는지에 따라 상기 일부 데이터를 해제하도록 구성되는 스토리지 장치.
  5. 제1 항에 있어서,
    상기 메모리 컨트롤러는, 상기 패턴에 따라 상기 랜덤 액세스 메모리에 저장된 쓰기 데이터 및 프리페치 데이터 중 하나를 해제하도록 구성되는 스토리지 장치.
  6. 제1 항에 있어서,
    상기 메모리 컨트롤러는, 상기 패턴에 따라 상기 랜덤 액세스 메모리에 저장된 쓰기 데이터를 상기 불휘발성 메모리에 프로그램하고, 그리고 상기 쓰기 데이터를 상기 랜덤 액세스 메모리로부터 해제하도록 구성되는 스토리지 장치.
  7. 제1 항에 있어서,
    상기 커맨드들에 의해 수행된 순차 읽기(sequential read)의 회수가 제1 기준값 이상이고 그리고 상기 랜덤 액세스 메모리의 자유 용량이 제2 기준값 이하이고, 그리고 상기 커맨드들에 의해 읽혀진 데이터의 용량이 제3 기준값 이상일 때, 상기 메모리 컨트롤러는 상기 랜덤 액세스 메모리에 저장된 쓰기 데이터를 해제하도록 구성되는 스토리지 장치.
  8. 제1 항에 있어서,
    상기 커맨드들에 의해 프리페치가 미스(miss)되는 회수가 기준값 이상일 때, 상기 메모리 컨트롤러는 상기 랜덤 액세스 메모리에 저장된 프리페치 데이터를 해제하도록 구성되는 스토리지 장치.
  9. 제1 항에 있어서,
    상기 불휘발성 메모리 및 상기 메모리 컨트롤러는 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 형성하는 스토리지 장치.
  10. 불휘발성 메모리; 그리고
    랜덤 액세스 메모리를 포함하고, 외부의 호스트 장치로부터 수신되는 커맨드에 응답하여 상기 랜덤 액세스 메모리를 버퍼로 이용하여 상기 불휘발성 메모리를 액세스하도록 구성되는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는, 상기 외부의 호스트 장치로부터 수신되는 커맨드들이 랜덤 읽기(random read) 또는 쓰기에 대응할 때 상기 랜덤 액세스 메모리에 저장된 프리페치 데이터를 해제(release)하고, 그리고 상기 커맨드들이 순차 읽기(sequential read)에 대응할 때 상기 랜덤 액세스 메모리에 저장된 쓰기 데이터의 용량이 상기 불휘발성 메모리의 프로그램 단위보다 적더라도 상기 쓰기 데이터를 상기 불휘발성 메모리에 프로그램하고 상기 쓰기 데이터를 상기 랜덤 액세스 메모리로부터 해제하도록 구성되는 스토리지 장치.
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