CN106469570B - 包括非易失性存储器件的存储设备及其操作方法 - Google Patents

Abstract

一种存储设备，包括：非易失性存储器件，包括多个存储器单元，该存储器单元被划分为多个页面；以及控制器，被配置为控制非易失性存储器件。存储器件被配置为：收集要被写入到两个或更多个页面的两个或更多个写入数据分组，基于两个或更多个写入数据分组来与两个或更多个页面同时地执行公共写入操作，以及基于两个或更多个写入数据分组来与两个或更多个页面中的每个顺序地执行单独的写入操作。

Description

包括非易失性存储器件的存储设备及其操作方法

对相关申请的交叉引用

本申请要求2015年8月21日在韩国知识产权局提交的第10-2015-0118119号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体并入本文中。

技术领域

本发明构思涉及一种半导体存储器，并且具体地，涉及一种包括非易失性存储器件的存储设备、用于控制非易失性存储器件的写入操作的控制器以及存储设备的操作方法。

背景技术

存储设备在诸如计算机、智能电话、智能平板设备等的主机设备的控制之下存储数据。存储设备可以将数据存储在诸如硬盘驱动器(HDD)的磁盘上，或者可以将数据存储在诸如固态驱动器(SSD)、存储卡等的半导体存储器上。SSD和存储卡可以是非易失性存储器。

非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、闪速存储器件、随机存取存储器(RAM)、相变RAM(PRAM)、磁RAM(MRAM)、阻变性RAM(RRAM)、铁电RAM(FRAM)等。

随着半导体制造技术的发展，存储设备的集成度及其容量持续增加。存储设备的高集成度使得可以降低存储设备的制造成本。然而，存储设备的高集成度可能降低存储设备的可靠性。

发明内容

本发明构思的示例性实施例提供了一种存储设备，包括：非易失性存储器件，包括多个存储器单元，该存储器单元被划分为多个页面；以及控制器，被配置为控制非易失性存储器件。存储设备被配置为：收集要被写入到两个或更多个页面的两个或更多个写入数据分组，基于两个或更多个写入数据分组来与两个或更多个页面同时地执行公共写入操作，以及基于两个或更多个写入数据分组来与两个或更多个页面中的每个顺序地执行单独的写入操作。

被布置在串(string)选择线与接地选择线之间的、共同地连接到字线的以及与多个位线相对应的存储器单元构成页面。

控制器被配置为：从两个或更多个写入数据分组中检测公共数据分组，并且基于所检测到的公共数据分组来执行公共写入操作，以及公共数据分组包括两个或更多个写入数据分组之中的、与相应的位线相对应的并且与最低电压分布范围相对应的数据。

控制器将所检测到的公共数据分组传送到非易失性存储器件，并且控制非易失性存储器件使得所检测到的公共数据分组同时地被写入到两个或更多个页面。

非易失性存储器件被配置为通过与两个或更多个页面执行编程循环多次来执行公共写入操作，并且编程循环包括在其中编程电压被施加到两个或更多个页面的编程操作以及在其中验证电压被施加到两个或更多个页面的验证操作。

非易失性存储器件被配置为与两个或更多个页面同时地执行编程操作，以及非易失性存储器件被配置为与两个或更多个页面同时地执行验证操作。

非易失性存储器件被配置为与两个或更多个页面同时执行编程操作，以及非易失性存储器件被配置为与两个或更多个页面顺序地执行验证操作。

非易失性存储器件被配置为在公共写入操作期间，将验证电压的电平降低为低于预定值。

非易失性存储器件被配置为在公共写入操作期间、当重复编程循环时，将编程电压提高为低于预定值。

非易失性存储器件被配置为当验证操作的结果指示通过时完成公共写入操作，并且被配置为如果编程循环被执行了预定的次数则完成公共写入操作。

当最低电压分布范围高于参考电压分布范围时，控制器被配置为检测与参考电压分布范围相对应的数据作为公共数据分组。

存储器单元被包括在布置在基底(substrate)上的多个单元串中，并且单元串中的每个包括在与基底垂直的方向上堆叠的接地选择晶体管、存储器单元以及串选择晶体管。

被布置在串选择线与接地选择线之间的、共同地连接到字线的、与多个位线相对应的以及被布置在从基底起的相同高度处的存储器单元构成页面。

两个或更多个页面被布置在从基底起的相同高度处。

两个或更多个页面被布置在从基底起的不同高度处。

控制器关于被布置在从基底起相同高度处的页面之中的第一页面执行公共写入操作，并且控制非易失性存储器件使得关于第一页面中的每个执行单独的写入操作；以及控制器关于被布置在从基底起相同高度的页面之中的第二页面执行公共写入操作，并且控制非易失性存储器设备使得关于第二页面中的每个执行单独的写入操作。

在单独的写入操作期间，控制器将两个或更多个写入数据分组之中的第一写入数据分组传送到非易失性存储器件，控制非易失性存储器件使得第一写入数据分组被写入到两个或更多个页面之中的第一页面，将两个或更多个写入数据分组之中的第二写入数据分组传送到非易失性存储器件，以及控制非易失性存储器件使得第二写入数据分组被写入到两个或更多个页面之中的第二页面。

存储设备进一步包括随机存取存储器，并且存储器控制器被配置为收集随机存取存储器中的两个或更多个写入数据分组。

本发明构思的示例性实施例提供了一种存储设备，包括：随机存取存储器；非易失性存储器件，包括：被布置在基底上的多个单元串，该单元串中的每个包括在与基底垂直的方向上堆叠的接地选择晶体管、存储器单元和串选择晶体管；以及控制器，被配置为使用在随机存取存储器上所收集的数据来与非易失性存储器的多个页面同时地执行写入操作，并且控制非易失性存储器件使得与多个页面中的每个顺序地执行单独的写入操作。在非易失性存储器件中，被布置在串选择线与接地选择线之间的、共同地连接到字线的、与多个位线相对应的以及被布置在从基底起的相同高度处的存储器单元构成页面。

本发明构思的示例性实施例提供了一种存储设备的操作方法，该存储设备包括非易失性存储器件和被配置为控制非易失性存储器件的控制器，该方法包括：通过控制器来收集第一数据分组和第二数据分组，通过控制器来将根据第一数据分组和第二数据分组所生成的第三数据分组传送到非易失性存储器件，通过非易失性存储器件来使用第三分组数据、与第一页面和第二页面同时地执行公共写入操作，通过控制器来将第一数据分组传送到非易失性存储器件，通过非易失性存储器件来使用第一数据分组、与第一页面执行单独的写入操作，通过控制器来将第二数据分组传送到非易失性存储器件，以及通过非易失性存储器件来使用第二数据分组、与第二页面执行单独的写入操作。

本发明构思的示例性实施例提供了一种存储设备，包括：非易失性存储器件，包括多个页面，每个页面包括多个存储器单元；以及存储器控制器，被配置为将公共数据分组传送到非易失性存储器件并且指令非易失性存储器件将公共数据分组写入到第一页面和第二页面，将第一数据分组传送到非易失性存储器件并且指令非易失性存储器件将第一数据分组写入到第一页面，以及将第二数据分组传送到非易失性存储器件并且指令非易失性存储器件将第二数据分组写入到第二页面。

存储器单元被垂直地堆叠在基底上的至少一个串选择晶体管与至少一个接地选择晶体管之间。

公共数据分组具有第一数据分组和第二数据分组之中的最低的编程状态。

附图说明

通过参考附图详细地描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得更加明显，在附图中：

图1是示出了根据本发明构思的示例性实施例的存储设备的框图；

图2是示出了根据本发明构思的示例性实施例的存储器块的电路图；

图3是示出了根据本发明构思的示例性实施例的、数据被写入的存储器单元的状态；

图4是示出了根据本发明构思的示例性实施例的存储设备的操作方法的流程图；

图5是示出了根据本发明构思的示例性实施例的、用于执行公共写入操作的过程的流程图；

图6示出了根据本发明构思的示例性实施例来检测公共数据分组；

图7是示出了根据本发明构思的示例性实施例来执行公共写入操作的流程图；

图8示出了根据本发明构思的示例性实施例来执行图7的编程操作和验证操作；

图9示出了根据本发明构思的示例性实施例来执行图7的编程操作和验证操作；

图10是示出了根据本发明构思的示例性实施例来执行单独的写入操作的流程图；

图11示出了根据本发明构思的示例性实施例、通过公共写入操作和单独的写入操作进行的存储器单元的阈值电压的改变；

图12是示出了根据本发明构思的示例性实施例的图7的操作方法的应用的流程图；

图13是示出了根据本发明构思的示例性实施例的图12的操作方法的应用的流程图；

图14是示出了根据本发明构思的示例性实施例的图7的操作方法的应用的流程图；

图15示出了是根据本发明构思的示例性实施例来生成公共数据分组的流程图；

图16示出了根据本发明构思的示例性实施例、当使用图15的应用时执行公共写入操作和单独的写入操作；

图17示出了根据本发明构思的示例性实施例、当执行公共写入操作和单独的写入操作时，非易失性存储器件与控制器之间的通信；

图18示出了根据本发明构思的示例性实施例的图6的应用；

图19示出了根据本发明构思的示例性实施例的图6的应用；

图20是示出了根据本发明构思的示例性实施例的非易失性存储器件的框图；

图21是示出了根据本发明构思的示例性实施例的控制器的框图；以及

图22是示出了根据本发明构思的示例性实施例的计算设备的框图。

具体实施方式

以下，将参考附图更加全面地描述本发明构思的示例性实施例。然而，示例性实施例可以被例示为许多不同的形式并且不应当被解释为限于在本文中所陈述的示例性实施例。

在本文中，“页面”可以指代多个存储器单元的分组。页面可以根据非易失性存储器件的存储器单元之间的位置关系而被确定。例如，页面可以包括被布置在串选择线与接地选择线之间的、共同地连接到字线的以及与多个位线相对应的存储器单元。“数据分组”可以指代要被写入到在页面中所包括的存储器单元的数据的分组。

图1是示出了根据本发明构思的示例性实施例的存储设备100框图。参考图1，存储设备100可以包括非易失性存储器110、控制器120以及随机存取存储器(RAM)130。

非易失性存储器件110可以包括多个存储器块BLK1至BLKz。非易失性存储器件110可以在控制器120的控制之下执行写入、读取以及擦除。

控制器120可以被配置为控制非易失性存储器件110和RAM 130。例如，控制器120可以在RAM 130上收集从外部主机设备所接收的写入数据分组，并且可以将在RAM 130上所收集的写入数据分组写入到非易失性存储器件110。

控制器120可以包括状态检测器128和写入控制器129。状态检测器128可以从在RAM 130上所收集的写入数据分组中检测公共数据分组。写入控制器128可以控制非易失性存储器件110，以使用所检测到的公共数据分组来执行公共写入操作。此外，写入控制器129可以控制非易失性存储器件110，以使用在RAM 130上所收集的写入数据分组来执行单独的写入操作。稍后将描述基于状态检测器128和写入控制器129的存储设备100的写入操作。

图2是示出了根据本发明构思的示例性实施例的存储器块BLKa的电路图。参考图2，存储器块BLKa可以包括多个单元串CS11至CS21和CS12至CS22。多个单元串CS11至CS21和CS12至CS22可以被布置为具有行和列的矩阵。

例如，沿着行方向所布置的单元串CS11和CS12可以构成第一行，并且沿着行方向所布置的单元串CS21和CS22可以构成第二行。沿着列方向所布置的单元串CS11和CS21可以构成第一列，并且沿着列方向所布置的单元串CS12和CS22可以构成第二列。

每个单元串可以包含多个单元晶体管。单元晶体管可以包括接地选择晶体管GST、存储器单元MC1至MC6以及串选择晶体管SSTa和SSTb。每个单元串中的接地选择晶体管GST、存储器单元MC1至MC6以及串选择晶体管SSTa和SSTb可以堆叠在与以下平面(例如，存储器块BLKa的基底上的平面)垂直的高度方向上：在该平面上，沿着行和列来布置单元串CS11至CS21和CS12至CS22。

每个单元晶体管可以是电荷捕获(charge trap)类型单元晶体管，其阈值电压根据在其绝缘层中所捕获的电荷的量而改变。

最低接地选择晶体管GST可以共同地连接到公共源极线CSL。

单元串CS11至CS21和CS12至CS22的接地选择晶体管GST的控制栅极可以分别地连接到接地选择线GSL1和GSL2。在本发明构思的示例性实施例中，在同一行中的接地选择晶体管可以被连接到同一接地选择线，并且不同行的接地选择晶体管可以被连接到不同的接地选择线。例如，第一行中的单元串CS11和CS12的接地选择晶体管GST可以连接到第一接地选择线GSL1，并且第二行中的单元串CS21和CS22的接地选择晶体管GST可以连接到第二接地选择线GSL2。

共同地连接到字线的是被布置在从基底(或接地选择晶体管GST)起相同高度(或次序)处的存储器单元的控制栅极。连接到不同的字线W1至W6的是被布置在不同高度(或次序)处的存储器单元的控制栅极。例如，存储器单元MC1可以共同地连接到字线WL1。存储器单元MC2可以共同地连接到字线WL2。存储器单元MC3可以共同地连接到字线WL3。存储器单元MC4可以共同地连接到字线WL4。存储器单元MC5可以共同地连接到字线WL5。存储器单元MC6可以共同地连接到字线WL6。

在单元串CS11至CS21和CS12至CS22的具有相同高度(或次序)的第一串选择晶体管SSTa中，不同行中的第一串选择晶体管SSTa的控制栅极可以分别地连接到不同的串选择线SSL1a和SSL2a。例如，单元串CS11和CS12的第一串选择晶体管SSTa可以共同地连接到串选择线SSL1a。单元串CS21和CS22的第一串选择晶体管SSTa可以共同地连接到串选择线SSL2a。

在单元串CS11至CS21和CS12至CS22的具有相同高度(或次序)的第二串选择晶体管SSTb中，不同行中的第二串选择晶体管SSTb的控制栅极可以连接到不同的串选择线SSL1b和SSL2b。例如，单元串CS11和CS12的第二串选择晶体管SSTb可以共同地连接到串选择线SSL1b。单元串CS21和CS22的第二串选择晶体管SSTb可以共同地连接到串选择线SSL2b。

换言之，不同行中的单元串可以连接到不同的串选择线。同一行中的单元串的具有相同高度(或次序)的串选择晶体管可以连接到同一串选择线。同一行中的单元串的具有不同高度(或次序)的串选择晶体管可以连接到不同串选择线。

在本发明构思的示例性实施例中，同一行中的单元串的串选择晶体管可以共同地连接到串选择线。例如，第一行中的单元串CS11和CS12的串选择晶体管SSTa和SSTb可以共同地连接到串选择线。第二行中的单元串CS21和CS22的串选择晶体管SSTa和SSTb可以共同地连接到串选择线。

单元串CS11至CS21和CS12至CS22的列可以分别地连接到不同的位线BL1和BL2。例如，单元串CS11和CS21的串选择晶体管SSTb可以共同地连接到位线BL1。单元串CS12和CS22的串选择晶体管SSTb可以共同地连接到位线BL2。

单元串CS11和CS12可以构成第一平面。单元串CS12和CS22可以构成第二平面。

被布置在串选择线与接地选择线之间的、共同地连接到字线的以及与多个位线相对应的存储器单元构成页面。例如，在存储器块BLKa中，被放置在相同高度处的每个平面的存储器单元可以构成物理页面。物理页面可以是存储器单元MC1至MC6的写入和读取的单位。存储器块BLKa的一个平面可以通过串选择线SSL1a、SSL1b、SSL2a以及SSL2b来选择。当导通电压被供给到串选择线SSL1a和SSL1b并且截止电压被供给到串选择线SSL2a和SSL2b时，在第一平面中的单元串CS11和CS12可以连接到位线BL1和BL2。换言之，第一平面可以被选择。当导通电压被供给到串选择线SSL2a和SSL2b并且截止电压被供给到串选择线SSL1a和SSL1b时，在第二平面中的单元串CS21和CS22可以连接到位线BL1和BL2。换言之，第二平面可以被选择。在所选择的平面中，存储器单元MC的行可以通过字线WL1至WL6来选择。在所选择的行中，选择电压可以被施加到第二字线WL2，并且非选择电压可以被施加到剩余的字线WL1和WL3至WL6。换言之，与第二平面的第二字线WL2相对应的物理页面可以通过调整串选择线SSL1a、SSL1b、SSL2a和SSL2b以及字线WL1至WL6上的电压来选择。可以关于在所选择的物理页面中的存储器单元MC2来执行写入操作或读取操作。

在存储器块BLKa中，存储器单元MC1至MC6可以通过存储器块或子块来擦除。当通过存储器块来执行擦除时，根据擦除请求(例如，来自外部存储器控制器的擦除请求)，存储器块BLKa中的所有存储器单元MC可以被同时地擦除。当通过子块来执行擦除时，根据擦除请求(例如，来自外部存储器控制器的擦除请求)，存储器块BLKa中的存储器单元MC的一部分可以被同时地擦除，并且存储器块BLKa中的其他存储器单元MC可以被禁止擦除。低电压(例如，接地电压，或者其电平与接地电压的电平相似的低电压)可以被供给到连接到被擦除的存储器单元MC的字线，并且连接到被禁止擦除的存储器单元MC的字线可以被浮置(floated)。

在本发明构思的示例性实施例中，存储器块BLKa可以包括按照块地址所区分的物理存储空间。字线WL1至WL6中的每个可以与按照行地址所区分的物理存储空间相对应。位线BL1和BL2中的每个可以与按照列地址所区分的物理存储空间相对应。不同行中的串选择线SSL1a和SSL2a或SSL1b和SSL2b中的每个，或者不同行中的接地选择线GSL1和GSL2中的每个可以与按照平面地址所标识的物理存储空间相对应。

图2中所示的存储器块BLKa为示例。然而，本发明构思可以不限于此。例如，单元串的行的数量可以增加或减少。随着单元串的行的数量改变，串选择线或接地选择线的数量以及连接到位线的单元串的数量也可以改变。

单元串的列的数量可以增加或减少。如果单元串的列的数量改变，则连接到单元串的列的位线的数量以及连接到串选择线的单元串的数量也可以改变。

单元串的高度可以增加或减少。例如，在每个单元串中堆叠的接地选择晶体管、存储器单元或串选择晶体管的数量可以增加或减少。

在本发明构思的示例性实施例中，物理页面中的存储器单元MC可以与至少三个逻辑页面相对应。例如，k个比特(k为2或更大的整数)可以被编程在存储器单元MC中。在一个物理页面的存储器单元MC中，可以采用在每个存储器单元MC中所编程的k个比特来实现k个逻辑页面。

例如，物理页面可以包括按照块地址、行地址、列地址以及平面地址所区分的物理存储空间。一个物理页面可以包括两个或更多个逻辑页面。逻辑页面中的每个可以包括按照用于识别逻辑页面的额外的地址(或偏移)以及物理地址的地址所区分的逻辑存储空间。

在本发明构思的示例性实施例中，可以提供三维(3D)存储器阵列。3D存储器阵列整体地形成在存储器单元的阵列的一个或更多个物理层(level)中，该存储器单元具有被布置在硅基底之上的有源区以及与这些存储器单元的操作相关联的电路，而无论该相关联的电路是在这样的基底之上还是之内。术语“整体”可以意味着阵列的每个层的分层(layer)直接地沉积在阵列的每个在下的层的分层上。

在本发明构思的示例性实施例中，3D存储器阵列包括垂直NAND串，其被垂直地定向使得至少一个存储器单元位于另一个存储器单元之上。至少一个存储器单元可以包括电荷捕获分层。每个垂直NAND串可以包括位于存储器单元之上的至少一个选择晶体管，该至少一个选择晶体管具有与存储器单元相同的结构并且与存储器单元一起整体地形成。

通过引用整体地并入于此的下面的专利文献描述了三维存储器阵列的配置，在该配置中，三维存储器阵列被配置为多个层，其中在层之间共享字线和/或位线：美国专利第7,679,133号；第8,553,466号；第8,654,587号；第8，559,235号；以及美国专利公开第2011/0233648号。

图3是示出了根据本发明构思的示例性实施例的、数据被写入的存储器单元MC的状态。在图3中，横坐标(例如，x轴)表示存储器单元MC的阈值电压VTH，并且纵坐标(例如，y轴)表示存储器单元MC的数量。

参考图2和图3，在每个存储器单元MC处可以存储4比特数据。基于阈值电压分布范围，存储有4比特数据的存储器单元MC可以具有擦除状态E以及第一编程状态P1至第十五编程状态P15。基于要被存储在其中的4比特数据，存储器单元MC中的每个可以被编程为具有擦除状态E以及第一编程状态P1至第十五编程状态P15中的一个。

本发明构思可以不限于将4比特数据写入到存储器单元MC。例如，n比特数据可以被写入到存储器单元MC。在这种情况下，存储器单元MC可以被分布为具有包括擦除状态的2ⁿ个状态中的一个。

图4是示出了根据本发明构思的示例性实施例的存储设备100的操作方法的流程图。在图4中，示出了以下方法：在该方法中，控制器120将写入数据分组写入到非易失性存储器件110。

参考图1、图2以及图4，在步骤S110中，控制器120可以收集与多个物理页面相对应的写入数据分组。例如，控制器120可以从外部主机设备接收与多个物理页面相对应的写入数据分组，并且可以使用RAM 130来收集写入数据分组。

在步骤S120中，控制器120可以基于所收集的写入数据分组，来关于多个页面同时地执行公共写入操作。

在步骤S130中，控制器120可以基于所收集的写入数据分组，来关于多个页面执行单独的写入操作。

换言之，控制器120可以通过关于多个页面同时地执行公共写入操作并且关于多个页面执行单独的写入操作，来将所收集的写入数据分组写入到多个物理页面。

图5是示出了根据本发明构思的示例性实施例的、用于执行公共写入操作的过程的流程图。参考图1、图2和图5，在步骤S210中，控制器120可以使用状态检测器128、在多个写入数据分组之中检测公共数据分组。例如，公共数据分组的大小可以与一个页面相对应。公共数据分组可以指代多个写入数据分组之中的、与位线相对应的并且具有最低编程状态(例如，阈值分布范围)的数据的写入数据分组。

在步骤S220中，控制器120可以基于所检测到的公共数据分组来执行公共写入操作。例如，控制器120可以将所检测到的公共数据分组传送到非易失性存储器件110。控制器120可以通过写入控制器129来控制非易失性存储器件110，以使用公共数据分组、关于多个物理页面同时地执行公共写入操作。

图6示出了根据本发明构思的示例性实施例来检测公共数据分组。参考图2和图6，将参考连接到第二字线WL2的存储器单元MC2a至MC2d来描述检测公共数据分组的示例。

存储器单元MC2a至MC2d可以被放置在一个串选择线SSL2a或SSL2b与一个接地选择线GSL2之间，可以共同地连接到字线WL2，以及可以与多个字线BL1和BL2相对应。换言之，存储器单元MC2a和MC2b可以构成页面。存储器单元MC2c和MC2d可以被放置在一个串选择线SSL1a或SSL1b与一个接地选择线GSL1之间，可以共同地连接到字线WL2，以及可以与多个位线BL1和BL2相对应。换言之，存储器单元MC2c和MC2d可以构成页面。

在本发明构思的示例性实施例中，要被写入到存储器单元MC2a和MC2b的写入数据分组可以与第七编程状态P7和第九编程状态P9相对应。要被写入到存储器单元MC2c和MC2d的写入数据分组可以与第三编程状态P3和第五编程状态P5相对应。如果针对公共写入操作选择了存储器单元MC2a至MC2d，则可以从要被写入到存储器单元MC2a至MC2d的写入数据分组中检测公共数据分组。

存储器单元MC2a和MC2c可以与位线BL2相对应。在要被写入到存储器单元MC2a至MC2c的写入数据分组中，与位线BL2相对应的并且具有最低编程状态(或最低阈值分布范围)的数据可以与第三编程状态P3相对应。因此，第三编程状态P3可以与位线BL2相关地被检测。

存储器单元MC2b和MC2d可以与位线BL1相对应。在要被写入到存储器单元MC2b至MC2d的写入数据分组中，与位线BL1相对应的并且具有最低编程状态(或最低阈值分布范围)的数据可以与第五编程状态P5相对应。因此，第五编程状态P5可以与位线BL1相关地被检测。

换言之，公共数据分组可以包括与位线BL1相对应的第五编程状态P5和与位线BL2相对应的第三编程状态P3。

图7是示出了根据本发明构思的示例性实施例来执行公共写入操作的流程图。参考图1、图2以及图7，在步骤S310中，非易失性存储器件110可以关于多个物理页面来执行编程操作。例如，非易失性存储器件110可以将编程电压施加到要被编程的物理页面、施加到字线。

在步骤S320中，非易失性存储器件110可以关于多个物理页面来执行验证操作。例如，非易失性存储器110可以将验证电压施加到要被编程的物理页面、施加到字线。

步骤S310和S320可以构成编程循环PL。如果编程循环PL被执行，则与编程目标相对应的存储器单元的阈值电压将被提高。换言之，编程目标可以是多个物理页面的存储器单元之中的、其阈值电压将要被提高的存储器单元。

在步骤S330中，非易失性存储器件110可以确定编程是否通过。例如，如果存储器单元的阈值电压达到目标编程状态，则非易失性存储器件110可以确定存储器单元的阈值电压被编程。如果存储器单元的阈值电压达到目标编程状态，则确定编程通过并且可以终止公共写入操作。如果存储器单元的阈值电压未达到目标编程状态，则发生编程失败。在这种情况下，在步骤S340中，非易失性存储器件110可以通过默认增量或通过随着编程循环PL被执行而从默认增量起逐渐地降低的增量来提高编程电压，并且可以再次执行编程循环PL。

图8示出了根据本发明构思的示例性实施例来执行图7的编程操作和验证操作。在本发明构思的示例性实施例中，如参考图6所描述地，可以假定关于连接到第二字线WL2的物理页面来执行公共写入操作。

参考图1、图2和图8，在编程操作期间，编程允许电压VALW和编程禁止电压VIHB可以被施加到位线BL1和BL2。与被施加有编程允许电压VALW的位线相对应的存储器单元可以被编程，换言之，该存储器单元的阈值电压的增加可能发生。编程允许电压VALW可以是接地电压，或其电平与接地电压的电平相似的电压。基于公共数据分组和肯定的编程通过，编程允许电压VALW可以被施加到连接到以下存储器单元的位线：在针对公共写入操作所选择的物理页面的存储器单元之中，该存储器单元的阈值电压将被提高。

与被施加有编程禁止电压VIHB的位线相对应的存储器单元可以是编程禁止的，换言之，该存储器单元的阈值电压的提高可以被禁止。编程禁止电压VIHB可以是电源电压，或其电平与电源电压的电平相似的电压。基于公共数据分组和否定的编程通过或编程失败，编程禁止电压VIHB可以被施加到连接到以下存储器单元的位线：在针对公共写入操作所选择的物理页面的存储器单元之中，该存储器单元的阈值电压将被禁止提高。

导通电压VON可以被施加到与针对公共写入操作所选择的物理页面相对应的串选择线SLL1a、SSL1b、SSL2a以及SSL2b。导通电压VON可以是用于导通串选择晶体管SSTa和SSTb的电压。导通电压VON中的每个可以是电源电压，或其电平与电源电压的电平相似的电压。导通电压VON可以彼此相同或者彼此不同。

通过电压VPASS可以被施加到未连接到针对公共写入操作所选择的物理页面的字线WL1和WL3至WL6。通过电压VPASS可以是用于导通存储器单元MC1和MC3至MC6的电压，而与存储器单元MC1和MC3至MC6是否被编程无关。通过电压VPASS中的每个可以是高电压。通过电压VPASS可以是彼此相同或者彼此不同的电压。

编程电压VPGM可以被施加到连接到针对公共写入操作所选择的物理页面的字线WL2。编程电压VPGM可以高于通过电压VPASS。

截止电压VOFF可以被施加到接地选择线GSL1和GSL2。截止电压VOFF可以是用于截止接地选择晶体管GST的电压。截止电压VOFF中的每个可以是接地电压，或其电平与接地电压的电平相似的电压。截止电压VOFF可以是彼此相同或者彼此不同的电压。

在验证操作期间，预充电电压VPRE可以被施加到位线BL1和BL2。预充电电压VPRE中的每个可以是电源电压，或其电平与电源电压的电平相似的电压。预充电电压VPRE可以是彼此相同或者彼此不同的电压。

导通电压VON可以被施加到与针对公共写入操作所选择的物理页面相对应的串选择线SSL1a、SSL1b、SSL2a以及SSL2b。

读取通过电压VREAD可以被施加到未连接到针对公共写入操作所选择的物理页面的字线WL1和WL3至WL6。读取通过电压VREAD可以是用于导通存储器单元MC1和MC3至MC6的电压，而与存储器单元MC1和MC3至MC6是否被编程无关。读取通过电压VREAD中的每个可以是高电压。读取通过电压VREAD可以是彼此相同或者彼此不同的电压。

验证电压VFY可以被施加到连接到针对公共写入操作所选择的物理页面的字线WL2。导通电压VON可以被施加到接地选择线GSL1和GSL2。

例如，基于与每个位线相对应的公共数据分组的数据，不同的验证电压VFY可以被顺序地施加到字线WL2。例如，与位线BL1相对应的公共数据分组的数据可以与第五编程状态P5相对应，并且与位线BL2相对应的公共数据分组的数据可以与第三编程状态P3相对应。因此，第三编程状态P3的验证电压和第五编程状态P5的验证电压可以被顺序地施加到字线WL2。

当与位线BL2相对应的第三编程状态P3的验证电压被施加时，可以确定存储器单元MC2a和MC2c的阈值电压是否大于验证电压。例如，当存储器单元MC2a和MC2c中的至少一个(或者与至少一个预定阈值电压相对应的存储器单元)的阈值电压低于验证电压时，可以确定编程失败。

当与位线BL1相对应的第五编程状态P5的验证电压被施加时，可以确定存储器单元MC2b和MC2d的阈值电压是否大于验证电压。例如，当存储器单元MC2b和MC2d中的至少一个(或者与至少一个预定阈值电压相对应的存储器单元)的阈值电压低于验证电压时，可以确定编程失败。

图9示出了根据本发明构思的示例性实施例来执行图7的编程操作和验证操作。与图8的示例相比，图9的验证操作可以被划分为第一验证操作和第二验证操作。例如，可以关于用于公共写入操作的多个物理页面中的每个来执行验证操作。例如，可以关于与公共写入操作相对应的物理页面之中的、与验证操作相对应的(一个或多个)物理页面来顺序地执行验证操作。

参考图9所描述的编程操作的电压条件可以与参考图8所描述的编程操作的电压条件相同，并且因此，省略对其详细的描述。

在第一验证操作期间，针对公共写入操作所选择的物理页面之中的、与第一串选择线SSL1a和SSL1b相对应的物理页面可以被选择用于验证操作。在第一验证操作期间，导通电压VON可以被施加到第一串选择线SSL1a和SSL1b，并且截止电压VOFF可以被施加到第二串选择线SSL2a和SSL2b。

第三编程状态P3的验证电压和第五编程状态P5的验证电压可以被顺序地施加到字线WL2。当第三编程状态P3的验证电压被施加时，可以确定存储器单元MC2c的阈值电压是否大于验证电压。当第五编程状态P5的验证电压被施加时，可以确定存储器单元MC2d的阈值电压是否大于验证电压。第一验证操作的剩余部分可以与图8的验证操作相似。

在第二验证操作期间，针对公共写入操作所选择的物理页面之中的、与第二串选择线SSL2a和SSL2b相对应的物理页面可以被选择用于验证操作。在第二验证操作期间，导通电压VON可以被施加到第二串选择线SSL2a和SSL2b，并且截止电压VOFF可以被施加到第一串选择线SSL1a和SSL1b。

第三编程状态P3的验证电压和第五编程状态P5的验证电压可以被顺序地施加到字线WL2。当第三编程状态P3的验证电压被施加时，可以确定存储器单元MC2a的阈值电压是否大于验证电压。当第五编程状态P5的验证电压被施加时，可以确定存储器单元MC2b的阈值电压是否大于验证电压。第二验证操作的剩余部分可以与图8的验证操作相似。

在图9中，可以各种地设置编程失败或编程通过的标准。例如，在编程循环PL中，可以基于与一个位线相对应的公共数据分组的数据(例如目标数据)来执行验证操作。如果在验证操作期间，至少一个存储器单元被确定为采用目标数据被编程，则可以确定编程通过。例如，如果在验证操作期间，k个(k是小于物理页面的存储器单元的数量的正整数)存储器单元被确定为采用目标数据被编程，则可以确定编程通过。

在执行公共写入操作之后，可以执行单独的写入操作。图10是示出了根据本发明构思的示例性实施例来执行单独的写入操作的流程图。参考图1、图2和图10，在步骤S410中，控制器120可以选择针对公共写入操作所选择的物理页面之中的第一物理页面。例如，控制器120可以将与所选择的物理页面相对应的地址传送到非易失性存储器件110。

在步骤S420中，控制器120可以将与所选择的物理页面相对应的写入数据分组传送到非易失性存储器件110。例如，控制器120可以将要被写入到所选择的物理页面的写入数据分组传送到非易失性存储器件110。

在步骤S430中，控制器120可以控制非易失性存储器件110使得所传送的写入数据分组被写入到所选择的物理页面。

如果如在步骤S440中所确定地、所选择的物理页面不是最后一个物理页面，则在步骤S450中，可以选择下一个物理页面。之后，在步骤S420和S430中，关于下一个物理页面可以执行单独的写入操作。然而，如果所选择的物理页面是最后一个物理页面，则处理可以结束。

图11示出了根据本发明构思的示例性实施例、通过公共写入操作和单独的写入操作进行的存储器单元MC2a至MC2d的阈值电压的改变。在图11中，横坐标(例如，x轴)表示存储器单元MC的阈值电压，并且纵坐标(例如，y轴)表示存储器单元MC的数量。

参考图1、图2、图6和图11，在分组数据被写入之前，存储器单元MC2a至MC2d可以具有擦除状态E。

如果使用公共数据分组来执行公共写入操作，则存储器单元MC2a和MC2c可以被编程为第三编程状态P3，并且存储器单元MC2b和MC2d可以被编程为第五编程状态P5。

在执行公共写入操作之后，可以使用写入数据分组来执行单独的写入操作。如果关于存储器单元MC2c和MC2d来执行单独的写入操作，则存储器单元MC2c可以被精细地编程为第三编程状态P3或可以维持第三编程状态P3，并且存储器单元MC2d可以被精细地编程为第五编程状态P5或可以维持第五编程状态P5。

如果关于存储器单元MC2a和MC2b来执行单独的写入操作，则存储器单元MC2a可以从第三编程状态P3被编程为第七编程状态P7，并且存储器单元MC2b可以从第五编程状态P5被编程为第九编程状态P9。

如果执行了公共写入操作和单独的写入操作，则可以减少当对物理页面进行编程时施加编程电压的次数。在这种情况下，可以降低对存储器单元的压力。以这种方式，非易失性存储器件110和存储设备100具有增加的可靠性。

图12是示出了根据本发明构思的示例性实施例的图7的操作方法的应用的流程图。参考图1、图2、和图12，在步骤S510中，控制器120可以选择低于公共数据分组的每个编程状态的默认验证电压的公共验证电压。控制器120可以将关于公共验证电压的信息传送到非易失性存储器件110。例如，默认验证电压可以是在单独的写入操作中或当公共写入操作被去激活时所使用的验证电压。例如，默认验证电压可以是当关于连接到每个位线的每个存储器单元来执行单独的写入操作时所使用的验证电压。公共验证电压可以是当关于连接到每个位线的两个或更多个存储器单元来执行公共写入操作时所使用的验证电压。

在步骤S520中，控制器120可以控制非易失性存储器件110，以基于公共数据分组、关于多个物理页面来执行编程操作。在步骤S530中，控制器120可以控制非易失性存储器件110，以使用公共验证电压来执行验证操作。步骤S520和S530可以构成编程循环PL。

之后，在步骤S540中可以确定编程失败或编程通过。如果发生编程失败，则在S550中，可以通过默认增量或通过随着编程循环PL被执行而从默认增量起逐渐地降低的增量来提高编程电压。之后，编程循环PL——换言之，步骤S520和S530——可以被再次执行。如果发生编程通过，则处理可以结束。

如参考图12所描述地，可以使用低于默认验证电压的公共验证电压来执行公共写入操作。因此，可以防止存储器单元由于公共写入操作而被过编程(over-programmed)。

图13是示出了根据本发明构思的示例性实施例的图12的操作方法的应用的流程图。参考图1、图2、和图13，在步骤S610中，控制器120可以选择低于公共数据分组的每个编程状态的默认验证电压的公共验证电压。控制器120可以将关于公共验证电压的信息传送到非易失性存储器件110。

在步骤S620中，控制器120可以选择大于默认增量的公共增量。控制器120可以将关于公共增量的信息传送到非易失性存储器件110。例如，默认增量可以是在单独的写入操作中或当公共写入操作被去激活时所使用的增量。

在步骤S630中，控制器120可以控制非易失性存储器件110，以基于公共数据分组、关于多个物理页面来执行编程操作。在步骤S640中，控制器120可以控制非易失性存储器件110，以使用公共验证电压来执行验证操作。步骤S630和S640可以构成编程循环PL。

之后，在步骤S650中可以确定编程失败或编程通过。如果发生编程失败，则在S660中，可以通过公共增量来提高编程电压。之后，编程循环PL——换言之，步骤S630和S640——可以被再次执行。如果发生编程通过，则处理可以结束。

如参考图13所描述地，可以通过大于默认增量的公共增量来在提高编程电压的同时执行公共写入操作的编程操作。因此，与单独的写入操作相比，可以更快地执行公共写入操作。

图14是示出了根据本发明构思的示例性实施例的图7的操作方法的仍一应用的流程图。参考图1、图2、和图14，在步骤S710中，控制器120可以控制非易失性存储器件110，以基于公共数据分组、关于多个物理页面来执行编程操作。在步骤S720中，控制器120可以控制非易失性存储器件110，以基于公共数据分组来执行验证操作。步骤S710和S740可以构成编程循环PL。

之后，在步骤S730中可以确定编程失败或编程通过。如果发生编程失败，则在S740中，可以确定当前编程循环是否为最大的编程循环。例如，可以确定编程循环PL是否被执行了与预定阈值一样多次。如果编程循环PL被执行了与预定阈值一样多次，则可以终止公共写入操作。如果编程循环PL未被执行与预定阈值一样多次，则在步骤S750中，可以通过默认增量或通过随着编程循环PL被执行而从默认增量起逐渐地降低的增量来提高编程电压。之后，编程循环PL——换言之，步骤S710和S720——可以被再次执行。如果发生编程通过，则处理可以结束。

如参考图14所描述地，即使在公共写入操作期间未发生编程通过，而如果编程循环PL被执行了预定阈值次，则也可以终止公共写入操作。

在本发明构思的示例性实施例中，可以对参考图7、图12、图13和图14所描述的示例中的两个或更多个进行组合。

图15是示出了根据本发明构思的示例性实施例来生成公共数据分组的流程图。参考图1、图2和图15，在步骤S810中，控制器120可以检测针对公共写入操作所选择的物理页面中的存储器单元之中的、共享每个位线的存储器单元的最低编程状态。

在步骤S820中，可以确定最低编程状态是否高于参考状态。如果最低编程状态高于参考状态，则在步骤S830中，可以选择参考状态。如果最低编程状态不高于参考状态，则在步骤S840中，可以选择最低编程状态。之后，在步骤S850中，通过对所选择的状态进行分组可以生成公共数据分组。

换言之，在公共写入操作期间、存储器能够被写入的编程状态的上限可以被设置为参考状态。在公共写入操作期间，可以禁止将编程状态编程为高于参考状态。

图16示出了根据本发明构思的示例性实施例、当使用图15的应用时执行公共写入操作和单独的写入操作。在图16中，横坐标(例如，x轴)表示存储器单元MC的阈值电压，并且纵坐标(例如，y轴)表示存储器单元MC的数量。

参考图1、图6、图15以及图16，在执行公共写入操作之前，存储器单元MC2a至MC2d可以具有擦除状态E。存储器单元MC2a至MC2d的写入数据分组中的、对应于每个位线、第三编程状态P3和第五编程状态P5可以被检测为最低编程状态。

在本发明构思的示例性实施例中，第四编程状态P4可以被设置为参考状态。在这种情况下，可以选择第四编程状态P4来代替第五编程状态P5。换言之，公共数据分组可以包括第三编程状态P3的数据和第四编程状态P4的数据。

如果执行公共写入操作，则存储器单元MC2a和MC2c可以被编程为第三编程状态P3，并且存储器单元MC2b和MC2d可以被编程为第四编程状态P4。

如果执行单独的写入操作，则存储器单元MC2c可以被精细地编程为第三编程状态P3或可以维持第三编程状态P3。存储器单元MC2d可以从第四编程状态P4被编程为第五编程状态P5。存储器单元MC2a可以从第三编程状态P3被编程为第七编程状态P7。存储器单元MC2b可以从第四编程状态P4被编程为第九编程状态P9。

如上所述，根据本发明构思的示例性实施例的存储设备可以通过公共写入操作和单独的写入操作来将数据写入到多个物理页面。因此，可以提高存储设备100的可靠性。

返回图1，非易失性存储器件110可以在控制器120的控制之下执行读取、写入和擦除。非易失性存储器件110可以通过输入/输出信道从控制器120接收命令和地址。非易失性存储器件110可以通过输入/输出信道与控制器120交换数据。

非易失性存储器件110可以通过控制信道与控制器120交换控制信号。例如，非易失性存储器件110可以从控制器120接收以下中的至少一个：用于选择非易失性存储器件110中的多个非易失性存储器芯片中的至少一个的芯片使能信号/CE、指示通过输入/输出信道从控制器120所接收的信号是命令的命令锁存使能信号CLE、指示通过输入/输出信道从控制器120所接收的信号是地址的地址锁存使能信号ALE、在读取操作中通过控制器120所生成的读取使能信号/RE以及当传送命令或地址时通过控制器120所激活的写入使能信号/WE。读取使能信号/RE可以周期性地被切换(toggle)并且被用于调谐定时。非易失性存储器件110可以从控制器120进一步接收：由控制器120所激活的以防止当电力改变时无意识的写入或擦除的写入保护信号/WP，以及被用于调整在写入操作中通过输入/输出信道所传送的并且由控制器120所生成的数据的输入同步、以便周期性地被切换的数据选通(srobe)信号DQS。例如，非易失性存储器件110可以向控制器120输出以下中的至少一个：指示非易失性存储器件110是否正在执行编程操作、擦除操作或读取操作的就绪/忙信号R/nB，以及被用于调整响应于读取使能信号/RE由非易失性存储器件110所生成的数据的输出同步、以便周期性地被切换的数据选通信号DQS。

非易失性存储器件110可以包括闪速存储器。然而，本发明构思可以不限于此。例如，非易失性存储器件110可以包含非易失性存储器件中的至少一个，诸如随机存取存储器(RAM)、相变RAM(PRAM)、磁RAM(MRAM)、阻变性RAM(RRAM)以及铁电RAM(FeRAM)。

控制器120可以被配置为访问非易失性存储器件110。例如，控制器120可以通过输入/输出信道以及控制信道来控制非易失性存储器件110，以执行写入、读取或擦除操作。

控制器120可以响应于外部主机设备的控制来控制非易失性存储器件110。例如，控制器120可以基于以下格式来与外部主机设备进行通信：该格式不同于被用于与非易失性存储器件110进行通信的格式。控制器120向非易失性存储器件110传达的数据的单位可以与控制器120向外部主机设备传达的数据的单位不同。

控制器120可以使用RAM 130作为工作存储器、缓冲存储器或缓存存储器。控制器120可以将被用于管理非易失性存储器件110的数据或代码存储器在RAM 130中。例如，控制器120可以从非易失性存储器件110读取被用于管理非易失性存储器件110的数据或代码，并且可以将所读取的数据或代码加载到RAM 130上以用于驱动。

RAM 130可以包括各种随机存储存储器中的至少一个，诸如但是不限于，静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、PRAM、MRAM、RRAM以及FRAM。

非易失性存储器件110可以包括多个非易失性存储器芯片。在本发明构思的示例性实施例中，控制器120和非易失性存储器芯片可以基于信道和路(way)互联。一个信道可以包括一个数据信道和一个控制信道。一个数据信道可以包括八个数据线。一个控制信道可以包括控制线，该控制线用于传输芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、读取使能信号/RE、写入使能信号/WE、写入保护信号/WP以及就绪/忙信号R/nB。

连接到一个信道的非易失性存储器芯片可以构成路。当连接到一个信道时，n个非易失性存储器芯片可以构成n路。属于一个路的非易失性存储器芯片可以共享数据线和控制线，该控制线用于传输命令锁存使能信号CLE、地址锁存使能信号ALE、读取使能信号/RE、写入使能信号/WE以及写入保护信号/WP。属于一个路的非易失性存储器芯片中的每个可以通过用于芯片使能信号/CE和就绪/忙信号R/nB的专用控制线来与控制器120进行通信。

控制器120可以交替地访问连接到一个信道的n路非易失性存储器芯片。控制器120可以独立地访问与不同信道连接的非易失性存储器芯片。控制器120可以交替地或同时地访问与不同信道连接的非易失性存储器芯片。

在本发明构思的示例性实施例中，非易失性存储器芯片可以以宽(wide)的输入/输出(IO)的形式与控制器120连接。例如，连接到不同的信道的非易失性存储器芯片可以共享用于芯片使能信号/CE的控制线。共享用于芯片使能信号/CE的控制线的非易失性存储器芯片可以被同时访问。不同信道的数据线可以被同时使用，并且因此，可以实现宽的输入/输出带宽。

存储设备100可以包括固态驱动器(SSD)或硬盘驱动器(HDD)。存储设备100可以包括存储卡，诸如PC卡(例如，个人计算机存储卡国际联合会(PCMCIA)卡)、紧凑型闪速(CD)卡、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、缩小尺寸(RS)-MMC、微型MMC)、安全数字卡(SD、迷你SD、微型SD、安全数字高容量(SDHC))、通用串行总线(USB)存储卡以及通用闪速存储(UFS)。存储设备100可以包括嵌入式存储器，诸如，嵌入式多媒体卡(eMMC)、UFS以及完美页面NAND(PPN)。

在图1中，本发明构思的示例性实施例示出了RAM 130在控制器120之外。然而，本发明构思可以不限于此。例如，存储设备100可以不包括被布置在控制器120之外的RAM130。控制器120可以使用内部RAM(参考图21)作为缓冲存储器、工作存储器或缓存存储器。

图17示出了根据本发明构思的示例性实施例、当执行公共写入操作和单独的写入操作时，非易失性存储器件110与控制器120之间的通信。参考图1和图17，在操作S910中，控制器120可以收集从外部主机设备所接收的写入数据分组。

在步骤S920中，控制器120可以检测与最低编程状态相对应的公共数据分组。在步骤S930中，控制器120可以将公共数据分组传送到非易失性存储器件110。在步骤S940中，非易失性存储器件110可以使用公共数据分组来执行公共写入操作。

在步骤S951中，控制器120可以将与第一物理页面相对应的写入数据分组传送到非易失性存储器件110。在步骤S961中，非易失性存储器件110可以使用所接收到的写入数据分组、关于第一物理页面来执行单独的写入操作。

在步骤S952中，控制器120可以将与第二物理页面相对应的写入数据分组传送到非易失性存储器件110。在步骤S962中，非易失性存储器件110可以使用所接收到的写入数据分组、关于第二物理页面来执行单独的写入操作。

在步骤S95n中，控制器120可以将与第n物理页面相对应的写入数据分组传送到非易失性存储器件110。在步骤S96n中，非易失性存储器件110可以使用所接收到的写入数据分组、关于第n物理页面来执行第n个单独的写入操作。

图18示出了根据本发明构思的示例性实施例的图6的应用。参考图1、图2以及图18，四个平面可以被布置在一个存储块上。存储器块的四个平面可以被划分为选择分组SG1和SG2。在连接到一个字线WL的页面中，可以针对选择分组来执行公共写入操作。例如，在关于连接到字线WL2的存储器单元的页面之中的、包括属于第一选择分组SG1的存储器单元的页面执行公共写入操作之后，可以执行单独的写入操作。此外，在关于连接到字线WL2的存储器单元的页面之中的、包括属于第二选择分组SG2的存储器单元的页面执行公共写入操作之后，可以执行单独的写入操作。

换言之，关于被平行地布置在基底上的页面，可以针对选择分组来执行公共写入操作。

图19示出了根据本发明构思的示例性实施例的图6的应用。参考图1、图2和图19，可以沿着与基底垂直的方向来布置选择分组SG1至SG3。被布置在串选择线与接地选择线之间的存储器单元的页面之中的、包括连接到第一字线WL1和第二字线WL2的存储器单元的页面可以构成第一选择分组SG1。连接到第三字线WL3和第四字线WL4的页面可以构成第二选择分组SG2。连接到第五字线WL5和第六字线WL6的页面可以构成第三选择分组SG3。

换言之，关于被沿着与基底垂直的方向布置的页面，可以针对选择分组来执行公共写入操作。

在本发明构思的示例性实施例中，图18的示例和图19的示例可以能够被组合。换言之，关于被布置在与基底的上表面平行和垂直的方向上的页面，可以针对选择分组来执行公共写入操作。例如，每个选择分组可以为方柱形式，其包括在行方向、列方向以及高度方向上布置的页面。

本发明构思的示例性实施例被描述为关于具有三维结构的非易失性存储器的多个物理页面所执行的公共写入操作和单独的写入操作。然而，本发明构思可以不限于此。例如，本发明构思可以被应用到具有平面结构的非易失性存储器件。例如，具有平面结构的非易失性存储器件可以具有如图19中所示的相同结构。换言之，基于参考图19所描述的示例，选择分组SG1至SG3可以被设置在具有平面结构的非易失性存储器件中。基于选择分组SG1至SG3，可以在具有平面结构的非易失性存储器件上执行公共写入操作和单独的写入操作。

图20是示出了根据本发明构思的示例性实施例的非易失性存储器件110的框图。参考图1和图20，非易失性存储器件110可以包括存储器单元阵列111、行译码器电路113、页面缓冲器电路115、数据输入/输出电路117以及控制逻辑电路119。

存储器单元阵列111可以包括多个存储器块BLK1至BLKz。每个存储器块可以包括多个存储器单元。每个存储器块可以通过至少一个串选择线SSL、多个字线WL以及至少一个接地选择线GSL连接到行译码电路113。每个存储器块可以通过多个位线BL连接到页面缓冲电路115。存储器块BLK1至BLKz可以共同地连接到多个位线BL。存储器块BLK1至BLKz的存储器单元可以具有相同的结构。

在本发明构思的示例性实施例中，存储器块BLK1至BLKz中的每个可以是擦除操作的单位。可以通过存储器块来执行擦除操作。存储器块中的存储器单元可以被同时擦除。在本发明构思的示例性实施例中，每个存储器块可以被划分为多个子块。可以按照子块来进行擦除。

在本发明构思的示例性实施例中，存储器块BLK1至BLKz中的每个可以包括按照块地址所区分的物理存储空间。字线WL中的每个可以与按照行地址所区分的物理存储空间相对应。位线BL中的每个可以与按照列地址所区分的物理存储空间相对应。

行译码器电路113可以通过多个接地选择线GSL、多个字线WL以及多个串选择线SSL连接到存储器单元阵列111。行译码器电路113可以根据控制逻辑电路119的控制来进行操作。行译码器电路113可以对通过输入/输出信道从控制器120所接收到的地址进行译码，并且可以基于所译码的地址来控制要被施加到串选择线SSL、字线WL以及接地选择线GSL的电压。

例如，编程时，行译码器电路113可以将编程电压施加到按照地址所选择的存储器块中的所选择的字线。行译码器电路113还可以将通过电压施加到所选择的存储器块中的未被选择的字线。读取时，行译码器电路113可以将选择读取电压施加到所选择的存储器块中的所选择的字线。行译码器电路113还可以将未选择读取电压施加到所选择的存储器块中的未被选择的字线。擦除时，行译码器电路113可以将擦除电压(例如，接地电压，或者其电平与接地电压的电平相似的低电压)施加到所选择的存储器块中的字线。

页面缓冲器电路115可以通过位线BL连接到存储器单元阵列111。页面缓冲器电路115可以通过位线BL连接到存储器单元阵列117。页面缓冲器电路115可以在控制逻辑电路119的控制之下进行操作。

在编程期间，页面缓冲器电路115可以将要被编程的数据存储在存储器单元中。页面缓冲器电路115可以基于所存储的数据来将电压施加到位线BL。页面缓冲器电路115可以用作写入驱动器。在读取期间，页面缓冲器电路115可以感测位线BL上的电压，并且可以存储感测结果。页面缓冲器电路115可以用作感测放大器。

数据输入/输出电路117可以通过数据线DL连接到页面缓冲器电路115。数据输入/输出电路117可以将通过页面缓冲器电路115所读取的数据通过输入/输出信道输出到控制器120，并且可以将通过输入/输出信道从控制器120所接收到的数据传输到页面缓冲器电路115。

控制逻辑电路119可以通过输入/输出信道从控制器120接收命令，并且可以通过控制信道从控制器120接收控制信号。控制逻辑电路119可以响应于控制信号来接收通过输入/输出信道所接收的命令，可以将通过输入/输出信道所接收的地址路由(route)到行译码器电路113，以及可以将通过输入/输出信道所接收的数据路由到数据输入/输出电路117。控制逻辑电路119可以对所接收的命令进行译码并且可以基于所译码的命令来控制非易失性存储器件110。

在本发明构思的示例性实施例中，控制逻辑电路119可以基于通过输入/输出信道从控制器120所接收的读取使能信号/RE来生成数据选通信号DQS。因此所生成的数据选通信号DQS可以通过控制信道被输出到控制器120。写入时，控制逻辑电路119可以通过控制信道从控制器120接收数据选通信号DQS。

图21是示出了根据本发明构思的示例性实施例的控制器120的框图。参考图1和图21，控制器120可以包括总线121、处理器122、RAM 123、错误校正编码(ECC)块124、主机接口125、缓冲器控制电路126以及存储器接口127。

总线121可以被配置为提供控制器120的组件之间的信道。

处理器122可以控制控制器120的总体操作，并且可以执行逻辑运算。处理器122可以通过主机接口125与外部主机设备通信，可以通过存储器接口127与非易失性存储器件110通信，以及可以通过缓冲器控制电路126与RAM 123通信。处理器122可以使用RAM 123作为工作存储器、缓存存储器或缓冲存储器来控制存储设备100。

根据本发明构思的示例性实施例，处理器122可以包括状态检测器128和写入控制器129。状态检测器128和写入控制器129可以被实施为处理器122的硬件、由处理器122所驱动的软件或者软件和硬件的组合。

RAM 123可以被用作处理器122的工作存储器、缓存存储器或缓冲存储器。RAM 123可以存储由处理器122可运行的代码或命令。RAM 123可以存储由处理器122所处理的数据。RAM 123可以包括SRAM。

ECC块124可以执行错误校正操作。ECC块124可以基于通过存储器接口127要被写入到非易失性存储器件110的数据来执行错误校正编码。被错误校正编码的数据可以通过存储器接口127被传输到非易失性存储器件110。ECC块124可以对通过存储器接口127从非易失性存储器件110所接收的数据执行错误校正译码。在本发明构思的示例性实施例中，ECC块124可以被包括在存储器接口127中作为存储器接口127的组件。

主机接口125可以在处理器122的控制之下与外部主机设备进行通信。主机接口125可以使用各种通信技术中的至少一个来进行通信，诸如，USB、串行高级技术附件(SATA)、高速集成电路(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互联(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、UFS、SD、MMC、eMMC、双列直插存储器模块(DIMM)、注册双列直插存储器模块(RDIMM)、负载降低DIMM(LRDIMM)等。

缓冲器控制电路126可以在处理器122的控制之下控制RAM 130。

存储器接口127可以在处理器122的控制之下与非易失性存储器件110进行通信。如以上参考图1所描述地，存储器接口127可以将命令、地址以及数据通过输入/输出信道传达到非易失性存储器件110。存储器接口127可以通过控制信道将控制信号传达到非易失性存储器件110。

在本发明构思的示例性实施例中，在存储设备100不包括RAM 130的情况下，控制器120可以不包括缓冲器控制电路126。

在本发明构思的示例性实施例中，处理器122可以使用代码来对控制器120进行控制。处理器122可以从在控制器120中所实现的非易失性存储器(例如，只读存储器)加载代码。处理器122还可以通过存储器接口127从非易失性存储器110加载代码。

在本发明构思的示例性实施例中，控制器120的总线121可以被划分为控制总线和数据总线。在本发明构思的示例性实施例中，数据总线可以在控制器120中传输数据，并且控制总线可以将诸如命令和地址的控制信息传输到控制器120。数据总线和控制总线可以彼此独立，以防止相互干扰或影响。数据总线可以与ECC块124、主机接口125、缓冲器控制电路126以及存储器接口127连接。控制总线可以与处理器122、RAM 123、主机接口125、缓冲器控制电路126以及存储器接口127连接。

图22是示出了根据本发明构思的示例性实施例的计算设备1000的框图。参考图22，计算设备1000可以包括处理器1100、RAM 1200、存储设备1300、调制解调器1400以及用户接口1500。

处理器1100可以控制计算设备1000的整体操作，并且可以执行逻辑运算。处理器1100可以是基于以下硬件的数据处理设备：该硬件包括物理地被配置为运行由在代码或编程中所包括的命令所表达的操作的电路。例如，处理器1100可以是片上系统(SoC)。处理器1100可以是通用处理器、专用处理器或应用处理器。

RAM 1200可以与处理器1100进行通信。RAM 1200可以是处理器1100或计算设备1000的主存储器。处理器1100可以将代码或数据暂时地存储在RAM 1200中。处理器1100可以使用RAM 1200来运行代码并且可以处理数据。处理器1100可以使用RAM 1200来运行各种软件，诸如但是不限于，操作系统和应用。处理器1100可以使用RAM 1200来控制计算设备1000的整体操作。RAM 1200可以包括易失性存储器，诸如但是不限于，SRAM、DRAM、SDRAM等；或非易失性存储器，诸如但是不限于，PRAM、MRAM、RRAM、FRAM等。

存储设备1300可以与处理器1100进行通信。存储设备1300可以被用于长期存储数据。换言之，处理器1100可以将要被长期存储的数据存储在存储设备1300中。存储设备1300可以存储用于驱动计算设备1000的启动镜像。存储设备1300可以存储诸如操作系统和应用的各种软件的各种源代码。存储设备1300可以存储由诸如操作系统和应用的各种软件所处理的数据。

在本发明构思的示例性实施例中，处理器1100可以将在存储设备1300中所存储的源代码加载到RAM 1200上并且可以运行该代码，从而驱动诸如操作系统、应用等的各种软件。处理器1100可以将在存储设备1300中所存储的数据加载到RAM 1200上并且可以处理被加载到RAM 1200上的处理。处理器1100可以将在RAM 1200中所存储的数据之中的长期数据存储在存储设备1300中。

存储设备1300可以包括非易失性存储器，诸如但是不限于，闪速存储器、PRAM、MRAM、RRAM、FRAM等。

调制解调器1400可以在处理器1100的控制之下与外部设备进行通信。例如，调制解调器1400可以以有线的或无线的方式与外部设备进行通信。调制解调器1400可以基于无线通信技术或有线通信技术中的至少一个来与外部设备进行通信，无线通信技术诸如，长期演进(LTE)、全球微波接入互操作性(WiMax)、全球移动通信系统(GSM)、码分多址(CDMA)、蓝牙、近场通信(NFC)、Wi-Fi、射频识别(RFID)等；有线通信技术诸如，USB、SATA、HSIC、SCSI、火线、PCI、PCIe、NVMe、UFS、SD、SDIO、通用异步收发传输器(UART)、串行外围接口(SPI)、高速SPI(HS-SPI)、RS232、内部集成电路(I2C)、HS-I2C、集成电路内部芯片音频(I2S)、索尼(Sony)/飞利浦(Philips)数字接口(S/PDIF)、MMC、eMMC等。

用户接口1500可以在处理器1100的控制之下与用户进行通信。例如，用户接口1500可以包括用户输入接口，诸如键盘、键区、按钮、触摸面板、触摸屏、触摸板、触控球、相机、麦克风、陀螺仪传感器、振动传感器等。用户接口1500可以进一步包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示器设备、有源矩阵OLED(AMOLED)显示器设备、发光二极管(LED)、扬声器、马达等。

存储设备1300可以包括根据本发明构思的示例性实施例的存储设备100.处理器1100、RAM 1200、调制解调器1400以及用户接口1500可以构成与存储设备1300进行通信的主机设备。

根据本发明构思的示例性实施例，数据可以通过公共写入操作和单独的写入操作被写入到两个或更多个页面。由于公共写入操作可以降低对存储器单元的压力，并且因此，可以提供具有提高的可靠性的存储设备及其操作方法。

虽然已经参考本发明构思的示例性实施例描述了本发明构思，但是对于本领域技术人员将明显的是，可以对其进行各种改变和修改而不背离本发明构思的精神和范围。

Claims (20)

1.一种存储设备，包括：

非易失性存储器件，包括多个存储器单元，所述存储器单元被划分为多个页面；以及

控制器，被配置为控制所述非易失性存储器件，

其中，所述存储设备被配置为：收集要被写入到两个或更多个页面的两个或更多个写入数据分组，基于所述两个或更多个写入数据分组来与所述两个或更多个页面同时地执行公共写入操作，以及基于所述两个或更多个写入数据分组来关于所述两个或更多个页面中的每个顺序地执行单独的写入操作；

其中，在所述两个或更多个页面的每个中：

在公共写入操作中连接到相同位线和相同字线的存储器单元被编程到相同的编程状态；以及

在单独的写入操作中连接到相同位线和相同字线的第一存储器单元的编程状态被维持，而连接到相同位线和相同字线的第二存储器单元被编程到不同的编程状态。

2.根据权利要求1所述的存储设备，其中，被布置在串选择线与接地选择线之间的、共同地连接到字线的以及与多个位线相对应的存储器单元构成页面。

3.根据权利要求1所述的存储设备，其中，所述控制器被配置为：从所述两个或更多个写入数据分组中检测公共数据分组，并且基于所检测到的公共数据分组来执行所述公共写入操作，以及

其中，所述公共数据分组包括所述两个或更多个写入数据分组之中的、与相应的位线相对应的并且与最低电压分布范围相对应的数据。

4.根据权利要求3所述的存储设备，其中，所述控制器将所检测到的公共数据分组传送到所述非易失性存储器件，并且控制所述非易失性存储器件使得所检测到的公共数据分组同时地被写入到所述两个或更多个页面。

5.根据权利要求3所述的存储设备，其中，所述非易失性存储器器件被配置为通过与所述两个或更多个页面执行编程循环多次来执行所述公共写入操作，以及

其中，所述编程循环包括在其中编程电压被施加到所述两个或更多个页面的编程操作以及在其中验证电压被施加到所述两个或更多个页面的验证操作。

6.根据权利要求5所述的存储设备，其中，所述非易失性存储器件被配置为与所述两个或更多个页面同时地执行编程操作，以及

其中，所述非易失性存储器件被配置为与两个或更多个页面同时地执行验证操作。

7.根据权利要求5所述的存储设备，其中，所述非易失性存储器件被配置为与所述两个或更多个页面同时地执行编程操作，以及

其中，所述非易失性存储器件被配置为与所述两个或更多个页面顺序地执行验证操作。

8.根据权利要求5所述的存储设备，其中，所述非易失性存储器件被配置为在所述公共写入操作期间，将所述验证电压的电平降低为低于预定值。

9.根据权利要求5所述的存储设备，其中，所述非易失性存储器件被配置为在所述公共写入操作期间、当重复所述编程循环时，将所述编程电压提高为低于预定值。

10.根据权利要求5所述的存储设备，其中，所述非易失性存储器件被配置为当所述验证操作的结果指示通过时完成所述公共写入操作，并且被配置为如果所述编程循环被执行了预定的次数则完成所述公共写入操作。

11.根据权利要求3所述的存储设备，其中，当所述最低电压分布范围高于参考电压分布范围时，所述控制器被配置为检测与所述参考电压分布范围相对应的数据作为公共数据分组。

12.根据权利要求1所述的存储设备，其中，所述存储器单元被包括在布置在基底上的多个单元串中，以及

其中，所述单元串中的每个包括在与所述基底垂直的方向上堆叠的接地选择晶体管、存储器单元以及串选择晶体管。

13.根据权利要求12所述的存储设备，其中，被布置在串选择线与接地选择线之间的、共同地连接到字线的、与多个位线相对应的以及被布置在从所述基底起的相同高度处的存储器单元构成页面。

14.根据权利要求13所述的存储设备，其中，所述两个或更多个页面被布置在从所述基底起的相同高度处。

15.根据权利要求13所述的存储设备，其中，所述两个或更多个页面被布置在从所述基底起的不同高度处。

16.根据权利要求13所述的存储设备，其中，所述控制器关于被布置在从所述基底起相同高度处的页面之中的第一页面执行所述公共写入操作，并且控制所述非易失性存储器件使得关于所述第一页面中的每个执行单独的写入操作，以及

其中，所述控制器关于被布置在从所述基底起相同高度处的页面之中的第二页面执行所述公共写入操作，并且控制所述非易失性存储器件使得关于所述第二页面中的每个执行单独的写入操作。

17.根据权利要求1所述的存储设备，其中，在所述单独的写入操作期间，所述控制器将所述两个或更多个写入数据分组之中的第一写入数据分组传送到非易失性存储器件，控制所述非易失性存储器件使得所述第一写入数据分组被写入到所述两个或更多个页面之中的第一页面，将所述两个或更多个写入数据分组之中的第二写入数据分组传送到所述非易失性存储器件，以及控制所述非易失性存储器件使得所述第二写入数据分组被写入到所述两个或更多个页面之中的第二页面。

18.根据权利要求1所述的存储设备，进一步包括：随机存取存储器，以及

其中，所述控制器被配置为收集所述随机存取存储器中的两个或更多个写入数据分组。

19.一种存储设备，包括：

随机存取存储器；

非易失性存储器件，包括：被布置在基底上的多个单元串，所述单元串中的每个包括在与所述基底垂直的方向上堆叠的接地选择晶体管、存储器单元以及串选择晶体管；以及

控制器，被配置为使用在所述随机存取存储器上所收集的数据来与所述非易失性存储器件的多个页面同时地执行公共写入操作，并且控制所述非易失性存储器件使得与所述多个页面中的每个顺序地执行单独的写入操作，以及

其中，在所述非易失性存储器件中，被布置在串选择线与接地选择线之间的、共同地连接到字线的、与多个位线相对应的以及被布置在从所述基底起的相同高度处的存储器单元构成页面；

其中，在公共写入操作中，第一页面的第一存储单元和第二存储单元分别被编程到第一状态和第二状态；并且第二页面的第三存储单元和第四存储单元分别被编程到第一状态和第二状态；

其中，在单独的写入操作中，第一存储单元和第二存储单元分别被维持在第一状态和第二状态；并且第三存储单元和第四存储单元分别被编程到第三状态和第四状态。

20.一种存储设备的操作方法，所述存储设备包括非易失性存储器件和被配置为控制所述非易失性存储器件的控制器，所述方法包括：

通过所述控制器来收集第一数据分组和第二数据分组；

通过所述控制器来将从所述第一数据分组和所述第二数据分组所生成的第三数据分组传送到所述非易失性存储器件；

通过所述非易失性存储器件来使用所述第三数据分组 、与第一页面和第二页面同时地执行公共写入操作；

通过所述控制器来将所述第一数据分组传送到所述非易失性存储器件；

通过所述非易失性存储器件来使用所述第一数据分组、与所述第一页面执行单独的写入操作；

通过所述控制器来将所述第二数据分组传送到所述非易失性存储器件；以及

通过所述非易失性存储器件来使用所述第二数据分组、与第二页面执行单独的写入操作；

其中，在所述第一页面和第二页面的每个中：

在公共写入操作中连接到相同位线的存储器单元被编程到相同的编程状态；以及

在单独的写入操作中连接到相同位线的第一存储器单元不被再次编程，而连接到相同位线的第二存储器单元被编程到不同的编程状态。

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