CN107422982B - 包括非易失性存储器和控制器的存储装置及其操作方法 - Google Patents

Abstract

本发明涉及一种包括非易失性存储器和控制器的存储装置，所述控制器配置为根据外部主机装置的请求生成读取命令并传输读取命令至非易失性存储器。非易失性存储器配置为响应读取命令执行读取操作，输出读取数据至控制器，并储存读取操作的信息在内部寄存器中。

Description

包括非易失性存储器和控制器的存储装置及其操作方法

相关申请的交叉引用

本申请要求于2016年4月14日提交的第10-2016-0045672号韩国专利申请的优先权，其全部公开内容通过引用并入本文。

背景技术

本文中的发明概念一般涉及半导体装置，特别是包括非易失性存储器和控制器的存储装置，以及该存储装置的操作方法。

通常用作存储器的存储装置根据诸如例如计算机、智能电话或智能平板电脑的主机装置的控制储存数据。存储装置可在诸如硬盘驱动器(HDD)的磁盘上储存数据，或者可在半导体存储器(例如非易失性存储器，比如固态驱动器(SSD)或存储卡)中储存数据。

非易失性存储器包括例如只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等等。

随着半导体制造技术的持续进步，高度集成和大容量的存储装置成为发展趋势。借助这种增强的集成，降低了与存储装置有关的制造成本。另一方面，增强的集成造成了存储装置尺寸减小和结构变化，这因此导致可能损害和/或降低所储存的数据的可靠性的多个问题。

发明内容

本发明概念的实施方式提供了具有改进的可靠性的存储装置及该存储装置的操作方法。

本发明概念的实施方式提供了一种存储装置，其包括非易失性存储器；以及配置为配置为根据外部主机装置的请求生成读取命令并将读取命令传输至非易失性存储器的控制器。非易失性存储器配置为响应于读取命令执行读取操作以获得读取数据，将读取数据输出至控制器，并将关于读取操作的信息储存在非易失性存储器的内部寄存器中。

本发明概念的实施方式还提供了一种包括非易失性存储器和控制器的存储装置的操作方法。操作方法包括：在非易失性存储器处接收来自控制器的读取命令；响应于读取命令，由非易失性存储器执行读取操作；从非易失性存储器输出在读取操作过程中读取的数据至控制器；在非易失性存储器中储存关于读取操作的信息；在非易失性存储器处接收来自控制器的得到特征命令(a get feature commend)；以及响应于得到特征命令，从非易失性存储器输出所储存的关于读取操作的信息至控制器。关于读取操作的信息包括指示非易失性存储器是否已执行片上管理以改进在读取过程中的读取数据的精确度的信息。

本发明概念的实施方式还提供了一种非易失性存储器，其包括：配置为储存数据的存储单元；计数器，配置为对处于导通状态的存储单元阵列的多个目标存储单元或处于断开状态的存储单元阵列的多个目标存储单元计数；以及控制逻辑电路，配置为基于目标存储单元的所计数量(counted number)、响应于外部提供的命令、在选择性地具有或不具有片上管理的情况下执行读取操作以从目标存储单元获得读取数据，从而将读取数据输出至非易失性存储器外部，并将关于读取操作的信息储存在控制逻辑电路的寄存器中。

附图说明

将根据附图在下面更详细地描述本发明概念的前述和其他特征，其中相同的参考字符指的是贯穿不同视图的相同部分。

图1示出了根据本发明概念的实施方式的非易失性存储器的框图；

图2示出了概括图1中非易失性存储器的操作方法的流程图；

图3示出了概括通过非易失性存储器执行读取操作的方法的流程图；

图4示出了写入存储单元中的数据被降级的示例；

图5示出了在无片上管理的情况下执行读取操作的示例；

图6示出了在具有片上管理的情况下执行读取操作的示例；

图7示出了概括执行根据图6所述的片上管理的方法的流程图；

图8示出了在具有片上管理的情况下的执行读取操作的另一示例；

图9示出了概括执行根据图8所述的片上管理的方法的流程图；

图10示出了根据本发明概念的实施方式的存储装置的框图；

图11示出了概括在存储装置中执行读取操作的方法的流程图；

图12示出了概括根据读取操作的信息操作控制器的方法的流程图；

图13示出了概括根据读取操作的信息操作控制器的另一方法的流程图；

图14示出了根据本发明概念的实施方式的控制器的框图；

图15示出了根据本发明概念的实施方式的存储块的电路图；

图16示出了根据本发明概念的实施方式的计算装置的框图。

具体实施方式

正如本发明概念的领域中的惯常，可依据实行所述一个或多个功能的块来描述并阐示实施方式。这些在本文中可被称为单元或模块等的块通过诸如逻辑门、集成电路、微处理器、微控制器、存储电路、无源电子元件、有源电子元件、光学元件、固定电路等的模拟和/或数字电路实施，并可视需要通过固件和/或软件驱动。例如电路可体现在一个或多个半导体芯片中或诸如印刷电路板的基底支座上等等。组成块的电路可通过专用硬件、或通过处理器(例如一个或多个编程的微处理器和相关电路)、或通过执行块的一些功能的专用硬件和执行块的其他功能的处理器的组合来实施。实施方式的每个块可物理上分成两个或多个交互的和离散的块而不背离本发明概念的范围。同样地，实施方式的块可物理上组合成多个复杂的块而不背离本发明概念的范围。

图1示出了根据本发明概念的实施方式的非易失性存储器110的框图。如图所示，非易失性存储器110包括存储单元阵列111、行解码器电路113、页缓冲器电路115、计数器(CNT)116、数据输入/输出(I/O)电路117及控制逻辑电路119。

存储单元阵列111包括多个存储块BLK1至BLKz。存储块BLK1至BLKz的每一个都包括多个存储单元。存储块BLK1至BLKz的每一个都可通过至少一个地选线GSL、多个字线WL和至少一个串选线SSL连接至行解码器电路113。存储块BLK1至BLKz的每一个可通过多个位线BL连接至页缓冲器电路115。存储块BLK1至BLKz可共同连接至位线BL。存储块BLK1至BLKz的存储单元具有相同的结构。

在本发明概念的实施方式中，存储块BLK1至BLKz的每一个都可为擦除操作的单元。也就是说，存储单元阵列111的存储单元可通过单个存储块的单元被擦除。属于单个存储块的存储单元可同时被擦除。在一些实施方式中，存储块BLK1至BLKz的每一个都可被分为多个子块。子块的每一个都可为擦除操作的单元。

在本发明概念的实施方式中，存储块BLK1至BLKz的每一个都可包括通过块地址识别的物理存储空间。字线WL的每一个都可对应于通过行地址识别的物理存储空间。位线BL的每一个都可对应于通过列地址识别的物理存储空间。

在本发明概念的实施方式中，存储块BLK1至BLKz的每一个都可包括多个物理页面。物理页面的每一个都可包括多个存储单元。物理页面的每一个都可为编程操作的单元。物理页面的每一个的存储单元都可同时编程。物理页面的每一个都可包括多个逻辑页面。分别编程至物理页面的每一个的存储单元中的位都可分别形成逻辑页面。编程至物理页面的每一个的存储单元中的第一位都可形成第一逻辑页面。编程至物理页面的每一个的存储单元中的第K位(K为正整数)都可形成第K逻辑页面。

行解码器电路113通过多个地选线GSL、多个字线WL和多个串选线SSL连接至存储单元阵列111。行解码器电路113根据控制逻辑电路119的控制来操作。行解码器电路113可解码通过输入/输出通道从控制器(例如图10中的控制器120)接收的地址并可根据解码的地址控制施加至串选线SSL、字线WL和地选线GSL的电压。

例如，在编程操作期间，行解码器电路113可施加编程电压至由地址选择的存储块的所选字线，并可施加通过电压至所选存储块的未选字线。在读取操作期间，行解码器电路113可施加选择读取电压至由地址选择的存储块的所选字线，并可施加未选读取电压至所选存储块的未选字线。在擦除操作期间，行解码器电路113可施加擦除电压(例如地电压或具有与地电压相似电平的低电压)至由地址选择的存储块的字线。

页缓冲器电路115通过多个位线BL连接至存储单元阵列111。页缓冲器电路115通过多个数据线DL连接至数据I/O电路117。页缓冲器电路115根据控制逻辑电路119的控制来操作。

在编程操作期间，页缓冲器电路115可储存待编程的数据至存储单元中。基于所储存的数据，页缓冲器电路115可施加电压至位线BL。例如，页缓冲器电路115可起到写入驱动器的作用。在读取操作或验证读取期间，页缓冲器电路115可感测位线BL的电压并储存感测结果。例如，页缓冲器电路115可起到感测放大器的作用。

计数器CNT 116可从页缓冲器电路115接收感测结果。基于接收的感测结果，计数器CNT可计算具有值“1”的关单元(off-cell)(例如处于断开状态(off-state)的单元)的数量或可计算具有值“0”的开单元(on-cell)(例如处于导通状态(on-state)的单元)的数量。计数器CNT的计数值可被传输至控制逻辑电路119。

数据I/O电路117通过数据线DL连接至页缓冲器电路115。数据I/O电路117可通过输入/输出(I/O)通道输出由页缓冲器电路115读取的数据至控制器，并可通过I/O通道传输从控制器接收的数据至页缓冲器电路115。

控制逻辑电路119可通过I/O通道从控制器接收命令并可通过控制通道接收控制信号。控制逻辑电路119可响应于控制信号通过I/O通道接收命令，可路由(route)通过I/O通道接收的地址至行解码器电路113，并可路由通过I/O通道接收的数据至数据I/O电路117。控制逻辑电路119可解码接收的命令并根据解码的命令控制非易失性存储器110。

在本发明概念的实施方式中，在读取操作期间，控制逻辑电路119可从通过控制通道接收的来自控制器的读取使能信号/RE生成数据选通信号DQS。所生成的数据选通信号DQS可通过控制通道输出至控制器。在编程操作期间，控制逻辑电路119可通过控制通道从控制器接收数据选通信号DQS。

控制逻辑电路119包括片上管理电路OCM和寄存器REG。片上管理电路OCM可根据计数器CNT的计数结果确定是否在读取操作期间执行片上管理。当执行片上管理时，片上管理电路OCM可在读取操作期间控制片上管理。例如，片上管理可提供支持，以使得写入存储单元阵列111的数据可以以更高的可靠性被读取。例如，片上管理可在读取操作期间提供包括调整读取电压的电平的控制。

片上管理电路OCM可在寄存器REG中储存(关于)读取操作的信息，更具体地，与片上管理有关的信息。例如，片上管理OCM可在寄存器REG中储存关于是否启用片上管理的信息，以及关于为何启用片上管理的原因或理由的信息。

图2示出了概括图1中非易失性存储器110的操作方法的流程图。参照图1和图2，在操作S110中非易失性存储器110从控制器接收读取命令。可在非易失性存储器110处接收读取命令连同作为读取目标的存储块的指示和识别读取目标存储块的存储单元的地址。读取命令可被传输至控制逻辑电路119，地址可被传输至行解码器电路113。

在操作S120中，非易失性存储器110可响应于读取命令执行读取操作。例如，控制逻辑电路119可控制行解码器电路113和页缓冲器电路115以在作为读取目标的存储块的存储单元上执行读取操作。页缓冲器电路115可将通过位线BL感测的数据储存为读取数据。

在操作S130中，非易失性存储器110可输出读取数据。例如，页缓冲器电路115可通过数据I/O电路117输出读取数据至控制器。

在操作S140中，片上管理电路OCM可在寄存器REG中储存读取操作的信息。例如，片上管理电路OCM可在寄存器REG中储存关于是否在读取操作期间启用片上管理的信息、启用片上管理的理由或与片上管理有关的多种信息。例如，每当在存储单元阵列111上执行读取操作时，片上电路OCM可在寄存器REG中储存(或更新)读取操作的信息。

在操作S150中，非易失性存储器110可从控制器接收得到特征命令。得到特征命令可与识别控制逻辑电路119的寄存器的地址一同被接收。例如，得到特征命令和地址可被传输至控制逻辑电路119。

在操作S160中，非易失性存储器110可输出储存在寄存器REG中的读取操作的信息。更具体地，非易失性存储器110可输出关于读取操作的片上管理的信息至控制器。

如参照图1和图2所述的，非易失性存储器110可执行片上管理以提升在读取操作期间读取的数据的可靠性。非易失性存储器110可响应于来自控制器的得到特征命令输出关于片上管理的信息至控制器。因而，关于是否在非易失性存储器110中执行片上管理的信息、关于执行片上管理的理由的信息以及与片上管理有关的多种信息可从非易失性存储器的外部实体即控制器获得。基于所获得的关于片上管理的信息，控制器可执行多种操作以提升非易失性存储器110的可靠性。因而，非易失性存储器110和包括非易失性存储器110的存储装置的可靠性可得以改善。

在图1和2中，已描述了寄存器REG包括在控制逻辑电路119中。然而，并未限制寄存器REG的位置。例如，在本发明概念的其他实施方式中，寄存器REG可设置在页缓冲器电路115中、可设置在数据I/O电路117中或者作为不包括在数据I/O电路117和控制逻辑电路119中的独立组件提供。

在图1和图2中，已描述了计数器CNT作为不包括在页缓冲器电路115、数据I/O电路117和控制逻辑电路119中的独立组件提供。然而，并未限制计数器CNT的位置。例如，在本发明概念的其他实施方式中，计数器CNT可包括在页缓冲器电路115、数据I/O电路117和控制逻辑电路119中。

图3示出了概括通过非易失性存储器110执行读取操作(图2中的S120)的方法的流程图。参照图1和图3，在操作S210中，非易失性存储器110可响应于读取命令执行检测读取操作(detection read operation)。检测读取操作可用于在响应于读取命令通过读取操作从存储单元读取数据之前检测写入作为读取目标的存储块的存储单元中的数据的降级程度。也就是说，检测读取操作可在通过与读取命令一同接收的读取地址被指定为读取目标的存储单元上执行。检测读取操作可作为读取操作的配对被执行。

图4示出了写入存储单元中的数据被降级的示例。参照图1和图4，在第一图表G1和第二图表G2中，水平轴表示存储单元的阈值电压VTH，垂直轴表示存储单元的数量。

第一图表G1示出了其中三个位写入单个存储单元中的示例。写入单个存储单元中的三个位可具有八个不同的值(或状态)。也就是说，三个位写入的单个存储单元可具有八个不同状态的其中之一，八个不同状态可分别对应于擦除状态E和第一编程状态P1至第七编程状态P7。第一图表G1表明了当数据写入存储单元中时多个存储单元的阈值电压VTH的分散度(dispersion)。

存储单元的阈值电压可在数据写入存储单元中后随时间推移改变。例如，属于低阈值电压范围比如擦除状态E和第一编程状态P1及第二编程状态P2的存储单元的阈值电压可由于干扰而升高。在第二图表G2中，虚线表明了处于擦除状态E和第一编程状态P1及第二编程状态P2的存储单元的阈值电压的升高。同样地，属于相对较高的阈值电压范围比如第五编程状态P5至第七编程状态P7的存储单元的阈值电压可由于保留特性而降低。在第二图表G2中，虚线表明了处于第五编程状态P5至第七编程状态P7的存储单元的阈值电压的降低。

在示例实施方式中，检测读取操作可使用第一电压V1执行，打开的开单元的数量可使用计数器CNT计数。例如，写入非易失性存储器110的数据可编码以相似的比例(或大体上相同的比例)具有擦除状态E和第一编程状态P1至第七编程状态P7。因而，处于擦除状态E的存储单元的数量可属于通过编码确定的范围。随着处于擦除状态E的存储单元的阈值电压升高越过(over)第一电压V1，开单元的数量减少。因而，控制逻辑电路119或片上管理电路OCM可确定属于相对较低的阈值电压范围(比如擦除状态E和第一编程状态P1及第二编程状态P2)的数据随着开单元的数量从通过编码确定的范围减少而被降级。

同样地，检测读取操作可包括执行使用第二图表G2中的第二电压V2的读取操作，并使用计数器CNT计算被关闭的关单元的数量。控制逻辑电路119或片上管理电路OCM可确定属于相对较高的阈值电压范围比如第五编程状态P5至第七编程状态P7的数据随关单元的数量减少而被降级。

回到图1至图3，在操作S220中，控制逻辑电路119或片上管理电路OCM可确定作为读取操作目标的目标数据是否被降级。例如，当通过第一电压V1打开的开单元的数量或通过第二电压V2关闭的关单元的数量小于预定参考值时，控制逻辑电路119或片上管理电路OCM可确定目标数据被降级。

当目标数据不被降级时(S220中的“否”)，流程转至操作S230，其中非易失性存储器110可执行读取操作而无片上管理。当目标数据降级时(S220中的是)，流程转至操作S240，其中非易失性存储器110可执行使用片上管理的读取操作。

在操作S250中，片上管理电路OCM可在寄存器REG中储存片上管理的信息。

在本发明概念的示例实施方式中，检测读取操作S210及确定是否使用片上管理的操作S220和操作S230可在满足预定条件时执行。当预定条件不满足时，操作S210和操作S230可省略，仅有操作S240和操作S250可执行。例如，预定条件可包括作为读取操作目标的存储块的擦除计数、在写入数据至作为读取操作目标的存储块中后已执行的读取操作的次数、在写入数据至作为读取操作目标的存储块的存储单元中后经过的时间等等。当擦除计数大于参考值时，当读取操作已执行的次数大于参考值时，或者当写入数据后经过的时间大于参考值时，预定条件被认为已满足并且操作S210至操作S230可执行。反之，当擦除计数不大于参考值时，当读取操作已执行的次数不大于参考值时，或者当写入数据后经过的时间不大于参考值时，预定条件被认为未满足并且操作S210至操作S230可忽略，以便可以仅执行操作S240和操作S250。

在示例实施方式中，检测读取操作210可在读取操作S230或S240后执行。检测读取操作S230的读取结果可储存在控制逻辑电路119中的寄存器REG中(或单独的寄存器)。在下一读取操作期间，可使用储存在寄存器REG中的读取结果来执行操作S220的确定(determination)。

在示例实施方式中，检测读取操作可在除作为读取操作目标的存储单元外的存储单元上执行，例如在属于作为读取操作目标的存储块的其他存储单元上。

图5示出了在无片上管理的情况下执行读取操作的示例。在图5中，水平轴表示存储单元的阈值电压VTH，垂直轴表示存储单元的数量。参照图1和图5，非易失性存储器110可执行读取操作，所述读取操作使用擦除状态E和第一编程状态P1至第七编程状态P7中的具有在相邻的两个状态之间的电平的第一默认电压VD1至第七默认电压VD7。

参照图5，当通过停用片上管理来执行读取操作时，片上管理电路OCM可在寄存器中储存表明不执行片上管理的信息。

图6示出了在具有片上管理的情况下执行读取操作的示例。在图6中，水平轴表示存储单元的阈值电压，垂直轴表示存储单元的数量。参照图1和图6，在处于擦除状态E和第一编程状态P1至第七编程状态P7的数据写入存储单元后，数据可写入其他相邻的存储单元。当数据写入其他相邻的存储单元时，其他相邻的存储单元的阈值电压从擦除状态E升高。当其他相邻的存储单元的阈值电压升高时，在其中已完成数据写入操作的存储单元中可发生耦合。也就是说，在其中完成数据写入操作的存储单元中，属于相对较低的阈值电压范围比如擦除状态E和第一编程状态P1及第二编程状态P2的存储单元的阈值电压可由于与其他相邻的存储单元耦合而升高。在图6中，虚线表明了由于耦合而升高的阈值电压。

例如，其他相邻的存储单元的阈值电压升高得越多，属于相对较低的阈值电压范围比如擦除状态E和第一编程状态P1及第二编程状态P2的存储单元的阈值电压由于耦合而升高的程度就越大。根据本发明概念的示例实施方式的片上管理可检测与作为读取操作目标的存储单元相邻的存储单元的数据，或者更具体地，可检测与作为读取操作目标的存储单元相邻的存储单元的阈值电压变化，并可考虑到所检测到的变化而调整作为读取操作目标的存储单元的读取电压。例如，如图6中所示，读取操作可使用调整的第一电压VS1至第三电压VS3代替对应于相对较低的阈值电压范围的第一默认电压VD1至第三默认电压VD3来执行。

例如，与作为读取操作目标的存储单元相邻的存储单元的阈值电压之间差别越大，第一默认电压VD1至第三默认电压VD3与第一调整电压VS1至第三调整电压VS3之间的差别就越大。

参照图6，已描述了第一默认电压VD1至第三默认电压VD3调整至调整电压VS1至VS3。然而，调整电压不限于第一默认电压VD1至第三默认电压VD3。例如，在本发明概念的其他实施方式中，可在启用片上管理时调整第一默认电压VD1至第七默认电压VD7的至少之一的电平。例如，第一默认电压VD1至第七默认电压VD7的至少之一的电平可根据相邻存储单元的阈值电压之间的差别或相邻存储单元的阈值电压与作为读取操作目标的存储单元的阈值电压之间的差别来调整。

进一步参照图6，已描述了擦除状态E和第一编程状态P1至第七编程状态P7的阈值电压由于耦合而升高。然而，耦合的效果可在擦除状态E和第一编程状态P1至第七编程状态P7的任何一处显现。尽管如图6所示，描述了例如耦合的效果在擦除状态E和第一编程状态P1及第二编程状态P2中显现得强于其他状态，应理解的是本发明概念的其他实施方式不限于仅在擦除状态E和第一编程状态P1及第二编程状态P2处的强耦合。

图7示出了概括执行根据图6所述的片上管理的方法的流程图。参照图1和图7，在操作310中，非易失性存储器110可根据片上管理电路OCM的控制而读取邻近读取操作的目标存储单元的存储单元。例如，读取操作可使用图6中所示的第一默认电压VD1至第七默认电压VD7的所有或一些来执行。

在操作S320中，非易失性存储器110可根据片上管理电路OCM的控制检测阈值电压的变化。例如，控制逻辑电路119或片上管理电路OCM可根据编程至引起相对较多的耦合的相对较高的阈值电压的数据在写入相邻存储单元的数据中的比例来检测作为读取操作目标的存储单元的阈值电压的变化。例如，可确定的是，在相邻的存储单元中具有相对较高阈值电压的数据的比例越高，作为读取操作目标的存储单元的变化的阈值电压的数量就越大。

作为另一示例，控制逻辑电路119或片上管理电路OCM可在作为读取操作目标的存储单元上执行读取操作。在作为读取操作目标的每个存储单元中，控制逻辑电路119或片上管理电路OCM可确定相邻存储单元的阈值电压与作为读取操作目标的每个存储单元的阈值电压之间的差别。可确定的是，阈值电压之间的差别越大，作为读取操作目标的存储单元的变化的阈值电压的数量就越大。

在操作S320中检测阈值电压的变化量后，在操作S330中，控制逻辑电路119或片上管理电路OCM可在其后根据检测的变化量调整读取电压。例如，如参照图6所述，代替第一默认电压VD1至默认电压VD3，第一调整电压VS1至第三调整电压VS3可分别被选为读取电压。在调整读取电压后，可使用调整的读取电压在作为读取操作目标的存储单元上执行读取操作。因此可以经由使用调整的读取电压的读取操作将读取数据输出至控制器。

当执行参照图6和图7所述的包括片上管理的读取操作时，片上管理电路OCM可写入关于读取操作的片上管理的信息至寄存器REG中。例如，表明执行片上管理的信息、表明引起片上管理的开单元或关单元的信息、调整的读取电压的信息等等可储存在寄存器REG中。

图8示出了执行读取操作而带有片上管理的另一示例。在图8中，水平轴表示存储单元的阈值电压VTH，垂直轴表示存储单元的数量。参照图1和图8，在处于擦除状态E和第一编程状态P1及第二编程状态P2的数据写入存储单元后，存储单元的阈值电压可随时间流逝而变化。例如，属于相对较低的阈值电压范围比如擦除状态E和第一编程状态P1及第二编程状态P2的存储单元的阈值电压可在由编程和读取操作引起的干扰累积时升高。此外，属于相对较高的阈值电压范围比如第五编程状态P5至第七编程状态P7的存储单元的阈值电压可根据保留特性而降低。在图8中，虚线表明了阈值电压随时间流逝而变化。

当片上管理启用时，控制逻辑电路119或片上管理电路OCM可控制行解码器电路113和页缓冲器电路115，以使得它们不仅使用第一默认电压VD1至第七默认电压VD7而且使用第一额外电压VA1至第六额外电压VA6来执行双感测操作。

在相对较低的阈值电压范围内比如擦除状态E和第一编程状态P1及第二编程状态P2，额外电压可设置为高于默认电压。例如，当执行擦除状态E和第一编程状态P1之间的读取操作时，可使用第一默认电压VD1和第一额外电压VA1执行双感测操作。计数器CNT 116可计算具有第一默认电压VD1和第一额外电压VA1之间的阈值电压的存储单元的数量(图8中用斜线填满的部分)。随着计数值减小，使用第一默认电压VD1的读取操作的可靠性高于使用第一额外电压VA1的读取操作的可靠性。随着计数值增大，使用第一默认电压VD1的读取操作的可靠性降低并且使用第一额外电压VA1的读取操作的可靠性从而升高。如果计数值小于预定参考值，使用第一默认电压VD1的读取操作的结果可根据片上管理电路OCM的控制选择。当计数值等于或大于预定参考值时，使用第一额外电压VA1的读取操作的结果可根据片上管理电路OCM的控制来选择。

在相对较高的阈值电压范围内比如第五编程状态P5至第七编程状态P7，额外电压可设置为低于默认电压。例如，当执行第六编程状态P6和第七编程状态P7之间的读取操作时，可使用第七默认电压VD7和第六额外电压VA6执行双感测操作。计数器CNT可计算具有第七默认电压VD7和第六额外电压VA6之间的阈值电压的存储单元的数量(图8中用斜线填满的部分)。

随着计数值减小，使用第七默认电压VD7的读取操作的可靠性高于使用第六额外电压VA6的读取操作的可靠性。随着计数值增大，使用第七默认电压VD7的读取操作的可靠性降低并且使用第六额外电压VA6的读取操作的可靠性从而升高。如果计数值小于预定参考值，使用第七默认电压VD7的读取操作的结果可根据片上管理电路OCM的控制选择。当计数值等于或大于预定参考值时，使用第六额外电压VA6的读取操作的结果可根据片上管理电路OCM的控制选择。

由片上管理电路OCM选择的读取操作结果可输出至控制器作为在其组合后通过读取操作读取的数据。

参照图8，已描述了使用了对应于第一默认电压VD1至第七默认电压VD7的第一额外电压至第六额外电压。然而，默认电压的数量和额外电压的数量不限。例如，在本发明概念的一些实施方式中，额外电压的数量可小于或等于默认电压的数量。

图9示出了概括执行根据图8所述的片上管理的方法的流程图。参照图1、图8和图9，在操作S410中，非易失性存储器110可根据片上管理电路OCM的控制执行使用默认电压和额外电压的读取操作。例如，非易失性存储器110可在擦除状态E和第一编程状态P1至第七编程状态P7之中需要执行由读取地址指定的读取操作的相邻状态之间执行读取操作。

在操作S420中，计数器CNT 116可根据片上管理电路OCM的控制计算具有默认电压与额外电压之间的阈值电压的存储单元的数量。

在操作S430中，控制逻辑电路119或片上管理电路OCM可根据计数选择使用默认电压的读取结果和使用额外电压的读取结果的其中之一。例如，如上文关于图8所述，控制逻辑电路119或片上管理电路OCM可比较存储单元的计数与预定的参考值，并可相应地选择使用默认电压的读取操作的结果或使用额外电压的读取操作的结果的任何一个。

在操作S440中，针对执行的读取操作是否为最后的读取操作进行确定。例如，可确定需要执行由读取地址指定的读取操作的读取操作是否全部执行。当执行的读取操作不是最后的读取操作时，流程回到操作S410，其中下一读取操作可在其他状态之间执行。当执行最后的读取操作时，流程转至操作S450，其中非易失性存储器110可根据片上管理电路OCM的控制输出通过将所选的读取操作结果组合为读取数据而获得的数据。

当执行包括参照图8和图9所述的片上管理的读取操作时，控制逻辑电路119或片上管理电路OCM可写入关于读取操作的片上管理的信息至寄存器REG中。例如，关于执行片上管理的实际的信息、引起片上管理的开单元或关单元计数以及对应于读取数据的默认电压和额外电压的信息可储存在寄存器REG中。

图10示出了根据本发明概念的实施方式的存储装置100的框图。如图所示，存储装置100包括非易失性存储器110、控制器120和随机存取存储器(RAM)130。

非易失性存储器110可根据控制器120的控制执行写入、读取和擦除操作。非易失性存储器110可通过输入/输出(I/O)通道从控制器120接收命令和地址。非易失性存储器110可通过I/O通道与控制器120交换数据。

非易失性存储器110可通过控制通道与控制器120交换控制信号。例如，非易失性存储器110可从控制器120接收表明至少一个半导体芯片的选择的芯片选择信号/CE、表明从控制器120接收的信号为命令的命令锁存使能信号CLE、表明从控制器120接收的信号为地址的地址锁存使能信号ALE、在读取操作期间由控制器120生成并定期切换以用于设置时序的读取使能信号/RE、在命令或地址传输时由控制器120启用的写入使能信号/WE、由控制器120启用以在功率变化时限制(和/或防止)意外的写入或擦除操作的写入保护信号/WP以及在写入操作期间由控制器120生成并定期切换以用于设置通过I/O通道传输的数据的输入同步的数据选通信号DQS的至少之一。例如，非易失性存储器110可将表明非易失性存储器110正在执行编程、擦除或读取操作的就绪/忙碌信号R/nB以及由非易失性存储器110从读取使能信号/RE生成并切换以用于设置数据的输出同步的数据选通信号DQS输出至控制器120。

非易失性存储器110可例如包括闪存。然而，非易失性存储器110不限于包括闪存。在本发明概念的一些实施方式中，非易失性存储器110可包括诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)的多种非易失性存储器的至少之一。

存储装置110可包括根据图1至图9被描述为非易失性存储器110的非易失性存储器。例如，非易失性存储器110可包括片上管理电路OCM和寄存器REG，可根据控制器120的请求执行读取操作，并可输出读取操作的信息。

控制器120配置为控制非易失性存储器110。例如，控制器120可通过I/O通道和控制通道控制非易失性存储器110以便非易失性存储器110执行读取、写入或擦除操作。

控制器120可根据外部主机装置(未示出)的控制来控制非易失性存储器。例如，控制器120可根据和用于与非易失性存储器110通信的格式不同的格式与外部主机装置通信。由控制器120使用的用于与非易失性存储器110通信的数据单元可不同于由控制器120使用的用于与外部主机装置通信的数据单元。

控制器120可使用RAM 130作为缓冲存储器、高速缓冲存储器或工作存储器。控制器120可在RAM 130中储存需要管理非易失性存储器110的数据或代码。例如，控制器120可从非易失性存储器110读取需要管理非易失性存储器110的数据或代码并加载数据或代码至RAM 130以驱动非易失性存储器110。

控制器120可将从外部主机装置接收的逻辑地址翻译成非易失性存储器110的物理地址。例如，外部主机装置可传输包括逻辑地址的读取请求、写入请求或擦除请求至控制器120。控制器120可将读取命令、写入命令或擦除命令连同物理地址一同传输至非易失性存储器110。由控制器使用的用于执行地址翻译的翻译表可储存在非易失性存储器110中并可从非易失性存储器110加载至RAM 130或控制器120中的存储器。

控制器120还可将确定非易失性存储器110的操作状态的状态读取命令和获得非易失性存储器110中的相关信息的得到特征命令传输至非易失性存储器110。连同读取命令或得到特征命令，传输至非易失性存储器110的地址可识别控制器120请求的信息类型。

控制器120包括更新管理器RM。更新管理器RM配置为控制非易失性存储器110的更新操作。例如，更新操作可包括将写入非易失性存储器110的第一存储空间(例如第一存储块)的数据迁移至第二存储空间(例如第二存储块)的操作。如果执行更新操作，写入第一存储空间的数据重写入(rewritten)第二存储空间。因而，减小了(reduced)数据的降级并修复了数据的可靠性。响应于得到特征命令，更新管理器RM可使用从非易失性存储器110转移的读取操作的信息或者更具体地，使用片上管理操作的信息来调整更新操作。例如，更新管理器RM可调整其中执行或触发更新操作的条件。

例如，RAM 130可包括诸如动态RAM(DRAM)、静态RAM(SRAM)、同步DRAM(SDRAM)、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等等的多种随机存取存储器的至少之一。

非易失性存储器110可包括多个非易失性存储芯片。在示例实施方式中，控制器120和非易失性存储芯片可基于通道或路径连接至彼此。单通道可包括单数据通道和单控制通道。单数据通道可包括八个数据线。单控制通道可包括传输上述的芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、读取使能信号/RE、写入使能信号/WE、写入保护信号/WP及就绪和忙碌信号R/nB的控制线。

连接至单通道的非易失性存储芯片可形成路径。如果n个非易失性存储芯片连接至单通道，可形成n-路径。属于单路径的非易失性存储芯片可共享数据线和控制线以传输命令锁存使能信号CLE、地址锁存使能信号ALE、读取使能信号/RE、写入使能信号/WE及写入保护信号/WP。属于单路径的非易失性存储芯片的每一个都可通过仅用在芯片使能信号/CE及就绪和忙碌信号R/nB的传输中的控制线与控制器120通信。

控制器120可以可选地访问连接至单通道的n-路径的非易失性存储芯片。控制器120可独立地访问连接至不同通道的非易失性存储芯片。控制器120可以可选地或同时地访问连接至不同通道的非易失性存储芯片。

在本发明概念的一些实施方式中，非易失性存储芯片可连接至宽I/O形式的控制器120。例如，连接至不同通道的非易失性存储芯片可共享用于传输单芯片使能信号/CE的控制线。可同时访问共享单芯片使能信号/CE的控制线的非易失性存储芯片。因为不同通道的数据线被同时使用，可实现宽输入/输出带宽。

存储装置100可包括例如固态驱动器(SSD)或硬盘驱动器(HDD)。存储装置100可包括个人计算机存储卡国际协会(PCMCIA)卡、闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、通用闪存(UFS)等等。存储装置1300可包括例如嵌入式存储器，比如嵌入式多媒体卡(eMMC)、UFS及完美页新(perfect page new，PPN)装置。

如图10所示，存储装置100包括配置在控制器120之外的RAM 130。然而，在本发明概念的一些实施方式中，存储装置100可不包括诸如配置在控制器120之外的RAM 130的RAM。控制器120可配置为使用内部RAM(见图14)作为缓冲存储器、工作存储器或高速缓冲存储器。

图11示出了概括在存储装置100中执行读取操作的方法的流程图。参照图1、图10和图11，在操作S510中，控制器120可传输读取命令至非易失性存储器110。读取命令可连同识别作为读取操作目标的存储单元的非易失性存储器110的物理地址一起传输至非易失性存储器110。响应于读取命令和物理地址，非易失性存储器110可开始执行读取操作。

在操作S520中，控制器120可传输状态读取命令至非易失性存储器110。状态读取命令可用于检查例如读取操作的进程状态。在操作S530中，非易失性存储器110可传输读取操作的信息至控制器120。当读取操作完成时，流程转至操作S540，其中非易失性存储器110可输出读取数据至控制器120。

在操作S550中，片上管理电路OCM可在寄存器REG中储存读取操作的信息。

在操作S560中，控制器120可传输得到特征命令至非易失性存储器110。当需要在非易失性存储器中管理的信息时，控制器120可传输得到特征命令至非易失性存储器110。例如，当需要关于非易失性存储器110的读取操作的信息时，控制器120可将得到特征命令连同识别寄存器REG的地址一起传输至非易失性存储器110。

在操作S570中，非易失性存储器110可响应于得到特征命令传输读取操作的信息至控制器120。响应于读取操作的信息，控制器120可执行多种操作以提高非易失性存储器110的可靠性。例如，根据读取操作的结果，更新管理器RM可调整执行或触发更新操作的条件。

图12示出了概括根据读取操作的信息操作控制器120的方法的流程图。参照图10和图12，在操作S610中，控制器120可从非易失性存储器110接收读取数据。

在操作S620中，控制器120可在读取数据上执行误差校正。例如，控制器120可基于诸如低密度奇偶校验(LDPC)码、turbo码(并行级联卷积码)、Bose-Chaudhuri-Hocquenghem(BCH)码、Reed-Solomon(RS)码和极性码的多种误差校正码的至少一种执行误差校正。

在操作S630中，控制器120确定从读取数据检测的误差数量是否达到第一临界值VCR1。例如，第一临界值VCR1可确定为能够通过控制器120中使用的误差校正码(errorcorrection code)而被校正的误差数量的70％。然而，第一临界值VCR1不限于70％，并且在其他实施方式中可为能够被校正的误差数量的不同百分比。当误差数量达到第一临界值VCR1时(S630中的“是”)，流程转至操作S670，其中更新管理器RM可触发更新操作。例如，更新操作可被安排在对应于读取数据的存储单元或存储块上实现。

当误差数量小于第一临界值VCR1时(S630中的“否”)，流程转至操作S640，其中控制器120确定误差数量是否达到第二临界值VCR2。第二临界值VCR2可小于第一临界值VCR1。例如，第二临界值VCR2可确定为能够通过控制器120中使用的误差校正码而被校正的误差数量的50％。然而，第二临界值VCR2不限于50％，并且在其他实施方式中可为能够被校正且小于第一临界值VCR1的误差数量的不同百分比。

当误差数量小于第二临界值VCR2时(S640中的“否”)，更新管理器RM不触发更新操作并且过程结束。当误差数量小于第一临界值VCR1且大于或等于第二临界值VCR2时(S640中的“是”)，流程转至操作S650，其中控制器120可获得读取操作的信息。例如，控制器120可传输得到特征命令至非易失性存储器110并可从非易失性存储器110获得读取操作的信息，或更具体地，可从非易失性存储器110获得片上管理的信息。在操作S660中，控制器120可从读取操作的信息确定片上管理是否已执行。当片上管理未执行时(S660中的“否”)，更新管理器RM不执行更新操作并且过程结束。当片上管理已执行时，流程转至操作S670，其中更新管理器RM可触发更新操作。

如上所述，控制器120可比较读取数据的误差数量与第一临界值VCR1和第二临界值VCR2。当误差数量大于或等于第一临界值VCR1时，执行更新操作而不考虑是否执行片上管理。当误差数量小于第二临界值VCR2时，不执行更新操作而不考虑是否执行片上管理。当误差数量小于第一临界值VCR1且大于或等于第二临界值VCR2时，更新操作可取决于是否已执行片上管理而被触发。例如，片上管理可在数据被降级时执行。也就是说，片上管理的执行可取决于数据的降级。因此，当误差数量小于第一临界值VCR1且大于或等于第二临界值VCR2时，若已执行片上管理则触发更新操作，若未执行片上管理则可不触发更新操作。通过将更新操作的触发条件与是否已执行片上管理相关联，可更精准地控制写入非易失性存储器110中的数据的降级，并且非易失性存储器110和存储装置100的可靠性可得以改善。

图13示出了概括根据读取操作的信息操作控制器的另一方法的流程图。参照图10和图13，在操作S71中，控制器120可从非易失性存储器110接收读取数据。

在操作S720中，控制器120可从非易失性存储器110获得读取操作的信息，或者更具体地，可从非易失性存储器110获得片上管理的信息。

在操作S730中，控制器120可从片上管理的信息确定是否已执行片上管理。

当已执行片上管理时(S730中的“是”)，流程转至操作S740，其中读取数据的误差数量可与第二临界值VCR2比较。第二临界值VCR2可确定为能够通过在控制器120中使用的误差校正码而被校正的误差数量的50％。然而，第二临界值VCR2不限于50％，并且在其他实施方式中可为能够被校正的误差数量的不同百分比。当读取数据的误差数量小于第二临界值VCR2时(S740中的“否”)，不触发更新操作并且过程结束。当读取数据的误差数量达到第二临界值VCR2时(S740中的“是”)，流程转至操作S760，其中触发更新操作。

当未执行片上管理时(S730中的“否”)，流程转至操作S750，其中读取数据的误差数量可与第一临界值VCR1比较。第一临界值VCR1可明确为能够通过控制器120中使用的误差校正码而被校正的误差数量的70％。然而，第一临界值VCR1不限于70％，并且在其他实施方式中可为能够被校正的误差数量的不同百分比。当读取数据的误差数量小于第一临界值VCR1时(S750中的“否”)，不触发更新操作并且过程结束。当读取数据的误差数量达到第一临界值VCR1时(S750中的“是”)，流程转至操作S760，其中触发更新操作。

如上所述，当完成读取操作时，控制器120可通过得到特征命令获得读取操作的信息。根据读取操作的信息，控制器120可选择第一临界值VCR1和第二临界值VCR2作为执行更新操作的条件。通过将更新操作的触发条件与是否已执行片上管理相关联，可更精准地控制写入非易失性存储器110的数据的降级，并且非易失性存储器110和存储装置100的可靠性可得以改善。

图14示出了根据本发明概念的实施方式的控制器120的框图。参照图10和图14，控制器120包括总线121、处理器122、RAM 123、误差校正码(ECC)块124、主机接口125、缓冲器控制电路126及存储器接口127。

总线121配置为在组件之间提供通道。

处理器122可控制控制器120的整体操作并执行逻辑操作。处理器122可通过主机接口125与外部主机装置通信，通过存储器接口127与非易失性存储器110通信，并通过缓冲器控制电路126与RAM 130通信。处理器122可通过使用RAM 123作为工作存储器、高速缓冲存储器或缓冲存储器来控制存储装置100。

RAM 123可用作处理器122的工作存储器、高速缓冲存储器或缓冲存储器。RAM 123可存储处理器122执行的代码和命令。RAM 123可储存处理器122处理的数据。RAM 123可包括静态RAM(SRAM)。

ECC 124可执行误差校正。ECC 124可基于待通过存储器接口127写入非易失性存储器110中的数据执行误差校正编码(error correction encoding)。误差校正编码的数据可通过存储器接口127传输至非易失性存储器110。ECC 124可在通过存储器接口127从非易失性存储器110接收的数据上执行误差校正编码。在一些实施方式中，ECC 124可包括在存储器接口127中作为存储器接口127的元件。

主机接口125配置为根据处理器122的控制与外部主机装置通信。主机接口125可配置为基于诸如通用串行总线(USB)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串行SCSI(SAS)、高速芯片间(HSIC)、火线、外设组件互连(PCI)、PCI express(PCIe)、非易失性存储器express(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储模块(DIMM)、寄存式DIMM(RDIMM)、低负载DIMM(LRDIMM)等等的多种通信协议中的至少一个来执行通信。

缓冲器控制电路126配置为根据处理器122的控制来控制RAM 130。

存储器接口127配置为根据处理器122的控制与非易失性存储器110通信。如根据图1所述，存储器接口127可通过输入/输出(I/O)通道与非易失性存储器110交换命令、地址和数据。存储器接口127可通过控制通道与非易失性存储器110交换控制信号。

在本发明概念的实施方式中，当存储装置100不具有RAM 130时，缓冲器控制电路126可被排除在控制器120之外。

在本发明概念的实施方式中，处理器122可控制使用代码的控制器120。处理器122可加载来自控制器120中所提供的非易失性存储器(例如ROM)的代码。在一些实施方式中，处理器122可加载从存储器接口127接收的代码。

在本发明概念的实施方式中，控制器120的总线121可分为控制总线和数据总线。数据总线可配置为在控制器120中传输数据，控制总线可配置为在控制器120中传输诸如命令和地址的控制信息。数据总线和控制总线可彼此分离并可互不干扰或可互不影响。数据总线可连接至主机接口125、缓冲器控制电路126、ECC 124和存储器接口127。控制总线可连接至主机接口125、处理器122、缓冲器控制电路126、RAM 123和存储器接口127。

在本发明概念的实施方式中，更新管理器RM可借助由处理器122中的硬件电路驱动的固件或软件实施。然而，更新管理器RM的位置不限于在处理器122内，并且在其他实施方式中可设置在别处。

图15示出了根据本发明概念的实施方式的存储块BLKa的电路图。如图所示，存储块BLKa包括多个单元串CS11、CS21、CS12和CS22。单元串CS11、CS21、CS12和CS22可布置在行方向和列方向上以形成行和列。

例如，布置在行方向上的单元串CS11和CS12可形成第一行，布置在行方向上的CS21和CS22可形成第二行。布置在行方向上的单元串CS11和CS21可形成第一列，布置在列方向上的CS12和CS22可形成第二列。

每个单元串可包括多个单元晶体管。单元晶体管包括地选晶体管GST、存储单元MC1至MC6和串选晶体管SSTa和SSTb。每个单元串的地选晶体管GST、存储单元MC1至MC6和串选晶体管SSTa和SSTb可堆叠在垂直于单元串CS11、CS21、CS12和CS22以行和列的矩阵所布置的平面(例如存储块BLKs的基底上的平面)的高度方向上。

多个单元晶体管可为具有根据绝缘层中捕获的电荷数量而变化的阈值电压的电荷捕获型晶体管。

最底下的地选晶体管GST可共同连接至共源线CSL。

第一行的单元串CS11和CS12的地选晶体管GST的控制栅极可共同连接至地选线GSL1，第二行的单元串CS21和CS22的地选晶体管GST的控制栅极可共同连接至地选线GSL2。也就是说，不同行的单元串连接至不同的地选线。

在本发明概念的实施方式中，存储块BLKa可改变，以便相同行的不同高度的地选晶体管连接至不同的地选线。在一些实施方式中，存储块BLKa可改变，以便连接至不同行的相同高度的地选晶体管的地选线连接至彼此以共同控制。在一些实施方式中，存储块BLKa可改变，以便连接至地选晶体管的地选线连接至彼此以共同控制。

设置在从基底(或地选晶体管GST)起相同高度(或次序)的存储单元的控制栅极可共同连接至单个字线，设置在从基底(或地选晶体管GST)起不同高度(或次序)的存储单元的控制栅极可分别连接至不同字线WL1至WL6。例如，存储单元MC1可共同连接至字线WL1。存储单元MC2可共同连接至字线WL2。存储单元MC3可共同连接至WL3。存储单元MC4可共同连接至WL4。存储单元MC5可共同连接至WL5。存储单元MC6可共同连接至WL6。

关于单元串CS11、CS21、CS12和CS22的相同高度(或次序)的第一串选晶体管SSTa，不同行的第一串选晶体管SSTa的控制栅极分别连接至不同串选线SSL1a至SSL2a。例如，单元串CS11和CS12的第一串选晶体管SSTa可共同连接至串选线SSL1a。单元串CS21和CS22的第一串选晶体管SSTa可共同连接至串选线SSL2a。

关于单元串CS11、CS21、CS12和CS22的相同高度(或次序)的第二串选晶体管SSTb，不同行的第二串选晶体管SSTb的控制栅极分别连接至不同串选线SSL1b至SSL2b。例如，单元串CS11和CS12的第二串选晶体管SSTb可共同连接至串选线SSL1b。单元串CS21和CS22的第二串选晶体管SSTb可共同连接至串选线SSL2b。

也就是说，不同行的单元串连接至不同的串选线。相同行的相同高度(或次序)的串选晶体管连接至相同的串选线。相同行的不同高度(或次序)的串选晶体管连接至不同串选线。

在本发明概念的实施方式中，相同行的单元串的串选晶体管可连接至单个串选线。例如，第一行的串选晶体管SSTa和SSTb可共同连接至单个串选线。第二行的单元串CS21和CS22的串选晶体管SSTa和SSTb可共同连接至单个串选线。

多个单元串CS11至CS21和CS12至CS22的列分别连接至不同的位线BL1和BL2。例如，第一列的单元串CS11至CS21的串选晶体管SSTb共同连接至位线BL1。第二列的单元串CS12至CS22的串选晶体管SSTb共同连接至位线BL2。

存储块BLKa的特点在于设置在从基底起相同高度的存储单元共享字线。不同存储块的特点在于字线不共享。例如，第一存储块的第一高度的存储单元可与第一存储块的第一高度的不同存储块共享字线。第一存储块的第一高度的存储单元不可与第二存储块的第一高度的存储单元共享字线。子块可定性为存储块BLKa的一部分。

单元串CS11和CS12可形成第一平面。单元串CS21和CS22可形成第二平面。

在存储块BLKa中，每个平面的每个高度的存储单元可形成物理页面。物理页面可为存储单元MC1至MC6的写入和读取操作的单元。例如，存储块BLKa的单个平面可通过串选线SSLa1、SSL1b、SSL2a和SSL2b选择。当串选线SSL1a和SSL1b被施加打开电压而串选线SSL2a和SSL2b被施加关闭电压时，第一平面的单元串CS11和CS12连接至位线BL1和BL2，例如选择第一平面。当串选线SSL2a和SSL2b被施加打开电压而串选线SSL1a和SSL1b被施加关闭电压时，第二平面的单元串CS21和CS22连接至位线BL1和BL2，例如选择第二平面。在所选的行中，第二字线WL2可被施加选择电压而其它字线WL1和WL3至WL6可被施加不选择电压。也就是说，对应于第二平面的第二字线WL2的物理页面可通过串选线SSL1a、SSL1b、SSL2a和SSL2b以及字线WL1至WL6的调整电压选择。在所选物理页面的存储单元MC2中，可执行写入和读取操作。

两个或多个位可写入存储单元MC1至MC6的每一个中。写入属于单个物理页面的存储单元MC1至MC6的每一个中的位可形成逻辑页面。写入属于单个物理页面的存储单元MC1至MC6的每一个中的第一位可形成第一逻辑页面。写入属于单个物理页面的存储单元MC1至MC6的每一个中的第N位可形成第N逻辑页面。逻辑页面可为数据存取的单元。当在单个物理页面中执行读取操作时，数据可在逻辑页面的单元中存取。

在存储块BLKa中，可在存储块或子块的单元中执行存储单元MC1至MC6的擦除操作。当在存储块的单元中执行擦除操作时，存储块BLKa的所有存储单元MC可根据单个擦除请求同时擦除。当在子块的单元中执行擦除操作时，存储块BLKa的存储单元MC中的一些可根据单个擦除请求(例如来自外部控制器的擦除请求)同时擦除，而其他存储单元可禁止擦除。连接至擦除的存储单元的字线可被施加低电压(例如地电压或具有类似地电压的电平的低电压)，连接至禁止擦除的存储单元的字线可浮动。

图15中所示的存储块BLKa仅为非限制的示例。然而，本发明概念的实施方式不限于图15中所示的存储块BLKa。例如，单元串的行数可增加或减少。随着单元串的行数变化，串选线的数量或地选线的数量以及连接至单个位线的单元串的数量也可变化。

单元串的列数可增加或减少。随着单元串的列数变化，连接至单元串的列的位线的数量和连接至单个串选线的单元串的数量也可变化。

单元串的高度可增高或降低。例如，地选晶体管、存储单元或堆叠在各自单元串上的串选晶体管的数量可增加或减少。

在本发明概念的一些实施方式中，连接至单个字线且属于单个行的存储单元MC可对应于至少单个页面。例如，k个位(k为大于或等于2的整数)可编程至单个存储单元。在连接至单个字线且属于单个行的存储单元MC中，编程至存储单元MC的每一个中的k个位可形成k个页面。

如上所述，三维(3D)存储阵列具有存储块BLKa。3D存储阵列可单片地(monolithically)形成于具有设置在硅基底和与那些存储单元的操作有关的电路上的有源区域的存储单元MC1至MC6的阵列的一个或多个物理层级中，不论这种有关电路在这种基底之上还是之内。术语“单片”是指阵列的每个层级的层直接置于阵列的每个下层的层上。

在本发明概念的一些实施方式中，3D存储阵列包括垂直定向的垂直NAND串，以便至少一个存储单元位于另一个存储单元之上。该至少一个存储单元可包括电荷捕获层。每个垂直NAND串可包括位于存储单元MC1至MC6之上的至少一个选择晶体管，该至少一个选择晶体管具有与存储单元相同的结构并与存储单元MC1至MC6一同单片地形成。

通过引用包含在本文中的以下专利文件描述了用于三维存储阵列的适当配置，其中三维存储阵列配置为多个层级，带有在层级间共享的字线和/或位线：美国专利7,679,133；8,553,466；8,654,587；8,559,235；以及美国专利公开2011/0233648。

图16示出了根据本发明概念的实施方式的计算装置1000的框图。如图所示，计算装置1000包括处理器1100、随机存取存储器(RAM)1200、存储装置1300、调制解调器1400以及用户接口1500。

处理器1100可控制计算装置1000的整体操作并执行逻辑操作。处理器1100可为硬件实施的数据处理装置，所述硬件处理装置具有物理地构成以执行要求的表示为编程中包括的代码和/或指令的操作的电路。例如，处理器1100可包括片上系统(SoC)。处理器1100可为通用处理器、专用处理器或应用处理器。

RAM 1200可与处理器1100通信。RAM 1200可为处理器1100或计算装置1000的主存储器。处理器1100可在RAM 1200中临时存储代码或数据。处理器1100可执行代码并使用RAM1200处理数据。处理器1100可执行多种软件比如操作系统和使用RAM 1200的应用。处理器1100可控制使用RAM 1200的计算装置1000的整体操作。RAM 1200可包括易失性存储器，诸如例如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)或非易失性存储器例如相变RAM(PRAM)磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电RAM(FRAM)。

存储装置1300可与处理器1100通信。存储装置1300可将数据储存相对较长的时间。也就是说，处理器1100可在存储装置1300中将待保存的数据储存相对较长的时间。存储装置1300可储存引导映像(boot image)以驱动计算装置1000。存储装置1300可储存诸如操作系统和应用的多种软件的源代码。存储装置1300可储存处理为诸如操作系统和应用的多种软件的执行结果的数据。

在本发明概念的一些实施方式中，处理器1100可加载存储装置1300中储存的源代码至RAM 1200并执行加载至RAM 1200的代码以驱动诸如操作系统和应用的多种软件。处理器1100可加载存储装置1300中储存的数据至RAM 1200并处理加载至RAM 1200的数据。处理器1100可在存储装置1300中储存RAM 1300中储存的数据中需要保存相对较长时间的数据。

存储装置1300可包括非易失性存储器，例如闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等等。

调制解调器1400可根据处理器1100的控制与外部装置通信。例如，调制解调器1400可执行与外部装置的有线或无线的通信。调制解调器1400可基于包括例如长期演进(LTE)、WiMax、全球移动通信系统(GSM)、码分多址(CDMA)、蓝牙、近场通信(NFC)、WiFi和射频识别(RFID)的多个无线通信技术或协议中的一个或多个和/或包括例如通用串行总线(USB)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、火线、外设组件互连(PCI)、PCI express(PCIe)、非易失性存储器express(NVMe)、通用闪存(UFS)、安全数字(SD)、安全数字输入输出(SDIO)、通用异步收发器(UART)、串行外设接口(SPI)、高速SPI(HS-SPI)、RS232、内部集成电路(I2C)、高速I2C(HS-I2C)、集成音频接口芯片(I2S)、索尼/飞利浦数字接口(S/PDIF)、多媒体卡(MMC)和嵌入式MMC(eMMC)的多个有线通信技术或协议中的一个或多个执行通信。

用户接口1500可根据处理器1100的控制与用户通信。例如，用户接口1500可包括一个或多个用户输入接口。一个或多个用户输入接口的示例包括键盘、小键盘、按键、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器及振动传感器。用户接口1500可包括一个或多个用户输出接口。一个或多个用户输出接口的示例包括液晶显示器(LCD)、有机发光二极管(OLED)显示器、有源矩阵OLED(AMOLED)、LED、扬声器和监视器。

处理器1100、RAM 1200、调制解调器1400和用户接口1500可组成与存储装置1300通信的主机装置。存储装置1300可包括根据图10所述的存储装置100。也就是说，存储装置1300可使用读取操作的信息管理数据，并且从而可改善存储装置1300和包括存储装置1300的计算装置1000的可靠性。

如上所述，根据本发明概念的实施方式的非易失性存储器可通过片上管理改善读取操作期间的数据读取的可靠性。此外，非易失性存储器可输出关于片上管理的信息至控制器。控制器可调整用于使用关于片上管理的信息执行更新操作的条件。因为通过进一步使用关于片上管理的信息来管理非易失性存储器，存储装置的可靠性可得以改善。

以上公开的主题在于被认为是说明性的而非限制性的，并且所附权利要求旨在涵盖所有属于本发明概念的真正精神和范围的修改、增强和其他特征。因而，在由法律所允许的最大程度上，本发明概念的范围通过所附权利要求及其等同物的最广泛的可允许的解释来确定，并且不应被上述详细说明所约束或限制。虽然已具体示出并描述了一些示例实施方式，但本领域普通技术人员应理解，可在其中进行形式上和细节上的变化而不背离本发明概念的精神和范围。

Claims (19)

1.一种存储装置，包括：

非易失性存储器；以及

控制器，响应于外部主机装置的请求生成读取命令并将所述读取命令传输至所述非易失性存储器，

其中，所述非易失性存储器响应于从所述控制器接收的所述读取命令执行读取操作以获得数据，将所述数据输出至所述控制器，并将关于所述读取操作的信息储存在所述非易失性存储器的内部寄存器中。

2.根据权利要求1所述的存储装置，其中：

所述控制器传输得到命令至所述非易失性存储器，以及

所述非易失性存储器响应于所述得到命令输出储存在所述内部寄存器中的关于所述读取操作的信息至所述控制器。

3.根据权利要求2所述的存储装置，其中：

所述控制器针对所述数据执行误差校正，以及

所述控制器根据关于所述读取操作的信息以及在所述误差校正过程中检测到的多个误差执行所述非易失性存储器的更新操作。

4.根据权利要求3所述的存储装置，其中：

当检测到的误差数量大于或等于第一临界值时，所述控制器执行所述更新操作，以及

所述控制器：

当检测到的误差数量小于第一临界值并且大于或等于小于第一临界值的第二临界值时，从所述非易失性存储器获得关于所述读取操作的信息，以及

当关于所述读取操作的信息指示在所述读取操作过程中所述非易失性存储器已执行片上管理操作时，执行所述更新操作。

5.根据权利要求4所述的存储装置，其中：

所述控制器在接收所述数据之后从所述非易失性存储器获得关于所述读取操作的信息，

当关于所述读取操作的信息指示在所述读取操作过程中所述非易失性存储器尚未执行片上管理操作以及检测到的误差数量大于第一临界值时，所述控制器执行所述更新操作，以及

当关于所述读取操作的信息指示在所述读取操作过程中所述非易失性存储器已执行片上管理操作以及检测到的误差数量大于小于第一临界值的第二临界值时，所述控制器执行所述更新操作。

6.根据权利要求1所述的存储装置，其中，关于所述读取操作的信息包括指示所述非易失性存储器是否执行片上管理操作的信息，所述片上管理根据储存在所述非易失性存储器的、作为所述读取操作的目标的存储单元中的目标数据降级度通过调整所述读取操作获得所述数据。

7.根据权利要求6所述的存储装置，其中，所述片上管理操作包括根据编程至与所述存储单元相邻的相邻存储单元的第一数据调整应用于所述存储单元的读取电压电平，所述存储单元为所述读取操作的目标。

8.根据权利要求6所述的存储装置，其中，所述片上管理操作包括通过使用两个相邻的编程状态之间不同的第一读取电压和第二读取电压对作为所述读取操作目标的存储单元执行第一读取操作和第二读取操作，以及根据第一读取操作和第二读取操作的结果选择在第一读取操作过程中读取的第一数据和在第二读取操作过程中读取的第二数据中之一作为数据。

9.根据权利要求6所述的存储装置，其中：

所述读取操作包括用于检测所述目标数据的降级度的检测读取操作以及包括用于获得所述数据的主要读取操作，以及

所述非易失性存储器配置为根据检测到的降级度执行所述片上管理操作。

10.根据权利要求1所述的存储装置，其中：

所述外部主机装置的请求包括逻辑地址，以及

所述控制器将所述逻辑地址转换成所述非易失性存储器的物理地址，并将所述物理地址与所述读取命令一同传输至所述非易失性存储器。

11.根据权利要求1所述的存储装置，其中，所述非易失性存储器包括以垂直于基底的方向堆叠在所述基底上的多个存储单元，并且每个存储单元包括电荷陷阱层。

12.根据权利要求1所述的存储装置，其中：

所述控制器在所述非易失性存储器执行所述读取操作时将状态读取命令传输至所述非易失性存储器，以及

所述非易失性存储器响应于所述状态读取命令将所述读取操作的处理状态信息传输至所述控制器。

13.根据权利要求2所述的存储装置，其中：

所述控制器将指示所述内部寄存器的地址与所述得到命令一同传输，以及

所述非易失性存储器使用所述地址读取关于储存在所述内部寄存器中的读取操作的信息。

14.根据权利要求1所述的存储装置，还包括随机存取存储器，所述随机存取存储器储存根据所述控制器的控制从所述非易失性存储器传输的所述数据。

15.一种由包括非易失性存储器和控制器的存储装置执行的操作方法，所述操作方法包括：

所述非易失性存储器接收由所述控制器通信的读取命令；

响应于所述读取命令，由所述非易失性存储器执行读取操作；

从所述非易失性存储器输出在所述读取操作过程中读取的数据至所述控制器；

响应于所述读取命令，在所述非易失性存储器中储存关于所述读取操作的信息；

所述非易失性存储器接收由所述控制器通信的得到命令；以及

响应于所述得到命令，所述非易失性存储器输出所储存的关于所述读取操作的信息至所述控制器，

其中，关于所述读取操作的信息包括指示所述非易失性存储器是否已执行片上管理操作以改进在所述读取过程中的所述数据的精确度的信息。

16.根据权利要求15所述的操作方法，其中所述片上管理操作包括根据编程至与所述目标存储单元相邻的存储单元的第一数据调整应用于所述非易失性存储器的目标存储单元的读取电压电平，所述目标存储单元为所述读取操作的目标。

17.一种非易失性存储器，包括：

储存数据的存储单元阵列；

计数器，对处于导通状态的存储单元阵列的多个目标存储单元或处于断开状态的存储单元阵列的多个目标存储单元计数；以及

控制逻辑电路，

响应于外部提供的命令，基于目标存储单元的数量、在选择性地具有或不具有片上管理操作的情况下执行读取操作以从所述目标存储单元获得数据，

从所述非易失性存储器输出所述数据，以及

将关于所述读取操作的信息储存在所述控制逻辑电路的寄存器中，

其中，所述片上管理操作包括在所述读取操作期间根据编程至与所述目标存储单元相邻的所述存储单元阵列的存储单元的第一数据调整应用于所述目标存储单元的读取电压电平。

18.根据权利要求17所述的非易失性存储器，其中，所述控制逻辑电路执行：

针对所述数据的误差校正，以及

所述非易失性存储器的更新操作，根据所储存的关于所述读取操作的信息以及在所述误差校正过程中检测到的多个误差。

19.根据权利要求17所述的非易失性存储器，其中，所述控制逻辑电路：

接收外部提供的得到命令连同指示所述寄存器的地址，以及

响应于所述得到命令使用所述地址从所述寄存器读取关于所述读取操作的信息，并从所述非易失性存储器输出关于所述读取操作的信息。

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