KR20170118291A - 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법 - Google Patents
불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법 Download PDFInfo
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Abstract
본 발명은 스토리지 장치에 관한 것이다. 본 발명의 스토리지 장치는, 불휘발성 메모리 장치, 그리고 외부의 호스트 장치의 요청에 따라 읽기 커맨드를 생성하여 불휘발성 메모리 장치로 전송하는 컨트롤러를 포함한다. 불휘발성 메모리 장치는 읽기 커맨드에 응답하여 읽기 동작을 수행하고, 읽혀진 데이터를 컨트롤러로 출력하고, 그리고 읽기 동작의 정보를 내부의 레지스터에 저장한다.
Description
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은, 향상된 신뢰성을 갖는 스토리지 장치 및 스토리지 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예들에 따른 스토리지 장치는, 불휘발성 메모리 장치, 그리고 외부의 호스트 장치의 요청에 따라 읽기 커맨드를 생성하여 상기 불휘발성 메모리 장치로 전송하도록 구성되는 컨트롤러를 포함한다. 상기 불휘발성 메모리 장치는 상기 읽기 커맨드에 응답하여 읽기 동작을 수행하고, 읽혀진 데이터를 상기 컨트롤러로 출력하고, 그리고 상기 읽기 동작의 정보를 내부의 레지스터에 저장하도록 구성된다.
불휘발성 메모리 장치 및 컨트롤러를 포함하는 본 발명의 실시 예들에 따른 스토리지 장치의 동작 방법은, 상기 불휘발성 메모리 장치가 상기 컨트롤러로부터 읽기 커맨드를 수신하는 단계, 상기 읽기 커맨드에 응답하여, 상기 불휘발성 메모리 장치가 읽기 동작을 수행하는 단계, 상기 불휘발성 메모리 장치가 상기 읽기 동작 시에 읽혀진 데이터를 상기 컨트롤러로 출력하는 단계, 상기 불휘발성 메모리 장치가 상기 읽기 동작의 정보를 저장하는 단계, 상기 불휘발성 메모리 장치가 상기 컨트롤러로부터 특성 획득 커맨드를 수신하는 단계, 그리고 상기 특성 획득 커맨드에 응답하여, 상기 불휘발성 메모리 장치가 상기 저장된 읽기 동작의 정보를 상기 컨트롤러로 출력하는 단계를 포함한다. 상기 읽기 동작의 정보는, 상기 불휘발성 메모리 장치가 상기 읽기 동작 시에 상기 읽혀진 데이터의 정확도를 향상시키는 온-칩 관리를 수행하였는지에 대한 정보를 포함한다.
본 발명의 실시 예들에 따르면, 불휘발성 메모리 장치는 온-칩 관리를 통해 읽기 동작 시에 읽혀지는 데이터의 신뢰성을 향상시킨다. 또한, 불휘발성 메모리 장치는 온-칩 관리에 대한 정보를 컨트롤러로 출력할 수 있다. 컨트롤러는 온-칩 관리에 대한 정보를 이용하여 리프레시 동작의 수행 조건을 조절할 수 있다. 온-칩 관리에 대한 정보를 더 이용하여 불휘발성 메모리 장치가 관리되므로, 향상된 신뢰성을 갖는 스토리지 장치 및 스토리지 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 3은 불휘발성 메모리 장치가 읽기 동작을 수행하는 방법을 보여주는 순서도이다.
도 4는 메모리 셀들에 기입된 데이터가 열화되는 예를 보여준다.
도 5는 온-칩 관리 없이 읽기 동작이 수행되는 예를 보여준다.
도 6은 온-칩 관리를 이용하여 읽기 동작이 수행되는 예를 보여준다.
도 7은 도 6을 참조하여 설명된 온-칩 관리가 수행되는 방법을 보여주는 순서도이다.
도 8은 온-칩 관리를 이용하여 읽기 동작이 수행되는 다른 예를 보여준다.
도 9는 도 8을 참조하여 설명된 온-칩 관리가 수행되는 방법을 보여주는 순서도이다.
도 10은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 11은 스토리지 장치에서 읽기 동작이 수행되는 방법을 보여주는 순서도이다.
도 12는 읽기 동작의 정보에 따라 컨트롤러가 동작하는 방법을 보여주는 순서도이다.
도 13은 읽기 동작의 정보에 따라 컨트롤러가 동작하는 방법의 다른 예를 보여주는 순서도이다.
도 14는 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 3은 불휘발성 메모리 장치가 읽기 동작을 수행하는 방법을 보여주는 순서도이다.
도 4는 메모리 셀들에 기입된 데이터가 열화되는 예를 보여준다.
도 5는 온-칩 관리 없이 읽기 동작이 수행되는 예를 보여준다.
도 6은 온-칩 관리를 이용하여 읽기 동작이 수행되는 예를 보여준다.
도 7은 도 6을 참조하여 설명된 온-칩 관리가 수행되는 방법을 보여주는 순서도이다.
도 8은 온-칩 관리를 이용하여 읽기 동작이 수행되는 다른 예를 보여준다.
도 9는 도 8을 참조하여 설명된 온-칩 관리가 수행되는 방법을 보여주는 순서도이다.
도 10은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 11은 스토리지 장치에서 읽기 동작이 수행되는 방법을 보여주는 순서도이다.
도 12는 읽기 동작의 정보에 따라 컨트롤러가 동작하는 방법을 보여주는 순서도이다.
도 13은 읽기 동작의 정보에 따라 컨트롤러가 동작하는 방법의 다른 예를 보여주는 순서도이다.
도 14는 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 카운터(CNT), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
예시적으로, 각 메모리 블록은 복수의 물리 페이지들을 포함하며, 각 물리 페이지는 복수의 메모리 셀들을 포함할 수 있다. 각 물리 페이지는 프로그램 동작의 단위일 수 있다. 각 물리 페이지의 메모리 셀들은 동시에 프로그램될 수 있다. 각 물리 페이지는 복수의 논리 페이지들을 포함할 수 있다. 각 물리 페이지의 메모리 셀들 각각에 프로그램되는 비트들은 각각 논리 페이지들을 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 첫 번째 비트들은 첫 번째 논리 페이지를 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 K-번째 비트들(K는 양의 정수)은 K-번째 논리 페이지를 형성할 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러(120, 도 9 참조)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 동작 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압을 인가할 수 있다. 읽기 동작 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압을 인가할 수 있다. 소거 동작 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
프로그램 동작 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 동작 또는 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
카운터(CNT)는 페이지 버퍼 회로(115)로부터 센싱 결과를 수신할 수 있다. 수신된 센싱 결과에 기반하여, 카운터(CNT)는 '1'의 값을 갖는 오프-셀들 또는 '0'의 값을 갖는 온-셀들의 수를 카운트할 수 있다. 카운터(CNT)의 카운트 값은 제어 로직 회로(119)로 전달될 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러로 출력하고, 컨트롤러로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
제어 로직 회로(119)는 컨트롤러로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스를 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 읽기 동작 시에, 제어 로직 회로(119)는 컨트롤러로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러로 출력될 수 있다. 프로그램 동작 시에, 제어 로직 회로(119)는 컨트롤러로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
제어 로직 회로(119)는 온-칩 관리(on-chip management) 회로(OCM) 및 레지스터(REG)를 포함한다. 온-칩 관리 회로(OCM)는 카운터(CNT)의 카운트 결과에 따라 읽기 동작 시에 온-칩 관리를 수행할 지의 여부를 결정할 수 있다. 온-칩 관리를 수행하는 경우, 온-칩 관리 회로(OCM)는 읽기 동작 시에 온-칩 관리를 제어할 수 있다. 예를 들어, 온-칩 관리는 메모리 셀 어레이(111)에 기입된 데이터를 더 높은 신뢰성으로 읽을 수 있도록 지원할 수 있다. 예를 들어, 온-칩 관리는 읽기 동작 시에 읽기 전압들의 레벨들을 조절하는 것을 포함할 수 있다.
온-칩 관리 회로(OCM)는 읽기 동작의 정보, 더 상세하게는 온-칩 관리와 연관된 정보를 레지스터(REG)에 저장할 수 있다. 예를 들어, 온-칩 관리 회로(OCM)는 온-칩 관리가 활성화되었는지의 여부, 그리고 온-칩 관리가 활성화된 원인에 대한 정보를 레지스터(REG)에 저장할 수 있다.
도 2는 도 1의 불휘발성 메모리 장치(110)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 불휘발성 메모리 장치(110)는 컨트롤러로부터 읽기 커맨드를 수신할 수 있다. 읽기 커맨드는 메모리 셀 어레이(111)에서 읽기 대상인 메모리 블록 및 메모리 셀들을 식별하는 어드레스와 함께 수신될 수 있다. 읽기 커맨드는 제어 로직 회로(119)로 전달되고, 어드레스는 행 디코더 회로(113)로 전달될 수 있다.
S120 단계에서, 불휘발성 메모리 장치(110)는 읽기 커맨드에 응답하여 읽기 동작을 수행할 수 있다. 예를 들어, 제어 로직 회로(119)는 읽기 대상인 메모리 블록의 메모리 셀들에 대해 읽기 동작을 수행하도록 행 디코더 회로(113) 및 페이지 버퍼 회로(115)를 제어할 수 있다. 페이지 버퍼 회로(115)는 비트 라인들(BL)을 통해 감지되는 데이터를 읽혀진 데이터로 저장할 수 있다.
S130 단계에서, 불휘발성 메모리 장치(110)는 읽혀진 데이터를 출력할 수 있다. 예를 들어, 페이지 버퍼(115)는 읽혀진 데이터를 데이터 입출력 회로(117)를 통해 컨트롤러로 출력할 수 있다.
S140 단계에서, 온-칩 관리 회로(OCM)는 읽기 동작의 정보를 레지스터(REG)에 저장할 수 있다. 예를 들어, 온-칩 관리 회로(OCM)는 읽기 동작 시에 온-칩 관리가 활성화되었는지의 여부, 온-칩 관리가 활성화된 원인, 또는 온-칩 관리와 연관된 다양한 정보를 레지스터(REG)에 저장할 수 있다. 예를 들어, 온-칩 관리 회로(OCM)는 메모리 셀 어레이(111)에 대해 읽기 동작이 수행될 때마다 읽기 동작의 정보를 레지스터(REG)에 저장(또는 갱신)할 수 있다.
S150 단계에서, 불휘발성 메모리 장치(110)는 컨트롤러로부터 특성 획득(get feature) 커맨드를 수신할 수 있다. 특성 획득 커맨드는 제어 로직 회로(119)의 레지스터(REG)를 식별하는 어드레스와 함께 수신될 수 있다. 예를 들어, 특성 획득 커맨드 및 어드레스는 제어 로직 회로(119)로 전달될 수 있다.
S160 단계에서, 불휘발성 메모리 장치(110)는 레지스터(REG)에 저장된 읽기 동작의 정보, 더 상세하게는 읽기 동작의 온-칩 관리에 대한 정보를 컨트롤러로 출력할 수 있다.
도 1 및 도 2를 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(110)는 읽기 동작 시에 읽혀지는 데이터의 신뢰성을 높이기 위한 온-칩 관리를 수행할 수 있다. 불휘발성 메모리 장치(110)는 컨트롤러부터의 특성 획득 커맨드에 응답하여, 온-칩 관리에 대한 정보를 컨트롤러로 출력할 수 있다. 따라서, 불휘발성 메모리 장치(110)에서 온-칩 관리가 수행되는지의 정보, 온-칩 관리가 수행된 원인에 대한 정보, 온-칩 관리와 연관된 다양한 정보가 불휘발성 메모리 장치(110)의 외부, 즉 컨트롤러에서 획득될 수 있다. 획득되는 온-칩 관리에 대한 정보에 기반하여, 컨트롤러는 불휘발성 메모리 장치(110)의 신뢰성을 높이기 위한 다양한 동작들을 수행할 수 있다. 따라서, 불휘발성 메모리 장치(110) 및 불휘발성 메모리 장치(110)를 포함하는 스토리지 장치의 신뢰성이 향상된다.
도 1 및 도 2에서, 레지스터(REG)는 제어 로직 회로(119)에 포함되는 것으로 설명되었다. 그러나, 레지스터(REG)의 위치는 한정되지 않는다. 예를 들어, 레지스터(REG)는 페이지 버퍼 회로(115) 내에 제공되거나, 데이터 입출력 회로(117)에 제공되거나, 또는 페이지 버퍼 회로(115), 데이터 입출력 회로(117) 및 제어 로직 회로(119)에 포함되지 않는 독립적인 개체로 제공될 수 있다.
도 1 및 도 2에서, 카운터(CNT)는 페이지 버퍼 회로(115), 데이터 입출력 회로(117) 및 제어 로직 회로(119)에 포함되지 않는 독립적인 개체로 제공되는 것으로 설명되었다. 그러나, 카운터(CNT)의 위치는 한정되지 않는다. 예를 들어, 카운터(CNT)는 페이지 버퍼 회로(115), 데이터 입출력 회로(117) 및 제어 로직 회로(119) 중 하나에 포함될 수 있다.
도 3은 불휘발성 메모리 장치(110)가 읽기 동작을 수행(도 2의 S120 단계)하는 방법을 보여주는 순서도이다. 도 1 및 도 3을 참조하면, S210 단계에서, 불휘발성 메모리 장치(110)는 읽기 커맨드에 응답하여 검출 읽기 동작을 수행할 수 있다. 검출 읽기 동작은 읽기 대상인 메모리 블록의 메모리 셀들로부터 데이터를 읽기 전에, 읽기 대상인 메모리 셀들에 기입된 데이터가 열화된 정도를 검출하는 데에 사용될 수 있다. 즉, 검출 읽기 동작은 읽기 커맨드와 함께 수신되는 읽기 어드레스에 의해 읽기 대상으로 지정된 메모리 셀들에 대해 수행될 수 있다.
예시적으로, 메모리 셀들에 기입된 데이터가 열화되는 예가 도 4에 도시된다. 도 1 및 도 4를 참조하면, 제1 그래프(G1) 및 제2 그래프(G2)에서, 가로 축은 메모리 셀들의 문턱 전압들(VTH)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다.
제1 그래프(G1)를 참조하면, 하나의 메모리 셀에 3개의 비트들이 기입된 예가 도시된다. 하나의 메모리 셀에 기입되는 3개의 비트들은 8개의 서로 다른 값들(또는 상태들)을 가질 수 있다. 즉, 3개의 비트들이 기입된 하나의 메모리 셀은 8개의 서로 다른 상태들 중 하나를 가질 수 있으며, 이들은 각각 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)에 대응할 수 있다. 제1 그래프(G1)는 복수의 메모리 셀들에 데이터가 기입된 때에, 복수의 메모리 셀들이 갖는 문턱 전압들(VTH)의 산포도를 나타낸다.
복수의 메모리 셀들에 데이터가 기입된 후 시간이 경과함에 따라, 메모리 셀들의 문턱 전압들이 변화할 수 있다. 예를 들어, 소거 상태(E) 및 제1 및 제2 프로그램 상태들(P1, P2)과 같이 상대적으로 낮은 문턱 전압 범위에 속하는 메모리 셀들의 문턱 전압들은 교란(disturb)에 의해 상승할 수 있다. 소거 상태(E) 및 제1 및 제2 프로그램 상태들(P1, P2)의 메모리 셀들의 문턱 전압들이 상승하는 것은 제2 그래프(G2)에서 점선으로 표시되어 있다. 마찬가지로, 제5 내지 제7 프로그램 상태들(P5~P7)과 같이 상대적으로 높은 문턱 전압 범위에 속하는 메모리 셀들의 문턱 전압들은 리텐션(retention) 특성에 의해 낮아질 수 있다. 제5 내지 제7 프로그램 상태들(P5~P7)의 메모리 셀들의 문턱 전압들이 낮아지는 것은 제2 그래프(G2)에서 점선으로 표시되어 있다.
예시적으로, 검출 읽기 동작은 제2 그래프(G2)의 제1 전압(V1)을 이용하여 읽기를 수행하고, 턴-온 되는 온-셀들의 수를 카운터(CNT)를 이용하여 카운트하는 것을 포함할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)에 기입되는 데이터는 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)을 유사한(또는 실질적으로 동일한) 비율로 갖도록 코딩될 수 있다. 따라서, 열화되지 않은 소거 상태(E)의 메모리 셀들의 수는 코딩에 의해 정해진 범위 내에 속할 수 있다. 소거 상태(E)의 메모리 셀들의 문턱 전압들이 증가하여 제1 전압(V1)보다 높아질수록, 온-셀들의 수는 감소한다. 따라서, 제어 로직 회로(119) 또는 온-칩 관리 회로(OCM)는 온-셀들의 수가 코딩에 의해 정해진 범위로부터 감소할수록, 소거 상태(E) 및 제1 및 제2 프로그램 상태들(P1, P2)과 같이 상대적으로 낮은 문턱 전압 범위에 속하는 데이터가 더 열화된 것으로 판별할 수 있다.
마찬가지로, 검출 읽기 동작은 제2 그래프(G2)의 제2 전압(V2)을 이용하여 읽기를 수행하고, 턴-오프 되는 오프-셀들의 수를 카운터(CNT)를 이용하여 카운트하는 것을 포함할 수 있다. 제어 로직 회로(119) 또는 온-칩 관리 회로(OCM)는 오프-셀들의 수가 감소할수록, 제5 내지 제7 프로그램 상태들(P5~P7)과 같이 상대적으로 높은 문턱 전압 범위에 속하는 데이터가 더 열화된 것으로 판별할 수 있다.
다시 도 1 및 도 3을 참조하면, S220 단계에서, 제어 로직 회로(119) 또는 온-칩 관리 회로(OCM)는 읽기 동작의 대상인 목표 데이터가 열화되었는지 판별할 수 있다. 예를 들어, 제1 전압(V1)에 의해 턴-온 되는 온-셀들 또는 제2 전압(V2)에 의해 턴-오프 되는 오프-셀들의 수가 미리 정해진 기준값보다 작을 때, 제어 로직 회로(119) 또는 온-칩 관리 회로(OCM)는 목표 데이터가 열화된 것으로 판별할 수 있다.
목표 데이터가 열화되지 않았으면, S230 단계에서, 불휘발성 메모리 장치(110)는 온-칩 관리 없이 읽기 동작을 수행할 수 있다. 목표 데이터가 열화되었으면, S240 단계에서, 불휘발성 메모리 장치(110)는 온-칩 관리를 이용하여 읽기 동작을 수행할 수 있다.
이후에, S250 단계에서, 온-칩 관리 회로(OCM)는 온-칩 관리의 정보를 레지스터(REG)에 저장할 수 있다.
예시적으로, 검출 읽기 동작(S210) 및 온-칩 관리를 사용할 지를 판별하는 동작(S220 및 S230)은 미리 정해진 조건이 만족된 때에 수행될 수 있다. 미리 정해진 조건이 만족되지 않을 때, S210 단계 내지 S230 단계는 생략되고, S240 단계 및 S250 단계만이 수행될 수 있다. 예를 들어, 미리 정해진 조건은 읽기 동작의 대상인 메모리 블록의 소거 횟수, 읽기 동작의 대상인 메모리 블록의 메모리 셀들에 데이터가 기입된 후에 읽기 동작이 수행된 횟수, 읽기 동작의 대상인 메모리 블록에 메모리 셀들이 기입된 후 경과한 시간 등을 포함할 수 있다. 소거 횟수가 기준값보다 클 때, 읽기 동작이 수행된 횟수가 기준값보다 클 때, 또는 경과한 시간이 기준값보다 클 때, S210 단계 내지 S230 단계가 수행될 수 있다.
예시적으로, 검출 읽기 동작(S210)은 읽기 동작(S230 또는 S240)이 수행된 후에 수행될 수 있다. 검출 읽기 동작(S210)의 읽기 결과는 제어 로직 회로(119) 내의 레지스터(REG 또는 별도의 레지스터)에 저장될 수 있다. 다음 읽기 동작 시에, 레지스터에 저장된 읽기 결과를 이용하여, S220 단계의 판별이 수행될 수 있다.
예시적으로, 검출 읽기 동작은 읽기 동작의 대상인 메모리 셀들 외의 다른 메모리 셀들, 예를 들어 읽기 동작의 대상인 메모리 블록에 속한 다른 메모리 셀들에 대해 수행될 수 있다.
도 5는 온-칩 관리 없이 읽기 동작이 수행되는 예를 보여준다. 도 5에서, 가로 축은 메모리 셀들의 문턱 전압(VTH)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다. 도 1 및 도 5를 참조하면, 불휘발성 메모리 장치(110)는 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중에서 인접한 두 개의 상태들 사이의 레벨들을 갖는 제1 내지 제7 기본 전압들(VD1~VD7)을 이용하여 읽기 동작을 수행할 수 있다.
도 5에 도시된 바와 같이 온-칩 관리를 비활성화하며 읽기 동작이 수행된 때에, 온-칩 관리 회로(OCM)는 온-칩 관리가 수행되지 않았음을 가리키는 정보를 레지스터(REG)에 저장할 수 있다.
도 6은 온-칩 관리를 이용하여 읽기 동작이 수행되는 예를 보여준다. 도 6에서, 가로 축은 메모리 셀들의 문턱 전압(VTH)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다. 도 1 및 도 6을 참조하면, 메모리 셀들에 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7)의 데이터가 기입된 후에, 인접한 다른 메모리 셀들에 데이터가 기입될 수 있다. 인접한 다른 메모리 셀들에 데이터가 기입될 때에, 인접한 다른 메모리 셀들의 문턱 전압들이 소거 상태(E)로부터 증가한다. 인접한 다른 메모리 셀들의 문턱 전압들이 증가할 때에, 데이터의 기입이 완료된 메모리 셀들에서 커플링이 발생할 수 있다. 즉, 데이터의 기입이 완료된 메모리 셀들에서, 소거 상태(E) 및 제1 및 제2 프로그램 상태들(P1, P2)과 같이 상대적으로 낮은 문턱 전압 범위에 속하는 메모리 셀들의 문턱 전압들이 커플링에 의해 상승할 수 있다. 커플링에 의해 상승하는 문턱 전압들은 도 6에서 점선으로 도시되어 있다.
예를 들어, 인접한 다른 메모리 셀들의 문턱 전압 증가량들이 클수록, 소거 상태(E) 및 제1 및 제2 프로그램 상태들(P1, P2)과 같이 상대적으로 낮은 문턱 전압 범위에 속하는 메모리 셀들의 문턱 전압들이 커플링에 의해 상승하는 정도가 증가할 수 있다. 본 발명의 실시 예들에 따른 온-칩 관리는, 읽기 대상인 메모리 셀들에 인접한 메모리 셀들의 데이터, 더 상세하게는 문턱 전압 변화량을 검출하고, 검출된 변화량을 고려하여 읽기 전압들을 조절할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 상대적으로 낮은 문턱 전압 범위에 대응하는 제1 내지 제3 기본 전압들(VD1~VD3) 대신에 제1 내지 제3 조절된 전압들(VS1~VS3)을 이용하여 읽기 동작이 수행될 수 있다.
예를 들어, 읽기 동작의 대상인 메모리 셀과 인접한 메모리 셀들의 문턱 전압들 사이의 차이가 클수록, 제1 내지 제3 기본 전압들(VD1~VD3)과 제1 내지 제3 조절된 전압들(VS1~VS3) 사이의 차이는 증가할 수 있다.
도 6에서, 제1 내지 제3 기본 전압들(VD1~VD3)이 제1 내지 제3 조절된 전압들(VS1~VS3)로 조절되는 것으로 설명되었다. 그러나, 조절되는 전압들은 제1 내지 제3 기본 전압들(VD1~VD3)로 한정되지 않는다. 예를 들어, 온-칩 관리가 활성화되면, 제1 내지 제7 기본 전압들(VD1~VD7) 중 적어도 하나의 레벨이 조절될 수 있다. 예를 들어, 제1 내지 제7 기본 전압들(VD1~VD7) 중 적어도 하나의 레벨은 인접한 메모리 셀들의 문턱 전압들 또는 인접한 메모리 셀들의 문턱 전압들과 읽기 동작의 대상인 메모리 셀들의 문턱 전압들 사이의 차이에 따라 조절될 수 있다.
도 6에서, 소거 상태(E) 및 제1 및 제2 프로그램 상태들(P1, P2)의 문턱 전압들이 커플링에 의해 상승하는 것으로 설명되었다. 그러나, 커플링의 영향은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)의 어느 곳에서도 발생할 수 있다. 도 6은 커플링의 영향이 소거 상태(E) 및 제1 및 제2 프로그램 상태들(P1, P2)에서 다른 상태들보다 더 강하게 나타남을 강조하기 위해 제시된 것이며, 본 발명의 기술적 사상을 한정하지 않는다.
도 7은 도 6을 참조하여 설명된 온-칩 관리가 수행되는 방법을 보여주는 순서도이다. 도 1 및 도 7을 참조하면, S310 단계에서, 불휘발성 메모리 장치(110)는, 온-칩 관리 회로(OCM)의 제어에 따라, 읽기 동작의 대상 메모리 셀들의 인접 메모리 셀들을 읽을 수 있다. 예를 들어, 도 6에 도시된 제1 내지 제7 기본 전압들(VD1~VD7) 또는 이들의 일부를 이용하여 읽기가 수행될 수 있다.
S320 단계에서, 불휘발성 메모리 장치(110)는, 온-칩 관리 회로(OCM)의 제어에 따라, 문턱 전압들의 이동을 검출할 수 있다. 예를 들어, 제어 로직 회로(119) 또는 온-칩 관리 회로(OCM)는 인접한 메모리 셀들에 기입된 데이터 중에서 상대적으로 더 많은 커플링을 유발하는 상대적으로 더 높은 문턱 전압들로 프로그램되는 데이터의 비율에 따라, 읽기 대상인 메모리 셀들의 문턱 전압들의 이동을 검출할 수 있다. 예를 들어, 인접한 메모리 셀들에서 상대적으로 더 높은 문턱 전압들을 갖는 데이터의 비율이 높을수록, 읽기 대상인 메모리 셀들의 문턱 전압들이 더 많이 이동한 것으로 판별될 수 있다.
다른 예로서, 제어 로직 회로(119) 또는 온-칩 관리 회로(OCM)는 읽기 동작의 대상인 메모리 셀들에 대해 읽기 동작을 수행할 수 있다. 읽기 동작의 대상인 각 메모리 셀에서, 제어 로직 회로(119) 또는 온-칩 관리 회로(OCM)는 인접한 메모리 셀들의 문턱 전압들과 읽기 동작의 대상인 각 메모리 셀의 문턱 전압의 차이를 판별할 수 있다. 문턱 전압의 차이가 클수록, 읽기 대상인 메모리 셀들의 문턱 전압들이 더 많이 이동한 것으로 판별될 수 있다.
문턱 전압들의 이동량이 판별된 후에, S330 단계에서, 제어 로직 회로(119) 또는 온-칩 관리 회로(OCM)는 검출된 이동량에 따라 읽기 전압들을 조절할 수 있다. 예를 들어, 도 6을 참조하여 설명된 바와 같이, 제1 내지 제3 기본 전압들(VD1~VD3) 대신에 제1 내지 제3 조절된 전압들(VS1~VS3)이 읽기 전압들로 선택될 수 있다. 읽기 전압들이 조절된 후에, 조절된 읽기 전압들을 이용하여 읽기 동작의 대상인 메모리 셀들에 대해 읽기 동작이 수행될 수 있다. 조절된 읽기 전압들을 이용하여 읽혀진 데이터는 컨트롤러로 출력될 수 있다.
도 6 및 도 7을 참조하여 설명된 온-칩 관리를 포함하는 읽기 동작이 수행된 때에, 온-칩 관리 회로(OCM)는 읽기 동작의 온-칩 관리에 대한 정보를 레지스터(REG)에 기입할 수 있다. 예를 들어, 온-칩 관리가 수행되었음을 가리키는 정보, 온-칩 관리를 유발한 온-셀 카운트 또는 오프-셀 카운트, 읽기 전압들이 조절된 정보 등이 레지스터(REG)에 저장될 수 있다.
도 8은 온-칩 관리를 이용하여 읽기 동작이 수행되는 다른 예를 보여준다. 도 8에서, 가로 축은 메모리 셀들의 문턱 전압(VTH)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다. 도 1 및 도 8을 참조하면, 메모리 셀들에 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7)의 데이터가 기입된 후에 시간이 경과함에 따라, 메모리 셀들의 문턱 전압들이 변화할 수 있다. 예를 들어, 소거 상태(E) 및 제1 및 제2 프로그램 상태들(P1, P2)과 같이 상대적으로 낮은 문턱 전압 범위에 속하는 메모리 셀들의 문턱 전압들은 프로그램 또는 읽기에 의한 교란이 누적됨에 따라 상승할 수 있다. 또한, 제5 내지 제7 프로그램 상태들(P5~P7)과 같이 상대적으로 높은 문턱 전압 범위에 속하는 메모리 셀들의 문턱 전압들은 리텐션 특성에 따라 점차 감소할 수 있다. 시간의 경과에 따른 문턱 전압들의 이동은 도 8에서 점선으로 표시되어 있다.
온-칩 관리가 활성화된 때에, 제어 로직 회로(119) 또는 온-칩 관리 회로(OCM)는 제1 내지 제7 기본 전압들(VD1~VD7) 뿐 아니라 제1 내지 제6 추가 전압들(VA1~VA6)을 이용하여 듀얼 감지를 수행하도록 행 디코더 회로(113) 및 페이지 버퍼 회로(115)를 제어할 수 있다.
소거 상태(E) 및 제1 및 제2 프로그램 상태들(P1, P2)과 같이 상대적으로 낮은 문턱 전압 범위에서, 추가 전압은 기본 전압보다 높게 설정될 수 있다. 예를 들어, 소거 상태(E) 및 제1 프로그램 상태(P1) 사이의 읽기가 수행될 때, 제1 기본 전압(VD1) 및 제1 추가 전압(VA1)을 이용하여 듀얼 감지가 수행될 수 있다. 카운터(CNT)는 제1 기본 전압(VD1) 및 제1 추가 전압(VA1) 사이의 문턱 전압들을 갖는 메모리 셀들(도 8에서 사선으로 채워진 부분)의 수를 카운트할 수 있다. 카운트 값이 낮을수록, 제1 기본 전압(VD1)을 이용한 읽기의 신뢰성이 제1 추가 전압(VA1)을 이용한 읽기의 신뢰성보다 높다. 카운트 값이 증가할수록, 제1 기본 전압(VD1)을 이용한 읽기의 신뢰성이 감소하며, 제1 추가 전압(VA1)을 이용한 읽기의 신뢰성이 증가한다. 카운트 값이 미리 정해진 기준값보다 작으면, 온-칩 관리 회로(OCM)의 제어에 따라 제1 기본 전압(VD1)을 이용한 읽기의 결과가 선택될 수 있다. 카운트 값이 미리 정해진 기준값 이상이면, 온-칩 관리 회로(OCM)의 제어에 따라 제1 추가 전압(VA1)을 이용한 읽기의 결과가 선택될 수 있다.
제5 내지 제7 프로그램 상태들(P5~P7)과 같이 상대적으로 높은 문턱 전압 범위에서, 추가 전압은 기본 전압보다 낮게 설정될 수 있다. 예를 들어, 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 사이의 읽기가 수행될 때, 제7 기본 전압(VD7) 및 제6 추가 전압(VA6)을 이용하여 듀얼 감지가 수행될 수 있다. 카운터(CNT)는 제7 기본 전압(VD7) 및 제6 추가 전압(VA6) 사이의 문턱 전압들을 갖는 메모리 셀들(도 8에서 사선으로 채워진 부분)의 수를 카운트할 수 있다. 카운트 값이 낮을수록, 제7 기본 전압(VD7)을 이용한 읽기의 신뢰성이 제6 추가 전압(VA6)을 이용한 읽기의 신뢰성보다 높다. 카운트 값이 증가할수록, 제7 기본 전압(VD7)을 이용한 읽기의 신뢰성이 감소하며, 제6 추가 전압(VA6)을 이용한 읽기의 신뢰성이 증가한다. 카운트 값이 미리 정해진 기준값보다 작으면, 온-칩 관리 회로(OCM)의 제어에 따라 제7 기본 전압(VD7)을 이용한 읽기의 결과가 선택될 수 있다. 카운트 값이 미리 정해진 기준값 이상이면, 온-칩 관리 회로(OCM)의 제어에 따라 제6 추가 전압(VA6)을 이용한 읽기의 결과가 선택될 수 있다.
온-칩 관리 회로(OCM)에 의해 선택된 읽기의 결과들이 조합되어, 읽기 동작을 통해 읽혀진 데이터로서 컨트롤러로 출력될 수 있다.
도 8에서, 제1 내지 제7 기본 전압들(VD1~VD7)에 대응하는 제1 내지 제6 추가 전압들(VA1~VA6)이 사용되는 것으로 설명되었다. 그러나, 기본 전압들의 개수 및 추가 전압들의 개수는 한정되지 않는다. 예를 들어, 추가 전압들의 개수는 기본 전압들의 개수와 같거나 그보다 작을 수 있다.
도 9는 도 8을 참조하여 설명된 온-칩 관리가 수행되는 방법을 보여주는 순서도이다. 도 1, 도 8 및 도 9를 참조하면, S410 단계에서, 불휘발성 메모리 장치(110)는, 온-칩 관리 회로(OCM)의 제어에 따라, 기본 전압 및 추가 전압을 이용하여 읽기를 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중에서 읽기 어드레스에 의해 지정된 읽기 동작을 수행하는 데에 필요한 인접한 상태들 사이에서 읽기를 수행할 수 있다.
S420 단계에서, 온-칩 관리 회로(OCM)의 제어에 따라, 카운터(CNT)는 기본 전압 및 추가 전압 사이의 문턱 전압을 갖는 메모리 셀들의 수를 카운트할 수 있다.
S430 단계에서, 카운트된 수에 따라, 제어 로직 회로(119) 또는 온-칩 관리 회로(OCM)는 기본 전압을 이용한 읽기 결과 및 추가 전압을 이용한 읽기 결과 중에서 하나의 읽기 결과를 선택할 수 있다.
S440 단계에서, 수행된 읽기가 마지막 읽기인지 판별된다. 예를 들어, 읽기 어드레스에 의해 지정된 읽기 동작을 수행하는 데에 필요한 읽기가 모두 수행되었는지 판별될 수 있다. 마지막 읽기가 아니면, S410 단계에서 다른 상태들 사이에서 다음 읽기가 수행될 수 있다. 마지막 읽기가 수행되었으면, S450 단계에서, 온-칩 관리 회로(OCM)의 제어에 따라 불휘발성 메모리 장치(110)는 선택된 읽기 결과들을 조합하여 읽혀진 데이터로 출력할 수 있다.
도 8 및 도 9를 참조하여 설명된 온-칩 관리를 포함하는 읽기 동작이 수행된 때에, 온-칩 관리 회로(OCM)는 읽기 동작의 온-칩 관리에 대한 정보를 레지스터(REG)에 기입할 수 있다. 예를 들어, 온-칩 관리가 수행되었음을 가리키는 정보, 온-칩 관리를 유발한 온-셀 카운트 또는 오프-셀 카운트, 읽혀진 데이터에 대응하는 기본 전압들 및 추가 전압들의 정보가 레지스터(REG)에 저장될 수 있다.
도 10은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 10을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 RAM (130)을 포함한다.
불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.
불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(110)는 도 1 내지 도 9를 참조하여 설명된 불휘발성 메모리 장치(110)를 포함할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 온-칩 관리 회로(OCM) 및 레지스터(REG)를 포함하며, 컨트롤러(120)의 요청에 따라 읽기 동작을 수행하고, 읽기 동작의 정보를 출력할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.
컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.
컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
컨트롤러(120)는 외부의 호스트 장치로부터 수신되는 논리 어드레스를 불휘발성 메모리 장치(110)의 물리 어드레스로 변환할 수 있다. 예를 들어, 외부의 호스트 장치는 물리 어드레스를 포함하는 읽기 요청, 또는 쓰기 요청 또는 소거 요청을 컨트롤러(120)로 전달할 수 있다. 컨트롤러(120)는 외부의 호스트 장치로부터 수신된 물리 어드레스를 논리 어드레스로 변환할 수 있다. 컨트롤러(120)는 물리 어드레스와 함께 읽기 커맨드, 쓰기 커맨드 또는 소거 커맨드를 불휘발성 메모리 장치(110)로 전달할 수 있다. 컨트롤러(120)가 어드레스 변환을 수행하는 데에 사용하는 변환 테이블은 불휘발성 메모리 장치(110)에 보관되며, 불휘발성 메모리 장치(110)로부터 로드되어 RAM (130) 또는 컨트롤러(120) 내부의 메모리에서 관리될 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110)의 동작 상태를 판별하기 위한 상태 읽기 커맨드 및 불휘발성 메모리 장치(110) 내부에서 관리되는 정보를 획득하기 위한 특성 획득 커맨드를 불휘발성 메모리 장치(110)로 더 전송할 수 있다. 상태 읽기 커맨드 또는 특성 획득 커맨드와 함께 불휘발성 메모리 장치(110)로 전달되는 어드레스는 컨트롤러(120)가 요청하는 정보의 종류를 식별할 수 있다.
컨트롤러(120)는 리프레시 관리자(RM)를 포함한다. 리프레시 관리자(RM)는 불휘발성 메모리 장치(110)의 리프레시 동작을 제어하도록 구성된다. 예를 들어, 리프레시 동작은 불휘발성 메모리 장치(110)의 제1 저장 공간(예를 들어, 제1 메모리 블록)에 기입된 데이터를 제2 저장 공간(예를 들어, 제2 메모리 블록)으로 이동하는 동작을 포함할 수 있다. 제1 저장 공간에 기입된 데이터는 시간의 흐름에 따라 열화될 수 있다. 리프레시 동작이 수행되면, 제1 저장 공간에 기입된 데이터가 제2 저장 공간에 다시 기입된다. 따라서, 데이터의 열화도가 낮아지고, 신뢰성이 복원된다. 리프레시 관리자(RM)는 특성 획득 커맨드에 응답하여 불휘발성 메모리 장치(110)로부터 전달되는 읽기 동작의 정보, 더 상세하게는 온-칩 관리 동작의 정보를 이용하여 리프레시 동작을 조절할 수 있다. 예를 들어, 리프레시 관리자(RM)는 리프레시 동작이 수행 또는 트리거(trigger)되는 조건을 조절할 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(110)는 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 칩들은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 불휘발성 메모리 칩들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 칩들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.
컨트롤러(120)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 칩들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 불휘발성 메모리 칩들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 불휘발성 메모리 칩들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 불휘발성 메모리 칩들은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 칩들이 하나의 칩 인에이블 신호(/CE)가 전송되는 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 칩들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 1에서, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 구비하지 않을 수 있다. 컨트롤러(120)는 내부의 RAM (도 13 참조)을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.
도 11은 스토리지 장치(100)에서 읽기 동작이 수행되는 방법을 보여주는 순서도이다. 도 1, 도 10 및 도 11을 참조하면, S110 단계에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)로 읽기 커맨드를 전송할 수 있다. 읽기 커맨드는 읽기 동작의 대상인 메모리 셀들을 식별하는 불휘발성 메모리 장치(110)의 물리 어드레스와 함께 전달될 수 있다. 읽기 커맨드 및 물리 어드레스에 응답하여, 불휘발성 메모리 장치(110)는 읽기 동작을 시작할 수 있다.
S520 단계에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)로 상태 읽기 커맨드를 전달할 수 있다. 상태 읽기 커맨드는, 예를 들어, 읽기 동작의 진행 상태를 확인하기 위해 사용될 수 있다. 상태 읽기 커맨드에 응답하여, S530 단계에서, 불휘발성 메모리 장치(110)는 읽기 동작의 진행 상태의 정보를 컨트롤러(120)로 전달할 수 있다. 읽기 동작이 완료되면, S540 단계에서, 불휘발성 메모리 장치(110)는 읽혀진 데이터를 컨트롤러(120)로 출력할 수 있다.
S550 단계에서, 온-칩 관리 회로(OCM)는 읽기 동자의 정보를 레지스터(REG)에 저장할 수 있다.
S560 단계에서, 컨트롤러(120)는 특성 획득 커맨드를 불휘발성 메모리 장치(110)로 전달할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)의 내부에서 관리되는 정보가 필요할 때에, 불휘발성 메모리 장치(110)로 특성 획득 커맨드를 전달할 수 있다. 예를 들어, 불휘발성 메모리 장치의 읽기 동작에 대한 정보가 필요할 때에, 컨트롤러(120)는 레지스터(REG)를 식별하는 어드레스와 함께 특성 획득 커맨드를 불휘발성 메모리 장치(110)로 전달할 수 있다.
S570 단계에서, 특성 획득 커맨드에 응답하여, 불휘발성 메모리 장치(110)는 읽기 동작의 정보를 컨트롤러(120)로 전달할 수 있다. 읽기 동작의 정보에 응답하여, 컨트롤러(120)는 불휘발성 메모리 장치(110)의 신뢰성을 높이기 위한 다양한 동작들을 수행할 수 있다. 예를 들어, 리프레시 관리자(RM)는 리프레시 동작을 수행 또는 트리거하는 조건을 읽기 동작의 결과에 따라 조절할 수 있다.
도 12는 읽기 동작의 정보에 따라 컨트롤러(120)가 동작하는 방법을 보여주는 순서도이다. 도 10 및 도 12를 참조하면, S610 단계에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)로부터 읽혀진 데이터를 수신할 수 있다.
S620 단계에서, 컨트롤러(120)는 읽혀진 데이터에 대해 에러 정정을 수행할 수 있다. 예를 들어, 컨트롤러(120)는 LDPC (Low Density Parity Check) 코드, 터보 코드, BCH (Bose-Chaudhuri-Hocquenghem) 코드, RS (Reed-Solomon) 코드, 폴라(polar) 코드 등과 같은 다양한 에러 정정 코드들 중 적어도 하나에 기반하여 에러 정정을 수행할 수 있다.
S630 단계에서, 컨트롤러(120)는 읽혀진 데이터에서 검출되는 에러들의 수가 제1 임계값(VCR1)에 도달했는지 판별한다. 예를 들어, 제1 임계값(VCR1)은 컨트롤러(120)에서 사용되는 에러 정정 코드에 의해 정정될 수 있는 에러들의 수의 70%로 정해질 수 있으며, 한정되지 않는다. 에러들의 수가 제1 임계값(VCR1)에 도달했으면, S670 단계에서, 리프레시 관리자(RM)는 리프레시 동작을 트리거할 수 있다. 예를 들어, 읽혀진 데이터에 대응하는 메모리 셀들 또는 메모리 블록에 대해 리프레시 동작이 스케줄될 수 있다.
에러들의 수가 제1 임계값(VCR1)보다 작으면, S640 단계에서, 컨트롤러(120)는 에러들의 수가 제2 임계값(VCR2)에 도달했는지 판별한다. 제2 임계값(VCR2)은 제1 임계값(VCR1)보다 작을 수 있다. 예를 들어, 제2 임계값(VCR2)은 컨트롤러(120)에서 사용되는 에러 정정 코드에 의해 정정될 수 있는 에러들의 수의 50%로 정해질 수 있으며, 한정되지 않는다.
에러들의 수가 제2 임계값(VCR2)보다 작으면, 리프레시 관리자(RM)는 리프레시 동작을 트리거하지 않는다. 에러들의 수가 제1 임계값(VCR1)보다 작고 제2 임계값(VCR2) 이상이면, S650 단계에서, 컨트롤러(120)는 읽기 동작의 정보를 획득할 수 있다. 예를 들어, 컨트롤러(120)는 특성 획득 커맨드를 불휘발성 메모리 장치(110)로 전달하고, 불휘발성 메모리 장치(110)로부터 읽기 동작의 정보, 더 상세하게는 온-칩 관리의 정보를 획득할 수 있다. 이후에, S660 단계에서, 컨트롤러(120)는 읽기 동작의 정보로부터 온-칩 관리가 수행되었는지 판별할 수 있다. 온-칩 관리가 수행되지 않았으면, 리프레시 관리자(RM)는 리프레시 동작을 수행하지 않는다. 온-칩 관리가 수행되었으면, S670 단계에서, 리프레시 관리자(RM)는 리프레시 동작을 트리거할 수 있다.
상술된 바와 같이, 컨트롤러(120)는 읽혀진 데이터의 에러들의 수를 제1 임계값(VCR1) 및 제2 임계값(VCR2)과 비교할 수 있다. 에러들의 수가 제1 임계값(VCR1) 이상이면, 온-칩 관리의 수행 여부에 관계 없이 리프레시 동작이 수행된다. 에러들의 수가 제2 임계값(VCR2)보다 작으면, 온-칩 관리의 수행 여부에 관계 없이 리프레시 동작이 수행되지 않는다. 에러들의 수가 제1 임계값(VCR1)보다 작고 제2 임계값(VCR2) 이상이면, 온-칩 관리의 수행 여부에 따라 리프레시 동작이 트리거될 수 있다. 예를 들어, 온-칩 관리는 데이터가 열화됨에 따라 수행될 수 있다. 즉, 온-칩 관리가 수행되었음은 데이터가 열화되었음을 가리킬 수 있다. 따라서, 에러들의 수가 제1 임계값(VCR1)보다 작고 제2 임계값(VCR2) 이상일 때, 온-칩 관리가 수행되었으면 리프레시 동작이 트리거되고 온-칩 관리가 수행되지 않았으면 리프레시 동작이 트리거되지 않을 수 있다. 리프레시 동작의 트리거 조건을 온-칩 관리의 수행 여부와 연동함으로써, 불휘발성 메모리 장치(110)에 기입된 데이터의 열화도가 더 세밀하게 제어될 수 있으며, 불휘발성 메모리 장치(110) 및 스토리지 장치(100)의 신뢰도가 향상된다.
도 13은 읽기 동작의 정보에 따라 컨트롤러(120)가 동작하는 방법의 다른 예를 보여주는 순서도이다. 도 10 및 도 13을 참조하면, S710 단계에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)로부터 읽혀진 데이터를 수신할 수 있다.
S720 단계에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)로부터 읽기 동작의 정보, 더 상세하게는 온-칩 관리의 정보를 획득할 수 있다.
S730 단계에서, 컨트롤러(120)는 온-칩 관리의 정보로부터 온-칩 관리가 수행되었는지 판별할 수 있다.
온-칩 관리가 수행되었으면, S740 단계에서, 읽혀진 데이터의 에러들의 수가 제2 임계값(VCR2)과 비교될 수 있다. 제2 임계값(VCR2)은 컨트롤러(120)의 에러 정정 코드에 의해 정정되는 에러들의 수의 50%로 정해질 수 있으며, 한정되지 않는다. 읽혀진 데이터의 에러들의 수가 제2 임계값(VCR2)보다 작으면, 리프레시 동작은 트리거되지 않는다. 읽혀진 데이터의 에러들의 수가 제2 임계값(VCR2)에 도달했으면, S760 단계에서 리프레시 동작이 트리거된다.
온-칩 관리가 수행되지 않았으면, S750 단계에서, 읽혀진 데이터의 에러들의 수가 제1 임계값(VCR1)과 비교될 수 있다. 제1 임계값(VCR1)은 컨트롤러(120)의 에러 정정 코드에 의해 정정되는 에러들의 수의 70%로 정해질 수 있으며, 한정되지 않는다. 읽혀진 데이터의 에러들의 수가 제1 임계값(VCR1)보다 작으면, 리프레시 동작은 트리거되지 않는다. 읽혀진 데이터의 에러들의 수가 제1 임계값(VCR1)에 도달했으면, S760 단계에서 리프레시 동작이 트리거된다.
상술된 바와 같이, 컨트롤러(120)는 읽기 동작이 완료되면 특성 획득 커맨드를 통해 읽기 동작의 정보를 획득할 수 있다. 읽기 동작의 정보에 따라, 컨트롤러(120)는 리프레시 동작을 수행하는 조건을 제1 임계값(VCR1) 및 제2 임계값(VCR2) 중에서 선택할 수 있다. 리프레시 동작의 트리거 조건을 온-칩 관리의 수행 여부와 연동함으로써, 불휘발성 메모리 장치(110)에 기입된 데이터의 열화도가 더 세밀하게 제어될 수 있으며, 불휘발성 메모리 장치(110) 및 스토리지 장치(100)의 신뢰도가 향상된다.
도 14는 본 발명의 실시 예에 따른 컨트롤러(120)를 보여주는 블록도이다. 도 10 및 도 14를 참조하면, 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 제어 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)와 통신하고, 그리고 버퍼 제어 회로(126)를 통해 RAM (130)과 통신할 수 있다. 프로세서(122)는 RAM (123)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)로 전달될 수 있다. 에러 정정 블록(124)은 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어 회로(126)는 프로세서(122)의 제어에 따라, RAM (130)을 제어하도록 구성된다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리 장치(110)와 통신하도록 구성된다. 도 1을 참조하여 설명된 바와 같이, 메모리 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(110)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(110)와 통신할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않는 경우, 컨트롤러(120)에 버퍼 제어 회로(126)가 제공되지 않을 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 코드들을 로드할 수 있다.
예시적으로, 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
예시적으로, 리프레시 관리자(RM)는 프로세서(122) 내의 하드웨어 회로 또는 프로세서(122)에 의해 구동되는 펌웨어 또는 소프트웨어로 구현될 수 있다. 그러나, 리프레시 관리자(RM)의 위치는 한정되지 않는다.
도 15는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 15를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11, CS21, CS12, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS21, CS12, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11, CS21, CS12, CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL1)에 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL2)에 공통으로 연결된다. 즉, 서로 다른 행의 셀 스트링들은 서로 다른 접지 선택 라인들에 연결된다.
예시적으로, 동일한 행의 서로 다른 높이의 접지 선택 트랜지스터들이 서로 다른 접지 선택 라인들에 연결되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 서로 다른 행의 동일한 높이의 접지 선택 트랜지스터들에 연결되는 접지 선택 트랜지스터들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 접지 선택 트랜지스터들에 연결되는 접지 선택 라인들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11, CS21, CS12, CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a, SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11, CS21, CS12, CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b, SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11, CS21, CS12, CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11, CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12, CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
메모리 블록(BLKa)은 기판으로부터 동일한 높이에 위치한 메모리 셀들이 워드 라인을 공유하는 것으로 특징될 수 있다. 서로 다른 메모리 블록들에서, 워드 라인들은 공유되지 않는 것으로 특징될 수 있다. 예를 들어, 제1 메모리 블록의 제1 높이의 메모리 셀은 제1 메모리 블록의 제1 높이의 다른 메모리 셀과 워드 라인을 공유할 수 있다. 제1 메모리 블록의 제1 높이의 메모리 셀은 제2 메모리 블록의 제1 높이의 메모리 셀과 워드 라인을 공유하지 않을 수 있다. 서브 블록은 메모리 블록(BLKa)들의 일부로 특징될 수 있다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC1~MC6)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 셀들(MC1~MC6) 각각에 둘 이상의 비트들이 기입될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC1~MC6) 각각에 기입되는 비트들은 논리 페이지들을 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC1~MC6) 각각에 기입되는 첫 번째 비트는 첫 번째 논리 페이지를 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC1~MC6) 각각에 기입되는 N 번째 비트는 N 번째 논리 페이지를 형성한다. 논리 페이지는 데이터 액세스의 단위일 수 있다. 하나의 물리 페이지에서 읽기가 수행될 때에, 논리 페이지의 단위로 데이터가 액세스될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC1~MC6)이 하나의 소거 요청(예를 들어, 외부의 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC1~MC6)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.
도 15에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 15에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들에서, 각 메모리 셀에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
상술된 바와 같이, 메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들(MC1~MC6)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC1~MC6)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC1~MC6)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들(또는 셀 스트링들)을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들(MC1~MC6) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC1~MC6)과 동일한 구조를 갖고, 메모리 셀들(MC1~MC6)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 16을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1100)는 코드 또는 프로그램에 포함된 명령으로 표현되는 동작들을 실행하도록 물리적으로 구성된 회로를 포함하는 하드웨어 기반의 데이터 프로세싱 장치일 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(1500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다. 스토리지 장치(1300)는 도 10을 참조하여 설명된 스토리지 장치(100)를 포함할 수 있다. 즉, 스토리지 장치(1300)는 읽기 동작의 정보를 이용하여 데이터를 관리할 수 있으며, 따라서 스토리지 장치(1300) 및 스토리지 장치(1300)를 포함하는 컴퓨팅 장치(1000)의 신뢰성이 향상된다.
발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 스토리지 장치
110; 불휘발성 메모리 장치
111; 메모리 셀 어레이
113; 행 디코더 회로
115; 페이지 버퍼 회로
CNT; 카운터
117; 데이터 입출력 회로
119; 제어 로직 회로
OCM; 온-칩 관리 회로
REG; 레지스터
120; 컨트롤러
121; 버스
122; 프로세서
123; 랜덤 액세스 메모리
124; 에러 정정 블록
125; 호스트 인터페이스
126; 버퍼 제어 회로
127; 메모리 인터페이스
130; 랜덤 액세스 메모리
110; 불휘발성 메모리 장치
111; 메모리 셀 어레이
113; 행 디코더 회로
115; 페이지 버퍼 회로
CNT; 카운터
117; 데이터 입출력 회로
119; 제어 로직 회로
OCM; 온-칩 관리 회로
REG; 레지스터
120; 컨트롤러
121; 버스
122; 프로세서
123; 랜덤 액세스 메모리
124; 에러 정정 블록
125; 호스트 인터페이스
126; 버퍼 제어 회로
127; 메모리 인터페이스
130; 랜덤 액세스 메모리
Claims (10)
- 불휘발성 메모리 장치; 그리고
외부의 호스트 장치의 요청에 따라 읽기 커맨드를 생성하여 상기 불휘발성 메모리 장치로 전송하도록 구성되는 컨트롤러를 포함하고,
상기 불휘발성 메모리 장치는 상기 읽기 커맨드에 응답하여 읽기 동작을 수행하고, 읽혀진 데이터를 상기 컨트롤러로 출력하고, 그리고 상기 읽기 동작의 정보를 내부의 레지스터에 저장하도록 구성되는 스토리지 장치. - 제1 항에 있어서,
상기 컨트롤러는 상기 불휘발성 메모리 장치로 특성 획득 커맨드를 전송하도록 구성되고,
상기 불휘발성 메모리 장치는 상기 특성 획득 커맨드에 응답하여 상기 레지스터에 저장된 상기 읽기 동작의 정보를 상기 컨트롤러로 출력하도록 구성되는 스토리지 장치. - 제2 항에 있어서,
상기 컨트롤러는 상기 읽혀진 데이터에 대해 에러 정정을 수행하도록 구성되고,
상기 컨트롤러는 상기 읽기 동작의 정보 및 상기 에러 정정 시에 검출되는 에러들의 수에 따라 상기 불휘발성 메모리 장치의 리프레시를 수행하도록 구성되는 스토리지 장치. - 제3 항에 있어서,
상기 컨트롤러는 상기 에러들의 수가 제1 임계값보다 클 때 상기 리프레시를 수행하도록 구성되고,
상기 컨트롤러는 상기 에러들의 수가 상기 제1 임계값 이하이고 제2 임계값보다 클 때 상기 불휘발성 메모리 장치로부터 상기 읽기 동작의 정보를 획득하고, 상기 읽기 동작의 정보가 온-칩 관리를 수행하였음을 가리킬 때, 상기 리프레시를 수행하도록 구성되는 스토리지 장치. - 제3 항에 있어서,
상기 컨트롤러는 상기 읽혀진 데이터를 수신한 후에 상기 불휘발성 메모리 장치로부터 상기 읽기 동작의 정보를 획득하도록 구성되고,
상기 읽기 동작의 정보가 온-칩 관리를 수행하지 않았음을 가리키면, 상기 컨트롤러는 상기 에러들의 수가 제1 임계값보다 클 때 상기 리프레시를 수행하도록 구성되고, 그리고
상기 읽기 동작의 정보가 온-칩 관리를 수행하였음을 가리키면, 상기 컨트롤러는 상기 에러들의 수가 상기 제1 임계값보다 작은 제2 임계값보다 클 때 상기 리프레시를 수행하도록 구성되는 스토리지 장치. - 제1 항에 있어서,
상기 읽기 동작의 정보는, 상기 불휘발성 메모리 장치가 상기 읽기 동작의 대상인 메모리 셀들에 저장된 데이터의 열화도에 따라 상기 읽기 동작을 조절하여 상기 읽혀진 데이터를 획득하는 온-칩 관리(on-chip management)를 수행하였는지를 가리키는 정보를 포함하는 스토리지 장치. - 제6 항에 있어서,
상기 온-칩 관리는, 상기 읽기 동작의 대상인 메모리 셀들에 인접한 메모리 셀들에 프로그램된 데이터에 따라 상기 읽기 대상인 메모리 셀들에 인가되는 읽기 전압들의 레벨들을 조절하는 동작을 포함하는 스토리지 장치. - 제6 항에 있어서,
상기 온-칩 관리는, 상기 읽기 동작의 대상인 메모리 셀들에 대해, 두 개의 인접한 프로그램 상태들 사이에서 서로 다른 제1 및 제2 읽기 전압들을 이용하여 제1 및 제2 읽기 동작들을 수행하고, 상기 제1 및 제2 읽기 동작들의 결과들에 따라 상기 제1 읽기 동작을 통해 읽혀진 제1 데이터 및 상기 제2 읽기 동작을 통해 읽혀진 제2 데이터 중 하나의 데이터를 상기 읽혀진 데이터로 선택하는 동작을 포함하는 스토리지 장치. - 제6 항에 있어서,
상기 읽기 동작은, 상기 열화도를 검출하는 검출 읽기 동작 및 상기 읽혀진 데이터를 획득하는 메인 읽기 동작을 포함하고,
상기 불휘발성 메모리 장치는 상기 검출된 열화도에 따라 상기 온-칩 관리를 수행하도록 구성되는 스토리지 장치. - 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서:
상기 불휘발성 메모리 장치가 상기 컨트롤러로부터 읽기 커맨드를 수신하는 단계;
상기 읽기 커맨드에 응답하여, 상기 불휘발성 메모리 장치가 읽기 동작을 수행하는 단계;
상기 불휘발성 메모리 장치가 상기 읽기 동작 시에 읽혀진 데이터를 상기 컨트롤러로 출력하는 단계;
상기 불휘발성 메모리 장치가 상기 읽기 동작의 정보를 저장하는 단계;
상기 불휘발성 메모리 장치가 상기 컨트롤러로부터 특성 획득 커맨드를 수신하는 단계; 그리고
상기 특성 획득 커맨드에 응답하여, 상기 불휘발성 메모리 장치가 상기 저장된 읽기 동작의 정보를 상기 컨트롤러로 출력하는 단계를 포함하고,
상기 읽기 동작의 정보는, 상기 불휘발성 메모리 장치가 상기 읽기 동작 시에 상기 읽혀진 데이터의 정확도를 향상시키는 온-칩 관리를 수행하였는지에 대한 정보를 포함하는 동작 방법.
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