KR102473209B1 - 스토리지 장치 및 스토리지 장치의 동작 방법 - Google Patents

스토리지 장치 및 스토리지 장치의 동작 방법 Download PDF

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Abstract

본 발명은 스토리지 장치에 관한 것이다. 본 발명의 스토리지 장치는, 불휘발성 메모리 장치, 그리고 불휘발성 메모리 장치로부터 데이터를 읽고, 읽혀진 데이터를 복수의 세그먼트들로 분할하고, 복수의 세그먼트들에 대해 순차적으로 에러 정정 디코딩을 수행하고, 각 세그먼트의 에러 정정 디코딩이 완료되면 에러 정정 패리티를 부여하여 외부의 호스트 장치로 전송하도록 구성되는 컨트롤러를 포함한다. 에러 정정 디코딩이 완료된 제1 세그먼트를 전송한 후에 임계 시간이 경과할 때까지 제2 세그먼트의 에러 정정 디코딩이 완료되지 않았으면, 컨트롤러는 더미 데이터에 잘못된 에러 정정 패리티를 부여하여 외부의 호스트 장치로 전송한다.

Description

스토리지 장치 및 스토리지 장치의 동작 방법{STORAGE DEVICE AND OPERATING METHOD OF STORAGE DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치와 통신하는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 동작 속도가 향상되고 있다. 또한, 스토리지 장치 및 스토리지 장치의 호스트 장치에서 사용되는 콘텐츠의 용량이 증가하고 있다. 이에 따라, 신뢰성을 유지하면서 더 향상된 동작 속도를 갖는 스토리지 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은, 신뢰성을 유지하면서 더 향상된 동작 속도를 갖는 스토리지 장치 및 스토리지 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예들에 따른 스토리지 장치는, 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치로부터 데이터를 읽고, 상기 읽혀진 데이터를 복수의 세그먼트들로 분할하고, 상기 복수의 세그먼트들에 대해 순차적으로 에러 정정 디코딩을 수행하고, 각 세그먼트의 에러 정정 디코딩이 완료되면 에러 정정 패리티를 부여하여 외부의 호스트 장치로 전송하도록 구성되는 컨트롤러를 포함한다. 에러 정정 디코딩이 완료된 제1 세그먼트를 전송한 후에 임계 시간이 경과할 때까지 제2 세그먼트의 에러 정정 디코딩이 완료되지 않았으면, 상기 컨트롤러는 더미 데이터에 잘못된 에러 정정 패리티를 부여하여 상기 외부의 호스트 장치로 전송하도록 구성된다.
본 발명의 실시 예들에 따른 스토리지 장치는, 복수의 스토리지 클러스터들, 랜덤 액세스 메모리, 그리고 상기 복수의 스토리지 클러스터들을 제어하도록 구성되는 매스 컨트롤러를 포함한다. 상기 복수의 스토리지 클러스터들 각각은, 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치로부터 데이터를 읽고, 상기 읽혀진 데이터를 복수의 세그먼트들로 분할하고, 상기 복수의 세그먼트들에 대해 순차적으로 에러 정정 디코딩을 수행하고, 각 세그먼트의 에러 정정 디코딩이 완료되면 에러 정정 패리티를 부여하여 상기 매스 컨트롤러로 전송하도록 구성되는 컨트롤러를 포함한다. 에러 정정 디코딩이 완료된 제1 세그먼트를 전송한 후에 임계 시간이 경과할 때까지 제2 세그먼트의 에러 정정 디코딩이 완료되지 않았으면, 상기 컨트롤러는 더미 데이터에 잘못된 에러 정정 패리티를 부여하여 상기 매스 컨트롤러로 전송하도록 구성된다.
불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하는 본 발명의 실시 예들에 따른 스토리지 장치의 동작 방법은, 상기 컨트롤러가 상기 불휘발성 메모리 장치로부터 복수의 세그먼트들을 읽는 단계, 그리고 상기 컨트롤러가 상기 복수의 세그먼트들에 대해 순차적으로 에러 정정 디코딩을 수행하고, 에러 정정 디코딩이 완료된 각 세그먼트를 외부의 호스트 장치로 전송하는 단계를 포함한다. 상기 컨트롤러가 제1 세그먼트를 상기 외부의 호스트 장치로 전송한 후 임계 시간 동안 제2 세그먼트의 에러 정정 디코딩이 완료되지 않으면, 상기 컨트롤러는 더미 데이터 및 잘못된 에러 정정 패리티를 상기 외부의 호스트 장치로 전송한다.
본 발명의 실시 예들에 따르면, 스토리지 장치는 각 세그먼트의 에러 정정 디코딩이 완료된 때에 해당 세그먼트를 외부의 호스트 장치로 출력할 수 있다. 따라서, 향상된 동작 속도를 갖는 스토리지 장치 및 스토리지 장치의 동작 방법이 제공된다.
또한, 본 발명의 실시 예들에 따르면, 이전 세그먼트를 외부의 호스트 장치로 출력한 후에 임계 시간 동안 현재 세그먼트의 에러 정정 디코딩이 완료되지 않으면, 더미 데이터를 잘못된 에러 정정 패리티와 함께 외부의 호스트 장치로 출력한다. 외부의 호스트 장치는 잘못된 패리티에 기반하여 해당 세그먼트의 재전송을 스토리지 장치에 요청할 수 있으며, 외부의 호스트 장치가 스토리지 장치로부터 잘못된 데이터를 획득하는 것이 방지된다. 따라서, 신뢰성을 유지하면서 더 향상된 동작 속도를 갖는 스토리지 장치 및 스토리지 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 3은 에러 정정 동작이 지연 없이 수행되는 때에, 스토리지 장치에서 수행되는 동작들을 보여주는 타이밍도이다.
도 4는 에러 정정 동작이 지연되는 때에, 스토리지 장치에서 에러가 발생하는 예를 보여주는 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 스토리지 장치가 읽기 요청에 따라 데이터를 출력하는 과정을 보여주는 타이밍도이다.
도 6은 본 발명의 실시 예에 따른 스토리지 장치가 읽기 요청에 따라 데이터를 출력하는 다른 예를 보여주는 타이밍도이다.
도 7은 본 발명의 실시 예에 따른 스토리지 장치가 읽기 요청에 따라 데이터를 출력하는 또 다른 예를 보여주는 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 스토리지 장치가 동작 모드를 설정하는 방법을 보여주는 순서도이다.
도 9는 도 1의 스토리지 장치의 응용 예를 보여준다.
도 10은 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 13은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따라 잘못된 패리티를 생성하는 방법을 보여주는 순서도이다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110) 및 컨트롤러(120)를 포함한다.
불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.
불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.
컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 동일한 포맷 또는 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 같거나 다를 수 있다.
컨트롤러(120)는 제1 에러 정정 블록(ECC1) 및 제2 에러 정정 블록(ECC2)을 포함한다. 제1 에러 정정 블록(ECC1)은 불휘발성 메모리 장치(110)에 기입될 데이터에 대해 에러 정정 인코딩을 수행할 수 있다. 제1 에러 정정 블록(ECC1)은 불휘발성 메모리 장치(110)로부터 읽히는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 즉 제1 에러 정정 블록(ECC1)은 불휘발성 메모리 장치(110)와의 채널 및 불휘발성 메모리 장치(110)에서 발생하는 에러들을 정정할 수 있다. 예를 들어, 제1 에러 정정 블록(ECC1)은 BCH (Bose-Chaudhuri-Hocquenghem) 코드, RS (Reed-Solomon) 코드, 터보(Turbo) 코드, LDPC (Low Density Parity Check) 코드, 폴라(Polor) 코드 등의 다양한 에러 정정 코드들 중 적어도 하나에 기반하여 에러 정정 인코딩 및 디코딩을 수행할 수 있다.
제2 에러 정정 블록(ECC2)은 외부의 호스트 장치로부터 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 제2 에러 정정 블록(ECC2)은 외부의 호스트 장치로 출력되는 데이터에 대해 에러 정정 인코딩을 수행할 수 있다. 즉, 제2 에러 정정 블록(ECC2)은 외부의 호스트 장치와의 채널에서 발생하는 에러들을 정정할 수 있다. 예를 들어, 제2 에러 정정 블록(ECC2)은 CRC (Cyclic Redundancy Check) 코드에 기반하여 에러 정정 인코딩 및 디코딩을 수행할 수 있다.
예시적으로, 불휘발성 메모리 장치(110)는 외부의 호스트 장치에 의해 직접 제어될 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 외부의 호스트 장치로부터 직접 또는 컨트롤러(120)를 통해 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 데이터 스트로브 신호(DQS)를 수신할 수 있다. 불휘발성 메모리 장치(110)는 레디 및 비지 신호(R/nB) 및 데이터 스트로브 신호(DQS)를 외부의 호스트 장치로 직접 또는 컨트롤러(120)를 통해 외부의 호스트 장치로 출력할 수 있다. 불휘발성 메모리 장치(110)는 외부의 호스트 장치로부터 물리 어드레스를 수신하고, 물리 어드레스를 별도의 변환 없이 읽기, 쓰기 및 소거를 수행하는 데에 직접 사용할 수 있다. 컨트롤러(120)는 외부의 호스트 장치와 불휘발성 메모리 장치(110) 사이에서 데이터가 교환될 때에, 에러 정정 인코딩 및 디코딩을 수행하도록 구성될 수 있다.
불휘발성 메모리 장치(110)는 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 칩들은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 불휘발성 메모리 칩들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 칩들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.
컨트롤러(120)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 칩들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 불휘발성 메모리 칩들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 불휘발성 메모리 칩들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 불휘발성 메모리 칩들은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 칩들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 칩들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 스토리지 장치(100)는 읽기 요청을 수신한다. 예를 들어, 불휘발성 메모리 장치(110)는 외부의 호스트 장치로부터 직접 또는 컨트롤러(120)를 통해 읽기 요청을 수신할 수 있다. 수신된 읽기 요청은, 스토리지 장치(100) 또는 불휘발성 메모리 장치(110)의 읽기 단위 또는 읽기 단위보다 작은 부분 읽기 단위의 읽기를 요청할 수 있다. 예를 들어, 읽기 단위는 불휘발성 메모리 장치(110)가 한 번의 읽기 요청에 응답하여, 한 번의 읽기 동작을 수행하고, 그리고 한 번에 출력하는 데이터의 단위일 수 있다.
S115 단계에서, 불휘발성 메모리 장치(110)는 읽기 요청에 따라 읽기 단위 또는 부분 읽기 단위의 데이터를 읽을 수 있다. 읽혀진 데이터는 컨트롤러(120)로 전달된다.
S120 단계에서, 컨트롤러(120)는 첫 번째 세그먼트를 선택할 수 있다. 예를 들어, 세그먼트는 에러 정정 인코딩 및 디코딩이 수행되는 데이터의 단위일 수 있다. 읽기 단위 또는 부분 읽기 단위의 데이터는 둘 이상의 세그먼트들을 포함할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)로부터 전달된 읽기 단위 또는 부분 읽기 단위의 복수의 세그먼트들 중에서 첫 번째 세그먼트를 선택할 수 있다.
S125 단계에서, 컨트롤러(120)는 선택된 세그먼트에 대해 에러 정정 디코딩을 수행할 수 있다. 예를 들어, 컨트롤러(120)는 제1 에러 정정 블록(ECC1)을 이용하여 에러 정정 디코딩을 수행할 수 있다.
S130 단계에서, 선택된 세그먼트의 에러 정정 디코딩이 완료되었는지 판별된다. 선택된 세그먼트의 에러 정정 디코딩이 완료되었으면, S135 단계에서, 컨트롤러(120)는 올바른(correct) 패리티를 포함하는 디코딩된 세그먼트를 외부의 호스트 장치로 출력할 수 있다. 예를 들어, 컨트롤러(120)는 읽혀진 데이터의 다른 세그먼트의 에러 정정 디코딩이 완료되는지에 관계없이, 현재 세그먼트의 에러 정정 디코딩이 완료되면 디코딩된 현재 세그먼트를 출력할 수 있다. 예시적으로, 올바른 패리티는 디코딩된 세그먼트에 기반하여 제2 에러 정정 블록(ECC2)에 의해 정상적으로 생성되는 패리티일 수 있다. 예를 들어, 올바른 패리티는 함께 전송되는 세그먼트에 에러가 존재하지 않는 것으로 외부의 호스트 장치에 의해 식별되는 패리티일 수 있다.
S140 단계에서, 선택된 세그먼트가 마지막 세그먼트이면, 읽기 요청에 따른 읽기가 종료된다. 선택된 세그먼트가 마지막 세그먼트가 아니면, S145 단계에서 다름 세그먼트가 선택되고, S125 단계가 수행된다.
S130 단계에서, 에러 정정 디코딩이 완료되지 않은 때에, S150 단계에서 컨트롤러(120)는 타임 아웃이 발생하는지 판별할 수 있다. 예를 들어, 컨트롤러(120)가 디코딩된 이전 세그먼트를 출력한 후에 임계 시간이 경과할 때까지 현재 세그먼트의 에러 정정 디코딩이 완료되지 않으면, 컨트롤러(120)는 타임 아웃이 발생하는 것으로 판별할 수 있다. 이후에, S130 단계가 수행된다. 예시적으로, 임계 시간은 외부의 호스트 장치에 의해 정해진 시간일 수 있다. 임계 시간은 불휘발성 메모리 장치(110) 또는 스토리지 장치(100)의 동작 특성 또는 시방서(specification)에 의해 정해지는 시간일 수 있다. 예를 들어, 임계 시간은 '즉시'일 수 있다.
타임 아웃이 발생하지 않으면, S155 단계에서, 컨트롤러(120)는 에러 정정 디코딩을 지속한다. 타임 아웃이 발생하면, S160 단계에서, 컨트롤러(120)는 잘못된 패리티를 포함하는 더미 세그먼트를 외부의 호스트 장치로 출력할 수 있다. 예를 들어, 더미 세그먼트가 출력되는 동안, 컨트롤러(120)는 에러 정정 디코딩을 지속하여 완료할 수 있다. 이후에, S140 단계가 수행된다. 예시적으로, 잘못된 패리티는 디코딩된 세그먼트에 기반하여 제2 에러 정정 블록(ECC2)에 의해 정상적으로 생성되는 패리티와 다른 패리티일 수 있다. 예를 들어, 잘못된 패리티는 함께 전송되는 세그먼트에 에러가 존재하는 것으로 외부의 호스트 장치에 의해 식별되는 패리티일 수 있다.
도 3은 에러 정정 동작이 지연 없이 수행되는 때에, 스토리지 장치(100)에서 수행되는 동작들을 보여주는 타이밍도이다. 도 3에서, 가로 축은 시간을 가리키고, 세로 축은 호스트 입출력 채널(IO_H), 내부 동작(OP_I), 그리고 내부 입출력 채널(IO_I)의 상태를 보여준다. 호스트 입출력 채널(IO_H)은 스토리지 장치(100) 또는 불휘발성 메모리 장치(110)와 외부의 호스트 장치 사이에서 교환되는 신호들을 가리킨다. 내부 동작(OP_I)는 컨트롤러(120)의 내부의 동작, 더 상세하게는 제1 에러 정정 블록(ECC1) 및 제2 에러 정정 블록(ECC2)에 의해 수행되는 동작들을 보여준다. 내부 입출력 채널(IO_I)은 컨트롤러(120)와 불휘발성 메모리 장치(110) 사이에서 교환되는 신호들을 가리킨다.
도 1 및 도 3을 참조하면, 제1 시간(T1)에, 외부의 호스트 장치로부터 스토리지 장치(100) 또는 불휘발성 메모리 장치(110)로 전달될 수 있다. 예를 들어, 읽기 요청(R1)은 외부의 호스트 장치로부터 불휘발성 메모리 장치(110)로 직접 또는 컨트롤러(120)를 통하여 전달될 수 있다.
제2 시간(T2)에, 읽기 요청(R2)에 응답하여, 불휘발성 메모리 장치(110)는 데이터를 읽고 읽혀진 데이터를 컨트롤러(120)로 출력할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)에 의해 읽혀진 데이터는 제1 내지 제4 세그먼트들(SEG1~SEG4)을 포함할 수 있다. 불휘발성 메모리 장치(110)는 제1 내지 제4 세그먼트들(SEG1~SEG4)을 연속적으로 끊김없이 출력할 수 있다. 각 세그먼트는 데이터(DATA) 및 제1 패리티(P1)를 포함할 수 있다. 제1 패리티(P1)는 제1 에러 정정 블록(ECC1)의 에러 정정 인코딩 시에 생성되는 부가 정보를 포함할 수 있다.
제2 시간(T2)에, 불휘발성 메모리 장치(110)는 제1 세그먼트(SEG1)의 출력을 시작한다. 제1 세그먼트(SEG1)의 전송은 제3 시간(T3)에 완료된다.
제3 시간(T3)에, 불휘발성 메모리 장치(110)는 제2 세그먼트(SEG2)의 출력을 시작한다. 또한, 제1 세그먼트(SEG1)의 수신이 완료됨에 따라, 컨트롤러(120)는 제1 세그먼트(SEG1)의 에러 정정 동작(E_SEG1)을 수행한다. 제1 세그먼트(SEG1)의 에러 정정 동작(E_SEG1)은 제1 에러 정정 블록(ECC1)에 의한 에러 정정 디코딩 및 제2 에러 정정 블록(ECC2)에 의한 에러 정정 인코딩을 포함할 수 있다. 제1 에러 정정 블록(ECC1)은 제1 패리티(P1)에 기반하여 에러 정정 디코딩을 수행할 수 있다. 제2 에러 정정 블록(ECC2)은 에러 정정 인코딩을 수행하여 제2 패리티(P2)를 생성할 수 있다.
예시적으로, 에러 정정 동작(E_SEG1)은 제2 세그먼트(SEG2)의 전송이 완료되기 전에 제4 시간(T4)에 종료될 수 있다. 제1 세그먼트(SEG1)의 에러 정정 동작(E_SEG1)이 완료됨에 따라, 컨트롤러(120)는 디코딩된 제1 세그먼트(SEG1')를 외부의 호스트 장치로 출력할 수 있다. 디코딩된 세그먼트는 디코딩된 데이터(DATA') 및 제2 패리티(P2)를 포함할 수 있다.
이후에, 제5 시간(T5)에, 제2 세그먼트(SEG2)의 전송이 완료된다. 불휘발성 메모리 장치(110)는 제3 세그먼트(SEG3)의 전송을 시작하고, 컨트롤러(120)는 에러 정정 동작(E_SEG2)을 시작한다. 에러 정정 동작(E_SEG2)은 제6 시간(T6)에 완료될 수 있다. 제6 시간(T6)에, 컨트롤러(120)는 디코딩된 제2 세그먼트(SEG2')를 외부의 호스트 장치로 출력할 수 있다.
제7 시간(T7)에, 제3 세그먼트(SEG3)의 전송이 완료된다. 불휘발성 메모리 장치(110)는 제4 세그먼트(SEG4)의 전송을 시작하고, 컨트롤러(120)는 제3 세그먼트(SEG3)의 에러 정정 동작(E_SEG3)을 시작한다. 에러 정정 동작(E_SEG3)은 제8 시간(T8)에 완료된다. 제8 시간(T8)에, 컨트롤러(120)는 디코딩된 제3 세그먼트(SEG3')를 출력할 수 있다.
재9 시간(T9)에, 제4 세그먼트(SEG4)의 전송이 완료된다. 컨트롤러(120)는 제4 세그먼트(SEG4)의 에러 정정 동작(E_SEG4)을 시작한다. 에러 정정 동작(E_SEG4)은 제10 시간(T10)에 완료된다. 제10 시간(T10)에, 컨트롤러(120)는 디코딩된 제4 세그먼트(SEG4')를 외부의 호스트 장치로 출력할 수 있다.
예시적으로, 외부의 호스트 장치는 읽기 요청(R1)에 따라 스토리지 장치(100)가 읽기 단위에 해당하는 디코딩된 제1 내지 제4 세그먼트들(SEG1'~SEG4')을 출력할 것을 요구할 수 있다. 예시적으로, 도 1을 참조하여 설명된 바와 같이 외부의 호스트 장치가 불휘발성 메모리 장치(110)를 직접 액세스하도록 구성되는 경우에, 상술된 요구가 발생할 수 있다. 예를 들어, 컨트롤러(120)는 외부의 호스트 장치와 불휘발성 메모리 장치(110) 사이에서 교환되는 제어 신호들에 개입하지 않을 수 있다. 컨트롤러(120)는 외부의 호스트 장치와 불휘발성 메모리 장치(110) 사이에서 교환되는 데이터에 대해 에러 정정 인코딩 및 디코딩을 수행하도록 구성될 수 있다.
이 때, 외부의 호스트 장치는 불휘발성 메모리 장치(110)의 읽기 단위에 따라 읽기 요청을 생성하고, 쓰기 단위에 따라 쓰기 요청을 생성하고, 그리고 소거 단위에 따라 소거 요청을 생성하도록 구성된다. 외부의 호스트 장치는 불휘발성 메모리 장치(110)의 읽기 단위 또는 쓰기 단위에 따라 불휘발성 메모리 장치(110)와 데이터를 교환하도록 구성된다.
불휘발성 메모리 장치(110)는 읽기 단위의 데이터를 끊김없이 연속적으로 출력하도록 구성될 수 있다. 따라서, 외부의 호스트 장치는 읽기 단위의 데이터가 끊김없이 연속적으로 출력되는 것을 전제(또는 요구)하여 동작하도록 구성될 수 있다.
외부의 호스트 장치와 스토리지 장치(100)가 상술된 관계를 가질 때에, 하나의 읽기 단위에 해당하는 데이터의 에러 정정 디코딩이 완료된 후에 읽기 단위에 해당하는 디코딩된 데이터를 연속적으로 출력하는 방법이 사용되어 왔다. 그러나, 이러한 방법은 스토리지 장치(100)가 외부의 호스트 장치의 읽기 요청에 신속하게 대응할 수 없는 단점을 갖는다.
상술된 문제를 해결하기 위하여, 도 3에 도시된 바와 같이, 스토리지 장치(100)는 각 세그먼트의 읽기가 완료되면 에러 정정 디코딩을 시작하고, 각 세그먼트의 에러 정정 디코딩이 완료되면 출력을 시작할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)로부터 컨트롤러(120)로의 제1 내지 제4 세그먼트들(SEG1~SEG4)의 전송, 컨트롤러(120)의 제1 내지 제4 세그먼트들(SEG1~SEG4)의 에러 정정 동작들(E_SEG1~E_SEG4), 그리고 컨트롤러(120)로부터 외부의 호스트 장치로의 디코딩된 제1 내지 제4 세그먼트들(SEG1'~SEG4')은 스트리밍(streaming) 또는 파이프라인(pipeline) 방식으로 수행될 수 있다. 스토리지 장치(100)는 제1 세그먼트(SEG1)의 읽기 및 에러 정정 동작(E_SEG1)이 완료되면 디코딩된 세그먼트들(SEG1'~SEG4')의 출력을 시작한다. 따라서, 스토리지 장치(100)가 외부의 호스트 장치의 읽기 요청에 응답하는 초기 응답 시간이 단축되고, 스토리지 장치(100)의 동작 속도가 향상된다.
그러나, 상술된 방법은 에러 정정 동작이 지연되는 때에 문제점을 갖는다. 예를 들어, 불휘발성 메모리 장치(110)의 사용 횟수, 예를 들어 소거 또는 프로그램 횟수가 증가할수록, 불휘발성 메모리 장치(110)의 신뢰성이 감소하며 에러가 발생할 확률이 증가한다. 또한, 불휘발성 메모리 장치(110)의 읽기 횟수가 증가할수록, 불휘발성 메모리 장치(110)에 데이터가 기입된 후 시간이 경과할수록, 또는 불휘발성 메모리 장치(110)의 주변 온도가 증가할수록, 불휘발성 메모리 장치(110)에 기입된 데이터의 신뢰성이 감소하며 에러가 발생할 확률이 증가한다. 각 세그먼트에서 발생하는 에러들의 수가 증가할수록, 각 세그먼트의 에러 정정 동작에 소요되는 시간이 증가한다.
도 4는 에러 정정 동작이 지연되는 때에, 스토리지 장치(100)에서 에러가 발생하는 예를 타이밍도이다. 제1 시간(T1) 내지 제5 시간(T5)에서 수행되는 동작들은 도 3의 타이밍도와 동일하다. 따라서, 제1 시간(T1) 내지 제5 시간(T5)의 동작들에 대한 설명은 생략된다.
도 1, 도 3 및 도 4를 참조하면, 제6 시간(T6)에, 디코딩된 제1 세그먼트(SEG1')의 전송이 완료된다. 도 3에서, 디코딩된 제1 세그먼트(SEG1')의 전송이 완료될 때에 제2 세그먼트(SEG2)의 에러 정정 동작(E_SEG2)이 완료되는 것으로 설명되었다. 그러나, 도 4에서, 제2 세그먼트(SEG2)의 에러 정정 동작(E_SEG2)은 지연될 수 있다. 예를 들어, 제7 시간(T7)에 불휘발성 메모리 장치(110)가 제4 세그먼트(SEG4)의 출력일 시작한 후에 제8 시간(T8)에, 제2 세그먼트(SEG2)의 에러 정정 동작(E_SEG2)이 완료될 수 있다. 이때, 컨트롤러(120)는 디코딩된 제2 세그먼트(SEG2')를 출력하고, 제3 세그먼트(SEG3)의 에러 정정 동작(E_SEG3)을 시작할 수 있다. 제9 시간(T9)에 에러 정정 동작(E_SEG3)이 완료되면, 컨트롤러(120)는 제4 세그먼트(SEG4)의 에러 정정 동작(E_SEG4)을 시작할 수 있다. 제10 시간(T10)에 컨트롤러는 디코딩된 제3 세그먼트(SEG3')를 출력하고, 제11 시간(T11)에 디코딩된 제4 세그먼트(SEG4')를 출력할 수 있다.
상술된 바와 같이, 제2 세그먼트(SEG2)의 에러 정정 동작(E_SEG2)이 지연되면, 제7 시간(T) 및 제8 시간(T8) 사이와 같이, 컨트롤러(120)가 디코딩된 데이터의 출력을 시작한 후에 데이터를 전송하지 못하는 지연 구간이 발생할 수 있다. 지연 구간은 사선으로 채워진 박스로 표시되어 있다.
외부의 호스트 장치와 스토리지 장치(100) 또는 불휘발성 메모리 장치(110)의 정보 교환이 용이한 환경에서, 도 4에 도시된 지연 구간은 에러 없이 처리될 수 있다. 예를 들어, 스토리지 장치(100) 또는 불휘발성 메모리 장치(110)는 데이터의 출력이 지연됨을 그리고 데이터의 출력이 재개됨을 외부의 호스트 장치에 알릴 수 있다. 외부의 호스트 장치는 스토리지 장치(100) 또는 불휘발성 메모리 장치(110)로부터 전달되는 알림에 따라, 데이터를 수신할 타이밍과 데이터를 수신하지 않을 타이밍을 판별할 수 있다.
그러나, 도 1 및 도 3을 참조하여 설명된 바와 같이, 스토리지 장치(100) 또는 불휘발성 메모리 장치(110)가 읽기 요청에 응답하여 읽기 단위의 디코딩된 데이터를 외부의 호스트 장치로 끊김없이 연속적으로 출력하는 환경이 전제(또는 요구)될 수 있다. 이런 경우, 스토리지 장치(100) 또는 불휘발성 메모리 장치(110)와 외부의 호스트 장치 사이에, 데이터의 전송이 지연되거나 재개됨을 알리는 정보가 교환될 필요가 없으며, 해당 정보가 전달되는 채널이 제공되지 않는다. 외부의 호스트 장치(100)는 스토리지 장치(100) 또는 불휘발성 메모리 장치(110)로부터 디코딩된 데이터의 전송이 시작되면, 읽기 단위의 디코딩된 데이터가 끊김없이 전송됨을 전제하고, 읽기 단위의 데이터를 끊김없이 연속적으로 수신할 수 있다. 즉, 외부의 호스트 장치는 제7 시간(T7) 및 제8 시간(T8)의 사이에 무효한 데이터를 수신할 수 있다.
상술된 문제를 방지하기 위하여, 도 2를 참조하여 설명된 바와 같이, 본 발명의 실시 예에 따른 스토리지 장치(100)는 이전 세그먼트를 출력한 후 에러 정정 동작이 지연되는 때에, 더미 데이터 및 잘못된 패리티를 포함하는 더미 세그먼트를 출력할 수 있다.
도 5는 본 발명의 실시 예에 따른 스토리지 장치(100)가 읽기 요청에 따라 데이터를 출력하는 과정을 보여주는 타이밍도이다. 도 5에서, 가로 축은 시간을 가리키고, 세로 축은 호스트 입출력 채널(IO_H), 내부 동작(OP_I), 그리고 내부 입출력 채널(IO_I)의 상태를 보여준다. 호스트 입출력 채널(IO_H)은 스토리지 장치(100) 또는 불휘발성 메모리 장치(110)와 외부의 호스트 장치 사이에서 교환되는 신호들을 가리킨다. 내부 동작(OP_I)는 컨트롤러(120)의 내부의 동작, 더 상세하게는 제1 에러 정정 블록(ECC1) 및 제2 에러 정정 블록(ECC2)에 의해 수행되는 동작들을 보여준다. 내부 입출력 채널(IO_I)은 컨트롤러(120)와 불휘발성 메모리 장치(110) 사이에서 교환되는 신호들을 가리킨다.
제1 시간(T1) 내지 제5 시간(T5)에서 수행되는 동작들은 도 4의 타이밍도와 동일하다. 따라서, 제1 시간(T1) 내지 제5 시간(T5)의 동작들에 대한 설명은 생략된다.
도 1, 도 4 및 도 5를 참조하면, 제6 시간(T6)에 컨트롤러(120)는 디코딩된 제1 세그먼트(SEG1')의 전송을 완료한다. 디코딩된 이전 세그먼트의 전송(또는 출력)이 완료된 제6 시간(T6)에, 현재 세그먼트, 즉 제2 세그먼트(SEG2)의 에러 정정 동작(E_SEG2)은 완료되지 않고 아직 수행중이다. 도 2의 S160 단계에서 설명된 바와 같이, 컨트롤러(120)는 잘못된 패리티(P2') 및 더미 데이터(DATA_DM)를 포함하는 더미 세그먼트(SEG_DM)를 출력할 수 있다. 예를 들어, 더미 데이터(DATA_DM)는 동일한 값을 갖는 비트열, 임의의 또는 미리 정해진 패턴을 갖는 비트열, 또는 난수에 의해 생성되는 비트열일 수 있다.
더미 세그먼트(SEG_DM)가 출력되는 동안, 제7 시간(T7)에 불휘발성 메모리 장치(110)는 제4 세그먼트(SEG4)의 전송을 시작할 수 있다. 더미 세그먼트(SEG_DM)가 출력되는 동안, 제8 시간(T8)에 제2 세그먼트(SEG2)의 에러 정정 동작(E_SEG2)이 완료될 수 있다. 컨트롤러(120)는 제3 세그먼트(SEG3)의 에러 정정 동작(E_SEG3)을 시작할 수 있다.
제9 시간(T9)에, 더미 세그먼트(SEG_DM)의 전송이 완료될 수 있다. 예시적으로, 외부의 호스트 장치는 더미 세그먼트(SEG_DM)의 더미 데이터(DATA_DM) 및 잘못된 패리티(P2')에 기반하여, 더미 세그먼트(SEG_DM)가 잘못 전송된 것으로 식별할 수 있다. 제9 시간(T9)에, 외부의 호스트 장치는 재전송 요청(R2)을 스토리지 장치(100)로 전달할 수 있다. 재전송 요청(R2)에 기반하여, 제2 세그먼트(SEG2)의 에러 정정 동작이 완료되었으므로, 컨트롤러(120)는 제11 시간(T11)에 디코딩된 제2 세그먼트(SEG2')를 전송할 수 있다. 이후에, 제12 시간(T12) 및 제13 시간(T13)에, 컨트롤러(120)는 디코딩된 제3 세그먼트(SEG3') 및 디코딩된 제4 세그먼트(SEG4')를 각각 전송할 수 있다. 예를 들어, 제4 세그먼트(SEG4)의 에러 정정 동작(E_SEG4)은 제9 시간(T9)과 제11 시간(T11)의 사이인 제10 시간(T10)에 시작될 수 있다.
상술된 바와 같이, 스토리지 장치(100)가 디코딩된 데이터를 출력할 수 없는 지연 구간이 발생하면, 스토리지 장치(100)는 더미 세그먼트를 전송함으로써 외부의 호스트 장치가 의도되지 않은 데이터를 수신하는 것을 방지할 수 있다. 더미 세그먼트는 외부의 호스트 장치가 재전송 요청(R2)을 전송하도록 의도할 수 있다. 따라서, 스토리지 장치(100)의 신뢰성을 유지하면서, 이른 응답 특성을 통해 향상된 동작 속도가 달성될 수 있다.
도 6은 본 발명의 실시 예에 따른 스토리지 장치(100)가 읽기 요청에 따라 데이터를 출력하는 다른 예를 보여주는 타이밍도이다. 제1 시간(T1) 내지 제5 시간(T5)에서 수행되는 동작들은 도 5의 타이밍도와 동일하다. 따라서, 제1 시간(T1) 내지 제5 시간(T5)의 동작들에 대한 설명은 생략된다.
도 1, 도 5 및 도 6을 참조하면, 제6 시간(T6)에 컨트롤러(120)는 디코딩된 제1 세그먼트(SEG1')의 전송을 완료한다. 디코딩된 이전 세그먼트의 전송(또는 출력)이 완료된 제6 시간(T6)에, 현재 세그먼트, 즉 제2 세그먼트(SEG2)의 에러 정정 동작(E_SEG2)은 완료되지 않고 아직 수행중이다. 도 2의 S160 단계에서 설명된 바와 같이, 컨트롤러(120)는 잘못된 패리티(P2') 및 더미 데이터(DATA_DM)를 포함하는 더미 세그먼트(SEG_DM)를 출력할 수 있다. 예를 들어, 더미 데이터(DATA_DM)는 동일한 값을 갖는 비트열, 임의의 또는 미리 정해진 패턴을 갖는 비트열, 또는 난수에 의해 생성되는 비트열일 수 있다.
제7 시간(T7)에, 불휘발성 메모리 장치(110)는 제4 세그먼트(SEG4)의 전송을 시작한다. 컨트롤러(120)는 제2 세그먼트(SEG2)의 에러 정정 동작(E_SEG2)을 완료하고, 제3 세그먼트(SEG3)의 에러 정정 동작(E_SEG3)을 시작할 수 있다.
제8 시간(T8)에, 더미 세그먼트(SEG_DM)의 전송이 완료된다. 제3 세그먼트(SEG3)의 에러 정정 동작(E_SEG3)이 완료되었으므로, 컨트롤러(120)는 디코딩된 제3 세그먼트(SEG3')를 출력할 수 있다. 제9 시간(T9)에, 컨트롤러(120)는 제4 세그먼트(SEG4)의 에러 정정 동작(E_SEG4)을 시작할 수 있다.
제10 시간(T10)에, 컨트롤러(120)는 디코딩된 제4 세그먼트(SEG4')를 출력할 수 있다. 제11 시간(T11)에, 디코딩된 제4 세그먼트(SEG4')의 전송이 완료된다.
디코딩된 제4 세그먼트(SEG4')가 수신되면, 외부의 호스트 장치는 디코딩된 제1 세그먼트(SEG1'), 더미 세그먼트(SEG_DM), 디코딩된 제3 세그먼트(SEG3'), 그리고 디코딩된 제4 세그먼트(SEG4')를 포함하는 하나의 읽기 단위의 데이터의 수신을 완료한다. 이후에, 외부의 호스트 장치는 수신된 세그먼트들에 대해 에러 정정 디코딩을 수행할 수 있다. 예를 들어, 외부의 호스트 장치는 더미 세그먼트(SEG_DM)의 잘못된 패리티(P2')에 기반하여, 제2 세그먼트(SEG2')가 재전송되어야 함을 식별할 수 있다. 외부의 호스트 장치는 스토리지 장치(100)로 재전송 요청(R2)을 전달할 수 있다. 재전송 요청(R2)에 따라, 컨트롤러(120)는 디코딩된 제2 세그먼트(SEG2')를 외부의 호스트 장치로 전송할 수 있다.
도 4에서, 외부의 호스트 장치는 세그먼트의 단위로 패리티를 체크하고, 재전송을 요청하는 것으로 설명되었다. 그러나, 도 5를 참조하여 설명된 바와 같이, 외부의 호스트 장치는 읽기 단위의 데이터를 수신한 후에 각 세그먼트 별로 패리티를 체크할 수 있다. 즉, 스토리지 장치(100)는 각 디코딩된 세그먼트의 전송이 완료된 후에 재전송 요청(R2)을 수신하고 처리하도록 구성될 수 있다. 또한, 스토리지 장치(100)는 읽기 단위의 세그먼트들의 전송이 완료된 후에 재전송 요청(R2)을 수신하고 처리하도록 구성될 수 있다.
도 7은 본 발명의 실시 예에 따른 스토리지 장치(100)가 읽기 요청에 따라 데이터를 출력하는 또 다른 예를 보여주는 타이밍도이다. 도 1 및 도 7을 참조하면, 제1 시간(T1)에 스토리지 장치(100)는 읽기 요청(R1)을 수신할 수 있다. 읽기 요청에 따라, 불휘발성 메모리 장치(110)는 제2 내지 제5 시간들(T2~T5)에서, 제1 내지 제4 세그먼트들(SEG1~SEG4)을 순차적으로 출력할 수 있다.
제1 및 제2 세그먼트들(SEG1, SEG2)이 전송된 제4 시간(T4)에, 컨트롤러(120)는 제1 및 제2 세그먼트들(SEG1, SEG2)을 포함하는 제1 그룹의 에러 정정 동작(E_GRP1)을 수행할 수 있다. 예를 들어, 각 세그먼트는 제1 에러 정정 블록(ECC1)의 에러 정정 인코딩 및 디코딩의 단위일 수 있다. 그룹은 제2 에러 정정 블록(ECC2)의 에러 정정 인코딩 및 디코딩의 단위일 수 있다. 제1 그룹의 에러 정정 동작(E_GRP1)은 제1 세그먼트(SEG1)의 에러 정정 디코딩(E1_SEG1), 제2 세그먼트(SEG2)의 에러 정정 디코딩(E1_SEG2), 그리고 제1 및 제2 세그먼트들(SEG1, SEG2)에 대한 제2 에러 정정 블록(ECC2)의 에러 정정 인코딩을 포함할 수 있다.
제1 그룹의 에러 정정 동작(E_GRP1)이 완료되면, 제6 시간(T6)에, 불휘발성 메모리 장치는 제1 그룹(GRP1)을 출력할 수 있다. 제1 그룹(GRP1)은 디코딩된 데이터(DATA') 및 제2 패리티(P2)를 포함할 수 있다.
제3 및 제4 세그먼트들(SEG3, SEG4)의 전송이 완료되면, 제7 시간(T7)에, 컨트롤러(120)는 제3 및 제4 세그먼트들(SEG3, SEG4)을 포함하는 제2 그룹의 에러 정정 동작(E_GRP2)을 수행할 수 있다. 제8 시간(T8)에 에러 정정 동작(E_GRP2) 및 디코딩된 제1 그룹(GRP1)의 전송이 완료되면, 컨트롤러(120)는 디코딩된 제2 그룹(GRP2)을 출력할 수 있다.
도 7을 참조하여 설명된 바와 같이, 제1 에러 정정 블록(ECC1)의 단위와 제2 에러 정정 블록(ECC2)의 단위가 다른 때에도, 본 발명의 기술적 사상이 적용될 수 있다. 예를 들어, 컨트롤러(120)는 이전 그룹의 전송이 완료된 때에 현재 그룹의 에러 정정 동작이 완료되지 않았으면, 더미 그룹을 출력하도록 구성될 수 있다.
도 8은 본 발명의 실시 예에 따른 스토리지 장치(100)가 동작 모드를 설정하는 방법을 보여주는 순서도이다. 도 1 및 도 8을 참조하면, S210 단계에서, 스토리지 장치(100)는 외부의 호스트 장치로부터 설정 정보를 수신할 수 있다. 설정 정보는 스토리지 장치(100)의 동작 모드를 설정하기 위한 정보를 포함할 수 있다.
S220 단계에서, 스토리지 장치(100)는 설정 정보가 제1 모드를 가리키는지 또는 제2 모드를 가리키는지 판별할 수 있다.
설정 정보가 제1 모드를 가리키면, S230 단계에서, 스토리지 장치(100)는 제1 모드로 설정될 수 있다. 예를 들어, 제1 모드는, 도 6을 참조하여 설명된 바와 같이, 읽기 단위의 데이터의 전송이 완료된 후에 제2 에러 정정 블록(ECC2)의 패리티에 따른 재전송 요청을 수신하는 모드일 수 있다.
설정 정보가 제1 모드가 아닌 제2 모드를 가리키면, S240 단계에서, 스토리지 장치(100)는 제2 모드로 설정될 수 있다. 예를 들어, 제2 모드는, 도 5를 참조하여 설명된 바와 같이, 읽기 단위의 데이터를 전송하는 도중에 재전송 요청을 수신하는 모드일 수 있다. 예를 들어, 스토리지 장치(100)는 각 세그먼트의 전송이 완료된 후에 재전송 요청을 수신하도록 구성될 수 있다.
예시적으로, 스토리지 장치(100)의 동작 모드는 스토리지 장치(100)가 제조된 후에 한번, 스토리지 장치(100)에 전원이 공급될 때에, 또는 스토리지 장치(100)에 설정 정보가 전달될 때에 결정 또는 갱신될 수 있다.
도 9는 도 1의 스토리지 장치(100)의 응용 예를 보여준다. 도 9를 참조하면, 스토리지 장치(200)는 불휘발성 메모리 장치(210), 컨트롤러(220) 및 랜덤 액세스 메모리(230, RAM)를 포함한다. 도 1의 스토리지 장치(100)와 비교하면, 스토리지 장치(200)는 RAM (230)을 더 포함한다.
컨트롤러(220)는 RAM (230)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(220)는 불휘발성 메모리 장치(210)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (230)에 저장할 수 있다. 예를 들어, 컨트롤러(220)는 불휘발성 메모리 장치(210)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(210)로부터 읽고, RAM (230)에 로딩하여 구동할 수 있다.
RAM (230)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
도 10은 본 발명의 실시 예에 따른 컨트롤러(220)를 보여주는 블록도이다. 도 1 및 도 10을 참조하면, 컨트롤러(220)는 버스(221), 프로세서(222), RAM (223), 에러 정정 블록(224), 호스트 인터페이스(225), 버퍼 컨트롤 회로(226), 그리고 메모리 인터페이스(227)를 포함한다.
버스(221)는 컨트롤러(220)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(222)는 컨트롤러(220)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(222)는 호스트 인터페이스(225)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(227)를 통해 불휘발성 메모리 장치(210)와 통신하고, 그리고 버퍼 제어 회로(226)를 통해 RAM (230)과 통신할 수 있다. 프로세서(222)는 RAM (223)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(200)를 제어할 수 있다.
RAM (223)은 프로세서(222)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (223)은 프로세서(222)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (223)은 프로세서(222)에 의해 처리되는 데이터를 저장할 수 있다. RAM (223)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(224)은 도 1 내지 도 8을 참조하여 설명된 제1 에러 정정 블록(ECC1) 및 제2 에러 정정 블록(ECC2)을 포함할 수 있다. 예시적으로, 제1 에러 정정 블록(ECC1)은 메모리 인터페이스(227)에 포함되고, 제2 에러 정정 블록(ECC2)은 호스트 인터페이스(225)에 포함될 수 있다.
호스트 인터페이스(225)는 프로세서(222)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(225)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어 회로(226)는 프로세서(222)의 제어에 따라, RAM (230)을 제어하도록 구성된다.
메모리 인터페이스(227)는 프로세서(222)의 제어에 따라, 불휘발성 메모리 장치(210)와 통신하도록 구성된다. 메모리 인터페이스(227)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(210)와 통신할 수 있다. 메모리 인터페이스(227)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(210)와 통신할 수 있다.
예시적으로, 스토리지 장치(200)에 RAM (230)이 제공되지 않는 경우, 컨트롤러(220)에 버퍼 제어 회로(226)가 제공되지 않을 수 있다.
예시적으로, 프로세서(222)는 코드들을 이용하여 컨트롤러(220)를 제어할 수 있다. 프로세서(222)는 컨트롤러(220)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(222)는 불휘발성 메모리 장치(210)로부터 메모리 인터페이스(227)를 통해 코드들을 로드할 수 있다.
예시적으로, 컨트롤러(220)의 버스(221)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 컨트롤러(220) 내에서 데이터를 전송하고, 제어 버스는 컨트롤러(220) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(225), 버퍼 제어 회로(226), 에러 정정 블록(224) 및 메모리 인터페이스(227)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(225), 프로세서(222), 버퍼 제어 회로(226), RAM (223) 및 메모리 인터페이스(227)에 연결될 수 있다.
도 11은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 예시적으로, 도 1의 불휘발성 메모리 장치(110) 또는 도 10의 불휘발성 메모리 장치(210)가 도 11에 도시된다.
도 1 및 도 11을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 패스-페일 체크 회로(PFC), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
예시적으로, 각 메모리 블록은 복수의 물리 페이지들을 포함하며, 각 물리 페이지는 복수의 메모리 셀들을 포함할 수 있다. 각 물리 페이지는 프로그램 동작의 단위일 수 있다. 각 물리 페이지의 메모리 셀들은 동시에 프로그램될 수 있다. 각 물리 페이지는 복수의 논리 페이지들을 포함할 수 있다. 각 물리 페이지의 메모리 셀들 각각에 프로그램되는 비트들은 각각 논리 페이지들을 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 첫 번째 비트들은 첫 번째 논리 페이지를 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 K-번째 비트들(K는 양의 정수)은 K-번째 논리 페이지를 형성할 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 동작 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압을 인가할 수 있다. 읽기 동작 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압을 인가할 수 있다. 소거 동작 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
프로그램 동작 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 동작 또는 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
패스-페일 체크 회로(PFC)는 검증 읽기 후에, 페이지 버퍼 회로(115)로부터 센싱 결과를 수신할 수 있다. 수신된 센싱 결과에 기반하여, 패스-페일 체크 회로(PFC)는 패스 또는 페일을 판별할 수 있다. 예를 들어, 프로그램 검증 읽기 시에, 페이지 버퍼 회로(115)는 턴-온 되는 온-셀들의 수를 카운트할 수 있다. 온-셀들의 수가 문턱값 이상이면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 온-셀들의 수가 문턱값보다 작으면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 예를 들어, 소거 검증 읽기 시에, 페이지 버퍼 회로(115)는 턴-오프 되는 오프-셀들의 수를 카운트할 수 있다. 오프 셀들의 수가 문턱값 이상이면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 온-셀들의 수가 문턱값보다 작으면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 패스 또는 페일의 판별 결과는 제어 로직 회로(119)로 전달된다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
제어 로직 회로(119)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스를 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 읽기 동작 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(120)로 출력될 수 있다. 프로그램 동작 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
제어 로직 회로(119)의 제어에 따라, 각 메모리 블록의 메모리 셀들에서 프로그램 동작, 소거 동작 및 읽기 동작이 수행될 수 있다. 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 프로그램 루프는 패스가 판별될 때까지 반복될 수 있다.
각 프로그램 루프는 프로그램 및 검증을 포함할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 프로그램될 데이터에 따라 비트 라인들(115)에 전압들을 인가할 수 있다. 예를 들어, 문턱 전압이 증가될 메모리 셀에 대응하는 비트 라인에 접지 전압 또는 그와 유사한 레벨을 갖는 저전압이 인가되고, 문턱 전압이 증가되지 않을 메모리 셀(예를 들어, 프로그램 금지될 메모리 셀)에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압이 인가될 수 있다. 행 디코더 회로(113)는 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하고, 나머지 워드 라인들에 패스 전압을 인가할 수 있다. 검증 시에, 프로그램의 결과가 검증될 수 있다. 검증은 검증 읽기 및 패스-페일 판별을 포함할 수 있다. 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL) 또는 검증 읽기의 대상인 메모리 셀들에 대응하는 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가할 수 있다. 행 디코더 회로(113)는 검증 대상인 선택된 메모리 셀들에 연결된 워드 라인에 검증 전압을 인가하고, 나머지 워드 라인들에 읽기 패스 전압을 인가할 수 있다. 검증 읽기의 결과는 페이지 버퍼 회로(115)에서 센싱되고, 패스-페일 체크(PFC)로 전달될 수 있다. 패스-페일 판별 시에, 패스-페일 체크 회로(PFC)는 검증 읽기의 결과에 따라 패스 또는 페일을 판별할 수 있다.
예시적으로, 불휘발성 메모리 장치(110)의 프로그램 동작 시에, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111)의 선택된 물리 페이지의 각 메모리 셀에 프로그램될 비트들 모두를 연속적으로 수신하고, 연속적으로 수신된 비트들에 기반한 한 번의 프로그램 동작을 통하여 선택된 물리 페이지의 프로그램을 완료할 수 있다. 프로그램의 완료는 해당 물리 페이지에 프로그램되어야 하는 모든 비트들이 읽기 가능한 상태로 프로그램되었으며, 해당 물리 페이지에 대한 추가적인 프로그램이 금지됨을 의미한다.
읽기 동작은 검증 읽기와 유사하게 수행된다. 읽기 동작 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL) 또는 검증 읽기의 대상인 메모리 셀들에 대응하는 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가할 수 있다. 행 디코더 회로(113)는 읽기 동작의 대상인 선택된 메모리 셀들에 연결된 워드 라인에 읽기 전압을 인가하고, 나머지 워드 라인들에 읽기 패스 전압을 인가할 수 있다. 읽기 동작의 결과는 페이지 버퍼 회로(115)에서 센싱되고, 데이터 입출력 회로(117)를 통해 출력될 수 있다.
소거 동작은 복수의 소거 루프들을 포함할 수 있다. 소거 루프는 패스가 판별될 때까지 반복될 수 있다. 각 소거 루프는 소거 및 검증을 포함할 수 있다. 소거 시에, 행 디코더 회로(113)는 선택된 메모리 셀들에 연결된 워드 라인들에 접지 전압 또는 그와 유사한 레벨을 갖는 저전압들을 인가할 수 있다. 기판을 통해, 선택된 메모리 셀들의 채널들에 소거 전압이 인가될 수 있다. 검증 시에, 소거의 결과가 검증될 수 있다. 검증은 검증 읽기 및 패스-페일 판별을 포함할 수 있다. 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL) 또는 검증 읽기의 대상인 메모리 셀들에 대응하는 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가할 수 있다. 행 디코더 회로(113)는 검증 대상인 선택된 메모리 셀들에 연결된 워드 라인들에 소거 검증 전압을 인가할 수 있다. 검증 읽기의 결과는 페이지 버퍼 회로(115)에서 센싱되고, 패스-페일 체크(PFC)로 전달될 수 있다. 패스-페일 판별 시에, 패스-페일 체크 회로(PFC)는 검증 읽기의 결과에 따라 패스 또는 페일을 판별할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 12를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL1)에 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL2)에 공통으로 연결된다. 즉, 서로 다른 행의 셀 스트링들은 서로 다른 접지 선택 라인들에 연결된다.
예시적으로, 동일한 행의 서로 다른 높이의 접지 선택 트랜지스터들이 서로 다른 접지 선택 라인들에 연결되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 서로 다른 행의 동일한 높이의 접지 선택 트랜지스터들에 연결되는 접지 선택 트랜지스터들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 접지 선택 트랜지스터들에 연결되는 접지 선택 라인들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
메모리 블록(BLKa)은 기판으로부터 동일한 높이에 위치한 메모리 셀들이 워드 라인을 공유하는 것으로 특징될 수 있다. 서로 다른 메모리 블록들에서, 워드 라인들은 공유되지 않는 것으로 특징될 수 있다. 예를 들어, 제1 메모리 블록의 제1 높이의 메모리 셀은 제1 메모리 블록의 제1 높이의 다른 메모리 셀과 워드 라인을 공유할 수 있다. 제1 메모리 블록의 제1 높이의 메모리 셀은 제2 메모리 블록의 제1 높이의 메모리 셀과 워드 라인을 공유하지 않을 수 있다. 서브 블록은 메모리 블록(BLKa)들의 일부로 특징될 수 있다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 셀들(MC) 각각에 둘 이상의 비트들이 기입될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 비트들은 논리 페이지들을 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 첫 번째 비트는 첫 번째 논리 페이지를 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 N 번째 비트는 N 번째 논리 페이지를 형성한다. 논리 페이지는 데이터 액세스의 단위일 수 있다. 하나의 물리 페이지에서 읽기가 수행될 때에, 논리 페이지의 단위로 데이터가 액세스될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 12에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 12에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
상술된 바와 같이, 메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들(또는 셀 스트링들)을 포함한다. 적어도 하나의 메모리 셀(MC)은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 13은 본 발명의 실시 예에 따른 스토리지 장치(300)를 보여주는 블록도이다. 도 1, 도 9 및 도 13을 참조하면, 스토리지 장치(300)는 스토리지 클러스터들(311~317), 매스 컨트롤러(320), 그리고 RAM (330)을 포함한다.
스토리지 클러스터들(311~317)은 매스 컨트롤러(320)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 스토리지 클러스터들(311~317) 각각은 입출력 채널을 통해 매스 컨트롤러(320)로부터 커맨드 및 어드레스를 수신할 수 있다. 스토리지 클러스터들(311~317) 각각은 입출력 채널을 통해 매스 컨트롤러(320)와 데이터를 교환할 수 있다. 스토리지 클러스터들(311~317) 각각은 도 1을 참조하여 설명된 스토리지 장치(100) 또는 도 9를 참조하며 설명된 스토리지 장치(200)를 포함할 수 있다.
스토리지 클러스터들(311~317) 각각은 제어 채널을 통해 매스 컨트롤러(320)와 제어 신호를 교환할 수 있다. 예를 들어, 스토리지 클러스터들(311~317) 각각은 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 데이터 스트로브 신호(DQS)를 매스 컨트롤러(320)로부터 수신할 수 있다. 스토리지 클러스터들(311~317) 각각에서, 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 데이터 스트로브 신호(DQS)는 직접 또는 컨트롤러(120 또는 220)를 통해 불휘발성 메모리 장치(110 또는 120)로 전달될 수 있다. 예를 들어, 스토리지 클러스터들(311~317) 각각은 레디 및 비지 신호(R/nB) 및 데이터 스트로브 신호(DQS)를 매스 컨트롤러(320)로 출력할 수 있다. 레디 및 비지 신호(R/nB) 및 데이터 스트로브 신호(DQS)는 불휘발성 메모리 장치(110 또는 210)로부터 직접 또는 컨트롤러(120 또는 220)를 통해 매스 컨트롤러(320)로 전달될 수 있다.
스토리지 클러스터들(311~317) 각각은 제1 에러 정정 블록(ECC1), 제2 에러 정정 블록(ECC2) 및 제1 매핑 테이블(MT1)을 포함한다. 스토리지 클러스터들(311~317) 각각은 제1 에러 정정 블록(ECC1)을 이용하여, 불휘발성 메모리 장치(110 또는 210)에 기입될 데이터에 대해 에러 정정 인코딩을 수행하고, 불휘발성 메모리 장치(110 또는 210)로부터 읽히는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예를 들어, 제1 에러 정정 블록(ECC1)은 BCH (Bose-Chaudhuri-Hocquenghem) 코드, 리드-솔로몬(Reed-Solomon) 코드, 해밍 코드, 터보 코드, 폴라 코드, LDPC (Low Density Parity Check) 코드 등과 같은 다양한 에러 관리 알고리즘들 중 적어도 하나를 이용하여 에러 정정 인코딩 및 디코딩을 수행할 수 있다.
스토리지 클러스터들(311~317) 각각은 제2 에러 정정 블록(ECC2)을 이용하여, 매스 컨트롤러(320)로부터 전달되는 데이터에 대해 에러 정정 디코딩을 수행하고, 매스 컨트롤러(320)로 전달될 데이터에 대해 에러 정정 인코딩을 수행하도록 구성된다. 예를 들어, 제2 에러 정정 블록(ECC2)은 CRC (Cyclic Redundancy Check) 코드에 기반하여 에러 정정 인코딩 및 디코딩을 수행할 수 있다.
스토리지 클러스터들(311~317) 각각은 제1 매핑 테이블(MT1)을 이용하여 어드레스 매핑을 수행할 수 있다. 예를 들어, 스토리지 클러스터들(311~317) 각각은 매스 컨트롤러(320)로부터 수신되는 어드레스, 예를 들어 논리 어드레스(LBA)를 제1 매핑 테이블(MT1)을 이용하여 물리 어드레스(PBA)로 변환할 수 있다. 물리 어드레스(PBA)는 스토리지 클러스터들(311~317) 각각의 내부의 물리적 저장 공간에 할당된 어드레스일 수 있다. 매스 컨트롤러(320)의 요청에 따라, 스토리지 클러스터들(311~317) 각각은 물리 어드레스(PBA)가 가리키는 저장 공간을 액세스할 수 있다. 예를 들어, 제1 매핑 테이블(MT1)은 컨트롤러(120)의 내부 메모리 또는 컨트롤러(220)의 외부의 RAM (230)에 로드될 수 있다.
예시적으로, 도 13에서 7개의 스토리지 클러스터들(311~317)이 도시되어 있다. 그러나, 스토리지 장치(300)에 제공되는 스토리지 클러스터들의 수는 한정되지 않는다.
매스 컨트롤러(320)는 스토리지 클러스터들(311~317)을 제어하도록 구성된다. 예를 들어, 매스 컨트롤러(320)는 스토리지 클러스터들(311~317)이 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 스토리지 클러스터들(311~317)울 제어할 수 있다.
매스 컨트롤러(320)는 외부의 호스트 장치와 통신하도록 구성된다. 매스 컨트롤러(320)는 외부의 호스트 장치의 제어에 따라 스토리지 클러스터들(311~317)을 제어할 수 있다. 예를 들어, 매스 컨트롤러(320)는 스토리지 클러스터들(311~317)과 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 매스 컨트롤러(320)가 스토리지 클러스터들(311~317)과 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.
매스 컨트롤러(320)는 RAM (330)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 매스 컨트롤러(320)는 스토리지 클러스터들(311~317)을 관리하기 위해 필요한 데이터 또는 코드를 RAM (330)에 저장할 수 있다. 예를 들어, 매스 컨트롤러(320)는 스토리지 클러스터들(311~317)을 관리하기 위해 필요한 데이터 또는 코드를 스토리지 클러스터들(311~317)로부터 읽고, RAM (330)에 로딩하여 구동할 수 있다.
예를 들어, 매스 컨트롤러(320)는 제2 매핑 테이블(MT2)을 RAM (330)에 로드할 수 있다. 매스 컨트롤러(320)는 외부의 호스트 장치로부터 수신되는 어드레스, 예를 들어 논리 어드레스(LBA) 및 제2 매핑 테이블(MT2)에 기반하여 스토리지 클러스터들(311~317) 중 하나의 스토리지 클러스터를 선택할 수 있다. 예를 들어, 외부의 호스트 장치에 의해 스토리지 장치(300)에 논리 어드레스의 범위가 할당될 수 있다. 매스 컨트롤러(320)는 할당된 논리 어드레스의 범위를 분할하여 스토리지 클러스터들(311~317)에 할당할 수 있다. 논리 어드레스들의 분할 및 할당 정보는 제2 매핑 테이블(MT2)에 포함될 수 있다. 외부의 호스트 장치로부터 논리 어드레스(LBA) 및 액세스 요청이 수신되면, 매스 컨트롤러(320)는 제2 매핑 테이블(MT2)을 이용하여 스토리지 클러스터들(311~317) 중 액세스 대상을 선택할 수 있다.
매스 컨트롤러(320)는 제2 에러 정정 블록(ECC2) 및 제3 에러 정정 블록(ECC3)을 포함한다. 매스 컨트롤러(320)는 제2 에러 정정 블록(ECC2)을 이용하여 스토리지 클러스터들(311~317)로 전송될 데이터에 대해 에러 정정 인코딩을 수행 수 있다. 매스 컨트롤러(320)는 제2 에러 정정 블록(ECC2)을 이용하여 스토리지 클러스터들(311~317)로부터 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 제2 에러 정정 블록(ECC2)은 CRC (Cyclic Redundancy Check) 코드를 이용하여 에러 정정 인코딩 및 디코딩을 수행할 수 있다.
매스 컨트롤러(320)는 제3 에러 정정 블록(ECC3)을 이용하여 외부의 호스트 장치와 교환되는 데이터에 대해 에러 정정 인코딩 및 디코딩을 수행할 수 있다. 예를 들어, 매스 컨트롤러(320)는 외부의 호스트 장치로부터 수신되는 데이터에 대해 제3 에러 정정 블록(ECC3)을 이용하여 에러 정정 디코딩을 수행할 수 있다. 매스 컨트롤러(320)는 외부의 호스트 장치로 전송될 데이터에 대해 제3 에러 정정 블록(ECC3)을 이용하여 에러 정정 인코딩을 수행할 수 있다. 예를 들어, 제3 에러 정정 블록(ECC3)은 CRC (Cyclic Redundancy Check) 코드에 기반하여 에러 정정 인코딩 및 디코딩을 수행할 수 있다.
RAM (330)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
예시적으로, 매스 컨트롤러(320) 및 스토리지 클러스터들(311~317)은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 스토리지 클러스터들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 스토리지 클러스터들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 스토리지 클러스터들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 스토리지 클러스터들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 매스 컨트롤러(320)와 통신할 수 있다.
예시적으로, 스토리지 컨트롤러들(311~317) 각각은 도 2 내지 도 8을 참조하여 설명된 바에 따라 동작할 수 있다. 예를 들어, 스토리지 컨트롤러들(311~317) 각각의 컨트롤러(120 또는 220)는 하나의 세그먼트의 에러 정정 디코딩이 완료되면, 해당 세그먼트를 매스 컨트롤러(320)로 출력할 수 있다. 이전 세그먼트가 출력된 후에 임계 시간이 경과할 때까지 현재 세그먼트의 에러 정정 디코딩이 완료되지 않으면, 컨트롤러(120 또는 220)는 잘못된 패리티를 포함하는 더미 세그먼트를 매스 컨트롤러(320)로 출력할 수 있다. 매스 컨트롤러(320)는 잘못된 패리티가 수신된 때에, 또는 읽기 단위의 세그먼트들을 수신하고 수신된 세그먼트들 중 적어도 하나에 잘못된 패리티가 포함된 때에, 해당 스토리지 클러스터에 재전송 요청을 전달할 수 있다.
매스 컨트롤러(320)는 하나의 채널에 연결된 n-웨이의 스토리지 클러스터들을 교대로 액세스할 수 있다. 매스 컨트롤러(320)는 서로 다른 채널들에 연결된 스토리지 클러스터들을 독립적으로 액세스할 수 있다. 매스 컨트롤러(320)는 서로 다른 채널에 연결된 스토리지 클러스터들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 스토리지 클러스터들은 와이드IO (Wide IO) 형태로 매스 컨트롤러(320)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 스토리지 클러스터들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 스토리지 클러스터들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(300)는 스토리지 모듈(Storage Module), 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(300)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(300)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 13에서, 스토리지 장치(300)는 매스 컨트롤러(320)의 외부에 배치되는 RAM (330)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(300)는 매스 컨트롤러(320)의 외부에 배치되는 RAM (330)을 구비하지 않을 수 있다. 매스 컨트롤러(320)는 내부의 RAM을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.
도 14는 본 발명의 실시 예에 따라 잘못된 패리티를 생성하는 방법을 보여주는 순서도이다. 도 1, 도 9 및 도 14를 참조하면, S310 단계에서, 컨트롤러(120 또는 220)는 더미 데이터를 생성한다. 예를 들어, 더미 데이터는 미리 정해진 패턴을 갖는 비트열, 일정한 값으로 고정된 비트열, 임의의 패턴을 갖는 비트열, 이전 세그먼트의 비트열 중 적어도 하나를 포함할 수 있다.
S320 단계에서, 컨트롤러(120 또는 220)는 더미 데이터의 CRC 패리티(CRC_P)를 계산할 수 있다. 예를 들어, 제2 에러 정정 블록(ECC2)은 더미 데이터에 대해 CRC 코드에 기반한 에러 정정 인코딩을 수행하여, CRC 패리티(CRC_P)를 생성할 수 있다.
S330 단계에서, 컨트롤러(120 또는 220)는 생성된 CRC 패리티(CRC_P)를 반전할 수 있다.
S340 단계에서, 컨트롤러(120 또는 220)는 반전된 CRC 패리티(CRC_P)를 제2 패리티(P2)로서 더미 데이터와 함께 출력할 수 있다.
상술된 실시 예들에서, 제2 에러 정정 코드(ECC2)는 CRC 코드에 기반한 것으로 설명되었다. 그러나, 제2 에러 정정 코드(ECC2)는 CRC 코드에 기반한 것으로 한정되지 않는다. 제2 에러 정정 코드(ECC2)는 BCH (Bose-Chaudhuri-Hocquenghem) 코드, 리드-솔로몬(Reed-Solomon) 코드, 해밍 코드, 터보 코드, 폴라 코드, LDPC (Low Density Parity Check) 코드 등과 같은 다양한 에러 관리 알고리즘들 중 적어도 하나를 이용하여 에러 정정 인코딩 및 디코딩을 수행할 수 있다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 15를 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1100)는 코드 또는 프로그램에 포함된 명령으로 표현되는 동작들을 실행하도록 물리적으로 구성된 회로를 포함하는 하드웨어 기반의 데이터 프로세싱 장치일 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1300)는 본 발명의 실시 예에 따른 스토리지 장치들(100, 200, 300) 중 적어도 하나를 포함할 수 있다. 또한, 스토리지 장치(1300)는 본 발명의 실시 예에 따른 스토리지 클러스터들(311~317) 중 적어도 하나를 포함할 수 있다. 예를 들어, 스토리지 장치(1300)는 각 세그먼트의 에러 정정 디코딩이 완료되면, 해당 세그먼트를 호스트 장치로 전송할 수 있다. 이전 세그먼트의 전송이 완료된 후에 임계 시간이 경과할 때까지 현재 세그먼트의 에러 정정 디코딩이 완료되지 않으면, 스토리지 장치(1300)는 더미 데이터 및 잘못된 패리티를 포함하는 더미 세그먼트를 호스트 장치로 전송할 수 있다. 따라서, 빠른 응답 특성 및 향상된 신뢰성을 갖는 스토리지 장치(1300)가 제공되고, 컴퓨팅 장치(1000)이 동작 속도 및 신뢰성이 향상된다.
프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200; 스토리지 장치 110, 210; 불휘발성 메모리 장치
111; 메모리 셀 어레이 113; 행 디코더 회로
115; 페이지 버퍼 회로 PFC; 패스-페일 체크 회로
117; 데이터 입출력 회로 119; 제어 로직 회로
120, 220; 컨트롤러 121; 버스
122; 프로세서 123; 랜덤 액세스 메모리
124; 에러 정정 블록 125; 호스트 인터페이스
126; 버퍼 제어 회로 127; 메모리 인터페이스
ECC1; 제1 에러 정정 블록 ECC2; 제2 에러 정정 블록
230; 랜덤 액세스 메모리(RAM) 300; 스토리지 장치
311~317; 스토리지 클러스터들 320; 매스 컨트롤러
330; 랜덤 액세스 메모리(RAM) 1000; 컴퓨팅 장치
1100; 프로세서 1200; 랜덤 액세스 메모리
1300; 스토리지 장치 1400; 모뎀
1500; 사용자 인터페이스

Claims (20)

  1. 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치로부터 데이터를 읽고, 상기 읽혀진 데이터를 복수의 세그먼트들로 분할하고, 상기 복수의 세그먼트들에 대해 순차적으로 에러 정정 디코딩을 수행하고, 각 세그먼트의 에러 정정 디코딩이 완료되면 제1 에러 정정 패리티를 부여하여 외부의 호스트 장치로 전송하도록 구성되는 컨트롤러를 포함하고,
    상기 복수의 세그먼트들의 각각은 제2 에러 정정 패리티를 포함하고, 상기 컨트롤러는 상기 제2 에러 정정 패리티에 기반하여 상기 복수의 세그먼트들의 각각에 대해 상기 에러 정정 디코딩을 수행하고,
    상기 컨트롤러는 상기 복수의 세그먼트들 중 제1 세그먼트의 에러 정정 디코딩을 수행하고, 그리고 상기 제1 세그먼트의 에러 정정 디코딩이 완료됨에 따라 제2 세그먼트의 에러 정정 디코딩을 시작하고, 그리고
    상기 에러 정정 디코딩이 완료된 제1 세그먼트를 상기 외부의 호스트 장치로 전송한 후에 임계 시간이 경과할 때까지 상기 제2 세그먼트의 에러 정정 디코딩이 완료되지 않았으면, 상기 컨트롤러는 더미 데이터에 잘못된 제1 에러 정정 패리티를 부여하여 상기 외부의 호스트 장치로 전송하도록 구성되는 스토리지 장치.
  2. 제1 항에 있어서,
    상기 제1 에러 정정 패리티는 CRC (Cyclic Redundancy Check) 패리티를 포함하는 스토리지 장치.
  3. 제1 항에 있어서,
    상기 컨트롤러는 상기 더미 데이터로부터 CRC (Cyclic Redundancy Check) 패리티를 생성하고, 그리고 상기 CRC 패리티를 반전하여 상기 잘못된 제1 에러 정정 패리티를 생성하도록 구성되는 스토리지 장치.
  4. 제1 항에 있어서,
    상기 컨트롤러는 상기 제2 세그먼트의 에러 정정 디코딩이 완료되면, 에러 정정 디코딩이 완료된 상기 제2 세그먼트를 상기 외부의 호스트 장치로 전송하도록 구성되는 스토리지 장치.
  5. 제4 항에 있어서,
    상기 컨트롤러는 상기 더미 데이터 및 상기 잘못된 제1 에러 정정 패리티를 상기 외부의 호스트 장치로 전송한 후에 그리고 제3 세그먼트를 상기 외부의 호스트 장치로 전송하기 전에, 상기 외부의 호스트 장치로부터 수신되는 재전송 요청에 따라, 에러 정정 디코딩이 완료된 상기 제2 세그먼트에 상기 제1 에러 정정 패리티를 부여하여 상기 외부의 호스트 장치로 전송하도록 구성되는 스토리지 장치.
  6. 제4 항에 있어서,
    상기 컨트롤러는 상기 복수의 세그먼트들 중에서 상기 임계 시간을 경과하지 않은 세그먼트들을 상기 외부의 호스트 장치로 전송한 후에, 에러 정정 디코딩이 완료된 상기 제2 세그먼트에 상기 제1 에러 정정 패리티를 부여하여 상기 외부의 호스트 장치로 전송하도록 구성되는 스토리지 장치.
  7. 제1 항에 있어서,
    상기 컨트롤러는 상기 외부의 호스트 장치로부터 입출력 라인들을 통해 읽기 커맨드 및 어드레스를 수신하고, 상기 입출력 라인들을 통해 상기 복수의 세그먼트들을 출력하도록 구성되는 스토리지 장치.
  8. 제7 항에 있어서,
    상기 컨트롤러는 상기 외부의 호스트 장치로부터 칩 인에이블 신호, 쓰기 인에이블 신호, 읽기 인에이블 신호, 어드레스 래치 인에이블 신호, 그리고 커맨드 래치 인에이블 신호를 수신하도록 구성되고,
    상기 컨트롤러는 상기 외부의 호스트 장치로 레디-비지 신호를 출력하도록 구성되는 스토리지 장치.
  9. 제1 항에 있어서,
    상기 불휘발성 메모리 장치는 페이지의 단위로 읽기를 수행하도록 구성되고, 상기 페이지는 상기 복수의 세그먼트들에 대응하는 스토리지 장치.
  10. 제9 항에 있어서,
    상기 컨트롤러는 상기 외부의 호스트 장치로부터의 한 번의 읽기 요청에 따라, 상기 불휘발성 메모리 장치로부터 상기 페이지의 단위로 읽기를 수행하고, 상기 페이지에 대응하는 상기 복수의 세그먼트들을 상기 외부의 호스트 장치의 제어 없이 연속적으로 상기 외부의 호스트 장치로 전송하도록 구성되는 스토리지 장치.
  11. 복수의 스토리지 클러스터들;
    랜덤 액세스 메모리; 그리고
    상기 복수의 스토리지 클러스터들을 제어하도록 구성되는 매스 컨트롤러를 포함하고,
    상기 복수의 스토리지 클러스터들 각각은,
    복수의 불휘발성 메모리 장치들; 그리고
    상기 복수의 불휘발성 메모리 장치들 각각으로부터 데이터를 읽고, 상기 읽혀진 데이터를 복수의 세그먼트들로 분할하고, 상기 복수의 세그먼트들에 대해 순차적으로 에러 정정 디코딩을 수행하고, 각 세그먼트의 에러 정정 디코딩이 완료되면 제1 에러 정정 패리티를 부여하여 상기 매스 컨트롤러로 전송하도록 구성되는 컨트롤러를 포함하고,
    상기 복수의 세그먼트들의 각각은 제2 에러 정정 패리티를 포함하고, 상기 컨트롤러는 상기 제2 에러 정정 패리티에 기반하여 상기 복수의 세그먼트들의 각각에 대해 상기 에러 정정 디코딩을 수행하고,
    상기 컨트롤러는 상기 복수의 세그먼트들 중 제1 세그먼트의 에러 정정 디코딩을 수행하고, 그리고 상기 제1 세그먼트의 에러 정정 디코딩이 완료됨에 따라 제2 세그먼트의 에러 정정 디코딩을 시작하고, 그리고
    상기 에러 정정 디코딩이 완료된 제1 세그먼트를 외부의 호스트 장치로 전송한 후에 임계 시간이 경과할 때까지 상기 제2 세그먼트의 에러 정정 디코딩이 완료되지 않았으면, 상기 컨트롤러는 더미 데이터에 잘못된 제1 에러 정정 패리티를 부여하여 상기 매스 컨트롤러로 전송하도록 구성되는 스토리지 장치.
  12. 제11 항에 있어서,
    상기 컨트롤러는 상기 더미 데이터로부터 CRC (Cyclic Redundancy Check) 패리티를 생성하고, 그리고 상기 CRC 패리티를 반전하여 상기 잘못된 제1 에러 정정 패리티를 생성하도록 구성되는 스토리지 장치.
  13. 제11 항에 있어서,
    상기 컨트롤러는 상기 제2 에러 정정 패리티에 기반하여 상기 에러 정정 디코딩을 수행하는 제1 에러 정정 블록; 그리고
    상기 제1 에러 정정 패리티를 생성하도록 구성되는 제2 에러 정정 블록을 포함하는 스토리지 장치.
  14. 제11 항에 있어서,
    상기 매스 컨트롤러는, 상기 외부의 호스트 장치로부터 수신되는 액세스 요청의 어드레스에 기반하여, 상기 복수의 스토리지 클러스터들 중 상기 액세스 요청이 전달될 목표 스토리지 클러스터를 선택하도록 구성되는 스토리지 장치.
  15. 제11 항에 있어서,
    상기 컨트롤러는 상기 컨트롤러로부터 전달되는 어드레스를 상기 복수의 불휘발성 메모리 장치들의 물리 어드레스들로 변환하도록 구성되는 스토리지 장치.
  16. 제11 항에 있어서,
    상기 복수의 불휘발성 메모리 장치들 각각은 페이지의 단위로 읽기를 수행하도록 구성되고,
    상기 페이지는 상기 복수의 세그먼트들에 대응하는 스토리지 장치.
  17. 제11 항에 있어서,
    상기 매스 컨트롤러는 상기 잘못된 제1 에러 정정 패리티에 기반하여 상기 제2 세그먼트의 재전송을 요청하도록 구성되고,
    상기 컨트롤러는 상기 제2 세그먼트의 에러 정정 디코딩이 완료된 후에, 상기 재전송 요청에 따라 상기 에러 정정 디코딩이 완료된 제2 세그먼트 및 상기 제1 에러 정정 패리티를 상기 매스 컨트롤러로 전송하도록 구성되는 스토리지 장치.
  18. 제11 항에 있어서,
    상기 복수의 불휘발성 메모리 장치들 각각은 3차원 메모리 어레이를 포함하고,
    상기 3차원 메모리 어레이는 각각 전하 포획막을 포함하는 복수의 메모리 셀들을 포함하는 스토리지 장치.
  19. 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서:
    상기 컨트롤러가 상기 불휘발성 메모리 장치로부터 복수의 세그먼트들을 읽는 단계; 그리고
    상기 컨트롤러가 상기 복수의 세그먼트들에 대해 순차적으로 에러 정정 디코딩을 수행하고, 에러 정정 디코딩이 완료된 각 세그먼트에 제1 에러 정정 패리티를 부여하여 외부의 호스트 장치로 전송하는 단계를 포함하고,
    상기 복수의 세그먼트들의 각각은 제2 에러 정정 패리티를 포함하고, 상기 컨트롤러는 상기 제2 에러 정정 패리티에 기반하여 상기 복수의 세그먼트들의 각각에 대해 상기 에러 정정 디코딩을 수행하고,
    상기 컨트롤러는 상기 복수의 세그먼트들 중 제1 세그먼트의 에러 정정 디코딩을 수행하고, 그리고 상기 제1 세그먼트의 에러 정정 디코딩이 완료됨에 따라 제2 세그먼트의 에러 정정 디코딩을 시작하고, 그리고
    상기 컨트롤러가 에러 정정이 완료된 제1 세그먼트를 상기 외부의 호스트 장치로 전송한 후 임계 시간 동안 제2 세그먼트의 에러 정정 디코딩이 완료되지 않으면, 상기 컨트롤러는 더미 데이터 및 잘못된 제1 에러 정정 패리티를 상기 외부의 호스트 장치로 전송하는 동작 방법.
  20. 제19 항에 있어서,
    상기 잘못된 에러 정정 패리티가 전송된 후에, 상기 컨트롤러가 상기 외부의 호스트 장치로부터 재전송 요청을 수신하는 단계; 그리고
    상기 재전송 요청에 응답하여, 상기 컨트롤러가 상기 제2 세그먼트의 에러 정정 디코딩이 완료된 후에 상기 에러 정정이 완료된 제2 세그먼트에 상기 제1 에러 정정 패리티를 부여하여 상기 외부의 호스트 장치로 전송하는 단계를 더 포함하는 동작 방법.
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