KR20210001414A - 메모리 시스템, 메모리 컨트롤러 및 그 저장 방법 - Google Patents

메모리 시스템, 메모리 컨트롤러 및 그 저장 방법 Download PDF

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KR20210001414A
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오용석
신희찬
안영호
이두형
김진영
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Abstract

본 발명의 실시예들은, 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법에 관한 것으로서, 더욱 상세하게는, 비휘발성 메모리 셋에 대한 리드 속성 값, 라이트 속성 값 및 시간 속성 값을 계산하고, 리드 속성 값, 라이트 속성 값 및 시간 속성 값 중 하나 이상을 기초로 하여 상기 비휘발성 메모리 셋에 대한 동작 모드를 결정하는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공함으로써, 호스트가 메모리 컨트롤러가 백그라운드 동작을 수행하는지 여부를 예상할 수 있도록 하는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.

Description

메모리 시스템, 메모리 컨트롤러 및 그 저장 방법{MEMORY SYSTEM, MEMORY CONTROLLER AND OPERATION THEREOF}
본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 그 저장 방법에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(50)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템은 메모리 장치를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 휘발성 메모리 또는 비휘발성 메모리에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다.
이때, 다양한 이유로 인해 메모리 컨트롤러는 데이터를 리드, 라이트 또는 소거하는 동작을 실행하는 도중 백그라운드 동작(e.g. 가비지 컬렉션, 리드 리클레임, 웨어 레벨링)을 수행할 수 있다. 이 경우 백그라운드 동작으로 인해 데이터를 리드, 라이트 또는 소거하는 동작을 실행하는 데 소요되는 시간이 증가하여, 메모리 컨트롤러가 호스트로부터 입력 받은 커맨드를 처리하는 지연 시간이 증가하는 문제가 발생할 수 있다. 하지만 호스트는 메모리 컨트롤러가 백그라운드 동작을 수행하는지 여부를 예상할 수 없어서, 이와 같이 지연 시간이 증가하는 문제를 미리 대처할 수 없는 문제가 있다.
본 발명의 실시예들은 메모리 컨트롤러가 백그라운드 동작을 수행할 수 있는지 여부를 호스트가 보다 정확히 예측할 수 있도록 하는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 호스트가 지연 시간이 증가할 가능성이 높은 상황을 미리 대처할 수 있도록 하는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 호스트에 보다 높은 QoS를 제공하는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은 하나 이상의 비휘발성 메모리를 포함하는 비휘발성 메모리 셋 및 비휘발성 메모리 셋을 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.
메모리 컨트롤러는 비휘발성 메모리 셋에 대한 리드 속성 값, 라이트 속성 값 및 시간 속성 값을 계산하고, 리드 속성 값, 라이트 속성 값 및 시간 속성 값 중 하나 이상을 기초로 하여 비휘발성 메모리 셋에 대한 동작 모드를 결정할 수 있다.
만약 동작 모드가 제1 동작 모드이면 메모리 컨트롤러는 비휘발성 메모리 셋에 대한 백그라운드 동작이 실행되지 않도록 제어할 수 있다.
반면 동작 모드가 제2 동작 모드이면 메모리 컨트롤러는 비휘발성 메모리 셋에 대한 백그라운드 동작이 실행 가능하도록 제어할 수 있다.
메모리 컨트롤러는 동작 모드가 제2 동작 모드일 때 미리 정해진 타깃 조건이 만족되면, 비휘발성 메모리 셋에 대한 백그라운드 동작을 중지하고 동작 모드를 제1 동작 모드로 변경할 수 있는 상태로 전환할 수 있다.
메모리 컨트롤러는 동작 모드가 제1 동작 모드일 때, 리드 속성 값이 제1 임계 리드 속성 값 이하이거나 또는 라이트 속성 값이 제1 임계 라이트 속성 값 이하이거나 또는 시간 속성 값이 제1 임계 시간 속성 값 이하이면 동작 모드를 제1 동작 모드에서 제2 동작 모드로 변경할 수 있다.
타깃 조건은 리드 속성 값이 제2 임계 리드 속성 값 이상이고 라이트 속성 값이 제2 임계 라이트 속성 값 이상이고 시간 속성 값이 제2 임계 시간 속성 값 이상일 수 있다.
비휘발성 메모리 셋은 하나 이상의 슈퍼 메모리 블록을 포함할 수 있다. 그리고 각 슈퍼 메모리 블록은 하나 이상의 메모리 블록을 포함할 수 있다. 그리고 각 슈퍼 메모리 블록에 포함되는 메모리 블록은 비휘발성 메모리 셋에 포함된 비휘발성 메모리 중 어느 하나에 포함될 수 있다.
전술한 리드 속성 값은, 일 예로, 슈퍼 메모리 블록 각각의 최대 리드 카운트 값과 슈퍼 메모리 블록에 대한 임계 리드 리클레임 리드 카운트 값과의 차이를 기초로 결정될 수 있다.
전술한 리드 속성 값은, 다른 예로, 슈퍼 메모리 블록 각각의 최대 리드 카운트 값과 슈퍼 메모리 블록에 대한 합계 리드 카운트 값 및 슈퍼 메모리 블록에 대한 임계 리드 리클레임 리드 카운트 값을 기초로 결정될 수 있다.
전술한 라이트 속성 값은, 일 예로, 비휘발성 메모리 셋에 포함된 슈퍼 메모리 블록 중에서, 리저브 슈퍼 메모리 블록의 개수와 프리 슈퍼 메모리 블록의 개수의 합을 기초로 결정될 수 있다.
다른 측면에서, 본 발명의 실시예들은 하나 이상의 비휘발성 메모리를 포함하는 비휘발성 메모리 셋과 통신하기 위한 메모리 인터페이스 및 비휘발성 메모리 셋을 제어하는 제어 회로를 포함하는 메모리 컨트롤러를 제공할 수 있다.
제어 회로는 비휘발성 메모리 셋에 대한 리드 속성 값, 라이트 속성 값 및 시간 속성 값을 계산하고, 리드 속성 값, 라이트 속성 값 및 시간 속성 값 중 하나 이상을 기초로 하여 비휘발성 메모리 셋에 대한 동작 모드를 결정할 수 있다.
만약 동작 모드가 제1 동작 모드이면 제어 회로는 비휘발성 메모리 셋에 대한 백그라운드 동작이 실행되지 않도록 제어할 수 있다.
반면 동작 모드가 제2 동작 모드이면 제어 회로는 비휘발성 메모리 셋에 대한 백그라운드 동작이 실행 가능하도록 제어할 수 있다.
제어 회로는 동작 모드가 제2 동작 모드일 때 미리 정해진 타깃 조건이 만족되면, 비휘발성 메모리 셋에 대한 백그라운드 동작을 중지하고 동작 모드를 제1 동작 모드로 변경할 수 있는 상태로 전환할 수 있다.
제어 회로는 동작 모드가 제1 동작 모드일 때, 리드 속성 값이 제1 임계 리드 속성 값 이하이거나 또는 라이트 속성 값이 제1 임계 라이트 속성 값 이하이거나 또는 시간 속성 값이 제1 임계 시간 속성 값 이하이면 동작 모드를 제1 동작 모드에서 제2 동작 모드로 변경할 수 있다.
타깃 조건은 리드 속성 값이 제2 임계 리드 속성 값 이상이고 라이트 속성 값이 제2 임계 라이트 속성 값 이상이고 시간 속성 값이 제2 임계 시간 속성 값 이상일 수 있다.
이때, 비휘발성 메모리 셋은 하나 이상의 슈퍼 메모리 블록을 포함할 수 있다. 그리고 각 슈퍼 메모리 블록은 하나 이상의 메모리 블록을 포함할 수 있다. 그리고 각 슈퍼 메모리 블록에 포함되는 메모리 블록은 비휘발성 메모리 셋에 포함된 비휘발성 메모리 중 어느 하나에 포함될 수 있다.
전술한 리드 속성 값은, 일 예로, 슈퍼 메모리 블록 각각의 최대 리드 카운트 값과 슈퍼 메모리 블록에 대한 임계 리드 리클레임 리드 카운트 값과의 차이를 기초로 결정될 수 있다.
전술한 리드 속성 값은, 다른 예로, 슈퍼 메모리 블록 각각의 최대 리드 카운트 값과 슈퍼 메모리 블록에 대한 합계 리드 카운트 값 및 슈퍼 메모리 블록에 대한 임계 리드 리클레임 리드 카운트 값을 기초로 결정될 수 있다.
전술한 라이트 속성 값은, 일 예로, 비휘발성 메모리 셋에 포함된 슈퍼 메모리 블록 중에서, 리저브 슈퍼 메모리 블록의 개수와 프리 슈퍼 메모리 블록의 개수의 합을 기초로 결정될 수 있다.
또 다른 측면에서, 본 발명의 실시예들은 하나 이상의 비휘발성 메모리를 포함하는 비휘발성 메모리 셋을 제어하는 메모리 컨트롤러의 동작 방법을 제공할 수 있다.
메모리 컨트롤러의 동작 방법은, 비휘발성 메모리 셋에 대한 리드 속성 값, 라이트 속성 값 및 시간 속성 값을 계산하는 단계를 포함할 수 있다.
메모리 컨트롤러의 동작 방법은, 리드 속성 값, 라이트 속성 값 및 시간 속성 값 중 하나 이상을 기초로 하여 비휘발성 메모리 셋에 대한 동작 모드를 결정하는 단계를 포함할 수 있다.
만약 동작 모드가 제1 동작 모드이면 메모리 컨트롤러는 비휘발성 메모리 셋에 대한 백그라운드 동작이 실행되지 않도록 제어할 수 있다.
반면 동작 모드가 제2 동작 모드이면 메모리 컨트롤러는 비휘발성 메모리 셋에 대한 백그라운드 동작이 실행 가능하도록 제어할 수 있다.
메모리 컨트롤러는 동작 모드가 제2 동작 모드일 때 미리 정해진 타깃 조건이 만족되면, 비휘발성 메모리 셋에 대한 백그라운드 동작을 중지하고 동작 모드를 제1 동작 모드로 변경할 수 있는 상태로 전환할 수 있다.
메모리 컨트롤러는 동작 모드가 제1 동작 모드일 때, 리드 속성 값이 제1 임계 리드 속성 값 이하이거나 또는 라이트 속성 값이 제1 임계 라이트 속성 값 이하이거나 또는 시간 속성 값이 제1 임계 시간 속성 값 이하이면 동작 모드를 제1 동작 모드에서 제2 동작 모드로 변경할 수 있다.
타깃 조건은 리드 속성 값이 제2 임계 리드 속성 값 이상이고 라이트 속성 값이 제2 임계 라이트 속성 값 이상이고 시간 속성 값이 제2 임계 시간 속성 값 이상일 수 있다.
본 발명의 실시예들에 의하면, 메모리 컨트롤러가 백그라운드 동작을 수행할 수 있는지 여부를 호스트가 보다 정확히 예측할 수 있도록 하는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 호스트가 지연 시간이 증가할 가능성이 높은 상황을 미리 대처할 수 있도록 하는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 호스트에 보다 높은 QoS를 제공하는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리를 개략적으로 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리에 포함된 메모리 블록에 대한 개략적인 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 셋에 대한 동작 모드의 개념을 개략적으로 설명하는 도면이다.
도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 셋에 대한 동작 모드에 따른 동작을 나타낸 흐름도이다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 셋에 대한 동작 모드를 결정하는 속성값을 개략적으로 설명하는 도면이다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 셋에 대한 동작 모드의 변화를 나타내는 상태 다이어그램이다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 셋에서 슈퍼 메모리 블록을 구성하는 일 예를 도시한 도면이다.
도 9는 본 발명의 실시예들에 따른 슈퍼 메모리 블록의 여유 리드 카운트값을 계산하는 방법의 일 예를 도시한 도면이다.
도 10은 도 9의 방법을 적용하여 비휘발성 메모리 셋에 대한 리드 속성 값을 구하는 일 예를 도시한 도면이다.
도 11은 본 발명의 실시예들에 따른 슈퍼 메모리 블록의 여유 리드 카운트 값을 계산하는 방법의 다른 예를 도시한 도면이다.
도 12는 도 11의 방법을 적용하여 비휘발성 메모리 셋에 대한 리드 속성 값을 구하는 일 예를 도시한 도면이다.
도 13은 본 발명의 실시예들에 따른 리드 동작을 위한 대역폭을 개략적으로 설명한 도면이다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 셋에 대한 라이트 속성 값을 구하는 일 예를 도시한 도면이다.
도 15는 본 발명의 실시예들에 따른 메모리 컨트롤러가 가비지 컬렉션을 수행하는 과정의 일 예를 설명하는 흐름도이다.
도 16은 본 발명의 실시예들에 따른 메모리 컨트롤러가 가비지 컬렉션을 수행하는 과정의 다른 예를 설명하는 흐름도이다.
도 17은 본 발명의 실시예들에 따른 메모리 컨트롤러의 동작 방법을 나타낸 흐름도이다.
도 18은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 개략적으로 나타낸 블록도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 비휘발성 메모리 셋(110)과, 비휘발성 메모리 셋(110)을 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.
비휘발성 메모리 셋(110)은 하나 이상의 비휘발성 메모리(NVM)를 포함하며, 비휘발성 메모리(NVM) 각각은 다수의 메모리 블록을 포함할 수 있다. 비휘발성 메모리 셋(110)은 메모리 컨트롤러(120)의 제어에 응답하여 동작할 수 있다.
여기서, 비휘발성 메모리 셋(110)의 동작은 일 예로, 읽기 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
비휘발성 메모리 셋(110)에 포함된 비휘발성 메모리(NVM) 각각은 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 비휘발성 메모리(NVM)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR Flash memory), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM)등의 다양한 타입으로 구현될 수 있다.
한편, 비휘발성 메모리(NVM)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
비휘발성 메모리 셋(110)은 메모리 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 즉, 비휘발성 메모리 셋(110)은 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 비휘발성 메모리 셋(110)은 프로그램 동작, 읽기 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 비휘발성 메모리 셋(110)은 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시, 비휘발성 메모리 셋(110)은 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 비휘발성 메모리 셋(110)은 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(120)는 비휘발성 메모리 셋(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 비휘발성 메모리 셋(110)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 비휘발성 메모리 셋(110)의 동작을 제어할 수도 있다.
한편, 메모리 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 메모리 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다.
제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 비휘발성 메모리 셋(110)와 연결되어 비휘발성 메모리 셋(110)과의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 비휘발성 메모리 셋(110)과 메모리 컨트롤러(120)간의 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 비휘발성 메모리 셋(110)의 동작을 제어할 수 있다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 비휘발성 메모리 셋(110)과 통신할 수 있다.
프로세서(124)는 플래시 변환 레이어(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 비휘발성 메모리 셋(110)에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서(124)는 읽기 동작 시 비휘발성 메모리 셋(110)으로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 비휘발성 메모리 셋(110)으로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 레이어들을 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 비휘발성 메모리 셋(110)의 물리주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 레이어(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 레이어(FTL)에 전달하는 역할을 하는 호스트 인터페이스 레이어(HIL: Host Interface Layer)와, 플래시 변환 레이어(FTL)에서 지시하는 커맨드를 비휘발성 메모리 셋(110)로 전달하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 비휘발성 메모리 셋(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 비휘발성 메모리 셋(110)로부터 읽어온 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 읽기 데이터들 각각에 대해 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 읽기 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 읽기 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(126)는 모든 읽기 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 읽기 데이터에 포함된 섹터가 정정 가능한 경우 다음 읽기 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 읽기 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 비휘발성 메모리 셋(110)에 포함되는 비휘발성 메모리에 대해 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리를 개략적으로 나타낸 도면이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 비휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 비휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.
어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는 비휘발성 메모리 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는 읽기 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
비휘발성 메모리의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 읽기 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 읽기 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는 읽기 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 비휘발성 메모리의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 비휘발성 메모리의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 비휘발성 메모리의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 읽기 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 읽기 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리에 포함된 메모리 블록에 대한 개략적인 구조를 나타낸 도면이다.
도 3을 참조하면, 비휘발성 메모리에 포함된 메모리 블록(BLK)은, 일 예로, 다수의 페이지(PG)와 다수의 스트링(STR)이 교차하는 방향으로 배치되어 구성될 수 있다.
다수의 페이지(PG)는 다수의 워드 라인(WL)과 대응되고, 다수의 스트링(STR)은 다수의 비트 라인(BL)과 대응된다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 서로 교차하여, 다수의 메모리 셀(MC)이 정의될 수 있다. 각 메모리 셀(MC)에는 트랜지스터(TR)가 배치될 수 있다.
예를 들어, 각 메모리 셀(MC)에 배치된 트랜지스터(TR)는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터(TR)의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터(TR)를 경유하여 연결될 수 있다. 트랜지스터(TR)의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터(TR)를 경유하여 연결될 수 있다. 트랜지스터(TR)의 게이트는 절연체에 둘러싸인 플로팅 게이트(FG: Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(CG: Control Gate)를 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에는 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에는 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
도 3과 같은 메모리 블록 구조를 가질 때, 읽기 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 셋(110)에 대한 동작 모드의 개념을 개략적으로 설명하는 도면이다.
도 4를 참조하면, 비휘발성 메모리 셋(110)에 대한 동작 모드(OP_MODE)는 제1 동작 모드(OP_MODE_1) 또는 제2 동작 모드(OP_MODE_2)일 수 있다.
메모리 컨트롤러(120)는 비휘발성 메모리 셋(110)에 대한 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1) 또는 제2 동작 모드(OP_MODE_2) 중 어느 하나로 결정할 수 있다.
메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 다양한 방법으로 관리할 수 있다. 일 예로 메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 플래그 값으로 관리할 수 있고, 다른 예로 메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 상태 윈도우로 관리할 수도 있다.
비휘발성 메모리 셋(110)에 대한 동작 모드(OP_MODE)는 시간이 지남에 따라 제1 동작 모드(OP_MODE_1)에서 제2 동작 모드(OP_MODE_2)로 변경되거나, 제2 동작 모드(OP_MODE_2)에서 제1 동작 모드(OP_MODE_1)로 변경될 수 있다.
이때, 제1 동작 모드(OP_MODE_1)에서 제2 동작 모드(OP_MODE_2)로의 변경은 매뉴얼하게 수행되거나 또는 미리 설정된 조건이 만족되면 자동으로 수행될 수 있다. 반면 제2 동작 모드(OP_MODE_2)에서 제1 동작 모드(OP_MODE_1)로의 변경은 매뉴얼하게 수행될 수 있으며 자동으로 수행되지는 않는다.
이하, 도 7에서 동작 모드(OP_MODE)의 변경에 대해 상세히 설명한다.
한편, 제1 동작 모드(OP_MODE_1)과 제2 동작 모드(OP_MODE_2) 간의 차이는 이하와 같다.
메모리 컨트롤러(120)는 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)이면 비휘발성 메모리 셋(110)에 대한 백그라운드 동작(BG_OP)이 실행되지 않도록 제어할 수 있다. 여기서 백그라운드 동작(BG_OP)은 일 예로 가비지 컬렉션(GC), 리드 리클레임(RR), 웨어 레벨링(WL)등일 수 있다.
이 경우, 메모리 컨트롤러(120)가 호스트로부터 수신한 커맨드(e.g. 리드 커맨드 / 라이트 커맨드)를 처리하는 과정에서, 백그라운드 동작이 실행되면서 생기는 지연(latency)이 발생하지 않는다. 따라서, 메모리 컨트롤러(120)는 호스트(HOST)로부터 수신한 커맨드를 미리 계산된 예상 시간 내에 처리할 수 있어서, 호스트(HOST)에게 높은 QoS(Quality of Service)를 제공할 수 있다. 또한, 호스트 역시 메모리 컨트롤러(120)로 전송한 커맨드가 미리 계산된 예상 시간 내에 처리될 것이라고 기대할 수 있다.
반대로 메모리 컨트롤러(120)는 동작 모드(OP_MODE)가 제2 동작 모드(OP_MODE_2)이면 비휘발성 메모리 셋(110)에 대한 백그라운드 동작(BG_OP)이 실행 가능하도록 제어할 수 있다.
이 경우, 메모리 컨트롤러(120)가 호스트로부터 수신한 커맨드(e.g. 리드 커맨드 / 라이트 커맨드)를 처리하는 과정에서, 백그라운드 동작(BG_OP)이 실행되면서 생기는 지연(latency)이 발생할 수 있다. 따라서, 메모리 컨트롤러(120)가 호스트(HOST)로부터 수신한 커맨드를 처리하는 시간이 미리 계산된 예상 시간을 초과할 수 있다.
또한, 호스트(HOST) 역시 현재 동작 모드(OP_MODE)가 제2 동작 모드(OP_MODE_2)인 경우, 메모리 컨트롤러(120)가 백그라운드 동작을 수행할 수 있다고 예상할 수 있으며, 메모리 컨트롤러(120)로 전송한 커맨드가 미리 계산된 예상 시간을 초과하여 처리될 가능성이 있다고 판단할 수 있다. 따라서, 호스트(HOST)는 백그라운드 동작으로 인해 지연 시간이 증가하는 문제를 미리 대처할 수 있다.
즉, 메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1) 또는 제2 동작 모드(OP_MODE_2)로 변경하여, 동작 모드(OP_MODE)가 제2 동작 모드(OP_MODE_2)일 때만 백그라운드 동작이 수행되도록 제어한다. 이는 유휴(idle) 상태에서 백그라운드 동작을 실행하다가 호스트로부터 리드 또는 라이트 커맨드를 수신하면 백그라운드 동작을 중지하고 수신한 커맨드를 처리하고 다시 유휴 상태로 진입하면 백그라운드 동작을 재개하는 일반적인 메모리 컨트롤러(120)의 동작과 상이하다.
한편, 메모리 컨트롤러(120)가 제2 동작 모드(OP_MODE_2)에서 백그라운드 동작을 수행할 때, 백그라운드 동작의 타겟이 되는 빅팀(victim) 메모리 블록은 다양한 방식으로 결정될 수 있다.
일 예로 리드 카운트가 임계 리드 카운트 값인 100 이상인 메모리 블록에 대해 리드 리클레임 동작이 실행되어야 한다고 가정한다. 이 경우, 메모리 컨트롤러(120)는 임계 리드 카운트 값인 100 이상인 메모리 블록들만 빅팀 메모리 블록으로 선택할 수도 있지만, 임계 리드 카운트 값과의 차이가 일정한 값 이하인 메모리 블록들까지 빅팀 메모리 블록으로 선택할 수도 있다. 예를 들어 메모리 컨트롤러(120)는 리드 카운트가 100보다 작은 값(e.g. 90)을 가지는 메모리 블록들 역시 빅팀 메모리 블록으로 선택할 수 있다.
다른 예로 데이터를 라이트할 수 있는 프리 메모리 블록의 개수가 20개 미만이면, 프리 메모리 블록의 개수가 20개 이상이 될 때까지 가비지 컬렉션이 실행되어야 한다고 가정한다.
이 경우, 메모리 컨트롤러(120)는 프리 메모리 블록의 개수가 20개가 될 때까지 빅팀 메모리 블록을 선택하여 가비지 컬렉션을 실행할 수도 있지만, 프리 메모리 블록의 개수가 20보다 큰 값(e.g. 25)이 될 때까지 빅팀 메모리 블록을 선택하여 가비지 컬렉션을 실행할 수 있다.
이와 같이 백그라운드 동작이 바로 실행될 필요가 없는 메모리 블록들까지 빅팀 메모리 블록으로 선택하는 이유는 백그라운드 동작이 완료된 이후에 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)인 시간을 증가시키기 위해서이다. 백그라운드 동작 시 많은 빅팀 메모리 블록을 선택할수록, 백그라운드 동작이 완료된 이후에 다시 백그라운드 동작이 필요하기까지의 시간이 증가하기 때문이다.
이하 도 5에서, 전술한 동작 모드의 변화를 흐름도를 이용하여 설명한다.
도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 셋에 대한 동작 모드에 따른 동작을 나타낸 흐름도이다.
도 5를 참조하면, 먼저 메모리 컨트롤러(120)는 현재 동작 모드를 확인할 수 있다(S510).
그리고 메모리 컨트롤러(120)는 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)인지를 판단한다(S520).
만약 현재 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)이면(S520-Y), 메모리 컨트롤러(120)는 백그라운드 동작을 실행하지 않는다(S530).
반면 현재 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)가 아닌 경우(S520-N), 즉 제2 동작 모드(OP_MODE_2)인 경우에는 메모리 컨트롤러(120)는 백그라운드 동작을 실행할 수 있다(S540).
S540 단계 이후, 메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)에서 제1 동작 모드(OP_MODE_1)로 변경할 수 있는 상태가 되는지 판단한다(S550).
만약 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경할 수 있는 상태가 되었다고 판단되면(S550-Y), 메모리 컨트롤러(120)는 현재 실행 중인 백그라운드 동작을 중지할 수 있다(S560). 반면, 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경할 수 있는 상태가 되지 않았다고 판단되면, 메모리 컨트롤러(120)는 다시 S540 단계를 수행하여 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경할 수 있는 상태가 되도록 한다.
이처럼, 도 4 내지 도 5에서 전술한 동작 모드를 결정하기 위한 방법은 다양하게 결정될 수 있다. 이하, 본 발명의 실시예들에서는 동작 모드를 결정하기 위하여 속성값을 이용하는 방법에 대해 설명한다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 셋(110)에 대한 동작 모드(OP_MODE)를 결정하는 속성(ATTR) 값을 개략적으로 설명하는 도면이다.
메모리 컨트롤러(120)는 비휘발성 메모리 셋(110)에 대한 속성(ATTR) 값을 계산하여, 이를 기초로 동작 모드(OP_MODE)를 계산할 수 있다.
이때, 비휘발성 메모리 셋(110)에 대한 동작 모드(OP_MODE)를 결정하는 속성 값은 리드 속성(READ_ATTR) 값, 라이트 속성(WRITE_ATTR) 값, 시간 속성 값(TIME_ATTR) 값일 수 있다.
메모리 컨트롤러(120)는 비휘발성 메모리 셋(110)에 대한 리드 속성(READ_ATTR) 값, 라이트 속성(WRITE_ATTR) 값 및 시간 속성(TIME_ATTR) 값을 계산하고, 이 중 하나 이상을 기초로 하여 비휘발성 메모리 셋(110)에 대한 동작 모드(OP_MODE)를 결정할 수 있다.
이때, 리드 속성(READ_ATTR) 값, 라이트 속성(WRITE_ATTR) 값, 시간 속성(TIME_ATTR) 값은 다양한 방식으로 정의될 수 있다.
일 예로, 리드 속성(READ_ATTR) 값은 메모리 컨트롤러(120)가 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)인 상태를 유지하면서 실행할 수 있는 리드 동작의 횟수로 정의될 수 있다. 만약 리드 속성(READ_ATTR) 값이 100이라면, 메모리 컨트롤러(120)는 비휘발성 메모리 셋(110)에 대한 리드 동작을 100번 수행할 때까지는 비휘발성 메모리 셋(110)에 대한 백그라운드 동작(e.g. 리드 리클레임)이 수행되지 않는다고 예상할 수 있다.
일 예로, 라이트 속성(WRITE_ATTR) 값은 메모리 컨트롤러(120)가 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)인 상태를 유지하면서 실행할 수 있는 라이트 동작의 횟수로 정의될 수 있다. 일 예로 라이트 속성(WRITE_ATTR) 값이 50이라면, 메모리 컨트롤러(120)는 비휘발성 메모리 셋(110)에 대한 라이트 동작을 50번 수행할 때까지는 비휘발성 메모리 셋(110)에 대한 백그라운드 동작(e.g. 가비지 컬렉션)이 수행되지 않는다고 예상할 수 있다.
일 예로, 시간 속성(TIME_ATTR) 값은 메모리 컨트롤러(120)가 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)인 상태를 유지할 수 있는 시간으로 정의될 수 있다. 일 예로 시간 속성(TIME_ATTR) 값이 30ms라면, 메모리 컨트롤러(120)는 30ms 동안은 비휘발성 메모리 셋(110)에 대한 백그라운드 동작이 수행되지 않는다고 예상할 수 있다.
한편, 전술한 리드 속성(READ_ATTR), 라이트 속성(WRITE_ATTR), 시간 속성(TIME_ATTR)의 단위는 다양하게 결정될 수 있다.
예를 들어 리드 속성(READ_ATTR)의 단위는 동작 횟수이거나 또는 리드되는 데이터의 사이즈(e.g. 페이지)일 수 있다. 그리고 라이트 속성(WRITE_ATTR)의 단위 역시 동작 횟수이거나 또는 라이트되는 데이터의 사이즈(e.g. 페이지)일 수 있다. 시간 속성(TIME_ATTR)의 단위는 특정한 시간값(e.g. ms / us)이거나 특정한 주기값(e.g. tick)일 수 있다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 셋(110)에 대한 동작 모드(OP_MODE)의 변화를 나타내는 상태 다이어그램이다.
우선, 메모리 컨트롤러(120)는 이하의 경우에 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)에서 제2 동작 모드(OP_MODE_2)로 변경할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)일 때, 1) 리드 속성(READ_ATTR) 값이 제1 임계 리드 속성 값 이하이거나 또는 2) 라이트 속성(WRITE_ATTR) 값이 제1 임계 라이트 속성 값 이하이거나 또는 3) 시간 속성(TIME_ATTR) 값이 제1 임계 시간 속성 값 이하이면 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)에서 제2 동작 모드(OP_MODE_2)로 변경할 수 있다.
예를 들어 리드 속성(READ_ATTR) 값이 제1 임계 리드 속성 값 이하라면, 메모리 컨트롤러(120)는 리드 페일을 방지하기 위해서 비휘발성 메모리 셋(110)에 대해 리드 리클레임 동작을 실행할 수 있고, 이를 위해 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)에서 제2 동작 모드(OP_MODE_2)로 변경할 수 있다.
예를 들어 라이트 속성(WRITE_ATTR) 값이 제1 임계 라이트 속성 값 이하라면, 메모리 컨트롤러(120)는 프리 메모리 블록을 확보하기 위해서 비휘발성 메모리 셋(110)에 대해 가비지 컬렉션 동작을 실행할 수 있고, 이를 위해 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)에서 제2 동작 모드(OP_MODE_2)로 변경할 수 있다.
예를 들어 시간 속성(READ_ATTR) 값이 제1 시간 속성 값 이하라면, 메모리 컨트롤러(120)는 백그라운드 동작을 실행한지 오랜 시간이 지나서 다시 백그라운드 동작을 수행할 필요가 있다고 판단할 수 있고, 이를 위해 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)에서 제2 동작 모드(OP_MODE_2)로 변경할 수 있다.
이처럼 리드 속성(READ_ATTR) 값, 라이트 속성(WRITE_ATTR) 값 또는 시간 속성(TIME_ATTR) 값 중 하나가 소진되면 메모리 컨트롤러(120)는 이후에 비휘발성 메모리 셋(110)이 정상적으로 동작하기 위해서는 백그라운드 동작을 실행할 필요성이 있다고 판단할 수 있고, 따라서 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)에서 제2 동작 모드(OP_MODE_2)로 변경할 수 있다.
다른 예로, 메모리 컨트롤러(120)는 호스트(HOST)로부터 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)로 변경할 것을 지시하는 커맨드를 수신하는 경우에도 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)에서 제2 동작 모드(OP_MODE_2)로 변경할 수 있다. 이때 메모리 컨트롤러(120)는 전술한 예와 달리 리드 속성(READ_ATTR) 값, 라이트 속성(WRITE_ATTR) 값 또는 시간 속성(TIME_ATTR) 값과 무관하게 동작 모드(OP_MODE)를 변경할 수 있다.
또 다른 예로, 메모리 컨트롤러(120)는 비휘발성 메모리 셋(100)에 에러(e.g. 런타임 배드 블록/리드 페일/라이트 페일)가 발생한 경우에도, 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)에서 제2 동작 모드(OP_MODE_2)로 변경할 수 있다. 이때 메모리 컨트롤러(120)는 해당 에러의 원인을 판단하고 해당 에러를 처리하기 위한 백그라운드 동작을 수행할 필요성이 있다고 판단할 수 있고, 따라서 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)로 변경할 수 있다.
이때, 메모리 컨트롤러(120)는 제2 동작 모드(OP_MODE_2)에 대한 서브 상태를 추가로 설정할 수 있다. 서브 상태는 제1 서브 상태(SUB_1), 제2 서브 상태(SUB_2) 중 하나로 설정될 수 있다. 메모리 컨트롤러(120)가 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)에서 제2 동작 모드(OP_MODE_2)로 변경할 때 서브 상태는 우선 제1 서브 상태(SUB_1)로 설정한다.
만약 서브 상태가 제1 서브 상태(SUB_1)이면 메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)에서 제1 동작 모드(OP_MODE_1)로 바로 변경할 수 없다. 메모리 컨트롤러(120)는 서브 상태가 제1 서브 상태(SUB_1)일 때 백그라운드 동작을 실행한다. 그리고 메모리 컨트롤러(120)는 백그라운드 동작의 결과로 인해 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)로 전환이 가능한 상태가 될 때까지 서브 상태를 제1 서브 상태(SUB_1)로 유지한다.
반면, 서브 상태가 제2 서브 상태(SUB_2)이면 메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)에서 제1 동작 모드(OP_MODE_1)로 변경할 수 있다.
메모리 컨트롤러(120)는 동작 모드(OP_MODE)가 제2 동작 모드(OP_MODE_2)이고 서브 상태가 제2 서브 상태(SUB_2)이면, 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)에서 제1 동작 모드(OP_MODE_1)로 빠르게 전환할 수 있도록 현재 실행 중인 백그라운드 동작을 중지할 수 있다. 이때, 중지된 백그라운드 동작은 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)로 전환된 이후 다시 제2 동작 모드(OP_MODE_2)로 전환되면 재개된다.
메모리 컨트롤러(120)의 동작 모드(OP_MODE)가 제2 동작 모드(OP_MODE_2)이고 서브 상태가 제1 서브 상태(SUB_1)일 때, 메모리 컨트롤러(120)는 미리 정해진 타깃 조건을 만족하면 제2 서브 상태(SUB_2)가 될 수 있다.
메모리 컨트롤러(120)가 동작 모드(OP_MODE)가 제2 동작 모드(OP_MODE_2)일 때, 서브 상태를 제1 서브 상태(SUB_1)에서 제2 서브 상태(SUB_2)로 변경하는 타깃 조건은 다양하게 결정될 수 있다.
일 예로, 메모리 컨트롤러(120)는 동작 모드(OP_MODE)가 제2 동작 모드(OP_MODE_2)일 때, 1) 리드 속성(READ_ATTR) 값이 제2 임계 리드 속성 값 이상이고 2) 라이트 속성(WRITE_ATTR) 값이 제2 임계 라이트 속성 값 이상이고 3) 시간 속성 값이 제2 임계 시간 속성 값 이상이면 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)에서 제1 동작 모드(OP_MODE_1)로 변경할 수 있는 상태, 즉 제2 서브 상태(SUB_2)가 될 수 있다.
동작 모드(OP_MODE)가 제2 동작 모드(OP_MODE_2)로 변경된 이후에, 백그라운드 동작이 실행되면 리드 속성(READ_ATTR) 값, 라이트 속성(WRITE_ATTR) 값, 시간 속성(TIME_ATTR) 값이 다시 증가할 수 있다.
예를 들어 리드 속성(READ_ATTR) 값이 제2 임계 리드 속성 값 이상이면, 메모리 컨트롤러(120)는 리드 리클레임 동작으로 인해 제1 동작 모드(OP_MODE_1)에서 리드 동작을 실행할 수 있다고 판단할 수 있다.
예를 들어 라이트 속성(WRITE_ATTR) 값이 제2 임계 라이트 속성 값 이상이면, 메모리 컨트롤러(120)는 가비지 컬렉션 동작으로 인해 제1 동작 모드(OP_MODE_1)에서 라이트 동작을 실행할 수 있다고 판단할 수 있다.
예를 들어 시간 속성(TIME_ATTR) 값이 제2 임계 시간 속성 값 이상이면, 메모리 컨트롤러(120)는 백그라운드 동작을 일정 시간 이상 실행하였으므로 다시 제1 동작 모드(OP_MODE_1)에서 리드 동작 또는 라이트 동작을 실행할 수 있다고 판단할 수 있다.
이처럼 메모리 컨트롤러(120)는 갱신된 리드 속성(READ_ATTR) 값, 라이트 속성(WRITE_ATTR) 값, 시간 속성(TIME_ATTR) 값을 기초로, 제1 동작 모드(OP_MODE_1)에서 리드 또는 라이트 동작을 실행할 수 있다고 판단할 수 있다. 이 경우 메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)에서 제1 동작 모드(OP_MODE_1)로 변경할 수 있는 상태가 된다.
단, 메모리 컨트롤러(120)는 리드 속성(READ_ATTR) 값, 라이트 속성(WRITE_ATTR) 값, 시간 속성(TIME_ATTR) 값 모두가 조건을 만족했을 때, 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)에서 제1 동작 모드(OP_MODE_1)로 변경할 수 있는 상태가 된다.
예를 들어 리드 속성(READ_ATTR) 값이 제2 임계 리드 속성 값 이상이더라도 라이트 속성(WRITE_ATTR) 값이 제2 임계 라이트 속성 값 미만이면 백그라운드 동작 중 가비지 컬렉션을 실행할 필요가 있으므로, 메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)로 유지해야 한다.
이처럼, 메모리 컨트롤러(120)가 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)에서 제1 동작 모드(OP_MODE_1)로 변경할 수 있는 상태일 때, 메모리 컨트롤러(120)는 호스트(HOST)로부터 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경할 것을 지시하는 커맨드를 수신하면, 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)에서 제1 동작 모드(OP_MODE_1)로 변경할 수 있다. 즉, 이 경우 메모리 컨트롤러(120)가 자동으로 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경하는 대신 호스트(HOST)로부터 지시가 왔을 때 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경할 수 있다.
이하, 메모리 컨트롤러(120)가 전술한 속성(ATTR) 값(리드 속성(READ_ATTR) 값 / 라이트 속성(WRITE_ATTR) 값 / 시간 속성(TIME_ATTR) 값)을 결정하는 구체적인 방법의 예를 상세히 설명한다.
이때, 메모리 컨트롤러(120)는 비휘발성 메모리 셋(110)을 하나 이상의 슈퍼 메모리 블록(SBLK)으로 구분하여, 각 슈퍼 메모리 블록(SBLK)의 상태를 기초로 전술한 속성(ATTR) 값을 계산할 수 있다.
이하, 도 8에서는 슈퍼 메모리 블록(SBLK)을 구성하는 예를 설명하고, 도 9 내지 도 16에서는 비휘발성 메모리 셋(110)에 포함된 슈퍼 메모리 블록(SBLK)의 상태를 기초로 리드 속성 값 또는 라이트 속성 값을 구하는 예를 설명한다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 셋(110)에서 슈퍼 메모리 블록(SBLK)을 구성하는 일 예를 도시한 도면이다.
비휘발성 메모리 셋(110)은 하나 이상의 슈퍼 메모리 블록(SBLK)을 포함할 수 있다.
이 때, 슈퍼 메모리 블록(SBLK) 각각은 하나 이상의 메모리 블록(BLK)을 포함할 수 있다. 그리고 슈퍼 메모리 블록(SBLK)에 포함되는 메모리 블록 각각은 비휘발성 메모리 셋(110)에 포함된 비휘발성 메모리(NVM) 중 어느 하나에 포함될 수 있다.
비휘발성 메모리 셋(110)에 포함된 모든 슈퍼 메모리 블록(SBLK)에 대해서, 하나의 슈퍼 메모리 블록(SBLK)에 포함되는 메모리 블록(BLK)의 개수는 동일할 수도 있고 서로 다를 수도 있다. 예를 들어 도 8과 같이 3개, 2개, 1개의 메모리 블록(BLK)을 포함하는 슈퍼 메모리 블록(SBLK)이 존재할 수도 있다. 하지만 모든 슈퍼 메모리 블록(SBLK)에 포함되는 메모리 블록(BLK)의 개수가 3개로 동일하게 결정되는 것도 가능하다.
또한, 하나의 슈퍼 메모리 블록(SBLK)에 포함되는 메모리 블록(BLK) 각각은 도 8과 같이 동일한 비휘발성 메모리(NVM)에 포함될 수도 있지만, 서로 다른 비휘발성 메모리(NVM)에 포함될 수도 있다.
이하, 도 9 내지 도 12에서는 전술한 바와 같이 비휘발성 메모리 셋(110)에 포함되는 하나 이상의 슈퍼 메모리 블록(SBLK)을 구성한 경우, 메모리 컨트롤러(120)가 전술한 속성(ATTR) 값 중 리드 속성(READ_ATTR) 값을 결정하는 구체적인 방법의 예를 설명한다.
일 예로, 리드 속성(READ_ATTR) 값은 1) 슈퍼 메모리 블록 (SBLK) 각각의 최대 리드 카운트 값과 2) 슈퍼 메모리 블록(SBLK)에 대한 임계 리드 리클레임 리드 카운트(RR_THRESHOLD) 값과의 차이를 기초로 결정될 수 있다.
슈퍼 메모리 블록(SBLK)의 최대 리드 카운트 값은, 해당 슈퍼 메모리 블록(SBLK)에 포함된 메모리 블록에 대한 리드 카운트 값 중 최대 값을 의미한다.
슈퍼 메모리 블록(SBLK)에 대한 임계 리드 리클레임 리드 카운트(RR_THRESHOLD) 값은, 해당 슈퍼 메모리 블록(SBLK)에 포함된 메모리 블록 중 적어도 하나에 대한 리드 리클레임 동작이 수행되는 임계 리드 카운트 값을 의미한다. 만약 슈퍼 메모리 블록(SBLK)에 포함된 메모리 블록 중 적어도 하나에 대한 리드 카운트 값이 임계 리드 리클레임 리드 카운트(RR_THRESHOLD) 이상이면 해당 슈퍼 메모리 블록(SBLK)에 대해서 리드 리클레임이 수행되어야 한다.
이하 도 9와 도 10을 통해 리드 속성(READ_ATTR) 값을 구하는 방법의 일 예를 자세히 설명한다.
도 9는 본 발명의 실시예들에 따른 슈퍼 메모리 블록(SBLK)의 여유 리드 카운트(AVAIL_READ_CNT) 값을 계산하는 방법의 일 예를 도시한 도면이다.
도 9에서, 슈퍼 메모리 블록(SBLK)는 4개의 메모리 블록(BLK_1, BLK_2, BLK_3, BLK_4)을 포함한다고 가정한다. 이때, 메모리 블록(BLK_1)의 리드 카운트(READ_CNT)는 8, 메모리 블록(BLK_2)의 리드 카운트(READ_CNT)는 7, 메모리 블록(BLK_3)의 리드 카운트(READ_CNT)는 4, 메모리 블록(BLK_4)의 리드 카운트(READ_CNT)는 5라고 가정한다. 그리고 임계 리드 리클레임 리드 카운트(RR_THRESHOLD) 값은 10이라고 가정한다.
이때, 슈퍼 메모리 블록(SBLK)의 최대 리드 카운트 값은 MAX(8, 7, 4, 5) = 8로 결정될 수 있다.
이 경우 여유 리드 카운트(AVAIL_READ_CNT) 값은 임계 리드 리클레임 리드 카운트(RR_THRESHOLD) 값 10과 슈퍼 메모리 블록(SBLK)의 최대 리드 카운트 값 8의 차이인 2로 결정될 수 있다.
최악의 경우, 슈퍼 메모리 블록(SBLK)에 포함된 메모리 블록 중 메모리 블록(BLK_1)에 대한 리드 동작이 추가로 2회 실행되면, 메모리 블록(BLK_1)의 리드 카운트(READ_CNT)는 8 + 2 =10이 되어, 임계 리드 리클레임 리드 카운트(RR_THRESHOLD) 값인 10과 동일해지고, 이 경우 해당 슈퍼 메모리 블록(SBLK)에 대한 리드 리클레임 동작이 실행되어야 한다. 반면 메모리 블록(BLK_1)이 아닌 다른 메모리 블록에 대한 리드 동작이 수행된다면 리드 리클레임 동작이 실행되기 전까지 2회 이상의 리드 동작이 실행될 수 있다. 즉, 이는 최소 2회의 리드 동작이 실행되기 전까지는 슈퍼 메모리 블록(SBLK)에 대한 리드 리클레임 동작이 실행되지 않는 것을 의미한다.
메모리 컨트롤러(120)는 이와 같이 비휘발성 메모리 셋(110)에 포함된 각 슈퍼 메모리 블록에 대해 여유 리드 카운트(AVAIL_READ_CNT)를 구하여, 이를 기초로 비휘발성 메모리 셋(110)에 대한 리드 속성(READ_ATTR) 값을 결정할 수 있다.
도 10은 도 9의 방법을 적용하여 비휘발성 메모리 셋(110)에 대한 리드 속성(READ_ATTR) 값을 구하는 일 예를 도시한 도면이다.
도 10에서, 비휘발성 메모리 셋(110)에 4개의 슈퍼 메모리 블록(SBLK#1, SBLK#2, SBLK#3, SBLK#4)이 포함된다고 가정한다. 그리고 각 슈퍼 메모리 블록마다 3개의 메모리 블록(BLK#1, BLK#2, BLK#3)을 포함한다고 가정한다. 그리고 임계 리드 리클레임 리드 카운트(RR_THRESHOLD) 값은 10이라고 가정한다.
도 10에서, 슈퍼 메모리 블록(SBLK#1)의 메모리 블록(BLK#1, BLK#2, BLK#3)의 리드 카운트(READ_CNT)는 각각 6, 0, 0이라고 가정한다. 이 경우 슈퍼 메모리 블록(SBLK#1)의 최대 리드 카운트 값(MAX_READ_CNT)은 MAX(6, 0, 0) = 6이 되고, 슈퍼 메모리 블록(SBLK#1)에 대한 여유 리드 카운트(AVAIL_READ_CNT) 값은 10 - 6 = 4가 된다.
슈퍼 메모리 블록(SBLK#2)의 메모리 블록(BLK#1, BLK#2, BLK#3)의 리드 카운트(READ_CNT)는 각각 8, 8, 8이라고 가정한다. 이 경우 슈퍼 메모리 블록(SBLK#2)의 최대 리드 카운트 값(MAX_READ_CNT)은 MAX(8, 8, 8) = 8이 되고, 슈퍼 메모리 블록(SBLK#2)에 대한 여유 리드 카운트(AVAIL_READ_CNT) 값은 10 - 8 = 2가 된다.
슈퍼 메모리 블록(SBLK#3)의 메모리 블록(BLK#1, BLK#2, BLK#3)의 리드 카운트(READ_CNT)는 각각 9, 4, 5이라고 가정한다. 이 경우 슈퍼 메모리 블록(SBLK#3)의 최대 리드 카운트 값(MAX_READ_CNT)은 MAX(9, 4, 5) = 9이 되고, 슈퍼 메모리 블록(SBLK#3)에 대한 여유 리드 카운트(AVAIL_READ_CNT) 값은 10 - 9 = 1가 된다.
슈퍼 메모리 블록(SBLK#4)의 메모리 블록(BLK#1, BLK#2, BLK#3)의 리드 카운트(READ_CNT)는 각각 2, 2, 2이라고 가정한다. 이 경우 슈퍼 메모리 블록(SBLK#4)의 최대 리드 카운트 값(MAX_READ_CNT)은 MAX(2, 2, 2) = 2이 되고, 슈퍼 메모리 블록(SBLK#4)에 대한 여유 리드 카운트(AVAIL_READ_CNT) 값은 10 - 2 = 8가 된다.
이처럼, 4개의 슈퍼 메모리 블록(SBLK#1, SBLK#2, SBLK#3, SBLK#4)에 대한 여유 리드 카운트(AVAIL_READ_CNT)가 각각 결정되면, 메모리 컨트롤러(120)는 이를 기초로 리드 속성(READ_ATTR) 값을 결정할 수 있다. 일 예로 메모리 컨트롤러(120)는 결정된 여유 리드 카운트(AVAIL_READ_CNT) 중 최소값, 즉 MIN(4, 2, 1, 8) = 1을 리드 속성(READ_ATTR) 값으로 결정할 수 있다.
이는 최악의 경우에 가장 리드 카운트(READ_CNT) 값이 높은 메모리 블록인, 슈퍼 메모리 블록(SBLK#3)의 메모리 블록(BLK#1)에 대해서만 리드 동작이 계속 실행되는 상황을 고려한 방법이다.
이처럼 최악의 경우를 고려한 방법은, 메모리 컨트롤러(120)가 리드 리클레임 동작을 수행해야 하는 시점에서 호스트(HOST)가 아직 제1 동작 모드(OP_MODE_1)에서 리드 동작을 수행할 수 있다고 잘못 판단하는 경우를 방지할 수 있다는 장점이 있다.
하지만, 이러한 방법을 사용하면, 대부분의 경우에는 메모리 컨트롤러(120)가 리드 리클레임 동작을 수행해야 하는 시점이 되기 전에 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)에서 제2 동작 모드(OP_MODE_2)로 전환하게 된다. 리드 동작이 반드시 현재 가장 리드 카운트(READ_CNT) 값이 높은 메모리 블록에 대해서 수행되지 않을 수도 있기 때문이다.
이 경우, 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)인 시간, 즉 호스트(HOST)에게 높은 QoS를 제공할 수 있는 시간이 줄어들게 된다. 따라서 호스트(HOST)가 메모리 시스템(100)의 성능을 나쁘게 판단할 가능성이 있다. 또한 동작 모드(OP_MODE)가 전환되는 빈도가 증가하므로 메모리 시스템(100)이 동작 모드(OP_MODE)의 전환을 처리하는 과정에서 발생하는 성능 손실이 커질 수 있다.
따라서, 메모리 컨트롤러(120)는 최악의 경우만을 고려하는 대신에, 리드 카운트의 변화를 전체적으로 판단하여 리드 리클레임 동작이 실행되기 전까지 예상되는 리드 동작의 횟수를 결정할 수 있다.
이러한 방법을 사용하면, 예상되는 리드 동작의 횟수가 최악의 경우만을 고려할 때에 비해서 증가하므로 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)인 시간, 즉 호스트(HOST)에게 높은 QoS를 제공할 수 있는 시간 역시 증가한다는 장점이 있다. 또한 동작 모드(OP_MODE)가 전환되는 빈도가 최소화되므로, 메모리 시스템(100)이 동작 모드(OP_MODE)의 전환을 처리하는 과정에서 발생하는 성능 손실 역시 최소화된다는 장점이 있다.
이하, 메모리 컨트롤러(120)가 리드 속성(READ_ATTR) 값을 결정하는 구체적인 방법의 다른 예를 설명한다.
리드 속성(READ_ATTR) 값은 1) 슈퍼 메모리 블록 각각에 대한 최대 리드 카운트 값, 2) 슈퍼 메모리 블록 각각에 대한 합계 리드 카운트 값 및 3) 슈퍼 메모리 블록에 대한 임계 리드 리클레임 리드 카운트 값을 기초로 결정될 수 있다.
이때, 슈퍼 메모리 블록에 대한 합계 리드 카운트 값은 슈퍼 메모리 블록에 포함되는 메모리 블록 각각의 리드 카운트 값의 총합을 의미한다.
이하 도 11과 도 12를 통해 리드 속성(READ_ATTR) 값을 구하는 방법의 다른 예를 자세히 설명한다.
도 11은 본 발명의 실시예들에 따른 슈퍼 메모리 블록의 여유 리드 카운트 값을 계산하는 방법의 다른 예를 도시한 도면이다.
도 11은 슈퍼 메모리 블록(SBLK)에 N개의 메모리 블록(BLK_1, BLK_2, BLK_3, ... , BLK_N)이 포함되어 있다고 가정한다. 그리고 N개의 메모리 블록(BLK_1, BLK_2, BLK_3, ... , BLK_N)에 대한 리드 카운트(READ_CNT)는 각각 READ_CNT_BLK_1, READ_CNT_BLK_2, READ_CNT_BLK_3, ... , READ_CNT_BLK_N이라고 가정한다.
이때, 슈퍼 메모리 블록(SBLK)에 대한 최대 리드 카운트(MAX_READ_CNT) 값은 MAX(READ_CNT_BLK_1, READ_CNT_BLK_2, ..., READ_CNT_BLK_N)으로 결정될 수 있다.
그리고 슈퍼 메모리 블록(SBLK)에 대한 합계 리드 카운트 (SUM_READ_CNT) 값은 (READ_CNT_BLK_1, READ_CNT_BLK_2, ... , READ_CNT_BLK_N)으로 결정될 수 있다.
이때, 슈퍼 메모리 블록(SBLK)에 포함된 메모리 블록(BLK_1, BLK_2, BLK_3, ... , BLK_N)의 리드 카운트가 변화하는 패턴은 시간에 따라 동일하다고 가정할 수 있다. 즉, 슈퍼 메모리 블록(SBLK)에 포함된 어느 하나의 메모리 블록의 리드 카운트는 특정 시간에 급격하게 증가하지 않고 시간의 흐름에 따라 균일하게 증가한다고 가정할 수 있다.
이 경우, 1) 현재 슈퍼 메모리 블록(SBLK)에 대한 최대 리드 카운트(MAX_READ_CNT) 값과 2) 현재 슈퍼 메모리 블록(SBLK)에 대한 합계 리드 카운트 (SUM_READ_CNT) 값의 비는, 3) 임계 리드 리클레임 리드 카운트(RR_THRESHOLD) 값과 4) 슈퍼 메모리 블록(SBLK)에 대한 최대 리드 카운트(MAX_READ_CNT) 값이 임계 리드 리클레임 리드 카운트(RR_THRESHOLD) 값일 때의 슈퍼 메모리 블록(SBLK)에 대한 합계 리드 카운트 값(ALL_READ_CNT)의 비와 같다고 가정할 수 있다.
이를 수식으로 표현하면 다음과 같다.
MAX_READ_CNT : RR_THRESHOLD = SUM_READ_CNT : ALL_READ_CNT
ALL_READ_CNT = (RR_THRESHOLD * SUM_READ_CNT) / MAX_READ_CNT
이를 기초로 슈퍼 메모리 블록(SBLK)에 대한 여유 리드 카운트(AVAIL_READ_CNT)는 다음과 같이 결정될 수 있다.
AVAIL_READ_CNT = ALL_READ_CNT - SUM_READ_CNT
도 12는 도 11의 방법을 적용하여 비휘발성 메모리 셋에 대한 리드 속성 값을 구하는 일 예를 도시한 도면이다.
도 12에서, 비휘발성 메모리 셋(110)에 4개의 슈퍼 메모리 블록(SBLK#1, SBLK#2, SBLK#3, SBLK#4)이 포함된다고 가정한다. 그리고 각 슈퍼 메모리 블록마다 3개의 메모리 블록(BLK#1, BLK#2, BLK#3)을 포함한다고 가정한다. 그리고 임계 리드 리클레임 리드 카운트(RR_THRESHOLD) 값은 10이라고 가정한다.
도 12에서, 슈퍼 메모리 블록(SBLK#1)의 메모리 블록(BLK#1, BLK#2, BLK#3)의 리드 카운트(READ_CNT)는 각각 6, 0, 0이라고 가정한다. 이 경우 슈퍼 메모리 블록(SBLK#1)의 최대 리드 카운트 값(MAX_READ_CNT)은 MAX(6, 0, 0) = 6이 되고, 합계 리드 카운트(SUM_READ_CNT)는 6+0+0 = 6이 된다. 그리고 슈퍼 메모리 블록(SBLK#1)에 대한 최대 리드 카운트(MAX_READ_CNT) 값이 임계 리드 리클레임 리드 카운트(RR_THRESHOLD) 값일 때의 슈퍼 메모리 블록(SBLK)에 대한 합계 리드 카운트 (ALL_READ_CNT)값은 (10 * 6) / 6 = 10이 된다.
따라서 슈퍼 메모리 블록(SBLK#1)에 대한 여유 리드 카운트(AVAIL_READ_CNT) 값은 10 - 6 = 4로 결정될 수 있다.
슈퍼 메모리 블록(SBLK#2)의 메모리 블록(BLK#1, BLK#2, BLK#3)의 리드 카운트(READ_CNT)는 각각 8, 8, 8이라고 가정한다. 이 경우 슈퍼 메모리 블록(SBLK#2)의 최대 리드 카운트 값(MAX_READ_CNT)은 MAX(8, 8, 8) = 8이 되고, 합계 리드 카운트(SUM_READ_CNT)는 8+8+8 = 24가 된다. 그리고 슈퍼 메모리 블록(SBLK#2)에 대한 최대 리드 카운트(MAX_READ_CNT) 값이 임계 리드 리클레임 리드 카운트(RR_THRESHOLD) 값일 때의 슈퍼 메모리 블록(SBLK)에 대한 합계 리드 카운트 (ALL_READ_CNT)값은 (10 * 24) / 8 = 30이 된다.
따라서 슈퍼 메모리 블록(SBLK#2)에 대한 여유 리드 카운트(AVAIL_READ_CNT) 값은 30 - 24 = 6가 된다.
슈퍼 메모리 블록(SBLK#3)의 메모리 블록(BLK#1, BLK#2, BLK#3)의 리드 카운트(READ_CNT)는 각각 9, 4, 5이라고 가정한다. 이 경우 슈퍼 메모리 블록(SBLK#3)의 최대 리드 카운트 값(MAX_READ_CNT)은 MAX(9, 4, 5) = 9이 되고, 합계 리드 카운트(SUM_READ_CNT)는 9+4+5 = 18이 된다. 그리고 슈퍼 메모리 블록(SBLK#2)에 대한 최대 리드 카운트(MAX_READ_CNT) 값이 임계 리드 리클레임 리드 카운트(RR_THRESHOLD) 값일 때의 슈퍼 메모리 블록(SBLK)에 대한 합계 리드 카운트 (ALL_READ_CNT)값은 (10 * 18) / 9 = 20이 된다.
따라서 슈퍼 메모리 블록(SBLK#3)에 대한 여유 리드 카운트(AVAIL_READ_CNT) 값은 20 - 18 = 2가 된다.
슈퍼 메모리 블록(SBLK#4)의 메모리 블록(BLK#1, BLK#2, BLK#3)의 리드 카운트(READ_CNT)는 각각 2, 2, 2이라고 가정한다. 이 경우 슈퍼 메모리 블록(SBLK#4)의 최대 리드 카운트 값(MAX_READ_CNT)은 MAX(2, 2, 2) = 2이 되고, 합계 리드 카운트(SUM_READ_CNT)는 2+2+2 = 6이 된다. 그리고 슈퍼 메모리 블록(SBLK#2)에 대한 최대 리드 카운트(MAX_READ_CNT) 값이 임계 리드 리클레임 리드 카운트(RR_THRESHOLD) 값일 때의 슈퍼 메모리 블록(SBLK)에 대한 합계 리드 카운트 (ALL_READ_CNT)값은 (10 * 6) / 2 = 30이 된다.
따라서 슈퍼 메모리 블록(SBLK#4)에 대한 여유 리드 카운트(AVAIL_READ_CNT) 값은 30 - 6 = 24가 된다.
이처럼, 4개의 슈퍼 메모리 블록(SBLK#1, SBLK#2, SBLK#3, SBLK#4)에 대한 여유 리드 카운트(AVAIL_READ_CNT)가 결정되면, 메모리 컨트롤러(120)는 이를 기초로 리드 속성(READ_ATTR) 값을 결정할 수 있다. 일 예로 메모리 컨트롤러(120)는 결정된 여유 리드 카운트(AVAIL_READ_CNT) 중 최소값, 즉 MIN(4, 6, 2, 24) = 2를 리드 속성(READ_ATTR) 값으로 결정할 수 있다.
이처럼, 도 9 내지 도 12에서 설명한 방법에 따라 리드 속성(READ_ATTR) 값이 결정되면, 메모리 컨트롤러(120)는 리드 속성(READ_ATTR) 값에 따라 백그라운드 동작 수행 여부를 결정할 수 있다. 일 예로 메모리 컨트롤러(120)는 리드 속성(READ_ATTR) 값이 0 이하가 되면 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)로 변경하고, 리드 리클레임 동작을 실행할 수 있다.
이때, 메모리 컨트롤러(120)는 리드 리클레임 동작 및 호스트(HOST)로부터 수신한 리드 커맨드를 처리하는 동작을 동시에 수행할 수 있다. 이 경우 메모리 컨트롤러(120)는 각 동작에 대한 리드 대역폭을 적절하게 확보할 필요가 있다. 이하, 도 13에서 이에 대해 자세히 설명한다.
도 13은 본 발명의 실시예들에 따른 리드 동작을 위한 대역폭을 개략적으로 설명한 도면이다.
도 13을 참조하면, 메모리 컨트롤러(120)는 동작 모드(OP_MODE)가 제2 동작 모드(OP_MODE_2)일 때 비휘발성 메모리 셋(110)에 대한 리드 리클레임 동작을 수행하는 중이면, 호스트(HOST)로부터 리드 동작을 처리하기 위한 최소 리드 대역폭(MIN_HOST_READ_BANDWIDTH)을 유지할 수 있다.
만약 메모리 컨트롤러(120)가 제2 동작 모드(OP_MODE_2)에서 리드 리클레임 동작을 수행할 때, 메모리 컨트롤러(120)는 비휘발성 메모리 셋(110)에서 리드 리클레임 동작의 타겟이 되는 데이터를 리드하기 위해 리드 대역폭(READ_BANDWIDTH)의 대부분을 사용하게 된다.
이 경우 비휘발성 메모리 셋(110)에서 리드 리클레임 동작의 타겟이 되는 데이터를 리드하는 동작, 즉 리프레시 동작을 위한 리프레시 리드 대역폭(REFRESH_READ_BANDWIDTH)가 크게 증가할 수 있다. 그리고 이로 인해 메모리 컨트롤러(120)는 호스트(HOST)로부터 수신한 리드 커맨드를 처리하는데 필요한 대역폭, 즉 호스트 리드 대역폭(HOST_READ_BANDWIDTH)를 확보하지 못할 수 있다. 이 경우 메모리 컨트롤러(120)가 호스트(HOST)로부터 수신한 리드 커맨드를 제대로 처리하지 못하는 문제가 발생할 수 있다.
따라서, 메모리 컨트롤러(120)는 비휘발성 메모리 셋(110)에 대한 리드 리클레임 동작을 수행하는 중에도 호스트(HOST)로부터 리드 동작을 수행하기 위한 최소 리드 대역폭(MIN_HOST_READ_BANDWIDTH)을 유지하여, 메모리 시스템(100) 내부적으로 리드 리클레임 동작이 수행되는 도중에서 호스트(HOST)로부터 수신한 리드 커맨드를 처리할 수 있다.
한편, 최소 리드 대역폭(MIN_HOST_READ_BANDWIDTH) 값은 절대 대역폭 값 대신에 리프레시 리드 대역폭(REFRESH_READ_BANDWIDTH) 대비 호스트 리드 대역폭(HOST_READ_BANDWIDTH)의 비율 값(e.g. 20:1)으로 표현될 수 있다.
한편, 최소 리드 대역폭(MIN_HOST_READ_BANDWIDTH) 값은 고정된 값으로 유지되는 대신에, 호스트(HOST)에 의해 설정될 수 있다.
이상의 도면에서, 비휘발성 메모리 셋(110)에 포함되는 하나 이상의 슈퍼 메모리 블록(SBLK)을 구성한 경우, 메모리 컨트롤러(120)가 전술한 속성(ATTR) 값 중 리드 속성(READ_ATTR) 값을 결정하는 방법의 예를 설명하였다.
이하, 도 14 내지 도 16에서는 비휘발성 메모리 셋(110)에 포함되는 하나 이상의 슈퍼 메모리 블록(SBLK)을 구성한 경우, 메모리 컨트롤러(120)가 전술한 속성(ATTR) 값 중 라이트 속성(WRITE_ATTR) 값을 결정하는 구체적인 방법의 예를 설명한다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 셋(110)에 대한 라이트 속성(WRITE_ATTR) 값을 구하는 일 예를 도시한 도면이다.
우선, 비휘발성 메모리 셋(110)에 포함된 슈퍼 메모리 블록은 크게 리저브 슈퍼 메모리 블록(RESERVED_SBLK), 프리 슈퍼 메모리 블록(FREE_SBLK), 클로즈드 슈퍼 메모리 블록(CLOSED_SBLK)으로 구분될 수 있다.
리저브 슈퍼 메모리 블록(RESERVED_SBLK)은, 배드 메모리 블록이 발생하거나 리드 페일/라이트 페일 등의 문제가 발생하여, 현재 데이터를 저장하는 슈퍼 메모리 블록 중에서 일부가 대체될 필요가 있는 경우 대체되는 대상이 되는 슈퍼 메모리 블록을 의미한다.
리저브 슈퍼 메모리 블록(RESERVED_SBLK)은 다양한 방식으로 결정될 수 있는데, 일 예로 리저브 슈퍼 메모리 블록(RESERVED_SBLK)은 OP 영역에 존재하는 메모리 블록들을 포함할 수 있다. 한편, 메모리 컨트롤러(120)는 비휘발성 메모리 셋(110)에 포함된 슈퍼 메모리 블록 중 리저브 슈퍼 메모리 블록(RESERVED_SBLK)의 개수를 미리 설정된 정책(e.g. 10개 이상)을 기초로 결정할 수 있다.
프리 슈퍼 메모리 블록(FREE_SBLK)은 데이터가 라이트될 수 있는 슈퍼 메모리 블록을 의미한다.
클로즈드 슈퍼 메모리 블록(CLOSED_SBLK)은 이미 데이터가 라이트된 슈퍼 메모리 블록으로서 다시 소거되기 전까지는 새로운 데이터가 라이트될 수 없는 슈퍼 메모리 블록을 의미한다.
메모리 컨트롤러(120)는 라이트 속성(WRITE_ATTR) 값을 전술한 리저브 슈퍼 메모리 블록(RESERVED_SBLK), 프리 슈퍼 메모리 블록(FREE_SBLK), 클로즈드 슈퍼 메모리 블록(CLOSED_SBLK)의 개수를 기준으로 다양한 방식으로 결정할 수 있다.
일 예로, 라이트 속성(WRITE_ATTR) 값은 슈퍼 메모리 블록 중에서 프리 슈퍼 메모리 블록(FREE_SBLK)의 개수(FREE_SBLK_NUM)를 기초로 결정될 수 있다. 라이트 속성(WRITE_ATTR) 값은 프리 슈퍼 메모리 블록(FREE_SBLK)의 개수(FREE_SBLK_NUM)에, 각 슈퍼 메모리 블록에 포함되는 유효한 메모리 블록의 개수(VALID_BLKN_PER_SBLK)를 곱한 값으로 결정될 수 있다. 만약, 프리 슈퍼 메모리 블록(FREE_SBLK)의 개수가 5이고 각 슈퍼 메모리 블록에 포함되는 유효한 메모리 블록의 개수(VALID_BLKN_PER_SBLK)가 10이라면, 라이트 속성(WRITE_ATTR) 값은 5*10 = 50으로 결정될 수 있다.
다른 예로, 라이트 속성(WRITE_ATTR) 값은 프리 슈퍼 메모리 블록(FREE_SBLK)의 개수(FREE_SBLK_NUM)와 리저브 슈퍼 메모리 블록(RESERVED_SBLK)의 개수(RESERVED_SBLK_NUM)의 합을 기초로 결정될 수도 있다. 만약, 프리 슈퍼 메모리 블록(FREE_SBLK)의 개수(FREE_SBLK_NUM)가 6이고 리저브 슈퍼 메모리 블록(RESERVED_SBLK)의 개수(RESERVED_SBLK_NUM)가 10이면 라이트 속성(WRITE_ATTR) 값은 10 + 6 = 16으로 결정될 수 있다.
이와 같이 결정된 라이트 속성(WRITE_ATTR) 값을 기초로 하여, 메모리 컨트롤러(120)는 가비지 컬렉션이 필요한 경우 제2 동작 모드(OP_MODE_2)에서 가비지 컬렉션을 수행할 수 있다. 그리고 메모리 컨트롤러(120)는 가비지 컬렉션으로 인해 제1 동작 모드(OP_MODE_1)에서 라이트 동작이 실행될 수 있을 정도로 라이트 속성(WRITE_ATTR) 값이 회복되면 가비지 컬렉션을 중단할 수 있다.
이하, 도 15 내지 도 16에서는 라이트 속성(WRITE_ATTR) 값이 프리 슈퍼 메모리 블록(FREE_SBLK)의 개수(FREE_SBLK_NUM)와 리저브 슈퍼 메모리 블록(RESERVED_SBLK)의 개수(RESERVED_SBLK_NUM)의 합을 기초로 결정되는 경우, 메모리 컨트롤러(120)가 가비지 컬렉션을 수행하는 과정의 예를 흐름도를 이용하여 설명한다.
도 15는 본 발명의 실시예들에 따른 메모리 컨트롤러(120)가 가비지 컬렉션을 수행하는 과정의 일 예를 설명하는 흐름도이다.
우선 메모리 컨트롤러(120)는 라이트 속성(WRITE_ATTR) 값이 제1 임계 라이트 속성 값 이하가 되어 가비지 컬렉션이 필요하다고 판단되면, 가비지 컬렉션을 시작할 수 있다(S1510). 이때, 메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)로 변경할 수 있다.
메모리 컨트롤러(120)는 동작 모드(OP_MODE)가 제2 동작 모드(OP_MODE_2)일 때, 비휘발성 메모리 셋(110)에 포함된 1) 리저브 슈퍼 메모리 블록(RESERVED_SBLK)의 개수와 2) 프리 슈퍼 메모리 블록(FREE_SBLK)의 개수의 합 T를 계산할 수 있다(S1520).
메모리 컨트롤러(120)는 S1520 단계에서 계산된 T값이 제1 임계 슈퍼 메모리 블록 개수보다 큰지 여부를 판단한다(S1530).
만약, T값이 제1 임계 슈퍼 메모리 블록 개수보다 크면(S1530-Y), 메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경할 수 있다. 이를 위해 메모리 컨트롤러(120)는 먼저 현재 동작 중인 가비지 컬렉션을 중지하고(S1540), 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경 가능하도록 한다.
단 전술한 바와 같이, S1550 단계에서 메모리 컨트롤러(120)는 자동으로 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)로 변경하는 대신, 호스트(HOST)로부터 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경할 것을 지시하는 커맨드를 수신하면 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경할 수 있다.
반면, T값이 제1 임계 슈퍼 메모리 블록 개수보다 작거나 같다면(S1530-N), 이는 곧 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경하기 위해서 추가로 프리 슈퍼 메모리 블록(FREE_SBLK)을 확보해야 한다는 것을 의미한다. 따라서, 메모리 컨트롤러(120)는 가비지 컬렉션을 실행하여(S1560) 프리 슈퍼 메모리 블록을 확보하고, 이후 다시 S1520 단계에서 T값을 계산할 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 컨트롤러(120)가 가비지 컬렉션을 수행하는 과정의 다른 예를 설명하는 흐름도이다.
우선 메모리 컨트롤러(120)는 라이트 속성(WRITE_ATTR) 값이 제1 임계 라이트 속성 값 이하가 되어 가비지 컬렉션이 필요하다고 판단되면, 가비지 컬렉션을 시작할 수 있다(S1610). 이때, 메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)로 변경할 수 있다.
메모리 컨트롤러(120)는 동작 모드(OP_MODE)가 제2 동작 모드(OP_MODE_2)일 때, 비휘발성 메모리 셋(110)에 포함된 1) 리저브 슈퍼 메모리 블록(RESERVED_SBLK)의 개수와 2) 프리 슈퍼 메모리 블록(FREE_SBLK)의 개수의 합 T를 계산할 수 있다(S1620).
메모리 컨트롤러(120)는 S1520 단계에서 계산된 T값이 제2 임계 슈퍼 메모리 블록 개수보다 작은지 여부를 판단한다(S1630).
만약, T값이 제2 임계 슈퍼 메모리 블록 개수보다 작으면(S1630-Y), 메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경이 불가능하도록 할 수 있다(S1640). 즉, 이 경우 호스트(HOST)가 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경할 것을 지시하는 커맨드를 메모리 컨트롤러(120)로 전송하더라도, 메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경하지 않는다.
S1640 단계가 실행된 이후, 메모리 컨트롤러(120)는 가비지 컬렉션을 실행하여(S1650) 프리 슈퍼 메모리 블록을 확보하고, 다시 S1620 단계에서 T값을 계산할 수 있다.
반면, T값이 제2 임계 슈퍼 메모리 블록 개수보다 크거나 같으면(S1630-N), 메모리 컨트롤러(120)는 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경할 수 있다(S1660). 이 경우 메모리 컨트롤러(120)는 호스트(HOST)로부터 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경할 것을 지시하는 커맨드를 수신하면 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경할 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 동작 방법을 나타낸 흐름도이다.
메모리 컨트롤러(120)의 동작 방법은, 비휘발성 메모리 셋(110)에 대한 속성 값을 계산하는 단계를 포함할 수 있다(S1710). 이때, 속성 값은 1) 리드 속성(READ_ATTR) 값, 2) 라이트 속성(WRITE_ATTR) 값 및 3) 시간 속성(TIME_ATTR) 값일 수 있다.
메모리 컨트롤러(120)의 동작 방법은, 전술한 1) 리드 속성(READ_ATTR) 값, 2) 라이트 속성(WRITE_ATTR) 값 및 3) 시간 속성(TIME_ATTR) 값 중 하나 이상을 기초로 하여 비휘발성 메모리 셋(110)에 대한 동작 모드(OP_MODE)를 결정하는 단계를 포함할 수 있다(S1720).
S1720 단계에서 메모리 컨트롤러(120)는 다양한 방식으로 비휘발성 메모리 셋(110)에 대한 동작 모드(OP_MODE)를 결정할 수 있다.
일 예로, 도 7에서 설명한 바와 같이, 메모리 컨트롤러(120)는 동작 모드(OP_MODE)가 제1 동작 모드(OP_MODE_1)일 때, 1) 리드 속성(READ_ATTR) 값이 제1 임계 리드 속성 값 이하이거나 또는 2) 라이트 속성(WRITE_ATTR) 값이 제1 임계 라이트 속성 값 이하이거나 또는 3) 시간 속성(TIME_ATTR) 값이 제1 임계 시간 속성 값 이하이면 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)에서 제2 동작 모드(OP_MODE_2)로 변경할 수 있다.
한편, S1720 단계에서 동작 모드(OP_MODE)가 제2 동작 모드(OP_MODE_2)일 때 미리 정해진 타깃 조건이 만족되면, 메모리 컨트롤러(120)는 비휘발성 메모리 셋에 대한 백그라운드 동작을 중지하고, 동작 모드(OP_MODE)를 제1 동작 모드(OP_MODE_1)로 변경할 수 있는 상태로 전환할 수 있다.
이때, 도 7에서 설명한 바와 같이, 타깃 조건은 1) 리드 속성(READ_ATTR) 값이 제2 임계 리드 속성 값 이상이고 2) 라이트 속성(WRITE_ATTR) 값이 제2 임계 라이트 속성 값 이상이고 3) 시간 속성 값이 제2 임계 시간 속성 값 이상이면 동작 모드(OP_MODE)를 제2 동작 모드(OP_MODE_2)에서 제1 동작 모드(OP_MODE_1)일 수 있다.
이때, 메모리 컨트롤러(120)는 동작 모드가 제1 동작 모드이면 비휘발성 메모리 셋에 대한 백그라운드 동작이 실행되지 않도록 제어하고, 동작 모드가 제2 동작 모드이면 비휘발성 메모리 셋에 대한 백그라운드 동작이 실행 가능하도록 제어할 수 있다.
한편, 이상에서 설명한 메모리 컨트롤러(120)의 동작은 제어 회로(123)에 의해 제어될 수 있으며, 프로세서(124)가 메모리 컨트롤러(120)의 제반 동작이 프로그래밍된 펌웨어를 실행(구동)하는 방식으로 수행될 수 있다.
도 18는 본 발명의 실시예들에 따른 컴퓨팅 시스템(1800)을 개략적으로 나타낸 블록도이다.
도 18를 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1800)은 시스템 버스(1860)에 전기적으로 연결된 메모리 시스템(100), 컴퓨팅 시스템(1800)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 1810), 컴퓨팅 시스템(1800)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 1820), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(1830), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(1840), 컴퓨팅 시스템(1800)이 사용하는 파워를 관리하는 파워 관리 모듈(1850) 등을 포함할 수 있다.
본 발명의 실시예들에 따른 컴퓨팅 시스템(1800)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
본 발명의 실시예들에 따른 컴퓨팅 시스템(1800)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor: CIS), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 이상에서 설명한 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
이상에서 설명한 본 발명의 실시예들에 의하면, 메모리 컨트롤러가 백그라운드 동작을 수행할 수 있는지 여부를 호스트가 보다 정확히 예측할 수 있도록 하는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 호스트가 지연 시간이 증가할 가능성이 높은 상황을 미리 대처할 수 있도록 하는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면 호스트에 보다 높은 QoS를 제공하는 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템 110: 비휘발성 메모리 셋
120: 메모리 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로 210: 메모리 셀 어레이
220: 어드레스 디코더 230: 리드 앤 라이트 회로
240: 제어 로직 250: 전압 생성 회로

Claims (20)

  1. 하나 이상의 비휘발성 메모리를 포함하는 비휘발성 메모리 셋; 및
    상기 비휘발성 메모리 셋을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    상기 비휘발성 메모리 셋에 대한 1) 리드 속성 값, 2) 라이트 속성 값 및 3) 시간 속성 값을 계산하고,
    상기 1) 리드 속성 값, 2) 라이트 속성 값 및 3) 시간 속성 값 중 하나 이상을 기초로 하여 상기 비휘발성 메모리 셋에 대한 동작 모드를 결정하고,
    상기 동작 모드가 제1 동작 모드이면 상기 비휘발성 메모리 셋에 대한 백그라운드 동작이 실행되지 않도록 제어하고,
    상기 동작 모드가 제2 동작 모드이면 상기 비휘발성 메모리 셋에 대한 백그라운드 동작이 실행 가능하도록 제어하되,
    상기 동작 모드가 제2 동작 모드일 때 미리 정해진 타깃 조건이 만족되면, 상기 비휘발성 메모리 셋에 대한 백그라운드 동작을 중지하고, 상기 동작 모드를 제1 동작 모드로 변경할 수 있는 상태로 전환하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 동작 모드가 제1 동작 모드일 때,
    1) 상기 리드 속성 값이 제1 임계 리드 속성 값 이하이거나 또는 2) 상기 라이트 속성 값이 제1 임계 라이트 속성 값 이하이거나 또는 3) 상기 시간 속성 값이 제1 임계 시간 속성 값 이하이면,
    상기 동작 모드를 제1 동작 모드에서 제2 동작 모드로 변경하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 타깃 조건은,
    1) 상기 리드 속성 값이 제2 임계 리드 속성 값 이상이고 2) 상기 라이트 속성 값이 제2 임계 라이트 속성 값 이상이고 3) 상기 시간 속성 값이 제2 임계 시간 속성 값 이상인 메모리 시스템.
  4. 제3항에 있어서,
    상기 메모리 컨트롤러는,
    호스트로부터 상기 동작 모드를 제1 동작 모드로 변경할 것을 지시하는 커맨드를 수신하면, 상기 동작 모드를 제2 동작 모드에서 제1 동작 모드로 변경하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 비휘발성 메모리 셋은 하나 이상의 슈퍼 메모리 블록을 포함하고,
    상기 슈퍼 메모리 블록 각각은 하나 이상의 메모리 블록을 포함하고,
    상기 슈퍼 메모리 블록 각각에 포함되는 메모리 블록은,
    상기 비휘발성 메모리 셋에 포함된 비휘발성 메모리 중 어느 하나에 포함되는 메모리 시스템.
  6. 제5항에 있어서,
    상기 리드 속성 값은,
    1) 상기 슈퍼 메모리 블록 각각의 최대 리드 카운트 값과 2) 상기 슈퍼 메모리 블록에 대한 임계 리드 리클레임 리드 카운트 값과의 차이를 기초로 결정되는 메모리 시스템.
  7. 제5항에 있어서,
    상기 리드 속성 값은,
    1) 상기 슈퍼 메모리 블록 각각의 최대 리드 카운트 값, 2) 상기 슈퍼 메모리 블록 각각의 합계 리드 카운트 값 및 3) 상기 슈퍼 메모리 블록에 대한 임계 리드 리클레임 리드 카운트 값을 기초로 결정되는 메모리 시스템.
  8. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 동작 모드가 제2 동작 모드일 때,
    상기 비휘발성 메모리 셋에 대한 리드 리클레임 동작을 수행하는 중이면, 호스트로부터 수신한 리드 커맨드를 처리하기 위한 최소 리드 대역폭을 유지하는 메모리 시스템.
  9. 제5항에 있어서,
    상기 라이트 속성 값은,
    상기 비휘발성 메모리 셋에 포함된 슈퍼 메모리 블록 중에서, 리저브 슈퍼 메모리 블록의 개수와 프리 슈퍼 메모리 블록의 개수의 합을 기초로 결정되는 메모리 시스템.
  10. 제9항에 있어서,
    상기 메모리 컨트롤러는,
    상기 동작 모드가 제2 동작 모드일 때,
    1) 상기 리저브 슈퍼 메모리 블록의 개수와 2) 상기 프리 슈퍼 메모리 블록의 개수의 합이 제1 임계 슈퍼 메모리 블록 개수보다 크면,
    상기 동작 모드를 제1 동작 모드로 변경할 수 있는 메모리 시스템.
  11. 제9항에 있어서,
    상기 메모리 컨트롤러는,
    상기 동작 모드가 제2 동작 모드일 때,
    1) 상기 비휘발성 메모리 셋에 포함된 리저브 슈퍼 메모리 블록의 개수와 2) 상기 프리 슈퍼 메모리 블록의 개수의 합이 제2 임계 슈퍼 메모리 블록 개수보다 작으면,
    상기 동작 모드를 제1 동작 모드로 변경 불가능하도록 하는 메모리 시스템.
  12. 하나 이상의 비휘발성 메모리를 포함하는 비휘발성 메모리 셋과 통신하기 위한 메모리 인터페이스; 및
    상기 비휘발성 메모리 셋을 제어하는 제어 회로를 포함하고,
    상기 제어 회로는,
    상기 비휘발성 메모리 셋에 대한 1) 리드 속성 값, 2) 라이트 속성 값 및 3) 시간 속성 값을 계산하고,
    상기 1) 리드 속성 값, 2) 라이트 속성 값 및 3) 시간 속성 값 중 하나 이상을 기초로 하여 상기 비휘발성 메모리 셋에 대한 동작 모드를 결정하고,
    상기 동작 모드가 제1 동작 모드이면 상기 비휘발성 메모리 셋에 대한 백그라운드 동작이 실행되지 않도록 제어하고,
    상기 동작 모드가 제2 동작 모드이면 상기 비휘발성 메모리 셋에 대한 백그라운드 동작이 실행 가능하도록 제어하되,
    상기 동작 모드가 제2 동작 모드일 때 미리 정해진 타깃 조건이 만족되면, 상기 비휘발성 메모리 셋에 대한 백그라운드 동작을 중지하고, 상기 동작 모드를 제1 동작 모드로 변경할 수 있는 상태로 전환하는 메모리 컨트롤러.
  13. 제12항에 있어서,
    상기 동작 모드가 제1 동작 모드일 때,
    1) 상기 리드 속성 값이 제1 임계 리드 속성 값 이하이거나 또는 2) 상기 라이트 속성 값이 제1 임계 라이트 속성 값 이하이거나 또는 3) 상기 시간 속성 값이 제1 임계 시간 속성 값 이하이면,
    상기 동작 모드를 제1 동작 모드에서 제2 동작 모드로 변경하는 메모리 컨트롤러.
  14. 제12항에 있어서,
    상기 타깃 조건은,
    1) 상기 리드 속성 값이 제2 임계 리드 속성 값 이상이고 2) 상기 라이트 속성 값이 제2 임계 라이트 속성 값 이상이고 3) 상기 시간 속성 값이 제2 임계 시간 속성 값 이상인 메모리 컨트롤러.
  15. 제12항에 있어서,
    상기 비휘발성 메모리 셋은 하나 이상의 슈퍼 메모리 블록을 포함하고,
    상기 슈퍼 메모리 블록 각각은 하나 이상의 메모리 블록을 포함하고,
    상기 슈퍼 메모리 블록 각각에 포함되는 메모리 블록은,
    상기 비휘발성 메모리 셋에 포함된 비휘발성 메모리 중 어느 하나에 포함되는 메모리 컨트롤러.
  16. 제15항에 있어서,
    상기 리드 속성 값은,
    1) 상기 슈퍼 메모리 블록 각각의 최대 리드 카운트 값, 2) 상기 슈퍼 메모리 블록들 각각의 합계 리드 카운트 값 및 3) 상기 슈퍼 메모리 블록에 대한 임계 리드 리클레임 리드 카운트 값을 기초로 결정되는 메모리 컨트롤러.
  17. 제15항에 있어서,
    상기 라이트 속성 값은,
    상기 비휘발성 메모리 셋에 포함된 슈퍼 메모리 블록 중에서, 리저브 슈퍼 메모리 블록의 개수와 프리 슈퍼 메모리 블록의 개수의 합을 기초로 결정되는 메모리 컨트롤러.
  18. 하나 이상의 비휘발성 메모리를 포함하는 비휘발성 메모리 셋을 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    상기 비휘발성 메모리 셋에 대한 1) 리드 속성 값, 2) 라이트 속성 값 및 3) 시간 속성 값을 계산하는 단계; 및
    상기 1) 리드 속성 값, 2) 라이트 속성 값 및 3) 시간 속성 값 중 하나 이상을 기초로 하여 상기 비휘발성 메모리 셋에 대한 동작 모드를 결정하는 단계를 포함하고,
    상기 메모리 컨트롤러는,
    상기 동작 모드가 제1 동작 모드이면 상기 비휘발성 메모리 셋에 대한 백그라운드 동작이 실행되지 않도록 제어하고,
    상기 동작 모드가 제2 동작 모드이면 상기 비휘발성 메모리 셋에 대한 백그라운드 동작이 실행 가능하도록 제어하되,
    상기 동작 모드가 제2 동작 모드일 때 미리 정해진 타깃 조건이 만족되면, 상기 비휘발성 메모리 셋에 대한 백그라운드 동작을 중지하고, 상기 동작 모드를 제1 동작 모드로 변경할 수 있는 상태로 전환하는 메모리 컨트롤러의 동작 방법.
  19. 제18항에 있어서,
    상기 비휘발성 메모리 셋에 대한 동작 모드를 결정하는 단계는,
    상기 동작 모드가 제1 동작 모드일 때,
    1) 상기 리드 속성 값이 제1 임계 리드 속성 값 이하이거나 또는 2) 상기 라이트 속성 값이 제1 임계 라이트 속성 값 이하이거나 또는 3) 상기 시간 속성 값이 제1 임계 시간 속성 값 이하이면,
    상기 동작 모드를 제1 동작 모드에서 제2 동작 모드로 변경하는 메모리 컨트롤러의 동작 방법.
  20. 제18항에 있어서,
    상기 타깃 조건은,
    1) 상기 리드 속성 값이 제2 임계 리드 속성 값 이상이고 2) 상기 라이트 속성 값이 제2 임계 라이트 속성 값 이상이고 3) 상기 시간 속성 값이 제2 임계 시간 속성 값 이상인 메모리 컨트롤러의 동작 방법.
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