KR20210057355A - 메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 그 동작 방법 - Google Patents

메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 그 동작 방법 Download PDF

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KR20210057355A
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Abstract

본 발명의 실시예들은 메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 그 동작 방법에 관한 것으로서, 더욱 상세하게는, 데이터 프로그램 동작 또는 데이터 소거 동작을 중지하고, 데이터 리드 동작을 진행한 이후, 데이터 출력 동작이 진행되기 전에, 메모리 컨트롤러가 메모리 장치로 프리-리쥼 커맨드를 출력하여, 서스펜드 커맨드에 의해 중지된 데이터 프로그램 동작 또는 데이터 소거 동작을 재개하고, 데이터 출력 동작을 재개된 데이터 프로그램 동작 또는 데이터 소거 동작과 병렬로 진행함으로써, 리드 품질, 프로그램 품질 및 소거 품질을 균형적으로 향상시켜줄 수 있다.

Description

메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 그 동작 방법{MEMORY DEVICE, MEMORY CONTROLLER, MEMORY SYSTEM, AND OPERATING METHOD OF THE MEMORY SYSTEM}
본 발명의 실시예들은 메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 그 동작 방법에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템에 포함된 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다.
메모리 시스템은 메모리 장치를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 요청을 입력 받아, 입력 받은 요청에 기초하여 메모리 시스템에 포함된 휘발성 메모리 또는 비휘발성 메모리에 데이터를 리드(Read), 프로그램(Program), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다.
메모리 장치에 대한 전체적인 품질 만족도를 높이기 위해서는, 메모리 장치에서 리드, 프로그램 및 소거 중 어느 하나의 동작이 다른 동작에 비해 품질이 크게 저하되지 않는 것이 무엇보다 중요하다.
본 발명의 실시예들은, 리드 품질, 프로그램 품질 및 소거 품질을 균형적으로 향상시켜줄 수 있는 메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 그 동작 방법을 제공할 수 있다.
또는, 본 발명의 실시예들은, 리드 품질을 우선적으로 향상시켜주면서도, 이로 인해, 프로그램 품질 또는 소거 품질이 저하되는 것을 방지해줄 수 있는 메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 그 동작 방법을 제공할 수 있다.
또는, 본 발명의 실시예들은, 기존에는 동시에 진행할 수 없었던 이종의 동작들을 병렬로 동시에 진행할 수 있게 해주어, 신속한 동작 처리를 가능하게 하는 메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 그 동작 방법을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은, 메모리 셀 어레이 및 페이지 버퍼 회로를 포함하고, 메모리 셀 어레이로 데이터를 프로그램 하는 데이터 프로그램 동작 또는 메모리 셀 어레이에 프로그램 된 데이터를 소거하는 데이터 소거 동작을 진행하고, 서스펜드(Suspend) 커맨드의 수신에 따라 데이터 프로그램 동작 또는 데이터 소거 동작을 중지하고, 리드(Read) 커맨드에 응답하여 메모리 셀 어레이로부터 리드 된 리드 데이터를 페이지 버퍼 회로에 저장하는 데이터 리드 동작을 진행하는 메모리 장치와, 데이터 리드 동작이 완료된 이후, 페이지 버퍼 회로에 저장된 리드 데이터가 메모리 장치의 외부로 출력되는 데이터 출력 동작이 진행되기 전, 메모리 장치로 프리-리쥼(Pre-resume) 커맨드를 출력하는 메모리 컨트롤러를 포함하 메모리 시스템을 제공할 수 있다.
메모리 장치는, 프리-리쥼 커맨드에 응답하여, 서스펜드 커맨드에 의해 중지된 데이터 프로그램 동작 또는 데이터 소거 동작을 재개하고, 데이터 출력 동작을 재개된 데이터 프로그램 동작 또는 데이터 소거 동작과 병렬로 진행할 수 있다.
메모리 컨트롤러는, 데이터 리드 동작이 완료된 이후 데이터 출력 동작이 진행되기 전, 메모리 장치가 미리 정의된 프리-리쥼 조건을 만족하는 상태인지를 판단하고, 메모리 장치가 프리-리쥼 조건을 만족하는 상태인 것으로 판단되면, 프리-리쥼 커맨드를 메모리 장치로 출력하고, 메모리 장치가 프리-리쥼 조건을 만족하는 상태가 아닌 것으로 판단되면, 프리-리쥼 커맨드의 출력 없이, 데이터 출력 커맨드를 메모리 장치로 바로 출력할 수 있다.
메모리 컨트롤러는, 메모리 장치가 프리-리쥼 조건을 만족하는 상태가 아닌 것으로 판단되어, 프리-리쥼 커맨드의 출력 없이, 데이터 출력 커맨드를 메모리 장치로 바로 출력한 경우, 데이터 출력 커맨드의 출력에 따라 메모리 장치로부터 리드 데이터를 수신한 이후, 서스펜드 커맨드에 의해 중지된 데이터 프로그램 동작 또는 데이터 소거 동작이 재개되도록 명령하는 리쥼(Resume) 커맨드를 메모리 장치로 출력할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 메모리 장치가 메모리 셀 어레이로 데이터를 프로그램 하는 데이터 프로그램 동작 또는 메모리 셀 어레이에 프로그램 된 데이터를 소거하는 데이터 소거 동작을 진행하는 셀 동작 단계와, 메모리 장치가 메모리 컨트롤러부터 서스펜드(Suspend) 커맨드가 수신되면, 데이터 프로그램 동작 또는 데이터 소거 동작을 중지하는 서스펜드 단계와, 메모리 장치가 메모리 컨트롤러부터 수신된 리드(Read) 커맨드에 응답하여, 메모리 셀 어레이로부터 리드 데이터를 리드하여 페이지 버퍼 회로에 저장하는 데이터 리드 동작을 진행하는 데이터 리드 단계와, 메모리 컨트롤러가, 데이터 리드 동작이 완료된 이후, 페이지 버퍼 회로에 저장된 리드 데이터가 메모리 장치의 외부로 출력되는 데이터 출력 동작이 진행되기 전, 메모리 장치로 프리-리쥼(Pre-resume) 커맨드를 출력하는 프리-리쥼 커맨드 단계를 포함하는 메모리 시스템의 동작 방법을 포함할 수 있다.
메모리 시스템의 동작 방법은, 프리-리쥼 커맨드 단계 이후, 메모리 장치가, 프리-리쥼 커맨드에 응답하여, 서스펜드 단계에서 중지된 데이터 프로그램 동작 또는 데이터 소거 동작을 재개하고, 데이터 출력 동작을 재개된 데이터 프로그램 동작 또는 데이터 소거 동작과 병렬로 진행하는 병렬 처리 단계를 더 포함할 수 있다.
메모리 시스템의 동작 방법은, 프리-리쥼 커맨드 단계 이전에, 메모리 컨트롤러가, 데이터 리드 동작이 완료된 이후 데이터 출력 동작이 진행되기 전, 메모리 장치가 미리 정의된 프리-리쥼 조건을 만족하는 상태인지를 판단하는 프리-리쥼 조건 판단 단계를 더 포함할 수 있다.
프리-리쥼 조건 판단 단계에서 메모리 장치가 프리-리쥼 조건을 만족하는 상태인 것으로 판단되면, 프리-리쥼 커맨드 단계가 진행되고, 프리-리쥼 조건 판단 단계에서 메모리 장치가 프리-리쥼 조건을 만족하는 상태가 아닌 것으로 판단되면, 메모리 컨트롤러는, 프리-리쥼 커맨드 단계가 미 진행되고, 데이터 출력 동작이 진행되도록 데이터 출력 커맨드를 출력할 수 있다.
또 다른 측면에서, 본 발명의 실시예들은, 다수의 메모리 셀을 포함하는 메모리 셀 어레이와, 리드(Read) 커맨드를 수신하면, 메모리 셀 어레이로부터 리드 데이터를 리드 하는 데이터 리드 동작을 진행시키는 제어 로직과, 리드 버퍼 및 프로그램 버퍼를 포함하고, 데이터 리드 동작이 진행되어 메모리 셀 어레이로부터 리드 된 리드 데이터를 리드 버퍼에 저장하는 페이지 버퍼 회로와, 페이지 버퍼 회로에 저장된 리드 데이터를 외부로 출력하는 데이터 입출력 회로를 포함하는 메모리 장치를 제공할 수 있다.
제어 로직은, 데이터 리드 동작이 완료된 이후, 리드 버퍼에 저장된 리드 데이터가 데이터 입출력 회로를 통해 외부로 출력되기 전, 입력된 프리-리쥼(Pre-resume) 커맨드에 응답하여, 리드 커맨드를 수신하기 전에 서스펜드 커맨드에 의해 중지되었던 데이터 프로그램 동작 또는 데이터 소거 동작을 재개시키고, 프리-리쥼 커맨드 이후 입력된 데이터 출력 커맨드에 따라, 페이지 버퍼 회로에 저장된 리드 데이터를 데이터 입출력 회로를 통해 외부로 출력하는 데이터 출력 동작을 진행시킬 수 있다.
제어 로직은, 데이터 리드 동작이 완료되면, 프리-리쥼 커맨드를 입력 받기 전 또는 후에, 리드 버퍼에 저장된 리드 데이터를 캐시에 캐싱하고, 데이터 출력 커맨드의 입력에 따라, 캐시에 캐싱된 리드 데이터를 데이터 입출력 회로를 통해 외부로 출력할 수 있다.
제어 로직이 프리-리쥼 커맨드를 수신하면, 서스펜드 커맨드에 의해 비활성화 상태로 된 프로그램 버퍼를 활성화하고, 활성화된 프로그램 버퍼에 저장된 프로그램 데이터를 메모리 셀 어레이에 프로그램 하는 데이터 프로그램 동작과, 활성화 상태인 리드 버퍼에 저장된 리드 데이터를 외부로 출력하는 데이터 출력 동작은, 병렬로 진행될 수 있다.
또 다른 측면에서, 본 발명의 실시예들은, 다수의 메모리 셀을 포함하는 메모리 셀 어레이와, 메모리 셀 어레이로부터 리드 데이터를 리드하거나 메모리 셀 어레이로 프로그램 데이터를 프로그램 하는 제어 로직과, 메모리 셀 어레이로부터 리드 된 리드 데이터가 저장되는 리드 버퍼와, 메모리 셀 어레이로 프로그램 되는 프로그램 데이터가 저장되는 프로그램 버퍼를 포함한 페이지 버퍼 회로와, 리드 버퍼에 저장된 리드 데이터를 메모리 장치의 외부로 출력하고, 프로그램 데이터를 입력 받아 프로그램 버퍼에 저장하는 데이터 입출력 회로를 포함하는 메모리 장치를 제공할 수 있다.
데이터 입출력 회로가 제1 기간 동안 리드 버퍼에 저장된 리드 데이터를 외부로 출력하고, 제어 로직은, 제1 기간과 오버랩 되는 제2 기간 동안, 프로그램 버퍼에 저장된 프로그램 데이터를 메모리 셀 어레이로 프로그램 시킬 수 있다.
또 다른 측면에서, 본 발명의 실시예들은, 메모리 셀 어레이 및 페이지 버퍼 회로를 포함하는 메모리 장치와 통신하기 위한 메모리 인터페이스와, 메모리 장치에서 데이터 프로그램 동작 또는 데이터 소거 동작이 진행되고 있는 동안, 데이터 프로그램 동작 또는 데이터 소거 동작을 중지시키는 서스펜드(Suspend) 커맨드를 메모리 장치로 출력하고, 메모리 장치로 리드(Read) 커맨드를 출력하여 메모리 장치 내 메모리 셀 어레이로부터 리드 된 리드 데이터가 메모리 장치 내 페이지 버퍼 회로에 저장되면, 페이지 버퍼 회로에 저장된 리드 데이터가 메모리 장치의 외부로 출력되는 데이터 출력 동작이 시작되기 전에, 프리-리쥼(Pre-resume) 커맨드를 메모리 장치로 출력하는 제어 회로를 포함하는 메모리 컨트롤러를 제공할 수 있다.
제어 회로는, 프리-리쥼 커맨드를 메모리 장치로 출력하고, 이후, 데이터 출력 커맨드를 메모리 장치로 출력함에 따라, 프리-리쥼 커맨드에 의해 메모리 장치에서 재개된 데이터 프로그램 동작 또는 데이터 소거 동작과 병렬로 진행되는 데이터 출력 동작에 의해서, 메모리 장치로부터 리드 데이터를 수신할 수 있다.
제어 회로는, 리드 데이터가 페이지 버퍼 회로에 저장된 이후 페이지 버퍼 회로에서 출력되기 전, 메모리 장치가 미리 정의된 프리-리쥼 조건을 만족하는 상태인지를 판단하고, 메모리 장치가 프리-리쥼 조건을 만족하는 상태인 것으로 판단되면, 프리-리쥼 커맨드를 메모리 장치로 출력하고, 메모리 장치가 프리-리쥼 조건을 만족하는 상태가 아닌 것으로 판단되면, 프리-리쥼 커맨드의 출력 없이, 데이터 출력 커맨드를 메모리 장치로 바로 출력할 수 있다.
제어 회로는, 메모리 장치가 프리-리쥼 조건을 만족하는 상태가 아닌 것으로 판단되어, 프리-리쥼 커맨드의 출력 없이, 데이터 출력 커맨드를 메모리 장치로 바로 출력한 경우, 데이터 출력 커맨드의 출력에 따라 메모리 장치로부터 리드 데이터를 수신한 이후, 서스펜드 커맨드에 의해 중지된 데이터 프로그램 동작 또는 데이터 소거 동작이 재개되도록 명령하는 리쥼 커맨드를 메모리 장치로 출력할 수 있다.
본 발명의 실시예들에 의하면, 리드 품질, 프로그램 품질 및 소거 품질을 균형적으로 향상시켜줄 수 있는 메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 그 동작 방법을 제공할 수 있다.
또는, 본 발명의 실시예들에 의하면, 리드 품질을 우선적으로 향상시켜주면서도, 이로 인해, 프로그램 품질 또는 소거 품질이 저하되는 것을 방지해줄 수 있는 메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 그 동작 방법을 제공할 수 있다.
또는, 본 발명의 실시예들에 의하면, 기존에는 동시에 진행할 수 없었던 이종의 동작들을 병렬로 동시에 진행할 수 있게 해주어, 신속한 동작 처리를 가능하게 하는 메모리 장치, 메모리 컨트롤러, 메모리 시스템 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 메모리 블록의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 컨트롤러를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 메모리 장치의 3가지 주요 동작 프로세스를 설명하기 위한 도이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 메모리 시스템에서, 서스펜드 앤 리쥼 기법을 적용한 경우, 동작 타이밍 다이어그램과, 흐름도를 나타낸 도면들이다.
도 8은 본 발명의 실시예들에 따른 메모리 시스템에서, 리드 품질 및 다른 셀 동작 품질 (프로그램 품질, 소거 품질)을 모두 향상시켜주기 위한 프리-리쥼 기반의 병렬 처리 기법을 설명하기 위한 도면이다.
도 9 및 도 10은 본 발명의 실시예들에 따른 메모리 시스템에서, 데이터 프로그램 프로세스가 시작된 이후, 데이터 리드 프로세스가 시작되는 경우, 리드 품질 및 프로그램 품질을 모두 향상하기 위하여, 프리-리쥼 기반의 병렬 처리 기법을 설명하기 위한 도면들이다.
도 11 및 도 12는 본 발명의 실시예들에 따른 메모리 시스템에서, 데이터 소거 프로세스가 시작된 이후, 데이터 리드 프로세스가 시작되는 경우, 리드 품질 및 소거 품질을 모두 향상하기 위하여, 프리-리쥼 기반의 병렬 처리 기법을 설명하기 위한 도면들이다.
도 13, 도 14a, 도 14b는 본 발명의 실시예들에 따른 메모리 시스템에서, 프리-리쥼 기반의 병렬 처리 기법을 이용하는 경우, 데이터 프로그램 프로세스 또는 데이터 소거 프로세스가 시작된 이후, 데이터 리드 프로세스가 시작될 때, 동작 타이밍 다이어그램과, 흐름도를 나타낸 도면들이다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템에서, 프리-리쥼 기반의 병렬 처리 기법을 이용하는 경우의 효과를 설명하기 위한 도면이다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법에 대한 흐름도이다.
도 17은 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120)를 포함할 수 있다.
메모리 장치(110)는, 외부에서 입력된 데이터(DATA)를 내부에 프로그램(쓰기) 하기 위한 프로그램(Program, 쓰기(Write)라고도 함)과, 내부에 프로그램 된 데이터(DATA)를 리드하여 외부로 제공하기 위한 리드(Read)와, 내부에 프로그램 된 데이터(DATA)를 소거하기 위한 소거(Erase) 등의 동작을 수행할 수 있다.
메모리 컨트롤러(120)는 메모리 장치(110)의 동작을 위하여, 각종 커맨드(CMD) 및 어드레스(ADDR)를 메모리 장치(110)를 제공할 수 있다. 또한, 메모리 컨트롤러(120)는 메모리 장치(110)로부터 데이터(DATA)를 제공받거나 메모리 장치(110)를 데이터(DATA)를 제공할 수 있다.
메모리 컨트롤러(120)는 호스트로부터 수신된 프로그램 요청(Program Request) 또는 리드 요청(Read Request) 등에 응답하여 메모리 장치(110)를 제어할 수 있다.
예를 들어, 메모리 컨트롤러(120)는 호스트로부터 수신된 프로그램 요청에 응답하여 프로그램 커맨드(CMD) 및 어드레스(ADDR)를 메모리 장치(110)로 전송할 수 있다. 메모리 컨트롤러(120)는 프로그램 할 데이터(DATA)를 메모리 장치(110)로 제공할 수 있다. 메모리 컨트롤러(120)가 메모리 장치(110)로 전송하는 어드레스(ADDR)는 메모리 장치(110)의 물리적 어드레스일 수 있다.
다른 예를 들어, 메모리 컨트롤러(120)는 호스트로부터 수신된 리드 요청에 응답하여 리드 커맨드(CMD) 및 어드레스(ADDR)를 메모리 장치(110)로 전송할 수 있다. 메모리 컨트롤러(120)는 메모리 장치(110)에서 리드 된 데이터 (DATA)를 메모리 장치(110)로부터 제공받을 수 있다.
메모리 컨트롤러(120)는 호스트의 요청과 무관하게 또는 호스트의 요청 없이도, 메모리 장치(110)의 동작을 제어할 수도 있다.
전술한 바와 같이, 메모리 장치(110)는 메모리 컨트롤러(120)로부터 수신된 신호들(CMD, ADDR)에 응답하여, 프로그램, 리드, 소거 등의 동작을 수행할 수 있다. 메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드(CMD) 및 어드레스(ADDR) 등을 수신하고, 메모리 셀 어레이 중 어드레스(ADDR)에 의해 선택된 영역에 대하여 커맨드(CMD)에 해당하는 동작(Read, Program, Erase 등)을 수행할 수 있다. 이하, 이하 언급하는 '워드라인과 연결된 메모리 셀에 대한 프로그램 동작(데이터 프로그램 동작)' 또는 '워드라인에 연결된 메모리 셀에 대한 리드 동작(데이터 리드 동작)'은, '워드라인에 대한 프로그램 동작' 또는 '워드라인에 대한 리드 동작'을 의미할 수 있다.
메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
메모리 장치(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
한편, 메모리 시스템(100) 내 메모리 장치(110) 및 메모리 컨트롤러(120) 각각은 하나의 칩, 하나의 패키지, 또는 하나의 모듈 등으로 제공될 수 있다. 또는, 메모리 장치(110) 및 메모리 컨트롤러(120)는 하나의 칩, 하나의 패키지 또는 하나의 모듈로 통합되어 구현될 수도 있다.
메모리 컨트롤러(120)와 호스트는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 나타낸 도면이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(210), 제어 로직(220), 페이지 버퍼 회로(230), 어드레스 디코더(240), 전압 생성기(250), 데이터 입출력 회로(260) 등을 포함한다.
메모리 셀 어레이(210)는, 다수의 메모리 블록(BLK1 ~ BLKz)을 포함할 수 있다. 다수의 메모리 블록(BLK1 ~ BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 복수의 메모리 셀(MC)이 배열될 수 있다. 예를 들어, 복수의 메모리 셀은 플래쉬 메모리 셀들일 수 있다. 그러나, 본 개시의 기술적 사상은 이에 제한되지 않고, 복수의 메모리 셀은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수도 있다. 예를 들어, 복수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 제어 로직(220), 어드레스 디코더(240), 페이지 버퍼 회로(230) 및 전압 생성기(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
제어 로직(220)은 메모리 컨트롤러(120)로부터 수신한 커맨드(CMD) 및 어드레스(ADDR)에 기초하여, 메모리 장치(110) 내의 각종 동작을 전반적으로 제어할 수 있다. 페이지 버퍼 회로(230)는 다수의 비트 라인(BL)을 통해 다수의 메모리 블록(BLK1~BLKz)과 연결될 수 있다. 어드레스 디코더(240)는 다수의 워드 라인(WL)을 통해 다수의 메모리 블록(BLK1~BLKz)과 연결될 수 있다. 전압 생성기(250)는 워드 라인 전압(VWL)을 어드레스 디코더(240)로 제공할 수 있다. 여기서, 워드 라인 전압(VWL)은, 예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등일 수 있다. 데이터 입출력 회로(260)는, 페이지 버퍼 회로(230)와 데이터 라인들을 통해 연결될 수 있으며, 입력 받은 데이터(DATA)를 페이지 버퍼 회로(230)에 제공하거나, 페이지 버퍼 회로(230)로부터 제공되는 데이터(DATA)를 외부로 출력할 수 있다.
제어 로직(220)은 프로그램 커맨드(CMD)에 응답하여 프로그램 동작 및 베리파이 동작을 수행하도록 전압 생성기(250)에 전압 제어 신호(CTRL_VG)를 출력할 수 있다. 제어 로직(220)은 어드레스(ADDR)에 기초하여 페이지 버퍼 회로(230)에 컬럼 어드레스(Y-ADDR)를 출력하고, 어드레스 디코더(240)에 로우 어드레스(X-ADDR)를 출력함으로써 선택 메모리 셀을 특정할 수 있다. 제어 로직(220)은 페이지 버퍼 회로(230)의 동작을 제어하는 제어 신호(CTRL_PB)를 페이지 버퍼 회로(230)로 제공할 수 있다.
어드레스 디코더(240)는 로우 어드레스(X-ADDR)에 응답하여 메모리 셀 어레이(210)의 다수의 메모리 블록(BLK1 ~ BLKz) 중 어느 하나를 선택할 수 있다. 어드레스 디코더(240)는 선택된 메모리 블록의 복수의 워드라인들 중 선택 워드라인을 선택할 수 있다.
어드레스 디코더(240)는 선택된 메모리 블록의 워드 라인(WL)에 전압 생성기(250)로부터의 워드라인 전압(VWL)을 전달할 수 있다.
페이지 버퍼 회로(230)는 동작 모드에 따라 프로그램 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 프로그램 동작 시, 페이지 버퍼 회로(230)는 메모리 셀 어레이(210)의 비트 라인(BL)으로 기입될 데이터에 대응하는 비트 라인 전압을 전달할 수 있다. 리드 동작 시, 페이지 버퍼 회로(230)는 비트 라인 센싱 신호의 제어 하에 선택된 메모리 셀에 저장된 데이터를 센싱 노드와 연결된 비트 라인(BL)을 통해서 감지할 수 있다. 페이지 버퍼 회로(230)는 감지된 데이터를 래치 하여 외부로 출력할 수 있다.
도 3은 본 발명의 실시예들에 따른 메모리 장치(110)의 메모리 블록(BLK)의 구조를 나타낸 도면이다.
도 3을 참조하면, 메모리 볼록(BLK)은 n개의 워드 라인(WL1, WL2, WL3, … , WLn-2, WLn-1, WLn) 및 m개의 비트 라인(BL0, BL1, BL2, ... , BLm-1)을 포함한다.
도 3을 참조하면, 메모리 장치(110)에 포함된 각 메모리 블록(BLK)은, 일 예로, 다수의 페이지(PG)와 다수의 스트링(STR)이 교차하는 방향으로 배치되어 구성될 수 있다.
다수의 페이지(PG)는 다수의 워드 라인(WL1 ~ WLn)과 대응되고, 다수의 스트링(STR)은 다수의 비트 라인(BL0 ~ BLm-1)과 대응된다.
메모리 블록(BLK)에는 다수의 워드 라인(WL1 ~ WLn)과 다수의 비트 라인(BL0 ~ BLm-1)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL1 ~ WLn) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL0 ~ BLm-1) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL1 ~ WLn) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL0 ~ BLm-1) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL1 ~ WLn)과 다수의 비트 라인(BL0 ~ BLm-1)이 서로 교차하여, 다수의 메모리 셀(MC)이 정의될 수 있다. 다수의 메모리 셀(MC)에는 다수의 트랜지스터(TR1, TR2, … , TRn-1, TRn)가 각각 배치될 수 있다.
예를 들어, 다수의 트랜지스터(TR1, TR2, … , TRn-1, TRn) 각각은 드레인, 소스 및 게이트 등을 포함할 수 있다. 다수의 트랜지스터(TR1, TR2, … , TRn-1, TRn) 각각의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 다수의 트랜지스터(TR1, TR2, … , TRn-1, TRn) 각각의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 다수의 트랜지스터(TR1, TR2, … , TRn-1, TRn) 각각의 게이트는 절연체에 둘러싸인 플로팅 게이트(Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(Control Gate)를 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각에서, 다수의 워드 라인(WL1 ~ WLn) 중 2개의 최외곽 워드 라인(WL1, WLn)은 제1 최외곽 워드 라인(WL1)과 제2 최외곽 워드 라인(WLn)을 포함한다.
다수의 메모리 블록(BLK1~BLKz) 각각에는, 제1 최외곽 워드 라인(WL1)의 바깥쪽에는 제1 선택 라인(소스 선택 라인(SSL))이 더 배치되고, 제2 최외곽 워드 라인(WLn)의 바깥쪽에는 제2 선택 라인(드레인 선택 라인(DSL))이 더 배치될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각에는, 제1 선택 라인(SSL)이 게이트에 연결된 제1 선택 트랜지스터(D-TR)과, 제2 선택 라인(DSL)이 게이트에 연결된 제2 선택 트랜지스터(S-TR)이 더 배치될 수 있다.
제1 최외곽 워드 라인(WL1)과 제1 선택 라인(SSL) 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인(WLn)과 제2 선택 라인(DSL) 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
도 3을 참조하면, 메모리 장치(110)에는, 메모리 셀들(MC)이 모여 있는 핵심 영역과 이 핵심 영역의 나머지 영역에 해당하며 메모리 셀 어레이(210)의 동작을 위해 서포트(Support) 해주는 보조 영역이 존재한다.
핵심 영역은 페이지들(PG)과 스트링들(STR)으로 구성될 수 있다. 이러한 핵심 영역에는, 다수의 워드 라인(WL1 ~ WLn)과 다수의 비트 라인(BL0 ~ BLm-1)이 교차하면서 배치된다.
다수의 워드 라인(WL1 ~ WLn)은 어드레스 디코드(240)와 연결되고, 다수의 비트 라인(BL0 ~ BLm-1)은 페이지 버퍼 회로(230)와 연결될 수 있다.
다수의 워드 라인(WL1 ~ WLn)은 다수의 페이지(PG)와 대응된다. 예를 들어, 도 3과 같이 다수의 워드 라인(WL1 ~ WLn) 각각은 하나의 페이지(PG)와 대응될 수 있다. 이와 다르게, 다수의 워드 라인(WL1 ~ WLn) 각각이 사이즈가 큰 경우, 다수의 워드 라인(WL1 ~ WLn) 각각은 둘 이상(예: 2개 또는 4개)의 페이지(PG)와 대응될 수도 있다. 페이지(PG)는 프로그램 동작과 읽기 동작을 진행하는데 있어서 최소 단위가 되며, 프로그램 동작 및 읽기 동작 시, 동일 페이지(PG) 내에서의 모든 메모리 셀(MC)은 동시 동작을 수행할 수 있다.
다수의 비트 라인(BL)은 홀수 번째 비트 라인(BL)과 짝수 번째 비트 라인(BL)을 구분되면서 페이지 버퍼 회로(230)와 연결될 수 있다.
메모리 셀(MC)에 액세스 하기 위해서는, 주소가 먼저 입출력 단을 거쳐 어드레스 디코더(240)와 페이지 버퍼 회로(230)를 통하여 핵심 영역으로 들어와서, 타깃 메모리 셀을 지정할 수 있다. 타깃 메모리 셀을 지정한다는 것은 어드레스 디코더(240)와 연결된 워드 라인들(WL1 ~ WLn)과 페이지 버퍼 회로(230)와 연결된 비트 라인들(BL0 ~ BLm-1)의 교차되는 사이트에 있는 메모리 셀(MC)에 데이터를 프로그램 하거나 프로그램 된 데이터를 읽어 내기 위하여 액세스 한다는 것을 의미한다.
제1 방향(예: X축 방향)의 페이지(PG)는 워드 라인(WL)이란 공통으로 사용하는 라인으로 묶여 있으며, 제2 방향(예: Y축 방향)의 스트링(STR)도 비트 라인(BL)이란 공통 라인으로 묶여(연결되어) 있다. 공통으로 묶여 있다는 것은 구조적으로 동일한 물질로 연결되어 있고, 전압 인가 시에도 모두 동일한 전압이 동시에 인가된다는 것을 의미한다. 물론, 직렬로 연결된 중간 위치나 마지막 위치의 메모리 셀(MC)은 앞의 메모리 셀(MC)의 전압 강하에 의하여, 처음에 위치하는 메모리 셀(MC)과 맨 마지막에 위치하는 메모리 셀(MC)에 인가되는 전압은 약간 다를 수 있다.
메모리 장치(110)의 데이터 처리 모두는, 데이터 레지스터(430)를 경유하여 프로그램 및 읽기가 되므로, 데이터 레지스터(430)는 중추적 역할을 한다. 데이터 레지스터(430)의 데이터 처리가 늦어지면 다른 모든 영역에서는 데이터 레지스터(430)가 데이터 처리를 완료할 때까지 기다려야 한다. 또한, 데이터 레지스터(430)의 성능이 저하되면, 메모리 장치(110)의 전체 성능을 저하시킬 수 있다.
도 3의 예시를 참조하면, 1개의 스트링(STR)에는, 다수의 워드 라인(WL1 ~ WLn)과 연결되는 다수의 트랜지스터(TR1 ~ TR9)가 존재할 수 있다. 다수의 트랜지스터(TR1 ~ TR9)가 존재하는 영역들이 메모리 셀들(MC)에 해당한다. 여기서, 다수의 트랜지스터(TR1 ~ TR9)는 전술한 바와 같이, 제어 게이트 (CG)와 플로팅 게이트(FG)를 포함하는 트랜지스터들이다.
다수의 워드 라인(WL1 ~ WLn)은 2개의 최외곽 워드 라인(WL1, WLn)을 포함한다. 2개의 최외곽 워드 라인(WL1, WLn) 중 신호 경로적 측면에서 데이터 레지스터(430)와 더 인접한 제1 최외곽 워드 라인(WL1)의 바깥쪽에는 제1 선택 라인(DSL)이 더 배치되고, 다른 제2 최외곽 워드 라인(WLn)의 바깥쪽에는 제2 선택 라인(SSL)이 더 배치될 수 있다.
제1 선택 라인(DSL)에 의해 온-오프가 제어되는 제1 선택 트랜지스터(D-TR)는 제1 선택 라인(DSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다. 제2 선택 라인(SSL)에 의해 온-오프가 제어되는 제2 선택 트랜지스터(S-TR)는 제2 선택 라인(SSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다.
제1 선택 트랜지스터(D-TR)는 해당 스트링(STR)과 데이터 레지스터(430) 간의 연결을 온 또는 오프 시키는 스위치 역할을 한다. 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)과 소스 라인(SL) 간의 연결을 온 또는 오프 시켜주는 스위치 역할을 한다. 즉, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)의 양쪽 끝에 있으면서, 신호를 이어주고 끊어내는 문지기 역할을 한다.
메모리 시스템(100)은, 프로그램 동작 시, 프로그램 할 비트 라인(BL)의 타깃 메모리 셀(MC)에 전자를 채워야 하기 때문에, 제1 선택 트랜지스터(D-TR)의 게이트 전극에 소정의 턴-온 전압(Vcc)를 인가하여 제1 선택 트랜지스터(D-TR)를 턴-온 시키고, 제2 선택 트랜지스터(S-TR)의 게이트 전극에는 소정의 턴-오프 전압(예: 0V)을 인가하여 제2 선택 트랜지스터(S-TR)를 턴-오프 시킨다.
메모리 시스템(100)은, 읽기 동작 또는 검증(Verification) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 턴-온 시켜준다. 이에 따라, 전류가 해당 스트링(STR)을 관통하여 그라운드에 해당하는 소스 라인(SL)으로 빠질 수 있어서, 비트 라인(BL)의 전압 레벨이 측정될 수 있다. 다만, 읽기 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 온-오프 타이밍의 시간 차이가 있을 수 있다.
메모리 시스템(100)은, 소거(Erasure) 동작 시, 소스 라인(SL)을 통하여 기판(Substrate)에 소정 전압(예: +20V)를 공급하기도 한다. 메모리 시스템(100)은, 소거(Erasure) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 플로팅(Floating) 시켜서 무한대의 저항을 만들어 준다. 이에 따라, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 역할이 없도록 해주고, 플로팅 게이트(FG)와 기판(Substrate) 사이에서만 전위 차이에 의한 전자(electron)가 동작할 수 있도록 구조화 되어 있다.
도 4는 본 발명의 실시예들에 따른 메모리 컨트롤러(120)를 나타낸 도면이다.
도 4를 참조하면, 본 발명의 실시예들에 따른 메모리 컨트롤러(120)는 호스트 인터페이스(410), 메모리 인터페이스(420), 제어 회로(430) 및 버스(440) 등을 포함한다.
제어 회로(430)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다.
호스트 인터페이스(410)는 호스트와의 통신을 위한 인터페이스를 제공한다. 제어 회로(430)는 호스트 인터페이스(410)를 통해 호스트로부터 각종 요청(예: 리드 요청, 프로그램 요청, 소거 요청 등)을 수신할 수 있다.
메모리 인터페이스(420)는 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(420)는 제어 회로(430)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120) 간의 인터페이스를 제공하도록 구성될 수 있다. 제어 회로(430)는 메모리 인터페이스(420)를 통해 메모리 장치(110)로 각종 커맨드(CMD) 및 어드레스(ADDR)를 송신한다. 제어 회로(430)는 메모리 인터페이스(420)를 통해 메모리 장치(110)와 데이터(DATA)를 주고 받을 수 있다.
제어 회로(430)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(430)는 프로세서(431), 워킹 메모리(433) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 432) 등을 더 포함할 수 있다.
프로세서(431)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(431)는 호스트 인터페이스(121)를 통해 호스트와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(431)는 플래시 변환 레이어(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(431)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(431)는 호스트로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(431)는 랜더마이징 시드(seed)를 이용하여 호스트로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치(110)에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서(431)는 읽기 동작 시 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(431)는 디랜더마이징 시드를 이용하여 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트로 출력될 것이다.
프로세서(431)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(431)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(433)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 레이어들을 포함할 수 있다.
예를 들어, 펌웨어는, 호스트에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 메모리 장치(110)의 물리주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 레이어(FTL: Flash Translation Layer)와, 호스트에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 레이어(FTL)에 전달하는 역할을 하는 호스트 인터페이스 레이어(HIL: Host Interface Layer)와, 플래시 변환 레이어(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리 장치(110)에 저장되어 있다가 워킹 메모리(433)에 로딩 될 수 있다.
워킹 메모리(433)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(433)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(432)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(433)에 저장된 데이터이거나, 메모리 장치(110)로부터 읽어온 데이터 등일 수 있다.
에러 검출 및 정정 회로(432)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(432)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(432)는 읽기 데이터들 각각에 대해 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 읽기 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 읽기 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(432)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(432)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(432)는 모든 읽기 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(432)는 읽기 데이터에 포함된 섹터가 정정 가능한 경우 다음 읽기 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 읽기 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(432)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(432)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(431)로 전달할 수 있다.
버스(440)는 메모리 컨트롤러(120)의 구성 요소들(410, 420, 430, 431, 432, 433) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(410, 420, 430, 431, 432, 433, 440)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(410, 420, 430, 431, 432, 433, 440) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들(410, 420, 430, 431, 432, 433, 440) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
도 5는 본 발명의 실시예들에 따른 메모리 장치(110)의 3가지 주요 동작 프로세스를 설명하기 위한 도면이다.
도 5를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)의 3가지 주용 동작 프로세스는, 데이터 프로그램 프로세스(Data Program Process), 데이터 리드 프로세스(Data Read Process) 및 데이터 소거 프로세스(Data Erase Process)를 포함한다.
데이터 프로그램 프로세스(Data Program Process)는, 외부(예: 메모리 컨트롤러(120))로부터 데이터(프로그램 데이터)를 입력 받아 페이지 버퍼 회로(230)에 저장하는 데이터 입력 동작(DATA_IN)과, 페이지 버퍼 회로(230)에 저장된 프로그램 데이터를 메모리 셀 어레이(210)로 프로그램 하는 데이터 프로그램 동작(DATA_PGM)을 포함할 수 있다. 여기서, 데이터 프로그램 동작(DATA_PGM)은 메모리 셀(MC) 내 트랜지스터의 컨트롤 게이트에 프로그램용 전압 펄스를 인가하여 플로팅 게이트에 전자를 충전시키는 동작을 의미할 수 있다.
데이터 리드 프로세스(Data Read Process)는, 메모리 셀 어레이(210)에 프로그램 된 데이터를 리드하여 페이지 버퍼 회로(230)에 저장하는 데이터 리드 동작(DATA_READ)과, 페이지 버퍼 회로(230)에 저장된 데이터(리드 데이터)를 외부(예: 메모리 컨트롤러(120))로 출력하는 데이터 출력 동작(DATA_OUT)을 포함할 수 있다. 여기서, 데이터 리드 동작(DATA_READ)은 메모리 셀(MC)의 어드레스에 액세스 한 후에 메모리 셀(MC)의 상태를 센싱하는 동작을 의미할 수 있다. 메모리 셀(MC)의 상태를 센싱한다는 것은 플로팅 게이트에 저장되어 있는 데이터를 읽어 내는 동작일 수 있다.
데이터 소거 프로세스(Data Erase Process)는 메모리 셀 어레이(210)에 프로그림 된 데이터를 소거하는 데이터 소거 동작(DATA_ER)을 포함할 수 있다.
데이터 프로그램 동작(DATA_PGM), 데이터 리드 동작(DATA_READ) 및 데이터 소거 동작(DATA_ER)은 메모리 장치(110)의 내부에서만 이루어지는 셀 동작(Cell Operation)이라고 하고, 데이터 입력 동작(DATA_IN) 및 데이터 출력 동작(DATA_OUT)은 메모리 장치(110)와 메모리 컨트롤러(120) 간에 이루어지는 입출력 동작(I/O Operation)이라고 한다.
도 6 및 도 7은 본 발명의 실시예들에 따른 메모리 시스템(100)에서, 서스펜드 앤 리쥼(Suspend & Resume) 기법을 적용한 경우, 동작 타이밍 다이어그램과, 흐름도를 나타낸 도면들이다.
리드 품질을 향상시키기 위하여, 리드가 필요한 메모리 영역(예: 여러 메모리 다이 중 어느 하나의 메모리 다이, 여러 메모리 블록 중 어느 하나의 메모리 블록 등)이 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)이 현재 진행 중인 경우, 메모리 컨트롤러(120)는 메모리 장치(110)에서의 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 중지(Suspend) 시키고, 데이터 리드 동작(DATA_READ) 및 데이터 출력 동작(DATA_OUT)을 포함하는 데이터 리드 프로세스(Data Read Process)가 메모리 장치(110)에서 진행되도록 한다.
이후, 메모리 컨트롤러(120)는 더 이상의 리드 커맨드(READ)가 없는 경우, 펌웨어 정책에 의해 리드 카운트가 제한되는 경우, 또는 메모리 장치(110)의 신뢰성 저하로 인해 리드 카운트가 제한되는 경우 등에 해당하면, 리쥼 커맨드(RESUME)를 메모리 장치(110)로 제공한다. 이에 따라, 메모리 장치(110)는, 리쥼 커맨드(RESUME)에 응답하여, 중지된 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 재개한다.
전술한 바와 같이, 리드 품질을 향상시키기 위해, 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 중지시키고 재개시키는 기법을 서스펜드 앤 리쥼(Suspend & Resume) 기법이라고 한다.
아래에서는, 서스펜드 앤 리쥼 기법에 대하여, 도 6 및 도 7을 참조하여 상세하게 살펴본다.
도 6 및 도 7을 참조하면, 데이터 프로그램 프로세스 또는 데이터 소거 프로세스가 시작된 이후, 데이터 리드 프로세스가 시작될 때, 동작 타이밍 다이어그램과, 흐름도를 나타낸 도면들이다.
도 6을 참조하면, 메모리 장치(110)는, 서로 다른 제1 레벨 전압(LV1)과 제2 레벨 전압(LV2)이 교번되는 상태 신호(SS)를 상태 신호 출력 핀(800)을 통해 출력할 수 있다. 일 예로, 제1 레벨 전압(LV1)은 로우 레벨 전압(Low Level Voltage)이고, 제2 레벨 전압(LV2)은 하이 레벨 전압(High Level Voltage)일 수 있다. 다른 예로, 제1 레벨 전압(LV1)은 하이 레벨 전압이고, 제2 레벨 전압(LV2)은 로우 레벨 전압일 수 있다.
상태 신호(SS)가 제1 레벨 전압(LV1)을 갖는 기간은, 메모리 장치(110)가 데이터 프로그램 동작(DATA_PGM), 데이터 리드 동작(DATA_READ), 또는 데이터 소거 동작(DATA_ER) 등의 셀 동작을 진행하는 기간이다.
상태 신호(SS)가 제2 레벨 전압(LV2)을 갖는 기간은, 메모리 장치(110)가 어떠한 동작도 진행하지 않거나, 메모리 장치(110)가 셀 동작(DATA_PGM, DATA_READ, DATA_ER)을 진행하지 않는 기간이다. 상태 신호(SS)가 제2 레벨 전압(LV2)을 갖는 기간 동안, 데이터 입력 동작(DATA_IN) 및/또는 데이터 출력 동작(DATA_OUT)은 진행될 수 있다.
도 6을 참조하면, 메모리 컨트롤러(120)는 메모리 장치(110)에서 출력된 상태 신호(SS)를 토대로, 메모리 장치(110)의 동작 상태를 확인할 수 있다.
도 6 및 도 7을 참조하면, 메모리 장치(110)는, 프로그램 커맨드(PGM)에 응답하여 데이터 프로그램 동작(DATA_PGM)을 제1 프로그램 시간(tPGM1) 동안 진행하거나, 소거 커맨드(ER)에 응답하여 데이터 소거 동작(DATA_ER)을 제1 소거 시간(tER1) 동안 진행하던 도중에, 메모리 컨트롤러(120)로부터 서스펜드 커맨드(SUSPEND)를 수신하게 되면, 진행하고 있던 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 중지한다(S700).
메모리 컨트롤러(120)는 호스트로부터 리드 요청(READ REQ)을 수신하게 되면, 서스펜드 커맨드(SUSPEND)를 메모리 장치(110)로 출력하고(S700), 리드 커맨드(READ)를 메모리 장치(110)로 출력한다.
이에 따라, 메모리 장치(110)는, 서스펜드 커맨드(SUSPEND)에 응답하여 진행 중이던 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 중지하고, 데이터 리드 동작(DATA_READ)을 시작한다(S702).
도 6 및 도 7을 참조하면, 메모리 장치(110)는 데이터 리드 동작(DATA_READ)을 리드 시간(tR) 동안 진행하게 되는데(S702), 데이터 리드 동작(DATA_READ)이 완료되면, 상태 신호(SS)의 출력 전압을 제1 레벨 전압(LV1)에서 제2 레벨 전압(LV2)으로 변경한다.
메모리 컨트롤러(120)는 메모리 장치(110)에서 출력되는 상태 신호(SS)의 전압 변동(LV1 -> LV2)을 통해 데이터 리드 동작(DATA_READ)이 완료된 것을 확인할 수 있다.
도 6 및 도 7을 참조하면, 메모리 컨트롤러(120)는 데이터 리드 동작(DATA_READ)이 완료된 것을 확인하면, 데이터 출력 커맨드(D/O)를 메모리 장치(110)로 출력하고, 메모리 장치(110)는 데이터 출력 커맨드(D/O)에 응답하여 데이터 출력 동작(DATA_OUT)을 진행한다(S705). 이에 따라, 데이터 리드 동작(DATA_READ)을 통해 리드 버퍼(READ_BUF)에 저장된 리드 데이터가 메모리 장치(110)의 외부(메모리 컨트롤러(120))로 출력된다.
메모리 장치(110)에서 데이터 출력 동작(DATA_OUT)이 진행되는 동안(S705), 메모리 장치(110)에서 출력되는 상태 신호(SS)는 제2 레벨 전압(LV2)을 갖는다.
도 6 및 도 7을 참조하면, 메모리 장치(110)에서 데이터 출력 동작(DATA_OUT)이 진행된 이후, 메모리 컨트롤러(120)가 메모리 장치(110)의 데이터 출력 동작(DATA_OUT)을 통해 수신한 데이터를 디코딩 하는 절차(S706)와, 메모리 컨트롤러(120)가 디코딩 한 데이터의 에러 유무를 확인하는 절차(S707) 등이 더 진행될 수 있다.
도 6 및 도 7을 참조하면, 메모리 컨트롤러(120)는 S707 단계에서의 확인 결과, 에러가 없는 것으로 확인된 경우, 더 이상의 리드 커맨드가 없는지를 확인한다(S711).
메모리 컨트롤러(120)는, S711 단계에서 확인 결과, 리드 커맨드가 더 있는 것으로 확인되면, 데이터 리드 동작(DATA_READ)을 다시 진행하게 된다(S702). 메모리 컨트롤러(120)는, S711 단계에서 확인 결과, 더 이상의 리드 커맨드가 없는 것으로 확인되면, 리쥼 커맨드(RESUME)를 메모리 장치(110)로 출력한다(S714).
도 6 및 도 7을 참조하면, 메모리 컨트롤러(120)는, S707 단계에서의 확인 결과, 에러가 있다고 확인된 경우, 리드 재시도(Read Retry)를 준비하고(S708), 리드 재시도의 준비가 완료되면, 리쥼 조건(Resume Condition)이 만족되는지를 판단한다(S710).
메모리 컨트롤러(120)는, S710 판단 결과, 리쥼 조건(Resume Condition)이 만족되지 않으면, 리드 재시도를 실행한다. 메모리 컨트롤러(120)는, S710 판단 결과, 리쥼 조건(Resume Condition)이 만족되면, 리쥼 커맨드(RESUME)를 메모리 장치(110)로 출력한다(S714).
언급한 리쥼 조건(Resume Condition)은, 예를 들어, 리드 카운트가 제한되는 경우, 또는, 서스펜드 커맨드(SUSPEND)에 의해 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)이 중지된 시간이 정해진 임계 시간 이상이 되는 경우, 리쥼 조건(Resume Condition)이 만족된 것으로 판단될 수 있다. 예를 들어, 리드 카운트는, 펌웨어(Firmware) 정책에 의한 제한되거나, 메모리 장치(110)의 신뢰성 저하로 인해 제한될 수 있다.
도 6 및 도 7을 참조하면, 메모리 컨트롤러(120)는, 메모리 장치(110)에서 데이터 출력 동작(DATA_OUT) 등의 리드 프로세스(S702, S705, S706, S707, S708, S711)가 모두 종료 되고, 리쥼 조건이 만족되는 것으로 판단되면(S710), 리쥼 커맨드(RESUME)를 메모리 장치(110)로 출력한다(S714).
S711 단계 또는 S710 단계 이후, 메모리 장치(110)는, 수신된 리쥼 커맨드(RESUME)에 응답하여, 서스팬드 커맨드(SUSPEND)에 의해 중지되어 있던 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 재개하여, 데이터 프로그램 동작(DATA_PGM)을 제2 프로그램 시간(tPGM2) 동안 진행하거나, 데이터 소거 동작(DATA_ER)을 제2 소거 시간(tER2) 동안 진행한다.
이후, 메모리 컨트롤러(120)는 상태 체크 커맨드(ST_CHECK)를 메모리 장치(110)로 출력하여, 메모리 장치(110)에서 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER) 등이 정상적으로 완료되었는지를 체크한다.
도 6을 참조하면, 서스펜드 앤 리쥼 기법을 사용하게 되면, 리드 품질은 향상될 수 있으나, 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)의 처리가 지연되어 프로그램 품질 및 소거 품질이 저하될 수 있다.
이에, 본 발명의 실시예들은, 리드 품질은 서스펜드 앤 리쥼 기법에 비해 동등한 수준으로 유지해주면서도, 프로그램 품질 및 소거 품질을 향상시켜줄 수 있는 "프리-리쥼 기반의 병렬 처리 기법(Pre-resume based parallel processing technique)"을 제공한다.
도 8은 본 발명의 실시예들에 따른 메모리 시스템(100)에서, 리드 품질 및 다른 셀 동작 품질 (프로그램 품질, 소거 품질)을 모두 향상시켜주기 위한 프리-리쥼 기반의 병렬 처리 기법을 설명하기 위한 도면이다.
도 8을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)에서, 메모리 장치(110)는, 메모리 셀 어레이(210) 및 페이지 버퍼 회로(230)를 포함하고, 리드 커맨드(READ)에 응답하여, 메모리 셀 어레이(210)로부터 리드 된 리드 데이터를 페이지 버퍼 회로(230)에 저장하는 데이터 리드 동작(DATA_READ)을 진행할 수 있다.
메모리 컨트롤러(120)는, 데이터 리드 동작(DATA_READ)이 완료된 이후, 페이지 버퍼 회로(230)에 저장된 리드 데이터가 메모리 장치(110)의 외부로 출력되는 데이터 출력 동작(DATA_OUT)이 진행되기 전, 메모리 장치(110)로 "프리-리쥼 커맨드(PRE-RESUME: Pre-resume Command) "를 출력할 수 있다.
메모리 장치(110)는, 프리-리쥼 커맨드(PRE-RESUME)에 응답하여, 서스펜드 커맨드(SUSPEND)에 의해 중지되어 있던 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 재개하고, 페이지 버퍼 회로(230)에 저장된 리드 데이터를 메모리 장치(110)의 외부로 출력하는 데이터 출력 동작(DATA_OUT)을 재개된 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)과 함께 병렬로 진행할 수 있다.
본 발명의 실시예들에 따른 "병렬 처리(Parallel Processing)"는, 메모리 장치(110)에서 이종의 동작들이 병렬로 진행된다는 것을 의미한다. 이러한 병렬 처리는 메모리 컨트롤러(120)가 메모리 장치(110)로 제공하는 프리-리쥼 커맨드(PRE-RESUME)에 의해 명령되거나, 프리-리쥼 커맨드(PRE-RESUME)와 데이터 출력 커맨드(D/O)에 의해 명령될 수 있다.
메모리 장치(110)의 병렬 처리가 되는 이종의 동작들은, 메모리 장치(110)가 메모리 셀 어레이(210)로 데이터를 프로그램 하는 데이터 프로그램 동작(DATA_PGM)과, 메모리 장치(110)가 메모리 셀 어레이(210)에서 데이터를 소거하는 데이터 소거 동작(DATA_ER) 중 하나의 셀 동작과, 메모리 장치(110)가 페이지 버퍼 회로(230)에 저장된 리드 데이터를 메모리 장치(110)의 외부로 출력하는 데이터 출력 동작(DATA_OUT)을 포함할 수 있다.
전술한 병렬 처리를 위하여, 메모리 장치(110)의 페이지 버퍼 회로(230)는 적어도 하나의 리드 버퍼(READ_BUF) 및 적어도 하나의 프로그램 버퍼(PGM_BUF)를 포함할 수 있다. 각 리드 버퍼(READ_BUF)의 사이즈와 각 프로그램 버퍼(PGM_BUF)의 사이즈는 동일할 수도 있고 서로 다를 수도 있다. 페이지 버퍼 회로(230) 내 리드 버퍼(READ_BUF)와 프로그램 버퍼(PGM_BUF) 각각의 개수는 서로 동일할 수도 있고 서로 다를 수도 있다. 리드 버퍼(READ_BUF) 및 프로그램 버퍼(PGM_BUF)는 캐시 버퍼(Cache buffer)일 수 있다.
또한, 병렬 처리를 위하여, 메모리 장치(110)는, 서로 다른 제1 레벨 전압(LV1)과 제2 레벨 전압(LV2)이 교번되는 상태 신호(SS)를 상태 신호 출력 핀(800)을 통해 출력할 수 있다. 일 예로, 제1 레벨 전압(LV1)은 로우 레벨 전압(Low Level Voltage)이고, 제2 레벨 전압(LV2)은 하이 레벨 전압(High Level Voltage)일 수 있다. 다른 예로, 제1 레벨 전압(LV1)은 하이 레벨 전압이고, 제2 레벨 전압(LV2)은 로우 레벨 전압일 수 있다.
또한, 프리-리쥼 기반의 병렬 처리를 위하여, 메모리 컨트롤러(120)는, 프리-리쥼 커맨드(PRE-RESUME)을 출력하는 타이밍을 제어하는 타이밍 제어 모듈(810)과, 프리-리쥼 커맨드(PRE-RESUME)의 출력 여부를 결정하고 병렬 처리 여부를 결정하는 컨디션 제어 모듈(820) 등을 포함할 수 있다.
메모리 컨트롤러(120)는, 컨디션 제어 모듈(820)에 의해 메모리 장치(110)에서 프리-리쥼 기반의 병렬 처리가 필요하고 병렬 처리가 가능하다고 판단된 경우, 타이밍 제어 모듈(810)에 의해 결정된 타이밍에 프리-리쥼 커맨드(PRE-RESUME)를 출력할 수 있다.
메모리 컨트롤러(120)의 타이밍 제어 모듈(810)은, 메모리 장치(110)의 상태 신호 출력 핀(800)에서 출력되는 상태 신호(SS)를 입력 받을 수 있다. 메모리 컨트롤러(120)의 타이밍 제어 모듈(810)은, 상태 신호(SS)를 토대로, 프리-리쥼 커맨드(PRE-RESUME)의 출력 타이밍을 결정할 수 있다.
메모리 컨트롤러(120)에 포함되는 타이밍 제어 모듈(810) 및/또는 컨디션 제어 모듈(820)은 소프트웨어 모듈(Software Module) 또는 하드웨어 모듈(Hardware Module)로 구현될 수 있다.
예를 들어, 메모리 컨트롤러(120)에 포함되는 타이밍 제어 모듈(810) 및/또는 컨디션 제어 모듈(820)은 프로세서(431)에 포함되거나 프로세서(431)에 의해 실행되는 소프트웨어 모듈(Software Module) 일 수 있다. 이 경우, 일 예로, 타이밍 제어 모듈(810)과 컨디션 제어 모듈(820)은 펌웨어 등에 포함되는 프로그램 코드를 구현될 수 있다.
또한, 타이밍 제어 모듈(810) 및/또는 컨디션 제어 모듈(820)은 메모리 인터페이스(420)에 포함되거나 메모리 인터페이스(420)에 의해 실행 또는 동작하는 소프트웨어 모듈(Software Module) 또는 하드웨어 모듈(Hardware Module)일 수 있다.
메모리 장치(110)가 데이터 프로그램 동작(DATA_PGM), 데이터 리드 동작(DATA_READ), 또는 데이터 소거 동작(DATA_ER) 등의 셀 동작을 진행하는 동안, 상태 신호(SS)는 제1 레벨 전압(LV1)을 갖는다. 메모리 장치(110)가 어떠한 동작도 진행하지 않거나, 메모리 장치(110)가 셀 동작(DATA_PGM, DATA_READ, DATA_ER)을 진행하지 않고, 입출력 동작(DATA_IN, DATA_OUT)을 진행하는 동안, 상태 신호(SS)는 제2 레벨 전압(LV2)을 갖는다.
데이터 리드 동작(DATA_READ)이 진행하는 동안, 상태 신호(SS)는 제1 레벨 전압(LV1)을 갖는다. 데이터 리드 동작(DATA_READ)이 완료되면, 상태 신호(SS)는 제1 레벨 전압(LV1)에서 제2 레벨 전압(LV2)으로 변경된다. 상태 신호(SS)이 제1 레벨 전압(LV1)에서 제2 레벨 전압(LV2)으로 변경되면, 메모리 컨트롤러(120)의 타이밍 제어 모듈(810)은, 프리-리쥼 커맨드(PRE-RESUME)를 메모리 장치(110)로 출력할 수 있다. 즉, 메모리 컨트롤러(120)는 리드 커맨드(READ)를 출력하여 메모리 장치(110)에서 데이터 리드 동작(DATA_READ)이 진행된 이후 상태 신호(SS)가 제1 레벨 전압(LV1)에서 제2 레벨 전압(LV2)으로 변경되면, 프리-리쥼 커맨드(PRE-RESUME)를 메모리 장치(110)로 출력할 수 있다.
한편, 상태 신호(SS)가 제1 레벨 전압(LV1)을 가지는 기간은 메모리 장치(110)가 셀 동작으로 바쁜(Busy) 기간이라고 하고, 상태 신호(SS)가 제2 레벨 전압(LV2)을 가지는 기간은 메모리 장치(110)가 셀 동작을 준비하는(Ready) 기간이라고 할 수 있다. 이러한 의미에서, 상태 신호(SS)를 레디 앤 비지 신호(Ready & Busy Signal)라고도 한다.
메모리 컨트롤러(120)의 컨디션 제어 모듈(820)은, 데이터 리드 동작(DATA_READ)이 완료된 이후 리드 데이터가 페이지 버퍼 회로(230)에서 메모리 장치(110)의 외부로 출력되기 전, 메모리 장치(110)가 미리 정의된 프리-리쥼 조건을 만족하는 상태인지를 판단할 수 있다.
메모리 장치(110)가 미리 정의된 프리-리쥼 조건을 만족하는 상태는, 메모리 장치(110)가 병렬 처리를 수행할 수 있는 상태이거나, 메모리 장치(110)가 병렬 처리를 필요로 하는 상태일 수 있다.
메모리 컨트롤러(120)의 컨디션 제어 모듈(820)은, 메모리 장치(110)가 프리-리쥼 조건을 만족하는 상태인 것으로 판단되면, 프리-리쥼 커맨드(PRE-RESUME)를 메모리 장치(110)로 출력할 수 있다.
메모리 컨트롤러(120)의 컨디션 제어 모듈(820)은, 메모리 장치(110)가 프리-리쥼 조건을 만족하는 상태가 아닌 것으로 판단되면, 프리-리쥼 커맨드(PRE-RESUME)의 출력 없이, 데이터 출력 커맨드(D/O)를 메모리 장치(110)로 바로 출력할 수 있다.
메모리 컨트롤러(120)는, 메모리 장치(110)가 프리-리쥼 조건을 만족하는 상태가 아닌 것으로 판단되어, 프리-리쥼 커맨드(PRE-RESUME)의 출력 없이, 데이터 출력 커맨드(D/O)를 메모리 장치(110)로 바로 출력한 경우, 데이터 출력 커맨드(D/O)의 출력에 따라 메모리 장치(110)로부터 리드 데이터를 모두 수신한 이후(즉, 데이터 리드 동작(DATA_READ)이 완료된 이후), 서스펜드 커맨드(SUSPEND)에 의해 중지된 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)이 재개되도록 명령하는 리쥼(Resume) 커맨드를 메모리 장치(110)로 출력할 수 있다.
일 예로, 메모리 컨트롤러(120)의 컨디션 제어 모듈(820)은, 리드 커맨드(READ)가 마지막 리드 커맨드(READ)인 경우 또는 리드 카운트가 제한된 경우이면, 메모리 장치(110)가 프리-리쥼 조건을 만족하는 상태인 것으로 판단할 수 있다. 여기서, 예를 들어, 리드 카운트는, 펌웨어 정책에 의해 제한되거나, 메모리 장치(100)의 신뢰성 저하로 인해 제한될 수 있다.
다른 예로, 메모리 컨트롤러(120)의 컨디션 제어 모듈(820)은, 서스펜드 커맨드(SUSPEND)가 출력된 이후 처리할 예정인 리드 커맨드(READ)가 존재하지 않는 경우 또는 서스펜드 커맨드(SUSPEND)가 출력된 이후 리드 카운트가 임계 값 이상이 된 경우이면, 메모리 장치(110)가 프리-리쥼 조건을 만족하는 상태인 것으로 판단할 수 있다.
또 다른 예로, 메모리 컨트롤러(120)의 컨디션 제어 모듈(820)은, 커맨드가 큐잉되는 큐(Queue)에 리드 커맨드(READ)가 존재하지 않는 경우이면, 메모리 장치(110)가 프리-리쥼 조건을 만족하는 상태인 것으로 판단할 수 있다.
리드 커맨드(READ)가 마지막 리드 커맨드(READ)인 경우, 리드 카운트가 제한된 경우, 처리할 예정인 리드 커맨드(READ)가 존재하지 않는 경우, 그리고 리드 카운트가 임계 값 이상이 된 경우는, 추가적인 리드가 필요하지 않거나 리드를 하지 않아도 되는 상황일 수 있다. 따라서, 전술한 경우들이 아니면, 추가적인 리드가 필요하기 때문에, 프리-리쥼 처리가 진행되지 않을 수 있다.
또 다른 예로, 메모리 컨트롤러(120)의 컨디션 제어 모듈(820)은, 리드 데이터의 사이즈가 임계 사이즈 이상인 경우, 메모리 장치(110)가 프리-리쥼 조건을 만족하는 상태인 것으로 판단할 수 있다.
리드 데이터의 사이즈가 임계 사이즈 이상인 경우는, 프리-리쥼 기반의 병렬 처리 기법을 통한 품질 향상(신속한 처리)에 도움이 되는 경우이다.
전술한 병렬 처리는, 프리-리쥼 처리가 동반됨으로써 수행될 수 있다. 메모리 장치(110)는 프리-리쥼 커맨드(PRE-RESUME)에 응답하여, 서스펜드 커맨드(SUSPEND)에 의해 중지되어 있던 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 재개하고, 데이터 출력 동작(DATA_OUT)을 재개된 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)과 병렬로 진행한다.
전술한 바와 같이, 프리-리쥼 기반의 병렬 처리 기법을 이용하는 경우, 메모리 컨트롤러(120)의 컨디션 제어 모듈(820)은, 서스펜드 커맨드(SUSPEND)를 출력한 이후 경과된 시간이 미리 정해진 임계 시간 이상이 되면, 메모리 장치(110)가 프리-리쥼 조건을 만족하는 상태인 것으로 판단할 수 있다.
서스펜드 커맨드(SUSPEND)를 출력한 이후 경과된 시간이 미리 정해진 임계 시간 이상이 되는 경우, 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)의 중지에 의해 프로그램 품질 또는 소거 품질이 크게 저하될 수 있다. 따라서, 프리-리쥼 처리를 통해 프로그램 품질 또는 소거 품질의 저하를 방지할 수 있다.
메모리 시스템(100)은, 병렬 처리(Parallel Processing) 기법과 서스펜드 앤 리쥼(Suspend & Resume) 기법을 함께 적용한 경우, 다음과 같이 동작할 수 있다.
메모리 장치(110)가 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 진행하던 중, 메모리 컨트롤러(120)는 리드 요청을 호스트로부터 수신하게 되면, 서스펜드 커맨드(SUSPEND)를 메모리 장치(110)로 출력하고, 리드 커맨드(READ)를 메모리 장치(110)로 출력한다.
이에 따라, 메모리 장치(110)는, 서스펜드 커맨드(SUSPEND)에 응답하여 진행 중이던 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 중지하고, 데이터 리드 동작(DATA_READ)을 시작한다.
메모리 장치(110)의 제어 로직(220)은 데이터 리드 동작(DATA_READ)을 진행하여 완료되면, 프리-리쥼 커맨드(PRE-RESUME)를 입력 받기 전 또는 후에, 리드 버퍼(READ_BUF)에 저장된 리드 데이터를 캐시(Cache)에 캐싱하고, 데이터 출력 커맨드(D/O)의 입력에 따라, 캐시(Cache)에 캐싱된 리드 데이터를 데이터 입출력 회로(260)를 통해 외부로 출력할 수 있다. 여기서, 리드 버퍼(READ_BUF)와 캐시는 페이지 버퍼 회로(230)에 별도로 구비될 수도 있고, 경우에 따라서는, 리드 버퍼(READ_BUF)가 캐시의 역할을 할 수도 있다.
메모리 컨트롤러(120)는 메모리 장치(110)에서 데이터 리드 동작(DATA_READ)이 완료되고 데이터 출력 동작(DATA_OUT)이 시작되기 전에, 프리-리쥼 커맨드(PRE-RESUME)를 메모리 장치(110)로 제공한다.
이에 따라, 메모리 장치(110)는, 프리-리쥼 커맨드(PRE-RESUME)에 응답하여, 서스펜드 커맨드(SUSPEND)에 의해 중지해 있던 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 재개하고, 데이터 출력 동작(DATA_OUT)을 재개된 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)과 병렬로 진행한다.
본 발명의 실시예들에 따른 프리-리쥼 기반의 병렬 처리는 메모리 다이(Memory Die) 별로 독립적으로 수행될 수 있다.
도 9 및 도 10은 본 발명의 실시예들에 따른 메모리 시스템(100)에서, 데이터 프로그램 프로세스가 시작된 이후, 데이터 리드 프로세스가 시작되는 경우, 리드 품질 및 프로그램 품질을 모두 향상하기 위하여, 프리-리쥼 기반의 병렬 처리 기법을 설명하기 위한 도면들이다.
도 9의 (a)를 참조하면, 데이터 프로그램 프로세스를 위한 데이터 입력 동작(DATA_IN)이 완료된 시점 또는 데이터 입력 동작(DATA_IN)이 진행되는 도중에, 호스트로부터 리드 요청(READ REQ)이 발생한 경우, 메모리 컨트롤러(120)는 서스펜드 커맨드(SUSPEND)를 메모리 장치(110)로 제공하고, 이어서, 리드 커맨드(READ)를 메모리 장치(110)로 제공한다. 이에 따라, 메모리 장치(110)는 데이터 입력 동작(DATA_IN)의 완료 후 진행할 데이터 프로그램 동작(DATA_PGM)의 시작을 중지하고, 데이터 리드 동작(DATA_READ)을 진행한다.
도 9의 (b)를 참조하면, 데이터 프로그램 프로세스를 위한 데이터 입력 동작(DATA_IN)이 완료된 이후, 데이터 프로그램 동작(DATA_PGM)이 진행되는 도중에, 호스트로부터 리드 요청(READ REQ)이 발생한 경우, 메모리 컨트롤러(120)는 서스펜드 커맨드(SUSPEND)를 메모리 장치(110)로 제공하고, 이어서, 리드 커맨드(READ)를 메모리 장치(110)로 제공한다. 이에 따라, 메모리 장치(110)는 데이터 프로그램 동작(DATA_PGM)을 중지하고, 데이터 리드 동작(DATA_READ)을 진행한다.
도 9의 (a) 및 (b)를 참조하면, 메모리 컨트롤러(120)는, 메모리 장치(110)에서 데이터 리드 동작(DATA_READ)이 완료된 것으로 확인되면, 프리-리쥼 커맨드(PRE-RESUME)를 메모리 장치(110)로 출력한다. 이에 따라, 메모리 장치(110)는 시작 전후로 중지된 데이터 프로그램 동작(DATA_PGM)을 재개하고, 데이터 출력 동작(DATA_OUT)을 재개된 데이터 프로그램 동작(DATA_PGM)과 병렬로 진행한다.
도 10을 참조하면, 메모리 장치(110)의 제어 로직(220)은 프리-리쥼 커맨드(PRE-RESUME)가 입력되면(S1010-A), 이에 응답하여, 중지되어 있던 데이터 프로그램 동작(DATA_PGM)을 재개하여 프로그램 버퍼(PGM_BUF)에 저장된 프로그램 데이터(Program Data)를 메모리 셀 어레이(210)에 프로그램 한다(S1010-B). 그리고, 메모리 장치(110)의 제어 로직(220)은, 프리-리쥼 커맨드(PRE-RESUME)가 입력(S1010-A)되어 재개된 데이터 프로그램 동작(DATA_PGM)이 진행되는 동안, 데이터 출력 커맨드(D/O)가 입력되면(S1020-A), 데이터 출력 동작(DATA_OUT)을 진행하여 리드 버퍼(READ_BUF)에 저장된 리드 데이터(Read Data)를 데이터 입출력 회로(260)를 통해 메모리 장치(110)의 외부(예: 메모리 컨트롤러(120))로 출력할 수 있다(S1020-B). 이때, 데이터 프로그램 동작(DATA_PGM)에 의해 프로그램 버퍼(PGM_BUF)에 저장된 프로그램 데이터(Program Data)가 메모리 셀 어레이(210)에 프로그램 되고 있을 수 있다(S1010-B).
메모리 장치(110)는, "활성화 상태"인 프로그램 버퍼(PGM_BUF)에 저장된 프로그램 데이터를 메모리 셀 어레이(210)로 프로그램 하는 데이터 프로그램 동작(DATA_PGM)을 진행하는 도중에, 서스펜드 커맨드(SUSPEND)가 수신되면, 데이터 프로그램 동작(DATA_PGM)을 중지한다. 이에 따라, 프로그램 버퍼(PGM_BUF)는 "비 활성화 상태 "가 된다.
메모리 장치(110)는, 리드 커맨드(READ)가 수신되면, 메모리 셀 어레이(210)로부터 리드 된 리드 데이터를 리드 버퍼(READ_BUF)에 저장하는 데이터 리드 동작(DATA_READ)을 진행한다.
메모리 장치(110)는, 프리-리쥼 커맨드(PRE-RESUME)가 수신되면, 프로그램 버퍼(PGM_BUF)의 출력 상태가 "활성화" 되어 데이터 프로그램 동작(DATA_PGM)을 재개하고, 리드 버퍼(READ_BUF)의 출력 상태가 "활성화 상태"로 유지되거나 "활성화 상태"로 변경되어 데이터 출력 동작(DATA_OUT)을 진행할 수 있다. 즉, 프리-리쥼 기반의 병렬 처리가 진행되는 동안, 프로그램 버퍼(PGM_BUF)와 리드 버퍼(READ_BUF)는 동시에 활성화 상태일 수 있다.
도 10을 참조하면, 병렬 처리 기법을 활용하면, 페이지 버퍼 회로(230)는, 내부 셀 방향으로 데이터(프로그램 데이터)를 출력하고, 동시에, 메모리 장치(110)의 외부로 데이터(리드 데이터)를 출력할 수 있다.
도 11 및 도 12는 본 발명의 실시예들에 따른 메모리 시스템(100)에서, 데이터 소거 프로세스가 시작된 이후, 데이터 리드 프로세스가 시작되는 경우, 리드 품질 및 소거 품질을 모두 향상하기 위하여, 프리-리쥼 기반의 병렬 처리 기법을 설명하기 위한 도면들이다.
도 11을 참조하면, 데이터 소거 프로세스를 위한 데이터 소거 동작(DATA_ER)이 진행되는 도중에, 호스트로부터 리드 요청(READ REQ)이 발생한 경우, 메모리 컨트롤러(120)는 서스펜드 커맨드(SUSPEND)를 메모리 장치(110)로 제공하고, 이어서, 리드 커맨드(READ)를 메모리 장치(110)로 제공한다. 이에 따라, 메모리 장치(110)는 데이터 소거 동작(DATA_ER)을 중지하고, 데이터 리드 동작(DATA_READ)을 진행한다.
도 11을 참조하면, 메모리 컨트롤러(120)는, 메모리 장치(110)에서 데이터 리드 동작(DATA_READ)이 완료된 것으로 확인되면, 프리-리쥼 커맨드(PRE-RESUME)를 메모리 장치(110)로 출력하고, 이어서, 데이터 출력 커맨드(D/O)를 출력할 수 있다. 이에 따라, 메모리 장치(110)는 중지된 데이터 소거 동작(DATA_ER)을 재개하고, 데이터 출력 동작(DATA_OUT)을 재개된 데이터 소거 동작(DATA_ER)과 병렬로 진행한다.
보다 구체적으로, 메모리 장치(110)의 제어 로직(220)은, 프리-리쥼 커맨드(PRE-RESUME)가 입력되면(S1110-A), 중지되어 있던 데이터 소거 동작(DATA_ER)을 재개하기 위하여 어드레스 디코더(240)를 이용하여 소거할 메모리 블록(예: BLK2)에 대한 블록 어드레싱(Block Addressing)을 수행할 수 있다(S110-B). 메모리 장치(110)의 제어 로직(220)은, 데이터 소거 동작(DATA_ER)을 재개하여 진행하는 동안 데이터 출력 커맨드(D/O)가 입력되면(S1120-A), 데이터 출력 동작(DATA_OUT)을 진행하여, 리드 버퍼(READ_BUF)에 저장된 리드 데이터(Read Data)를 데이터 입출력 회로(260)를 통해 외부(예: 메모리 컨트롤러(120))로 출력할 수 있다(S1120-B). 이때, 재개된 데이터 소거 동작(DATA_ER)에 의해 해당 메모리 블록(BLK2)에서 데이터가 소거되고 있을 수 있다.
도 12를 참조하면, 프리-리쥼 커맨드(PRE-RESUME)에 응답하여, 리드 버퍼(READ_BUF)에 저장된 리드 데이터가 메모리 장치(110)의 외부로 출력되는 동안, 메모리 셀 어레이(210)에 프로그램 되어 있는 데이터가 소거 될 수 있다.
전술한 바와 같이, 서스펜드 앤 리쥼(Suspend & Resume) 기법과 병렬 처리(Parallel Processing) 기법을 함께 적용한 경우, 프리-리쥼 커맨드(PRE-RESUME)는, 기본적으로, 중지된 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 빠른 타이밍에 재개시키는 패스트 리쥼 명령(Fast Resume Command) 기능을 갖는다. 여기서, 빠른 타이밍이란, 데이터 출력 동작(DATA_OUT)이 시작되기 전을 의미할 수 있다. 따라서, 프리-리쥼 커맨드(PRE-RESUME)를 프리-리쥼 커맨드(Pre-Resume Command)라고도 한다.
프리-리쥼 커맨드(PRE-RESUME)가 패스트 리쥼 명령 기능을 수행하고, 데이터 출력 커맨드(D/O)의 기능을 수행하지 않는다면, 메모리 컨트롤러(120)는, 프리-리쥼 커맨드(PRE-RESUME)를 출력한 이후, 데이터 출력 커맨드(D/O)를 출력할 수 있다.
프리-리쥼 커맨드(PRE-RESUME)가 패스트 리쥼 명령 기능을 수행하고, 데이터 출력 커맨드(D/O)의 기능도 함께 수행한다면, 메모리 컨트롤러(120)는, 프리-리쥼 커맨드(PRE-RESUME)를 출력한 이후, 데이터 출력 커맨드(D/O)를 출력하지 않을 수도 있다.
도 13, 도 14a 및 도 14b는 본 발명의 실시예들에 따른 메모리 시스템(100)에서, 프리-리쥼 기반의 병렬 처리 기법을 이용하는 경우, 데이터 프로그램 프로세스 또는 데이터 소거 프로세스가 시작된 이후, 데이터 리드 프로세스가 시작될 때, 동작 타이밍 다이어그램과, 흐름도를 나타낸 도면들이다.
도 13을 참조하면, 메모리 컨트롤러(120)는 프로그램 커맨드(PGM) 또는 소거 커맨드(ER)를 메모리 장치(110)로 출력한다.
도 13을 참조하면, 메모리 컨트롤러(120)는 프로그램 커맨드(PGM)에 의해 제1 프로그램 시간(tPGM1) 동안 메모리 장치(110)에서 진행 중인 데이터 프로그램 동작(DATA_PGM) 또는 소거 커맨드(ER)에 의해 제1 소거 시간(tER1) 동안 메모리 장치(110)에서 진행 중인 데이터 소거 동작(DATA_ER)을 중지시키는 서스펜드 커맨드(SUSPEND)를 메모리 장치(110)로 출력한다. 메모리 컨트롤러(120)는 서스펜드 커맨드(SUSPEND)를 출력한 이후 리드 커맨드(READ)를 메모리 장치(110)로 출력한다.
도 13을 참조하면, 메모리 컨트롤러(120)는, 리드 커맨드(READ)에 의해 메모리 장치(110) 내 메모리 셀 어레이(210)에서 리드 된 리드 데이터가 페이지 버퍼 회로(230)에 저장되면, 즉, 리드 시간(tR) 동안의 데이터 리드 동작(DATA_READ)이 완료되면, 프리-리쥼 커맨드(PRE-RESUME)를 메모리 장치(110)로 출력한다. 메모리 컨트롤러(120)는, 프리-리쥼 커맨드(PRE-RESUME)를 메모리 장치(110)로 출력한 이후, 데이터 출력 커맨드(D/O)를 메모리 장치(110)로 추가로 출력할 수 있다.
이에 따라, 메모리 장치(110)는, 프리-리쥼 커맨드(PRE-RESUME)에 응답하여, 서스펜드 커맨드(SUSPEND)에 의해 중지된 데이터 프로그램 동작(DATA_PGM)을 재개하여 제2 프로그램 시간(tPGM) 동안 진행하거나, 서스펜드 커맨드(SUSPEND)에 의해 중지된 데이터 소거 동작(DATA_ER)을 재개하여 제2 소거 시간(tER) 동안 진행하고, 이와 병렬적인 처리 방식으로, 페이지 버퍼 회로(230)에 저장된 리드 데이터를 출력하는 데이터 출력 동작(DATA_OUT)을 진행할 수 있다. 도 13을 참조하면, 메모리 컨트롤러(120)는 상태 체크 커맨드(ST_CHECK)를 메모리 장치(110)로 출력하여, 메모리 장치(110)에서 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER) 등이 정상적으로 완료되었는지를 체크한다.
도 13을 참조하면, 메모리 장치(110)는, 서로 다른 제1 레벨 전압(LV1)과 제2 레벨 전압(LV2)이 교번되는 상태 신호(SS)를 상태 신호 출력 핀(800)을 통해 출력할 수 있다. 일 예로, 제1 레벨 전압(LV1)은 로우 레벨 전압(Low Level Voltage)이고, 제2 레벨 전압(LV2)은 하이 레벨 전압(High Level Voltage)일 수 있다. 다른 예로, 제1 레벨 전압(LV1)은 하이 레벨 전압이고, 제2 레벨 전압(LV2)은 로우 레벨 전압일 수 있다.
도 13을 참조하면, 상태 신호(SS)가 제1 레벨 전압(LV1)을 갖는 기간은, 메모리 장치(110)가 데이터 프로그램 동작(DATA_PGM), 데이터 리드 동작(DATA_READ), 또는 데이터 소거 동작(DATA_ER) 등의 셀 동작을 진행하는 기간이다. 상태 신호(SS)가 제2 레벨 전압(LV2)을 갖는 기간은, 메모리 장치(110)가 어떠한 동작도 진행하지 않거나, 메모리 장치(110)가 셀 동작(DATA_PGM, DATA_READ, DATA_ER)을 진행하지 않는 기간이다. 상태 신호(SS)가 제2 레벨 전압(LV2)을 갖는 기간 동안, 데이터 입력 동작(DATA_IN) 및/또는 데이터 출력 동작(DATA_OUT)은 진행될 수 있다.
도 13을 참조하면, 메모리 컨트롤러(120)는 메모리 장치(110)에서 출력된 상태 신호(SS)를 토대로, 메모리 장치(110)의 동작 상태를 확인할 수 있다.
본 발명의 실시예들에 다른 프리-리쥼 커맨드(PRE-RESUME)는, 기본적으로, 중지된 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 빠른 타이밍에 재개시키는 패스트 리쥼 명령(Fast Resume Command) 기능을 갖는다. 여기서, "빠른 타이밍 "이란, 데이터 출력 동작(DATA_OUT)이 시작되기 전의 타이밍을 의미할 수 있다.
도 14a 및 도 14b를 더욱 상세하게 설명하면, 메모리 장치(110)는, 프로그램 커맨드(PGM)에 응답하여 데이터 프로그램 동작(DATA_PGM)을 제1 프로그램 시간(tPGM1) 동안 진행하거나, 소거 커맨드(ER)에 응답하여 데이터 소거 동작(DATA_ER)을 제1 소거 시간(tER1) 동안 진행하던 도중에, 메모리 컨트롤러(120)로부터 서스펜드 커맨드(SUSPEND)를 수신하게 되면, 진행하고 있던 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 중지한다(S700).
도 14a 및 도 14b를 참조하면, 메모리 컨트롤러(120)는 호스트로부터 리드 요청(READ REQ)을 수신하게 되면, 서스펜드 커맨드(SUSPEND)를 메모리 장치(110)로 출력할 수 있다(S700). 그리고, 메모리 컨트롤러(120)는 리드 커맨드(READ)를 메모리 장치(110)로 출력한다. 이에 따라, 메모리 장치(110)는, 서스펜드 커맨드(SUSPEND)에 응답하여 진행 중이던 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 중지하고, 데이터 리드 동작(DATA_READ)을 시작한다(S702).
도 14a 및 도 14b를 참조하면, 메모리 장치(110)는 데이터 리드 동작(DATA_READ)을 리드 시간(tR) 동안 진행하게 되는데(S702), 데이터 리드 동작(DATA_READ)이 완료되면, 상태 신호(SS)의 출력 전압을 제1 레벨 전압(LV1)에서 제2 레벨 전압(LV2)으로 변경한다.
메모리 컨트롤러(120)는 메모리 장치(110)에서 출력되는 상태 신호(SS)의 전압 변동(LV1 -> LV2)을 통해 데이터 리드 동작(DATA_READ)이 완료된 것을 확인할 수 있다.
도 14a 및 도 14b를 참조하면, 메모리 컨트롤러(120)는 데이터 리드 동작(DATA_READ)이 완료된 것을 확인하면, 메모리 장치(110)가 미리 정의된 프리-리쥼 조건을 만족하는 상태인지를 판단한다(S703).
도 14a 및 도 14b를 참조하면, 메모리 컨트롤러(120)는, S703 단계의 판단 결과, 메모리 장치(110)가 미리 정의된 프리-리쥼 조건을 만족하지 않는 상태인 것으로 판단되면, 데이터 출력 커맨드(D/O)를 메모리 장치(110)로 출력한다. 메모리 장치(110)는 데이터 출력 커맨드(D/O)에 응답하여 데이터 출력 동작(DATA_OUT)을 진행한다(S705).
도 14a 및 도 14b를 참조하면, 메모리 컨트롤러(120)는, S703 단계의 판단 결과, 메모리 장치(110)가 미리 정의된 프리-리쥼 조건을 만족하는 상태인 것으로 판단되면, 프리-리쥼 커맨드(PRE-RESUME)를 메모리 장치(110)로 제공한다(S704).
이에 따라, 메모리 장치(110)는, 프리-리쥼 커맨드(PRE-RESUME)에 응답하여, S700 단계에서 서스팬드 커맨드(SUSPEND)에 의해 중지된 데이터 프로그램 동작(DATA_PGM) 또는 중지된 데이터 소거 동작(DATA_ER)을 재개하여, 데이터 프로그램 동작(DATA_PGM)을 제2 프로그램 시간(tPGM2) 동안 진행하거나, 데이터 소거 동작(DATA_ER)을 제2 소거 시간(tER2) 동안 진행한다.
도 14a 및 도 14b를 참조하면, 메모리 컨트롤러(120)는 프리-리쥼 커맨드(PRE-RESUME)를 메모리 장치(110)로 출력한 이후, 데이터 출력 커맨드(D/O)를 출력하고, 메모리 장치(110)는 데이터 출력 커맨드(D/O) 에 응답하여, 데이터 출력 동작(DATA_OUT)을 진행할 수 있다(S705).
S703 단계 또는 S704 단계 이후, 메모리 장치(110)에서 데이터 리드 동작(DATA_READ)가 진행되면(S705), 리드 버퍼(READ_BUF)에 저장된 리드 데이터가 메모리 장치(110)의 외부(메모리 컨트롤러(120))로 출력된다. 도 13에 도시된 바와 같이, 메모리 장치(110)에서 데이터 출력 동작(DATA_OUT)이 진행되는 동안(S705), 메모리 장치(110)에서 출력되는 상태 신호(SS)는 제2 레벨 전압(LV2)을 갖는다.
도 14a 및 도 14b를 참조하면, 메모리 장치(110)에서 데이터 출력 동작(DATA_OUT)이 진행된 이후, 메모리 컨트롤러(120)가 메모리 장치(110)의 데이터 출력 동작(DATA_OUT)을 통해 수신한 데이터를 디코딩 하는 절차(S706)와, 메모리 컨트롤러(120)가 디코딩 한 데이터의 에러 유무를 확인하는 절차(S707) 등이 더 진행될 수 있다.
도 14a 및 도 14b를 참조하면, 메모리 컨트롤러(120)는 S707 단계에서의 확인 결과, 에러가 없는 것으로 확인된 경우, 더 이상의 리드 커맨드가 없는지를 확인한다(S711).
도 14a 및 도 14b를 참조하면, 메모리 컨트롤러(120)는, S711 단계에서 확인 결과, 리드 커맨드가 더 있는 것으로 확인되면, 데이터 리드 동작(DATA_READ)을 다시 진행하게 된다(S702). 메모리 컨트롤러(120)는, S711 단계에서 확인 결과, 서스펜드 커맨드(SUSPEND) 이후 더 이상의 리드 커맨드(READ)가 없는 것으로 확인되면, 프리-리쥼 처리가 진행된 바가 있는지를 판단한다(S712). 메모리 컨트롤러(120)는 S712 단계에서의 판단 결과, 프리-리쥼 처리가 진행된 바가 없다면, 리쥼 커맨드(RESUME)를 메모리 장치(110)로 출력하고(S714), S712 단계에서의 판단 결과, 프리-리쥼 처리가 진행된 바가 있다면, 메모리 장치(110)가 준비 상태로 대기하도록 제어한다(S713).
도 14a를 참조하면, 메모리 컨트롤러(120)는, S707 단계에서의 확인 결과, 에러가 있다고 확인된 경우, 리드 재시도(Read Retry)를 준비하고(S708), 준비가 완료되면, 데이터 리드 동작(DATA_READ)을 다시 진행한다(S702).
이와 다른 방식으로, 도 14b를 참조하면, 메모리 컨트롤러(120)는, S707 단계에서의 확인 결과, 에러가 있다고 확인된 경우, 리드 재시도(Read Retry)를 준비하고(S708), 리드 재시도의 준비가 완료되면, 프리-리쥼 커맨드(PRE-RESUME)가 이미 출력되어 중지된 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)이 이미 재개되어 진행 중이거나 진행 완료되었는지를 판단한다(S709).
도 14b를 참조하면, 메모리 컨트롤러(120)는 S709 단계에서의 판단 결과, 프리-리쥼 처리가 이미 진행된 바가 있거나 이미 완료된 바가 있다면, 데이터 리드 동작(DATA_READ)이 다시 진행된다(S702). 하지만, 메모리 컨트롤러(120)는 S709 단계에서의 판단 결과, 프리-리쥼 처리가 진행된 바가 없다면, 리쥼 조건(Resume Condition)이 만족되는지를 판단한다(S710).
도 14b를 차조하면, 메모리 컨트롤러(120)는, S710 판단 결과, 리쥼 조건(Resume Condition)이 만족되지 않으면, 리드 재시도를 실행한다(S702). 메모리 컨트롤러(120)는, S710 판단 결과, 리쥼 조건(Resume Condition)이 만족되면, 리쥼 커맨드(RESUME)를 메모리 장치(110)로 출력한다(S714).
언급한 리쥼 조건(Resume Condition)은, 예를 들어, 리드 카운트가 제한되는 경우, 또는, 서스펜드 커맨드(SUSPEND)에 의해 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)이 중지된 시간이 정해진 임계 시간 이상이 되는 경우, 리쥼 조건(Resume Condition)이 만족된 것으로 판단될 수 있다. 예를 들어, 리드 카운트는, 펌웨어(Firmware) 정책에 의한 제한되거나, 메모리 장치(110)의 신뢰성 저하로 인해 제한될 수 있다.
도 14b를 참조하면, 메모리 컨트롤러(120)는, 메모리 장치(110)에서 데이터 출력 동작(DATA_OUT) 등의 리드 프로세스(S702, S705, S706, S707, S708, S711)가 모두 종료 되고, 리쥼 조건이 만족되는 것으로 판단되면(S710), 리쥼 커맨드(RESUME)를 메모리 장치(110)로 출력한다(S714).
도 15는 본 발명의 실시예들에 따른 메모리 시스템(100)에서, 프리-리쥼 기반의 병렬 처리 기법을 이용하는 경우의 효과를 설명하기 위한 도면이다.
도 15의 (a)를 참조하면, 병렬 처리 없이 서스펜드 앤 리쥼 기법만을 적용하게 되면, 리드 프로세스가 신속하게 완료되어 리드 품질을 높여줄 수 있으나, 리드 프로세스에 의해 프로그램 프로세스 또는 소거 프로세스가 중단되었다가 재개되기 때문에, 프로그램 품질(쓰기 품질) 또는 소거 품질은 떨어질 수밖에 없다.
도 15의 (b)를 참조하면, 프리-리쥼 기반의 병렬 처리 기법을 이용하는 경우, 리드 프로세스는, 도 17의 (a)와 거의 동등하게 완료되어 리드 품질을 동등한 수준으로 유지해줄 수 있다.
프리-리쥼 기반의 병렬 처리 기법을 이용하는 경우, 리드 프로세스에 의해 프로그램 프로세스가 중단되었더라도, 중지된 프로그램 프로세스는, 데이터 리드 동작(DATA_READ)이 완료되어 데이터 출력 동작(DATA_OUT)이 시작하기 전에 프리-리쥼 커맨드(PRE-RESUME)에 의해 신속하게 재개(Fast Resume)하기 때문에, 프로그램 프로세스 또는 소거 프로세스가 도 15의 (a)에 비해, 상당히 빨리 완료될 수 있다(Fast Program, Fast Erase). 따라서, 프리-리쥼 기반의 병렬 처리 기법을 이용하는 경우, 프로그램 품질(쓰기 품질) 또는 소거 품질이 더욱더 향상될 수 있다.
이상에서 설명한 본 발명의 실시예들에 따른 메모리 장치(110), 메모리 컨트롤러(120)를 간략하게 다시 설명한다.
본 발명의 실시예들에 따른 메모리 장치(110)는, 다수의 메모리 셀(MC)을 포함하는 메모리 셀 어레이(210)와, 리드 커맨드(READ)에 응답하여 메모리 셀 어레이(210)로부터 리드 데이터를 리드 하는 데이터 리드 동작(DATA_READ)을 진행시키는 제어 로직(220)과, 데이터 리드 동작(DATA_READ)이 진행되어 메모리 셀 어레이(210)로부터 리드 된 리드 데이터를 저장하는 페이지 버퍼 회로(230)와, 페이지 버퍼 회로(230)에 저장된 리드 데이터를 외부로 출력하는 데이터 입출력 회로(260) 등을 포함할 수 있다.
제어 로직(220)은, 데이터 리드 동작(DATA_READ)이 완료된 이후, 페이지 버퍼 회로(230)에 저장된 리드 데이터가 데이터 입출력 회로(260)를 통해 외부로 출력되기 전, 프리-리쥼 커맨드(PRE-RESUME)를 수신할 수 있다.
제어 로직(220)은, 수신된 프리-리쥼 커맨드(PRE-RESUME)에 응답하여, 메모리 셀 어레이(210)로 데이터 프로그램 동작(DATA_PGM)을 진행시키거나, 메모리 셀 어레이(210)에서 데이터 소거 동작(DATA_ER)이 진행시키고, 페이지 버퍼 회로(230)에 저장된 리드 데이터를 데이터 입출력 회로(260)를 통해 외부로 출력하는 데이터 출력 동작(DATA_OUT)을 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)과 병렬로 진행시킬 수 있다.
메모리 장치(110)의 페이지 버퍼 회로(230)는 리드 버퍼(READ_BUF) 및 프로그램 버퍼(PGM_BUF)를 포함할 수 있다.
메모리 장치(110)의 제어 로직(220)이 프리-리쥼 커맨드(PRE-RESUME)를 수신하면, 프로그램 버퍼(PGM_BUF)에 저장된 프로그램 데이터를 메모리 셀 어레이(210)에 프로그램 하는 데이터 프로그램 동작(DATA_PGM)과, 리드 버퍼(READ_BUF)에 저장된 리드 데이터를 외부로 출력하는 데이터 출력 동작(DATA_OUT)은, 병렬로 진행될 수 있다.
제어 로직(220)은, 리드 커맨드(READ)를 수신하기 전, 이미 진행 중인 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 중지하도록 명령하는 서스펜드 커맨드(SUSPEND)를 수신할 수 있다.
프리-리쥼 커맨드(PRE-RESUME)의 수신 후에 진행되는 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)은, 서스펜드 커맨드(SUSPEND)에 의해 중지되어 있다가 프리-리쥼 커맨드(PRE-RESUME)에 따라 재개된 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)일 수 있다.
메모리 장치(110)는, 서로 다른 제1 레벨 전압(LV1)과 제2 레벨 전압(LV2)이 교번되는 상태 신호(SS)를 출력하는 상태 신호 출력 핀(800)을 더 포함할 수 있다.
데이터 리드 동작(DATA_READ)이 진행되는 동안, 상태 신호(SS)는 제1 레벨 전압(LV1)을 갖고, 데이터 리드 동작(DATA_READ)이 완료되면, 상태 신호(SS)는 제1 레벨 전압(LV1)에서 제2 레벨 전압(LV2)로 변경될 수 있다.
메모리 장치(110)의 제어 로직(220)은, 데이터 리드 동작(DATA_READ)이 진행된 이후, 상태 신호 출력 핀(800)에서 출력되는 상태 신호(SS)가 제1 레벨 전압(LV1)에서 제2 레벨 전압(LV2)로 변경되면, 프리-리쥼 커맨드(PRE-RESUME)를 수신할 수 있다.
본 발명의 실시예들에 따른 메모리 장치(110)는, 다수의 메모리 셀(MC)을 포함하는 메모리 셀 어레이(210)와, 메모리 셀 본 발명의 실시예들에 따른 메모리 장치(110)는 어레이(210)로부터 리드 데이터를 리드하거나 메모리 셀 어레이(210)로 프로그램 데이터를 프로그램 하는 제어 로직(220)와, 메모리 셀 어레이(210)로부터 리드 된 리드 데이터가 저장되는 리드 버퍼(READ_BUF)와, 메모리 셀 어레이(210)로 프로그램 되는 프로그램 데이터가 저장되는 프로그램 버퍼(PGM_BUF)를 포함한 페이지 버퍼 회로(230) 등을 포함할 수 있다.
리드 버퍼(READ_BUF)에 저장된 리드 데이터가 외부로 출력되는 동안, 프로그램 버퍼(PGM_BUF)에 저장된 프로그램 데이터가 메모리 셀 어레이(210)로 프로그램 될 수 있다.
본 발명의 실시예들에 따른 메모리 컨트롤러(120)는, 메모리 셀 어레이(210) 및 페이지 버퍼 회로(230)를 포함하는 메모리 장치(110)와 통신하기 위한 메모리 인터페이스(420)와, 리드 커맨드(READ)를 메모리 장치(110)로 출력하고, 리드 커맨드(READ)에 따라 메모리 장치(110) 내 메모리 셀 어레이(210)로부터 리드 된 리드 데이터가 메모리 장치(110) 내 페이지 버퍼 회로(230)에 저장된 이후, 페이지 버퍼 회로(230)에 저장된 리드 데이터가 메모리 장치(110)의 외부로 출력되기 전, 메모리 장치(110)가 이종의 동작들을 병렬로 진행하도록 명령하는 프리-리쥼 커맨드(PRE-RESUME)를 메모리 장치(110)로 출력하는 제어 회로(430) 등을 포함할 수 있다.
이종의 동작들은, 메모리 장치(110)가 메모리 셀 어레이(210)로 데이터를 프로그램 하는 데이터 프로그램 동작(DATA_PGM)과, 메모리 장치(110)가 메모리 셀 어레이(210)에서 데이터를 소거하는 데이터 소거 동작(DATA_ER) 중 하나의 셀 동작과, 메모리 장치(110)가 페이지 버퍼 회로(230)에 저장된 리드 데이터를 메모리 장치(110)의 외부로 출력하는 데이터 출력 동작(DATA_OUT)을 포함할 수 있다.
메모리 컨트롤러(120)의 제어 회로(430)는, 리드 커맨드(READ)를 출력하기 전, 메모리 장치(110)가 진행 중인 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 중지하도록 명령하는 서스펜드 커맨드(SUSPEND)를 출력할 수 있다.
메모리 장치(110)가 프리-리쥼 커맨드(PRE-RESUME)에 응답하여 진행하는 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)은, 서스펜드 커맨드(SUSPEND)에 의해 중지되어 있다가 프리-리쥼 커맨드(PRE-RESUME)에 의해 재개된 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)일 수 있다.
메모리 컨트롤러(120)의 제어 회로(430)는, 리드 데이터가 페이지 버퍼 회로(230)에 저장된 이후 페이지 버퍼 회로(230)에서 출력되기 전(즉, 데이터 리드 동작(DATA_READ)이 완료된 이후 데이터 출력 동작(DATA_OUT)이 시작되기 전), 메모리 장치(110)가 미리 정의된 프리-리쥼 조건을 만족하는 상태인지를 판단할 수 있다.
제어 회로(430)는, 판단 결과, 메모리 장치(110)가 프리-리쥼 조건을 만족하는 상태인 것으로 판단되면, 프리-리쥼 커맨드(PRE-RESUME)를 메모리 장치(110)로 출력할 수 있다.
제어 회로(430)는, 판단 결과, 메모리 장치(110)가 프리-리쥼 조건을 만족하는 상태가 아닌 것으로 판단되면, 프리-리쥼 커맨드(PRE-RESUME)의 출력 없이, 데이터 출력 커맨드(D/O)를 메모리 장치(110)로 바로 출력할 수 있다.
제어 회로(430)는, 메모리 장치(110)에서 출력되며 서로 다른 제1 레벨 전압(LV1)과 제2 레벨 전압(LV2)이 교번되는 상태 신호(SS)를 토대로, 프리-리쥼 커맨드(PRE-RESUME)의 출력 타이밍을 결정할 수 있다.
메모리 장치(110)에서 리드 커맨드(READ)에 따라 데이터 리드 동작(DATA_READ)이 진행하는 동안, 상태 신호(SS)는 제1 레벨 전압(LV1)을 갖고, 메모리 장치(110)에서 데이터 리드 동작(DATA_READ)이 완료되면, 상태 신호(SS)는 제1 레벨 전압(LV1)에서 제2 레벨 전압(LV2)으로 변경될 수 있다.
제어 회로(430)는, 상태 신호(SS)가 제1 레벨 전압(LV1)에서 제2 레벨 전압(LV2)로 변경되면, 프리-리쥼 커맨드(PRE-RESUME)를 출력하는 메모리 컨트롤러(120).
도 16은 본 발명의 실시예들에 따른 메모리 시스템(100)의 동작 방법에 대한 흐름도이다.
도 16을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)의 동작 방법은, 데이터 리드 단계(S1630), 프리-리쥼 커맨드 단계(S1650) 및 병렬 처리 단계(S1660) 등을 포함할 수 있다.
데이터 리드 단계(S1630)에서, 메모리 장치(110)는, 리드 커맨드(READ)에 응답하여 메모리 셀 어레이(210)로부터 리드 된 리드 데이터를 페이지 버퍼 회로(230)에 저장한다.
프리-리쥼 커맨드 단계(S1650)에서, 메모리 컨트롤러(120)는 메모리 장치(110)에서의 데이터 리드 동작(DATA_READ)에 의해 리드 데이터가 페이지 버퍼 회로(230)에 저장된 이후, 페이지 버퍼 회로(230)에 저장된 리드 데이터가 메모리 장치(110)의 외부로 출력되는 데이터 출력 동작(DATA_OUT)이 진행되기 전, 메모리 장치(110)로 프리-리쥼 커맨드(PRE-RESUME)를 출력한다.
병렬 처리 단계(S1660)에서, 메모리 장치(110)는, 프리-리쥼 커맨드(PRE-RESUME)를 수신하면, 프리-리쥼 커맨드(PRE-RESUME)에 응답하여, 메모리 셀 어레이(210)로 데이터를 프로그램 하는 데이터 프로그램 동작(DATA_PGM)과 메모리 셀 어레이(210)에서 데이터를 소거하는 데이터 소거 동작(DATA_ER)을 진행하고, 데이터 출력 동작(DATA_OUT)을 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)과 병렬로 진행할 수 있다.
도 16을 참조하면, 메모리 시스템(100)의 동작 방법은, 데이터 리드 단계(S1630) 이전에, 메모리 장치(110)가 프로그램 커맨드(PGM)에 응답하여 데이터 프로그램 동작(DATA_PGM)을 진행하거나 소거 커맨드(ER)에 응답하여 데이터 소거 동작(DATA_ER)을 진행하는 셀 동작 단계(S1610)와, 메모리 장치(110)가 서스펜드 커맨드(SUSPEND)에 따라 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)을 중지하는 서스펜드 단계(S1620)를 더 포함할 수 있다.
병렬 처리 단계(S1660)에서, 메모리 장치(110)가 프리-리쥼 커맨드(PRE-RESUME)를 수신한 이후 데이터 출력 동작(DATA_OUT)과 병렬로 진행하는 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)은, 서스펜드 단계(S1620)에서 중지되어 있다가 병렬 처리 단계(S1660)에서 재개되는 데이터 프로그램 동작(DATA_PGM) 또는 데이터 소거 동작(DATA_ER)일 수 있다.
도 16을 참조하면, 메모리 시스템(100)의 동작 방법은, 데이터 리드 단계(S1630) 이후 그리고 프리-리쥼 커맨드 단계(S1650) 이전에, 메모리 컨트롤러(120)가 페이지 버퍼 회로(230)에 저장된 리드 데이터를 메모리 장치(110)로부터 수신하기 전, 메모리 장치(110)가 미리 정의된 프리-리쥼 조건을 만족하는 상태인지를 판단하는 프리-리쥼 조건 판단 단계(S1640)를 더 포함할 수 있다.
프리-리쥼 조건 판단 단계(S1640)에서 메모리 장치(110)가 프리-리쥼 조건을 만족하는 상태인 것으로 판단되면, 프리-리쥼 커맨드 단계(S1650가 진행된다.
프리-리쥼 커맨드 단계(S1650)에서, 메모리 컨트롤러(120)는, 프리-리쥼 커맨드(PRE-RESUME)를 메모리 장치(110)로 출력하고, 추가로, 데이터 출력 동작(DATA_OUT)을 명령하는 데이터 출력 커맨드(D/O)를 메모리 장치(110)로 출력할 수 있다.
프리-리쥼 조건 판단 단계(S1640)에서 메모리 장치(110)가 프리-리쥼 조건을 만족하는 상태가 아닌 것으로 판단되면, 프리-리쥼 커맨드 단계(S1650가 진행되지 않는다. 이 경우, 메모리 컨트롤러(120)는, 프리-리쥼 커맨드(PRE-RESUME)의 출력 없이, 메모리 장치(110)에서 데이터 출력 동작(DATA_OUT)이 진행될 수 있도록 데이터 출력 커맨드(D/O)를 메모리 장치(110)로 바로 출력할 수 있다.
도 17은 본 발명의 실시예들에 따른 컴퓨팅 시스템(1700)의 구성도이다.
도 17을 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1700)은 시스템 버스(1760)에 전기적으로 연결되는 메모리 시스템(100), 컴퓨팅 시스템(1700)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 1710), 컴퓨팅 시스템(1700)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 1720), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(1730), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(1740), 컴퓨팅 시스템(1700)이 사용하는 파워를 관리하는 파워 관리 모듈(1750) 등을 포함할 수 있다.
컴퓨팅 시스템(1700)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
컴퓨팅 시스템(1700)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor: CIS), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
본 발명의 실시예들에 의하면, 리드 품질, 프로그램 품질 및 소거 품질을 균형적으로 향상시켜줄 수 있는 메모리 장치(110), 메모리 컨트롤러(120), 메모리 시스템(100) 및 그 동작 방법을 제공할 수 있다.
또는, 본 발명의 실시예들에 의하면, 리드 품질을 우선적으로 향상시켜주면서도, 이로 인해, 프로그램 품질 또는 소거 품질이 저하되는 것을 방지해줄 수 있는 메모리 장치(110), 메모리 컨트롤러(120), 메모리 시스템(100) 및 그 동작 방법을 제공할 수 있다.
또는, 본 발명의 실시예들에 의하면, 기존에는 동시에 진행할 수 없었던 이종의 동작들을 병렬로 동시에 진행할 수 있게 해주어, 신속한 동작 처리를 가능하게 하는 메모리 장치(110), 메모리 컨트롤러(120), 메모리 시스템(100) 및 그 동작 방법을 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템 110: 메모리 장치
120: 메모리 컨트롤러 210: 메모리 셀 어레이
220: 제어 로직 230: 페이지 버퍼 회로
240: 어드레스 디코더 250: 전압 생성기
260: 데이터 입출력 회로 410: 호스트 인터페이스
420: 메모리 인터페이스 430: 제어 회로
440: 버스 800: 상태 신호 출력 핀
810: 타이밍 제어 모듈 820: 컨디션 제어 모듈

Claims (21)

  1. 메모리 셀 어레이 및 페이지 버퍼 회로를 포함하고, 상기 메모리 셀 어레이로 데이터를 프로그램 하는 데이터 프로그램 동작 또는 상기 메모리 셀 어레이에 프로그램 된 데이터를 소거하는 데이터 소거 동작을 진행하고, 서스펜드(Suspend) 커맨드의 수신에 따라 상기 데이터 프로그램 동작 또는 상기 데이터 소거 동작을 중지하고, 리드(Read) 커맨드에 응답하여 상기 메모리 셀 어레이로부터 리드 된 리드 데이터를 상기 페이지 버퍼 회로에 저장하는 데이터 리드 동작을 진행하는 메모리 장치; 및
    상기 데이터 리드 동작이 완료된 이후, 상기 페이지 버퍼 회로에 저장된 상기 리드 데이터가 상기 메모리 장치의 외부로 출력되는 데이터 출력 동작이 진행되기 전, 상기 메모리 장치로 프리-리쥼(Pre-resume) 커맨드를 출력하는 메모리 컨트롤러를 포함하 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 장치는, 상기 프리-리쥼 커맨드에 응답하여, 상기 서스펜드 커맨드에 의해 중지된 상기 데이터 프로그램 동작 또는 상기 데이터 소거 동작을 재개하고, 상기 데이터 출력 동작을 재개된 상기 데이터 프로그램 동작 또는 상기 데이터 소거 동작과 병렬로 진행하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 메모리 장치는 서로 다른 제1 레벨 전압과 제2 레벨 전압이 교번되는 상태 신호를 상태 신호 출력 핀을 통해 출력하고,
    상기 상태 신호는, 상기 데이터 리드 동작이 진행하는 동안 상기 제1 레벨 전압을 갖고, 상기 데이터 리드 동작이 완료되면 상기 제1 레벨 전압에서 상기 제2 레벨 전압으로 변경되고,
    상기 메모리 컨트롤러는,
    상기 상태 신호에 근거하여 상기 프리-리쥼 커맨드의 출력 타이밍을 결정하되, 상기 리드 커맨드를 출력하여 상기 데이터 리드 동작이 진행된 이후 상기 상태 신호가 상기 제1 레벨 전압에서 상기 제2 레벨 전압으로 변경되면, 상기 프리-리쥼 커맨드를 상기 메모리 장치로 출력하는 메모리 시스템.
  4. 제1항에 있어서,
    상기 페이지 버퍼 회로는 리드 버퍼 및 프로그램 버퍼를 포함하고,
    상기 메모리 장치는, 상기 프리-리쥼 커맨드를 수신한 이후, 상기 데이터 프로그램 동작을 재개하여 상기 프로그램 버퍼에 저장된 상기 프로그램 데이터를 상기 메모리 셀 어레이에 프로그램 하는 동안, 상기 데이터 출력 동작의 진행에 따라 상기 리드 버퍼에 저장된 상기 리드 데이터를 상기 메모리 장치의 외부로 출력하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 데이터 리드 동작이 완료된 이후 상기 데이터 출력 동작이 진행되기 전, 상기 메모리 장치가 미리 정의된 프리-리쥼 조건을 만족하는 상태인지를 판단하고,
    상기 메모리 장치가 상기 프리-리쥼 조건을 만족하는 상태인 것으로 판단되면, 상기 프리-리쥼 커맨드를 상기 메모리 장치로 출력하고,
    상기 메모리 장치가 상기 프리-리쥼 조건을 만족하는 상태가 아닌 것으로 판단되면, 상기 프리-리쥼 커맨드의 출력 없이, 상기 데이터 출력 커맨드를 상기 메모리 장치로 바로 출력하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 메모리 컨트롤러는, 상기 서스펜드 커맨드를 출력한 이후 처리할 예정인 리드 커맨드가 존재하지 않는 경우 또는 상기 서스펜드 커맨드를 출력한 이후 리드 카운트가 임계 값 이상이 된 경우, 상기 메모리 장치가 상기 프리-리쥼 조건을 만족하는 상태인 것으로 판단하는 메모리 시스템.
  7. 제5항에 있어서,
    상기 메모리 컨트롤러는, 상기 리드 데이터의 사이즈가 임계 사이즈 이상인 경우, 상기 메모리 장치가 상기 프리-리쥼 조건을 만족하는 상태인 것으로 판단하는 메모리 시스템.
  8. 제5항에 있어서,
    상기 메모리 컨트롤러는, 상기 서스펜드 커맨드를 출력한 이후 경과된 시간이 미리 정해진 임계 시간 이상이 되면, 상기 메모리 장치가 상기 프리-리쥼 조건을 만족하는 상태인 것으로 판단하는 메모리 시스템.
  9. 제5항에 있어서,
    상기 메모리 컨트롤러는,
    상기 메모리 장치가 상기 프리-리쥼 조건을 만족하는 상태가 아닌 것으로 판단되어, 상기 프리-리쥼 커맨드의 출력 없이, 상기 데이터 출력 커맨드를 상기 메모리 장치로 바로 출력한 경우,
    상기 데이터 출력 커맨드의 출력에 따라 상기 메모리 장치로부터 상기 리드 데이터를 수신한 이후, 상기 서스펜드 커맨드에 의해 중지된 데이터 프로그램 동작 또는 데이터 소거 동작이 재개되도록 명령하는 리쥼(Resume) 커맨드를 상기 메모리 장치로 출력하는 메모리 시스템.
  10. 메모리 셀 어레이 및 페이지 버퍼 회로를 포함하는 메모리 장치와, 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서,
    상기 메모리 장치가 상기 메모리 셀 어레이로 데이터를 프로그램 하는 데이터 프로그램 동작 또는 상기 메모리 셀 어레이에 프로그램 된 데이터를 소거하는 데이터 소거 동작을 진행하는 셀 동작 단계;
    상기 메모리 장치가 상기 메모리 컨트롤러부터 서스펜드(Suspend) 커맨드가 수신되면, 상기 데이터 프로그램 동작 또는 상기 데이터 소거 동작을 중지하는 서스펜드 단계;
    상기 메모리 장치가 상기 메모리 컨트롤러부터 수신된 리드(Read) 커맨드에 응답하여, 상기 메모리 셀 어레이로부터 리드 데이터를 리드하여 상기 페이지 버퍼 회로에 저장하는 데이터 리드 동작을 진행하는 데이터 리드 단계; 및
    상기 메모리 컨트롤러가, 상기 데이터 리드 동작이 완료된 이후, 상기 페이지 버퍼 회로에 저장된 상기 리드 데이터가 상기 메모리 장치의 외부로 출력되는 데이터 출력 동작이 진행되기 전, 상기 메모리 장치로 프리-리쥼(Pre-resume) 커맨드를 출력하는 프리-리쥼 커맨드 단계를 포함하는 메모리 시스템의 동작 방법.
  11. 제10항에 있어서,
    상기 프리-리쥼 커맨드 단계 이후,
    상기 메모리 장치가, 상기 프리-리쥼 커맨드에 응답하여, 상기 서스펜드 단계에서 중지된 상기 데이터 프로그램 동작 또는 상기 데이터 소거 동작을 재개하고, 상기 데이터 출력 동작을 재개된 상기 데이터 프로그램 동작 또는 상기 데이터 소거 동작과 병렬로 진행하는 병렬 처리 단계를 더 포함하는 메모리 시스템의 동작 방법.
  12. 제10항에 있어서,
    상기 프리-리쥼 커맨드 단계 이전에,
    상기 메모리 컨트롤러가, 상기 데이터 리드 동작이 완료된 이후 상기 데이터 출력 동작이 진행되기 전, 상기 메모리 장치가 미리 정의된 프리-리쥼 조건을 만족하는 상태인지를 판단하는 프리-리쥼 조건 판단 단계를 더 포함하고,
    상기 프리-리쥼 조건 판단 단계에서 상기 메모리 장치가 상기 프리-리쥼 조건을 만족하는 상태인 것으로 판단되면, 상기 프리-리쥼 커맨드 단계가 진행되고,
    상기 프리-리쥼 조건 판단 단계에서 상기 메모리 장치가 상기 프리-리쥼 조건을 만족하는 상태가 아닌 것으로 판단되면, 상기 메모리 컨트롤러는, 상기 프리-리쥼 커맨드 단계가 미 진행되고, 상기 데이터 출력 동작이 진행되도록 데이터 출력 커맨드를 출력하는 메모리 시스템의 동작 방법.
  13. 메모리 장치에 있어서,
    다수의 메모리 셀을 포함하는 메모리 셀 어레이;
    리드(Read) 커맨드를 수신하면, 상기 메모리 셀 어레이로부터 리드 데이터를 리드 하는 데이터 리드 동작을 진행시키는 제어 로직;
    리드 버퍼 및 프로그램 버퍼를 포함하고, 상기 데이터 리드 동작이 진행되어 상기 메모리 셀 어레이로부터 리드 된 상기 리드 데이터를 상기 리드 버퍼에 저장하는 페이지 버퍼 회로; 및
    상기 페이지 버퍼 회로에 저장된 상기 리드 데이터를 외부로 출력하는 데이터 입출력 회로를 포함하고,
    상기 제어 로직은,
    상기 데이터 리드 동작이 완료된 이후, 상기 리드 버퍼에 저장된 상기 리드 데이터가 상기 데이터 입출력 회로를 통해 외부로 출력되기 전, 입력된 프리-리쥼(Pre-resume) 커맨드에 응답하여,
    상기 리드 커맨드를 수신하기 전에 서스펜드 커맨드에 의해 중지되었던 데이터 프로그램 동작 또는 데이터 소거 동작을 재개시키고,
    상기 프리-리쥼 커맨드 이후 입력된 데이터 출력 커맨드에 따라, 상기 페이지 버퍼 회로에 저장된 상기 리드 데이터를 상기 데이터 입출력 회로를 통해 외부로 출력하는 데이터 출력 동작을 진행시키는 메모리 장치.
  14. 제13항에 있어서,
    상기 제어 로직은, 상기 데이터 리드 동작이 완료되면, 상기 프리-리쥼 커맨드를 입력 받기 전 또는 후에, 상기 리드 버퍼에 저장된 상기 리드 데이터를 캐시에 캐싱하고, 상기 데이터 출력 커맨드의 입력에 따라, 상기 캐시에 캐싱된 상기 리드 데이터를 상기 데이터 입출력 회로를 통해 외부로 출력하는 메모리 장치.
  15. 제13항에 있어서,
    상기 제어 로직이 상기 프리-리쥼 커맨드를 수신하면,
    상기 서스펜드 커맨드에 의해 비활성화 상태로 된 상기 프로그램 버퍼를 활성화하고, 상기 활성화된 프로그램 버퍼에 저장된 프로그램 데이터를 상기 메모리 셀 어레이에 프로그램 하는 상기 데이터 프로그램 동작과, 활성화 상태인 상기 리드 버퍼에 저장된 상기 리드 데이터를 외부로 출력하는 상기 데이터 출력 동작은, 병렬로 진행되는 메모리 장치.
  16. 제13항에 있어서,
    상기 메모리 장치는, 서로 다른 제1 레벨 전압과 제2 레벨 전압이 교번되는 상태 신호를 출력하는 상태 신호 출력 핀을 더 포함하고,
    상기 제어 로직은, 상기 데이터 리드 동작이 진행된 이후, 상기 상태 신호 출력 핀에서 출력되는 상기 상태 신호가 상기 제1 레벨 전압에서 상기 제2 레벨 전압으로 변경되면, 상기 프리-리쥼 커맨드를 수신하는 메모리 장치.
  17. 메모리 장치에 있어서,
    다수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이로부터 리드 데이터를 리드하거나 상기 메모리 셀 어레이로 프로그램 데이터를 프로그램 하는 제어 로직;
    상기 메모리 셀 어레이로부터 리드 된 상기 리드 데이터가 저장되는 리드 버퍼와, 상기 메모리 셀 어레이로 프로그램 되는 상기 프로그램 데이터가 저장되는 프로그램 버퍼를 포함한 페이지 버퍼 회로; 및
    상기 리드 버퍼에 저장된 상기 리드 데이터를 상기 메모리 장치의 외부로 출력하고, 상기 프로그램 데이터를 입력 받아 상기 프로그램 버퍼에 저장하는 데이터 입출력 회로를 포함하고,
    상기 데이터 입출력 회로가 제1 기간 동안 상기 리드 버퍼에 저장된 상기 리드 데이터를 외부로 출력하고,
    상기 제어 로직은, 상기 제1 기간과 오버랩 되는 제2 기간 동안, 상기 프로그램 버퍼에 저장된 상기 프로그램 데이터를 상기 메모리 셀 어레이로 프로그램 시키는 메모리 장치.
  18. 메모리 셀 어레이 및 페이지 버퍼 회로를 포함하는 메모리 장치와 통신하기 위한 메모리 인터페이스; 및
    상기 메모리 장치에서 데이터 프로그램 동작 또는 데이터 소거 동작이 진행되고 있는 동안, 상기 데이터 프로그램 동작 또는 상기 데이터 소거 동작을 중지시키는 서스펜드(Suspend) 커맨드를 상기 메모리 장치로 출력하고, 상기 메모리 장치로 리드(Read) 커맨드를 출력하여 상기 메모리 장치 내 상기 메모리 셀 어레이로부터 리드 된 리드 데이터가 상기 메모리 장치 내 상기 페이지 버퍼 회로에 저장되면, 상기 페이지 버퍼 회로에 저장된 상기 리드 데이터가 상기 메모리 장치의 외부로 출력되는 데이터 출력 동작이 시작되기 전에, 프리-리쥼(Pre-resume) 커맨드를 상기 메모리 장치로 출력하는 제어 회로를 포함하는 메모리 컨트롤러.
  19. 제18항에 있어서,
    상기 제어 회로는,
    상기 프리-리쥼 커맨드를 상기 메모리 장치로 출력하고, 이후, 데이터 출력 커맨드를 상기 메모리 장치로 출력함에 따라,
    상기 프리-리쥼 커맨드에 의해 상기 메모리 장치에서 재개된 데이터 프로그램 동작 또는 데이터 소거 동작과 병렬로 진행되는 상기 데이터 출력 동작에 의해서, 상기 메모리 장치로부터 상기 리드 데이터를 수신하는 메모리 컨트롤러.
  20. 제18항에 있어서,
    상기 제어 회로는,
    상기 리드 데이터가 상기 페이지 버퍼 회로에 저장된 이후 상기 페이지 버퍼 회로에서 출력되기 전, 상기 메모리 장치가 미리 정의된 프리-리쥼 조건을 만족하는 상태인지를 판단하고,
    상기 메모리 장치가 상기 프리-리쥼 조건을 만족하는 상태인 것으로 판단되면, 상기 프리-리쥼 커맨드를 상기 메모리 장치로 출력하고,
    상기 메모리 장치가 상기 프리-리쥼 조건을 만족하는 상태가 아닌 것으로 판단되면, 상기 프리-리쥼 커맨드의 출력 없이, 상기 데이터 출력 커맨드를 상기 메모리 장치로 바로 출력하는 메모리 컨트롤러.
  21. 제20항에 있어서,
    상기 제어 회로는,
    상기 메모리 장치가 상기 프리-리쥼 조건을 만족하는 상태가 아닌 것으로 판단되어, 상기 프리-리쥼 커맨드의 출력 없이, 상기 데이터 출력 커맨드를 상기 메모리 장치로 바로 출력한 경우,
    상기 데이터 출력 커맨드의 출력에 따라 상기 메모리 장치로부터 상기 리드 데이터를 수신한 이후, 상기 서스펜드 커맨드에 의해 중지된 데이터 프로그램 동작 또는 데이터 소거 동작이 재개되도록 명령하는 리쥼 커맨드를 상기 메모리 장치로 출력하는 메모리 컨트롤러.
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