KR101730991B1

KR101730991B1 - 스토리지 장치 및 스토리지 장치의 동작 방법

Info

Publication number: KR101730991B1
Application number: KR1020140147260A
Authority: KR
Inventors: 김선택
Original assignee: 삼성전자주식회사
Priority date: 2014-10-28
Filing date: 2014-10-28
Publication date: 2017-04-28
Also published as: US20160117119A1; US9715465B2; KR20160050139A

Abstract

본 발명은 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은, 스토리지 장치를 액세스하는 복수의 서브미션 큐들 중 선택된 서브미션 큐로부터 커맨드를 페치하는 단계, 페치된 커맨드를 수행하는 단계 그리고, 페치된 커맨드의 수행 결과를 선택된 서브미션 큐에 대응하는 선택된 컴프리션 큐로 출력하는 단계로 구성된다. 복수의 서브미션 큐들은 라운드로빈(round robin) 기반으로 순차적으로 선택된다. 복수의 컴플리션 큐들 중 수행 결과를 수신할 수 없는 가득찬 컴플리션 큐가 존재하면, 가득찬 컴플리션 큐가 정상 컴플리션 큐로 복원될 때까지 가득찬 컴플리큐에 대응하는 서브미션 큐의 선택이 금지된다.

Description

스토리지 장치 및 스토리지 장치의 동작 방법{STORAGE DEVICE AND OPERATING METHOD OF STORAGE DEVICE}

본 발명은 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.

스토리지 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.

불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.

반도체 제조 기술이 발전되면서, 스토리지 장치와 통신하는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 동작 속도가 향상되고 있다. 또한, 스토리지 장치 및 스토리지 장치의 호스트 장치에서 사용되는 콘텐츠의 용량이 증가하고 있다. 이에 따라, 더 향상된 동작 속도를 갖는 스토리지 장치에 대한 요구가 지속적으로 제기되고 있다.

본 발명의 목적은 향상된 동작 속도를 갖는 스토리지 장치 및 스토리지 장치의 동작 방법을 제공하는 데에 있다.

불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 상기 스토리지 장치를 액세스하는 복수의 서브미션 큐들 중 선택된 서브미션 큐로부터 커맨드를 페치하는 단계; 상기 페치된 커맨드를 수행하는 단계; 그리고 상기 페치된 커맨드의 수행 결과를 상기 선택된 서브미션 큐에 대응하는 선택된 컴프리션 큐로 출력하는 단계를 포함하고, 상기 복수의 서브미션 큐들은 라운드로빈(round robin) 기반으로 순차적으로 선택되고, 상기 복수의 서브미션 큐들에 각각 대응하는 복수의 컴플리션 큐들 중 상기 수행 결과를 수신할 수 없는 가득찬 컴플리션 큐가 존재하면, 상기 가득찬 컴플리션 큐가 정상 컴플리션 큐로 복원될 때까지 상기 가득찬 컴플리큐에 대응하는 서브미션 큐(이하, 가득찬 서브미션 큐)의 선택이 금지된다.

실시 예로서, 상기 복수의 서브미션 큐들 각각은 하나의 서브미션 헤드 포인터(submission head pointer)에 대응하고, 상기 페치하는 단계는, 외부의 호스트 장치의 메모리로부터, 상기 선택된 서브미션 큐 대응하는 선택된 서브미션 헤드 포인터가 가리키는 위치의 커맨드를 페치하는 단계를 포함한다.

실시 예로서, 상기 복수의 컴플리션 큐들 각각은 하나의 컴플리션 테일 포인터(completion tail pointer)에 대응하고, 상기 출력하는 단계는, 외부의 호스트 장치의 메모리 중에서, 상기 선택된 컴플리션 큐에 대응하는 선택된 컴플리션 테일 포인터가 가리키는 위치에 상기 수행 결과를 저장하는 단계를 포함한다.

실시 예로서, 상기 복수의 컴플리션 큐들 각각은 하나의 컴플리션 헤드 포인터(completion head pointer)에 대응하고, 상기 선택된 컴플리션 큐에 대응하는 선택된 컴플리션 헤드 포인터 및 상기 선택된 컴플리션 테일 포인터에 기반하여, 상기 선택된 컴플리션 큐가 상기 가득찬 컴플리션 큐인지 또는 상기 정상 컴플리션 큐인지 판별된다.

실시 예로서, 상기 선택된 컴플리션 헤드 포인터 및 상기 선택된 컴플리션 테일 포인터가 각각 바로 인접한 어드레스들을 가리키고, 상기 선택된 컴플리션 테일 포인터의 어드레스가 상기 선택된 헤드 포인터의 어드레스보다 작을 때, 상기 선택된 컴플리션 큐는 상기 가득찬 컴플리션 큐로 판별된다.

실시 예로서, 상기 선택된 컴플리션 헤드 포인터 및 상기 선택된 컴플리션 테일 포인터 각각은 미리 정해진 범위 내의 어드레스를 가리키고, 상기 선택된 컴플리션 헤드 포인터가 상기 미리 정해진 범위 내에서 가장 작은 어드레스를 가리키고, 그리고 상기 선택된 컴플리션 테일 포인터가 상기 미리 정해진 범위 내에서 가장 큰 어드레스를 가리킬 때, 상기 선택된 컴플리션 큐는 상기 가득찬 컴플리션 큐로 판별된다.

실시 예로서, 상기 복수의 서브미션 큐들 중 제1 서브미션 큐로부터 페치된 제1 커맨드의 수행 결과가 상기 제1 서브미션 큐에 대응하는 제1 컴프리션 큐로 출력되기 전에, 상기 복수의 서브미션 큐들 중 제2 서브미션 큐로부터 제2 커맨드가 페치된다.

실시 예로서, 상기 복수의 서브미션 큐들은 각각 가중치들을 갖고, 상기 복수의 서브미션 큐들의 선택 빈도들은 상기 가중치들에 의해 결정된다.

실시 예로서, 상기 가득찬 서브미션 큐의 가중치는 '0'으로 조절되고, 상기 가득찬 컴플리션 큐가 상기 정상 컴플리션 큐로 복원되면, 상기 가득찬 서브미션 큐의 가중치가 초기값으로 복원된다.

실시 예로서, 상기 가득찬 서브미션 큐의 가중치의 초기값 만큼, 상기 복수의 서브미션 큐들 중 적어도 하나의 정상 서브미션 큐의 가중치가 증가된다.

실시 예로서, 상기 복수의 컴플리션 큐들 각각은 하나의 컴플리션 헤드 포인터 및 하나의 컴플리션 테일 포인터에 대응하고, 상기 컴플리션 헤드 포인터 및 상기 컴플리션 테일 포인터에 기반하여, 상기 적어도 하나의 정상 서브미션 큐가 선택된다.

실시 예로서, 상기 컴플리션 헤드 포인터 및 상기 컴플리션 테일 포인터는, 대응하는 컴플리션 큐에서 처리될 수행 결과들의 수에 대한 정보를 가리키고, 상기 복수의 컴플리션 큐들 중에서 상기 처리될 수행 결과의 수가 가장 적은 컴플리션 큐에 대응하는 서브미션 큐가 상기 적어도 하나의 정상 서브미션 큐로 선택된다.

실시 예로서, 상기 복수의 서브미션 큐들 각각은 하나의 서브미션 헤드 포인터 및 하나의 서브미션 테일 포인터에 대응하고, 상기 서브미션 헤드 포인터 및 상기 컴플리션 테일 포인터에 기반하여, 상기 적어도 하나의 정상 서브미션 큐가 선택된다.

실시 예로서, 상기 서브미션 헤드 포인터 및 상기 서브미션 테일 포인터는, 대응하는 서브미션 큐로부터 페치될 커맨드들의 수에 대한 정보를 가리키고, 상기 복수의 서브미션 큐들 중에서 상기 페치될 커맨드들의 수가 가장 많은 서브미션 큐가 상기 적어도 하나의 정상 서브미션 큐로 선택된다.

불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 상기 스토리지 장치와 연관된 복수의 서브미션 큐들 중 선택된 서브미션 큐로부터 커맨드를 페치하는 단계; 상기 페치된 커맨드를 수행하는 단계; 상기 페치된 커맨드의 수행 결과를 상기 선택된 서브미션 큐에 대응하는 선택된 컴플리션 큐로 출력하는 단계; 상기 선택된 컴플리션 큐가 더이상 상기 수행 결과를 수신할 수 없는 가득찬 컴플리션 큐인지 판별하는 단계; 그리고 상기 선택된 컴플리션 큐가 상기 가득찬 컴플리션 큐로 판별되면, 상기 스토리지 장치의 유휴 시간에 수행하도록 예약된 배경 동작을 수행하는 단계를 포함한다.

실시 예로서, 상기 복수의 서브미션 큐들은 라운드로빈(round robin) 기반으로 순차적으로 선택되고, 상기 복수의 서브미션 큐들 중 제1 서브미션 큐로부터 페치된 제1 커맨드의 수행 결과가 상기 제1 서브미션 큐에 대응하는 제1 컴플리션 큐로 출력되기 전에, 상기 복수의 서브미션 큐들 중 제2 서브미션 큐로부터 제2 커맨드가 페치된다.

실시 예로서, 상기 배경 동작은 가비지 컬렉션(Garbage Collection)을 포함한다.

본 발명의 실시 예에 따른 스토리지 장치는, 불휘발성 메모리; 그리고 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 복수의 서브미션 큐들을 라운드로빈(round robin) 기반으로 순차적으로 선택하고, 선택된 서브미션 큐로부터 커맨드를 페치하고, 상기 페치된 커맨드를 수행하고, 그리고 상기 페치된 커맨드의 수행 결과를 상기 선택된 서부미션 큐에 대응하는 선택된 컴플리션 큐로 출력하도록 구성되고, 상기 복수의 서브미션 큐들에 각각 대응하는 복수의 컴플리션 큐들 중 상기 수행 결과를 수신할 수 없는 가득찬 컴플리션 큐가 발생하면, 상기 메모리 컨트롤러는 상기 라운드로빈 기반의 선택 방법을 변경하도록 구성된다.

실시 예로서, 상기 가득찬 컴플리션 큐가 발생하면, 상기 메모리 컨트롤러는 상기 가득찬 컴플리션 큐가 정상 컴플리션 큐로 복원될 때까지, 상기 가득찬 컴프리션 큐에 대응하는 서브미션 큐의 선택을 금지하도록 구성된다.

실시 예로서, 상기 가득찬 컴플리션 큐가 발생하면, 상기 메모리 컨트롤러는 상기 복수의 서브미션 큐들의 선택을 중지하고, 유휴 시간에 수행하도록 예약된 배경 동작을 수행하도록 구성된다.

본 발명의 실시 예들에 따르면, 복수의 커맨드 포트들 중 잠긴 커맨드 포트가 존재할 때, 잠긴 커맨드 포트의 선택이 금지되거나 배경 동작이 수행된다. 따라서, 잠긴 커맨드 포트로부터 페치되는 커맨드에 의해 스토리지 장치의 리소스가 점유되는 것이 방지되고, 향상된 동작 속도를 갖는 스토리지 장치 및 스토리지 장치의 동작 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 3은 스토리지 장치를 액세스하는 호스트 장치의 동작 방법을 보여주는 순서도이다.
도 4는 스토리지 장치의 동작 방법의 제1 예를 보여주는 순서도이다.
도 5 내지 도 9는 호스트 장치와 스토리지 장치의 동작에 따른 서브미션 큐 및 컴플리션 큐의 변화를 보여준다.
도 10은 스토리지 장치의 동작 방법의 제2 예를 보여주는 순서도이다.
도 11은 가득찬 컴플리션 큐에 대응하는 서브미션 큐의 선택을 금지 또는 생략하는 예를 보여주는 순서도이다.
도 12는 스토리지 장치의 동작 방법의 제3 예를 보여주는 순서도이다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 15는 본 발명의 다른 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 16은 본 발명의 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 1을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.

프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.

RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.

스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.

예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.

스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.

모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.

사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

스토리지 장치(1300)는 NVMe, PCI, PCIe, USB, SATA 등과 같은 다양한 인터페이스 표준들 중 하나에 기반하여 호스트 장치와 통신할 수 있다. 예시적으로, 스토리지 장치(1300)는 NVMe에 기반하여 호스트 장치와 통신하는 것으로 가정된다. 그러나, 본 발명의 기술적 사상은 NVMe에 한정되지 않는다.

호스트 장치는 복수의 서브미션 큐들(SQ1, SQ2) 및 복수의 컴플리션 큐들(CQ1, CQ2)을 통해 스토리지 장치(1300)와 통신할 수 있다. 스토리지 장치(1300)는 복수의 서브미션 포인터들(S1P, S2P) 및 복수의 컴플리션 포인터들(C1P, C2P)을 이용하여 호스트 장치와 통신할 수 있다. 제1 서브미션 포인터(S1P) 및 제1 컴플리션 포인터(C1P)는 제1 서브미션 큐(S1Q) 및 제1 컴플리션 큐(C1Q)에 각각 대응할 수 있다. 제2 서브미션 포인터(S2P) 및 제2 컴플리션 포인터(C2P)는 제2 서브미션 큐(S2Q) 및 제2 컴플리션 큐(C2Q)에 각각 대응할 수 있다.

서브미션 큐(SQ)는 스토리지 장치(1300)로 전달될 커맨드, 더 상세하게는 스토리지 장치(1300)에 의해 페치될 커맨드를 저장하도록 구성된다. 서브미션 포인터(SP)는 서브미션 큐(SQ)에 등록된 커맨드들에 대한 정보를 포함할 수 있다. 예를 들어, 서브미션 포인터(SP)는 서브미션 큐(SQ)의 슬롯들 중에서 가장 오래된 커맨드(또는 가장 긴급한 커맨드)가 등록되어 있는 슬롯을 가리키는 서브미션 헤드 포인터(SH), 그리고 서브미션 큐(SQ)의 슬롯들 중에서 가장 오래 전에 비워진 슬롯 또는 빈 슬롯들 중에서 첫 번째 슬롯(예를 들어, 가장 작은 어드레스를 갖는 슬롯)을 가리키는 서브미션 테일 포인터(ST)를 포함할 수 있다. 서브미션 헤드 포인터(SH) 및 서브미션 테일 포인터(ST) 각각은 서브미션 큐(SQ)의 슬롯에 할당된 RAM (1200)의 어드레스들 포함할 수 있다.

컴플리션 큐는 스토리지 장치(1300)에 의해 수행된 커맨드의 수행 결과를 저장하도록 구성된다. 컴플리션 포인터(CP)는 컴플리션 큐(CQ)에 등록된 수행 결과들에 대한 정보를 포함할 수 있다. 예를 들어, 컴플리션 포인터(CP)는 컴플리션 큐(CQ)의 슬롯들 중에서 가장 오래된 수행 결과가 등록되어 있는 슬롯을 가리키는 컴플리션 헤드 포인터(CH), 그리고 컴플리션 큐(CQ)의 슬롯들 중에서 가장 오래 전에 비워진 슬롯 또는 빈 슬롯들 중에서 첫 번째 슬롯(예를 들어, 가장 작은 어드레스를 갖는 슬롯)을 가리키는 컴플리션 테일 포인터(CT)를 포함할 수 있다. 컴플리션 헤드 포인터(CH) 및 컴플리션 테일 포인터(CT) 각각은 컴플리션 큐(CQ)의 슬롯에 할당된 RAM (1200)의 어드레스들 포함할 수 있다.

호스트 장치 및 스토리지 장치(1300)가 통신하는 방법은 도 3 및 도 4를 참조하여 더 상세하게 설명된다.

도 1에서, 하나의 서브미션 큐(SQ) 및 하나의 컴플리션 큐(CQ)가 각각 하나의 서브미션 포인터(SP) 및 하나의 컴플리션 포인터(CP)에 대응하는 것으로 설명되었다. 그러나, 본 발명의 기술적 사상은 한정되지 않는다. 예를 들어, 둘 이상의 서브미션 큐들이 하나의 컴플리션 큐를 공유할 수 있다. 즉, i 개(i는 2 이상의 양의 정수)의 서브미션 큐들(SQ) 및 j 개(j는 i보다 작은 양의 정수)의 컴플리션 큐들(CQ)이 i 개의 서브미션 포인터들(SP) 및 j 개의 컴플리션 포인터들(CQ)에 각각 대응할 수 있다.

도 2는 본 발명의 실시 예에 따른 스토리지 장치(1300)를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 스토리지 장치(1300)는 불휘발성 메모리(110), 메모리 컨트롤러(120) 및 RAM (130)을 포함한다.

불휘발성 메모리(110)는 메모리 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 데이터(DATA1)를 수신하고, 제1 데이터(DATA1)를 기입할 수 있다. 불휘발성 메모리(110)는 읽기를 수행하고, 읽혀진 제1 데이터(DATA1)를 메모리 컨트롤러(120)로 출력할 수 있다.

불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 수신할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제어 신호(CTRL)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)를 구성하는 복수의 반도체 칩들 중 적어도 하나의 반도체 칩을 선택하는 칩 선택 신호(/CE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 커맨드(CMD1)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 어드레스(ADDR1)임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 제1 커맨드(CMD1) 또는 제1 어드레스(ADDR1)가 전송될 때에 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 입력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로 출력할 수 있다.

불휘발성 메모리(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.

메모리 컨트롤러(120)는 불휘발성 메모리(110)를 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)가 쓰기, 읽기 또는 소거를 수행하도록 제어할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 출력할 수 있다.

메모리 컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리(110)를 제어할 수 있다. 메모리 컨트롤러(120)는 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.

예시적으로, 메모리 컨트롤러(120)는 제1 단위(예를 들어, 시간 단위 또는 데이터 단위)로 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 제1 단위와 다른 제2 단위(예를 들어, 시간 단위 또는 데이터 단위)로 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.

메모리 컨트롤러(120)는 제1 포맷에 따라 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송할 수 있다. 메모리 컨트롤러(120)는 제1 포맷과 다른 제2 포맷에 따라, 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.

메모리 컨트롤러(120)는 제1 서브미션 포인터(S1P), 제1 컴플리션 포인터(C1P), 제2 서브미션 포인터(S2P) 및 제2 컴플리션 포인터(C2P)를 저장할 수 있다. 메모리 컨트롤러(120)는 제1 서브미션 포인터(S1P)를 이용하여, 호스트 장치의 제1 서브미션 큐(S1Q)로부터 제2 커맨드(CMD2)를 페치할 수 있다. 메모리 컨트롤러(120)는 제1 컴플리션 포인터(C1P)를 이용하여, 호스트 장치의 제1 컴플리션 큐(C1Q)로 제2 커맨드(CMD2)의 수행 결과를 출력할 수 있다. 메모리 컨트롤러(120)는 제2 서브미션 포인터(S2P)를 이용하여, 호스트 장치의 제2 서브미션 큐(S2Q)로부터 제2 커맨드(CMD2)를 페치할 수 있다. 메모리 컨트롤러(120)는 제2 컴플리션 포인터(C2P)를 이용하여, 호스트 장치의 제2 컴플리션 큐(C2Q)로 제2 커맨드(CMD2)의 수행 결과를 출력할 수 있다.

메모리 컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 호스트 장치로부터 제2 데이터(DATA2)를 수신하고, 수신된 제2 데이터(DATA2)를 RAM (130)에 저장하고, 그리고 RAM (130)에 저장된 제2 데이터(DATA2)를 제1 데이터(DATA1)로서 불휘발성 메모리(110)에 기입할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)로부터 제1 데이터(DATA1)를 읽고, 수신된 제1 데이터(DATA1)를 RAM (130)에 저장하고, RAM (130)에 저장된 제1 데이터(DATA1)를 제2 데이터(DATA2)로서 호스트 장치로 출력할 수 있다. 메모리 컨트롤러(130)는 불휘발성 메모리(110)로부터 읽은 데이터를 RAM (130)에 저장하고, RAM (130)에 저장된 데이터를 다시 불휘발성 메모리(110)에 기입할 수 있다.

메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.

RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리들 중 적어도 하나를 포함할 수 있다.

불휘발성 메모리(110)에서 소거 동작이 발생하는 오버헤드를 감소시키기 위하여, 스토리지 장치(1300)는 주소 매핑을 수행할 수 있다. 예를 들어, 외부 호스트 장치로부터 덮어쓰기가 요청될 때에, 스토리지 장치(1300)는 기존 데이터를 저장하는 메모리 셀들을 소거하고 덮어쓰기 요청된 데이터를 소거된 메모리 셀들에 저장하는 대신, 덮어쓰기 요청된 데이터를 자유 저장 공간의 메모리 셀들에 저장할 수 있다. 메모리 컨트롤러(120)는 외부의 호스트 장치에서 사용되는 논리 주소(logical address) 및 불휘발성 메모리(110)에서 사용되는 물리 주소(physical address)를 상술된 방법에 따라 매핑하는 FTL (Flash Translation Layer)를 구동할 수 있다. 예를 들어, 제2 어드레스(ADDR2)는 논리 주소이고, 제1 어드레스(ADDR1)는 물리 주소일 수 있다.

스토리지 장치(1300)는 호스트 장치의 요청에 따라, 데이터의 쓰기, 읽기 또는 소거를 수행할 수 있다. 스토리지 장치(1300)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(1300)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(1300)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page New) 등과 같은 실장형 메모리를 포함할 수 있다.

도 3은 스토리지 장치(1300)를 액세스하는 호스트 장치의 동작 방법을 보여주는 순서도이다. 예시적으로, 호스트 장치가 하나의 커맨드를 스토리지 장치(1300)로 전송하고, 전송된 커맨드가 완료 처리될 때까지의 과정이 도 3에 도시된다.

도 1 내지 도 3을 참조하면, S110 단계에서, 호스트 장치는 스토리지 장치(1300)로 전달할 새로운 커맨드를 할당된 서브미션 큐(SQ)에 인큐할 수 있다. 예를 들어, 새로운 커맨드를 발생한 코어 또는 가상 장치가 제1 서브미션 큐(S1Q)d에 할당된 경우, 새로운 커맨드는 제1 서브미션 큐(SQ1)에 인큐될 수 있다. 새로운 커맨드를 발생한 코어 또는 가상 장치가 제2 서브미션 큐(S2Q)에 할당된 경우, 새로운 커맨드는 제2 서브미션 큐(SQ2)에 인큐될 수 있다. 예를 들어, 호스트 장치는 서브미션 포인터(SP) 중 서브미션 테일 포인터(ST)가 가리키는 서브미션 큐(SQ)의 슬롯에, 새로운 커맨드를 인큐할 수 있다. 예를 들어, 서브미션 테일 포인터(ST)는 서브미션 큐(SQ)의 슬롯에 할당된 RAM (1200)의 어드레스를 포함할 수 있다.

S120 단계에서, 호스트 장치는 할당된 서브미션 큐(SQ)의 서브미션 테일 포인터(ST)가 서브미션 큐(SQ)의 다음 슬롯(예를 들어, 빈 슬롯)을 가리키도록 갱신할 수 있다.

S130 단계에서, 호스트 장치는 할당된 서브미션 큐(SQ)의 서브미션 테일 포인터(ST) 또는 서브미션 테일 포인터(ST)가 갱신되었음을 알리는 정보를 스토리지 장치(1300)로 전달할 수 있다.

S140 단계에서, 호스트 장치는 스토리지 장치(1300)로부터 인터럽트가 수신되는지 판별한다. 예를 들어, 호스트 장치는 스토리지 장치(1300)에서 커맨드의 수행이 완료되었음을 알리는 인터럽트가 스토리지 장치(1300)로부터 수신되는지 판별할 수 있다. 스토리지 장치(1300)로부터 인터럽트가 수신될 때까지, 호스트 장치는 다른 연산을 수행하거나 또는 대기할 수 있다.

스토리지 장치(1300)로부터 인터럽트가 수신되면, S150 단계에서, 호스트 장치(1300)는 컴플리션 포인터(CP) 중 컴플리션 테일 포인터(CT)를 갱신한다. 예를 들어, 호스트 장치는 수신된 인터럽트에 대응하는 컴플리션 테일 포인터(CT)가 컴플리션 큐(CQ)의 다음 슬롯(예를 들어, 빈 슬롯)을 가리키도록 갱신할 수 있다. 예를 들어, 컴플리션 테일 포인터(CT)는 컴플리션 큐(CQ)의 슬롯에 할당된 RAM (1200)의 어드레스를 포함할 수 있다.

S150 단계가 수행되면, 스토리지 장치(1300)로 전송된 커맨드의 수행 결과가 컴플리션 큐(CQ)에 인큐되어 있다. 더 상세하게는, 전송된 커맨드의 수행 결과가 할당된 컴플리션 큐(CQ)의 컴플리션 헤드 포인터(CH)가 가리키는 컴플리션 큐(CQ)의 슬롯에 등록되어 있다. 예를 들어, 컴플리션 헤드 포인터(CH)는 컴플리션 큐(SQ)의 슬롯에 할당된 RAM (1200)의 어드레스를 포함할 수 있다.

S160 단계에서, 호스트 장치가 비지 상태가 아니면, S170 단계가 수행된다. S170 단계에서, 호스트 장치는 컴플리션 헤드 포인터(CH)가 가리키는 수행 결과를 확인하고, 완료 처리할 수 있다. 예를 들어, 호스트 장치는 스토리지 장치(1300)에 데이터가 정상적으로 기입되거나 호스트 장치(1300)로부터 데이터가 정상적으로 읽어졌음을 확인하고, 후속 동작을 수행할 수 있다. 호스트 장치는 스토리지 장치(1300)의 액세스 시에 에러가 발생하였음을 확인하고, 후속 동작을 수행할 수 있다. 완료 처리된 수행 결과는 컴플리션 큐(CQ)로부터 삭제될 수 있다.

S180 단계에서, 호스트 장치는 컴플리션 헤드 포인터(CH)를 갱신한다. 예를 들어, 호스트 장치는 수신된 인터럽트에 대응하는 컴플리션 헤드 포인터(CH)가 컴플리션 큐(CQ)의 다음 슬롯(예를 들어, 수행 결과가 저장된 슬롯 또는 빈 슬롯)을 가리키도록 갱신할 수 있다. 갱신된 컴플리션 헤드 포인터(CH) 또는 갱신된 컴플리션 헤드 포인터의 정보는 스토리지 장치(1300)로 전달될 수 있다.

호스트 장치는 새로운 커맨드를 인큐하는 동작(S110 단계 내지 S130 단계), 전송된 커맨드가 수행되었음을 확인하는 동작(S140 단계 및 S150 단계), 그리고 수행 결과를 완료 처리하는 동작(S160 단계 내지 S180 단계)를 비동기식으로 처리할 수 있다. 예를 들어, 스토리지 장치(1300)로부터 이전 커맨드의 인터럽트가 수신되는지에 관계 없이 그리고 컴플리션 큐(CQ)에서 이전 커맨드의 수행 결과를 확인했는지에 관계 없이, 호스트 장치는 다음 커맨드를 서브미션 큐(SQ)에 인큐할 수 있다. 예를 들어, 호스트 장치는 인터럽트 또는 컴플리션 큐(CQ)에 관계 없이, 서브미션 큐(SQ)의 깊이(depth)가 허용하는 만큼의 새로운 커맨드들을 서브미션 큐(SQ)에 인큐할 수 있다.

또한, 호스트 장치는 서브미션 큐(SQ)의 인큐 및 컴플리션 큐(CQ)의 확인에 관계없이, 인터럽트가 수신될 때마다 컴플리션 테일 포인터(CT)를 갱신할 수 있다. 호스트 장치는 서브미션 큐(SQ)의 인큐 및 인터럽트에 관계없이, 컴플리션 헤드 포인터(CH)를 이용하여 컴플리션 큐(CQ)에 등록된 수행 결과들을 순차적으로 완료 처리할 수 있다.

도 4는 스토리지 장치(1300)의 동작 방법의 제1 예를 보여주는 순서도이다. 도 1 내지 도 4를 참조하면, S210 단계에서, 스토리지 장치(1300)는 라운드로빈(round robin) 기반으로 복수의 서브미션 큐들(QS) 중 하나의 서브미션 큐(SQ)를 선택한다.

S220 단계에서, 스토리지 장치(1300)는 선택된 서브미션 큐(SQ)에 등록된 커맨드가 존재하는지 판별한다. 예를 들어, 선택된 서브미션 큐(SQ)의 서브미션 헤드 포인터(SH) 및 서브미션 테일 포인터(ST)가 선택된 서브미션 큐(SQ)의 동일한 슬롯(예를 들어, 어드레스)을 가리키는 경우, 스토리지 장치(1300)는 선택된 서브미션 큐(SQ)에 등록된 커맨드가 존재하지 않는 것으로 판별할 수 있다. 선택된 서브미션 큐(SQ)에 등록된 커맨드가 존재하지 않으면, S210 단계에서 다음 서브미션 큐(SQ)가 선택될 수 있다. 선택된 서브미션 큐(SQ)에 등록된 커맨드가 존재하면, S230 단계가 수행된다.

S230 단계에서, 스토리지 장치(1300)는 서브미션 헤드 포인터(SH)를 이용하여, 서브미션 큐(SQ)로부터 커맨드를 페치(fetch)한다. 예를 들어, 스토리지 장치(1300)는 서브미션 헤드 포인터(SH)가 가리키는 서브미션 큐(SQ)의 슬롯에 등록된 커맨드를 RAM (1200)으로부터 페치할 수 있다. 예를 들어, 서브미션 헤드 포인터(SH)는 서브미션 큐(SQ)의 슬롯에 할당된 RAM (1200)의 어드레스를 포함할 수 있다.

S240 단계에서, 스토리지 장치(1300)는 페치된 커맨드를 수행한다.

S250 단계에서, 스토리지 장치(1300)는 선택된 서브미션 큐(SQ)에 대응하는 선택된 컴플리션 큐(CQ)가 가득찼는지 판별한다. 예를 들어, 컴플리션 헤드 포인터(CH) 및 컴플리션 테일 포인터(CT)가 연속한 어드레스들(예를 들어, RAM (1200)의 어드레스들)을 가리키고, 그리고 컴플리션 테일 포인터(CT)가 가리키는 어드레스가 컴플리션 헤드 포인터(CH)가 가리키는 어드레스보다 작을 때, 스토리지 장치(1300)는 선택된 컴플리션 큐(CQ)가 가득찬 것으로 판별할 수 있다. 다른 예로서, 선택된 컴플리션 큐(CQ)의 어드레스 범위에서 가장 작은 어드레스를 컴플리션 헤드 포인터(CH)가 가리키고, 그리고 선택된 컴플리션 큐(CQ)의 어드레스 범위에서 가장 큰 어드레스를 컴플리션 테일 포인터(CT)가 가리킬 때, 스토리지 장치(1300)는 선택된 컴플리션 큐(CQ)가 가득찬 것으로 판별할 수 있다.

컴플리션 큐(CQ)가 가득찬 것으로 판별되면, 스토리지 장치(1300)는 컴플리션 큐(CQ)에 빈 슬롯에 생성될 때까지 대기할 수 있다. 컴플리션 큐(CQ)가 가득차지 않고 빈 슬롯이 존재하면, S260 단계에서, 스토리지 장치(1300)는 커맨드의 수행 결과를 컴플리션 테일 포인터(CT)를 이용하여 컴플리션 큐(CQ)에 인큐한다. 예를 들어, 스토리지 장치(1300)는 컴플리션 테일 포인터(CT)가 가리키는 컴플리션 큐(CQ)의 슬롯에 수행 결과를 저장할 수 있다.

예시적으로, 스토리지 장치(1300)는 멀티쓰레드(multi-thread)를 지원할 수 있다. 도 4의 동작 방법은 스토리지 장치(1300)의 하나의 쓰레드에 의해 수행될 수 있다. 제1 쓰레드가 페치된 제1 커맨드를 수행하는 동안, 제2 쓰레드는 다른 서브미션 큐(SQ)를 통해 제2 커맨드를 수행할 수 있다. 스토리지 장치(1300)가 지원하는 멀티쓰레드의 수 만큼의 커맨드들이 동시에 페치되고 수행될 수 있다.

도 5 내지 도 9는 호스트 장치와 스토리지 장치(1300)의 동작에 따른 서브미션 큐(SQ) 및 컴플리션 큐(CQ)의 변화를 보여준다. 우선, 도 1 내지 도 5를 참조하면, 제1 서브미션 큐(SQ1), 제1 컴플리션 큐(CQ1), 제2 서브미션 큐(SQ2), 그리고 제2 컴플리션 큐(CQ2)는 각각 8 개의 슬롯들을 갖는 것으로 가정된다. 그러나, 제1 서브미션 큐(SQ1), 제1 컴플리션 큐(CQ1), 제2 서브미션 큐(SQ2), 그리고 제2 컴플리션 큐(CQ2)의 사이즈들은 한정되지 않는다.

제1 서브미션 큐(SQ1)의 제1 내지 제8 슬롯들은 RAM (1200)의 저장 공간들 중 연속적인 어드레스를 갖는 저장 공간에 할당될 수 있다. 제1 서브미션 큐(SQ1)에 할당된 RAM (1200)의 어드레스 범위에서, 제1 슬롯의 어드레스가 가장 작고 제8 슬롯의 어드레스가 가장 클 수 있다.

제2 서브미션 큐(SQ2)의 제1 내지 제8 슬롯들은 RAM (1200)의 저장 공간들 중 연속적인 어드레스를 갖는 저장 공간에 할당될 수 있다. 제2 서브미션 큐(SQ2)에 할당된 RAM (1200)의 어드레스 범위에서, 제1 슬롯의 어드레스가 가장 작고 제8 슬롯의 어드레스가 가장 클 수 있다.

제1 컴플리션 큐(CQ1)의 제1 내지 제8 슬롯들은 RAM (1200)의 저장 공간들 중 연속적인 어드레스를 갖는 저장 공간에 할당될 수 있다. 제1 컴플리션 큐(CQ1)에 할당된 RAM (1200)의 어드레스 범위에서, 제1 슬롯의 어드레스가 가장 작고 제8 슬롯의 어드레스가 가장 클 수 있다.

제2 컴플리션 큐(CQ2)의 제1 내지 제8 슬롯들은 RAM (1200)의 저장 공간들 중 연속적인 어드레스를 갖는 저장 공간에 할당될 수 있다. 제2 컴플리션 큐(CQ2)에 할당된 RAM (1200)의 어드레스 범위에서, 제1 슬롯의 어드레스가 가장 작고 제8 슬롯의 어드레스가 가장 클 수 있다.

헤드 포인터는 대응하는 큐로부터 바로 다음에 사용될 정보를 저장하는 슬롯을 가리킨다. 예를 들어, 헤드 포인터는 대응하는 큐에 등록된 정보들 중 가장 오래된 정보 또는 가장 우선 순위가 높은 정보의 슬롯을 가리킬 수 있다. 초기 상태에서, 헤드 포인터는 대응하는 큐의 슬롯들 중 가장 작은 어드레스를 갖는 슬롯을 가리킬 수 있다. 이후에, 큐에 등록된 정보가 제거될 때마다, 헤드 포인터는 이전의 슬롯의 어드레스와 연속한 어드레스를 갖는 슬롯을 가리키도록 갱신될 수 있다. 헤드 포인터가 대응하는 큐의 슬롯들 중 가장 큰 어드레스를 갖는 슬롯을 가리키는 경우, 헤드 포인터는 대응하는 큐의 슬롯들 중 가장 작은 어드레스를 갖는 슬롯을 가리키도록 갱신될 수 있다.

테일 포인터는 대응하는 큐에 새로운 정보가 등록될 슬롯을 가리킬 수 있다. 초기 상태에서, 테일 포인터는 대응하는 큐의 비어있는 슬롯들 중 가장 작은 어드레스를 갖는 슬롯, 또는 가장 오래전에 비워진 슬롯을 가리킬 수 있다. 큐에 새로운 정보가 인큐될 때마다, 테일 포인터는 이전의 슬롯의 어드레스와 연속한 어드레스를 갖는 슬롯을 가리키도록 갱신될 수 있다. 테일 포인터가 대응하는 큐의 슬롯들 중 가장 큰 어드레스를 갖는 슬롯을 가리키는 경우, 테일 포인터는 대응하는 큐의 슬롯들 중 가장 작은 어드레스를 갖는 슬롯을 가리키도록 갱신될 수 있다.

초기 상태에서, 제1 서브미션 큐(SQ1), 제1 컴플리션 큐(CQ1), 제2 서브미션 큐(SQ2), 그리고 제2 컴플리션 큐(CQ2)는 빈 상태일 수 있다. 제1 서브미션 큐(SQ1)에서, 제1 서브미션 헤드 포인터(S1H) 및 제1 서브미션 테일 포인터(S1T)는 가장 작은 어드레스를 갖는 제1 슬롯을 가리킬 수 있다. 제1 컴플리션 큐(CQ1)에서, 제1 컴플리션 헤드 포인터(C1H) 및 제1 컴플리션 테일 포인터(C1T)는 가장 작은 어드레스를 갖는 제1 슬롯을 가리킬 수 있다. 제2 서브미션 큐(SQ2)에서, 제2 서브미션 헤드 포인터(S2H) 및 제2 서브미션 테일 포인터(S2T)는 가장 작은 어드레스를 갖는 제1 슬롯을 가리킬 수 있다. 제2 컴플리션 큐(CQ2)에서, 제2 컴플리션 헤드 포인터(C2H) 및 제2 컴플리션 테일 포인터(C2T)는 가장 작은 어드레스를 갖는 제1 슬롯을 가리킬 수 있다.

도 1 내지 도 4, 그리고 도 6을 참조하면, 제1 및 제2 서브미션 큐들(SQ1, SQ2)에서 새로운 커맨드가 인큐된 슬롯들은 점으로 표시된다. 예를 들어, 제1 서브미션 큐(SQ1)의 제1 내지 제4 슬롯들에 각각 제1 내지 제4 커맨드들(S1_1~S1_4)이 인큐될 수 있다. 예를 들어, 제1 서브미션 큐(SQ1)를 통해 스토리지 장치(1300)를 액세스하는 코어 또는 가상 장치가 제1 내지 제4 커맨드들(S1_1~S1_4)을 순차적으로 제1 서브미션 큐(SQ1)에 인큐할 수 있다.

제1 서브미션 헤드 포인터(S1H)는 제1 서브미션 큐(SQ1)에 등록된 커맨드들(S1_1~S1_4) 중 가장 오래된 커맨드, 즉 제1 커맨드(S1_1)가 저장된 제1 슬롯을 가리킬 수 있다. 예를 들어, 제1 서브미션 큐(SQ1)로부터 제거된 커맨드가 존재하지 않으므로, 제1 서브미션 헤드 포인터(S1H)는 초기 위치를 유지하여 제1 슬롯을 가리킬 수 있다.

제1 서브미션 테일 포인터(S1T)는 비어있는 제5 내지 제8 슬롯들 중 가장 작은 어드레스를 갖는 제5 슬롯을 가리키도록 갱신될 수 있다. 예를 들어, 제1 서브미션 큐(SQ1)에 제1 커맨드(S1_1)가 인큐되면, 제1 서브미션 테일 포인터(S1T)는 제2 슬롯을 가리키도록 갱신될 수 있다. 제 서브미션 큐(SQ1)에 제2 커맨드(S1_2)가 인큐되면, 제1 서브미션 테일 포인터(S1T)는 제3 슬롯을 가리키도록 갱신될 수 있다. 제1 서브미션 큐(SQ1)에 제3 커맨드(S1_3)가 인큐되면, 제1 서브미션 테일 포인터(S1T)는 제4 슬롯을 가리키도록 갱신될 수 있다. 제1 서브미션 큐(SQ1)에 제4 커맨드(S1_4)가 인큐되면, 제1 서브미션 테일 포인터(S1T)는 제5 슬롯을 가리키도록 갱신될 수 있다.

제2 서브미션 큐(SQ2)의 제1 내지 제3 슬롯들에 각각 제1 내지 제3 커맨드들(S2_1~S2_3)이 인큐될 수 있다. 예를 들어, 제2 서브미션 큐(SQ2)를 통해 스토리지 장치(1300)를 액세스하는 코어 또는 가상 장치가 제1 내지 제3 커맨드들(S2_1~S2_3)을 순차적으로 제2 서브미션 큐(SQ2)에 인큐할 수 있다.

제2 서브미션 헤드 포인터(S2H)는 제2 서브미션 큐(SQ2)에 등록된 커맨드들(S1_1~S1_4) 중 가장 오래된 커맨드, 즉 제1 커맨드(S1_1)가 저장된 제1 슬롯을 가리킬 수 있다. 예를 들어, 제2 서브미션 큐(SQ2)로부터 제거된 커맨드가 존재하지 않으므로, 제2 서브미션 헤드 포인터(S2H)는 초기 위치를 유지할 수 있다.

제1 서브미션 테일 포인터(S1T)는 비어있는 제4 내지 제8 슬롯들 중 가장 작은 어드레스를 갖는 제4 슬롯을 가리키도록 갱신될 수 있다. 예를 들어, 제1 내지 제3 커맨드들(S2_1~S2_3)이 제2 서브미션 큐(SQ2)에 인큐됨에 따라, 제2 서브미션 테일 포인터는 제3 커맨드(S2_3)가 등록된 제3 슬롯의 어드레스와 연속한 어드레스를 갖는 제4 슬롯을 가리키도록 갱신될 수 있다.

도 1 내지 도 4, 그리고 도 7을 참조하면, 제1 및 제2 서브미션 큐들(SQ1, SQ2)에서 새로운 커맨드가 인큐된 슬롯들은 점으로 표시되고, 등록된 커맨드가 제거된 슬롯들은 사선으로 표시된다. 제1 및 제2 컴플리션 큐들(CQ1, CQ2)에서, 새로운 실행 결과들이 인큐된 슬롯들은 점으로 표시된다.

예를 들어, 제1 서브미션 큐(SQ1)의 제5 내지 제7 슬롯들에 각각 제5 내지 제7 커맨드들(S1_5~S1_7)이 순차적으로 인큐될 수 있다. 제5 내지 제7 커맨드들(S1_5~S1_7)이 인큐됨에 따라, 제1 서브미션 테일 포인터(S1T)는 제7 슬롯의 어드레스와 연속한 어드레스를 갖는 제8 슬롯을 가리키도록 갱신될 수 있다.

제1 서브미션 큐(SQ1)의 제1 및 제2 슬롯들이 비워질 수 있다. 예를 들어, 스토리지 장치(1300)는 제1 서브미션 헤드 포인터(S1H)를 이용하여, 제1 서브미션 큐(SQ1)의 제1 및 제2 슬롯들에 등록된 제1 및 제2 커맨드들(S1_1, S1_2)을 페치할 수 있다. 스토리지 장치(1300)가 제1 커맨드(S1_1)를 페치함에 따라, 제1 커맨드(S1_1)가 등록된 제1 슬롯이 비워질 수 있다. 제1 서브미션 헤드 포인터(S1H)는 제1 슬롯의 어드레스와 연속한 어드레스를 갖는 제2 슬롯을 가리키도록 갱신될 수 있다. 스토리지 장치(1300)가 제2 커맨드(S1_2)를 페치함에 따라, 제2 커맨드(S1_2)가 등록된 제2 슬롯이 비워질 수 있다. 제1 서브미션 헤드 포인터(S1H)는 제2 슬롯의 어드레스와 연속한 어드레스를 갖는 제3 슬롯을 가리키도록 갱신될 수 있다.

제1 서브미션 큐(SQ1)로의 인큐는 호스트 장치에 의해 수행되고, 제1 서브미션 큐(SQ1)로부터의 페치는 스토리지 장치(1300)에 의해 수행된다. 제1 서브미션 큐(SQ1)와 연관된 인큐 및 페치는 서로 독립적으로 수행될 수 있다. 스토리지 장치(1300)는 페치된 제1 및 제2 커맨드들(S1_1, S1_2)을 수행할 수 있다.

스토리지 장치(1300)가 페치된 제1 및 제2 커맨드들(S1_1, S1_2)의 수행을 완료하면, 스토리지 장치(1300)는 제1 컴플리션 큐(CQ1)에 제1 및 제2 실행 결과들(C1_1, C1_2)을 각각 제1 및 제2 슬롯들에 순차적으로 인큐할 수 있다. 제1 및 제2 실행 결과들(C1_1, C1_2)이 인큐됨에 따라, 제1 컴플리션 테일 포인터(C1T)는 제2 슬롯과 연속한 어드레스를 갖는 제3 슬롯을 가리키도록 갱신될 수 있다. 제1 컴플리션 큐(CQ1)로부터 제거된 실행 결과가 존재하지 않으므로, 제1 컴플리션 헤드 포인터(C1H)는 초기 위치를 유지할 수 있다.

예를 들어, 제2 서브미션 큐(SQ2)의 제4 내지 제6 슬롯들에 각각 제4 내지 제6 커맨드들(S2_4~S2_6)이 순차적으로 인큐될 수 있다. 제4 내지 제6 커맨드들(S2_4~S2_6)이 인큐됨에 따라, 제2 서브미션 테일 포인터(S2T)는 제6 슬롯의 어드레스와 연속한 어드레스를 갖는 제7 슬롯을 가리키도록 갱신될 수 있다.

제2 서브미션 큐(SQ2)의 제1 슬롯이 비워질 수 있다. 예를 들어, 스토리지 장치(1300)가 제1 커맨드(S2_1)를 페치함에 따라, 제1 커맨드(S2_1)가 등록된 제1 슬롯이 비워질 수 있다. 제2 서브미션 헤드 포인터(S2H)는 제1 슬롯의 어드레스와 연속한 어드레스를 갖는 제2 슬롯을 가리키도록 갱신될 수 있다. 스토리지 장치(1300)는 페치된 제1 커맨드(S2_1)를 수행할 수 있다.

스토리지 장치(1300)가 페치된 제1 커맨드(S2_1)의 수행을 완료하면, 스토리지 장치(1300)는 제2 컴플리션 큐(CQ2)에 제1 실행 결과(C2_1)를 제1 슬롯에 인큐할 수 있다. 제1 실행 결과(C2_1)가 인큐됨에 따라, 제2 컴플리션 테일 포인터(C2T)는 제1 슬롯과 연속한 어드레스를 갖는 제2 슬롯을 가리키도록 갱신될 수 있다. 제2 컴플리션 큐(CQ2)로부터 제거된 실행 결과가 존재하지 않으므로, 제2 컴플리션 헤드 포인터(C2H)는 초기 위치를 유지할 수 있다.

도 1 내지 도 4, 그리고 도 8을 참조하면, 제1 및 제2 서브미션 큐들(SQ1, SQ2)에서 새로운 커맨드가 인큐된 슬롯들은 점으로 표시되고, 등록된 커맨드가 제거된 슬롯들은 사선으로 표시된다. 제1 및 제2 컴플리션 큐들(CQ1, CQ2)에서, 새로운 실행 결과들이 인큐된 슬롯들은 점으로 표시되고, 등록된 실행 결과가 제거된 슬롯들은 사선으로 표시된다.

예를 들어, 제1 서브미션 큐(SQ1)의 제8 슬롯에 제8 커맨드(S1_8)가 인큐될 수 있다. 제1 서브미션 테일 포인터(S1T)가 가리키던 제8 슬롯은 제1 서브미션 큐(SQ1)의 어드레스 범위에서 가장 큰 어드레스를 갖는다. 따라서, 제8 커맨드(S1_8)가 인큐됨에 따라, 제1 서브미션 테일 포인터(S1T)는 제1 서브미션 큐(SQ1)의 어드레스 범위에서 가장 작은 어드레스를 갖는 제1 슬롯을 가리키도록 갱신될 수 있다.

제1 서브미션 큐(SQ1)의 제3 내지 제5 슬롯들이 비워질 수 있다. 예를 들어, 스토리지 장치(1300)가 제3 내지 제5 커맨드들(S1_3~S1_5)을 페치함에 따라, 제1 서브미션 큐(SQ1)의 제3 내지 제5 슬롯들이 비워질 수 있다. 제1 서브미션 헤드 포인터(S1H)는 제5 슬롯의 어드레스와 연속한 어드레스를 갖는 제6 슬롯을 가리키도록 갱신될 수 있다. 스토리지 장치(1300)는 페치된 제3 내지 제5 커맨드들(S1_3~S1_5)을 수행할 수 있다.

스토리지 장치(1300)가 페치된 제3 내지 제5 커맨드들(S1_3~S1_5)의 수행을 완료하면, 스토리지 장치(1300)는 제1 컴플리션 큐(CQ1)에 제3 내지 제5 실행 결과들(C1_3~C1_5)을 각각 제3 내지 제5 슬롯들에 순차적으로 인큐할 수 있다. 제3 내지 제5 실행 결과들(C1_3~C1_5)이 인큐됨에 따라, 제1 컴플리션 테일 포인터(C1T)는 제5 슬롯과 연속한 어드레스를 갖는 제6 슬롯을 가리키도록 갱신될 수 있다.

제1 컴플리션 큐(CQ1)의 제1 슬롯이 비워질 수 있다. 예를 들어, 호스트 장치가 제1 실행 결과(C1_1)를 완료 처리함에 따라, 제1 컴플리션 큐(CQ1)의 제1 슬롯이 비워질 수 있다. 제1 컴플리션 헤드 포인터(C1H)는 제1 슬롯의 어드레스와 연속한 어드레스를 갖는 제2 슬롯을 가리키도록 갱신될 수 있다.

제1 컴플리션 큐(CQ1)로의 인큐는 스토리지 장치(1300)에 의해 수행되고, 제1 컴플리션 큐(CQ1)로부터 실행 결과를 제거하는 것은 호스트 장치에 의해 수행된다. 제1 컴플리션 큐(CQ1)와 연관된 인큐 및 제거는 서로 독립적으로 수행될 수 있다.

예를 들어, 제2 서브미션 큐(SQ2)의 제7, 제8 및 제1 슬롯들에 각각 제7 내지 제9 커맨드들(S2_7~S2_9)이 순차적으로 인큐될 수 있다. 제7 내지 제9 커맨드들(S2_7~S2_9)이 인큐됨에 따라, 제2 서브미션 테일 포인터(S2T)는 제1 슬롯의 어드레스와 연속한 어드레스를 갖는 제2 슬롯을 가리키도록 갱신될 수 있다.

제2 서브미션 큐(SQ2)의 제2 내지 제6 슬롯들이 비워질 수 있다. 예를 들어, 스토리지 장치(1300)가 제2 내지 제6 커맨드들(S2_2~S2_6)을 페치함에 따라, 제2 서브미션 큐(SQ2)의 제2 내지 제6 슬롯들이 비워질 수 있다. 제2 서브미션 헤드 포인터(S2H)는 제6 슬롯의 어드레스와 연속한 어드레스를 갖는 제7 슬롯을 가리키도록 갱신될 수 있다. 스토리지 장치(1300)는 페치된 제2 내지 제6 커맨드들(S2_2~S2_6)을 수행할 수 있다.

스토리지 장치(1300)가 페치된 제2 내지 제6 커맨드들(S2_2~S2_6)의 수행을 완료하면, 스토리지 장치(1300)는 제2 컴플리션 큐(CQ2)에 제2 내지 제6 실행 결과들(C2_2~C2_6)을 제2 내지 제6 슬롯들에 인큐할 수 있다. 제2 내지 제6 실행 결과들(C2_2~C2_6)이 인큐됨에 따라, 제2 컴플리션 테일 포인터(C2T)는 제6 슬롯과 연속한 어드레스를 갖는 제7 슬롯을 가리키도록 갱신될 수 있다.

제2 컴플리션 큐(CQ2)의 제1 슬롯이 비워질 수 있다. 예를 들어, 호스트 장치가 제1 실행 결과(C2_1)를 완료 처리함에 따라, 제2 컴플리션 큐(CQ2)의 제1 슬롯이 비워질 수 있다. 제2 컴플리션 헤드 포인터(C2H)는 제1 슬롯의 어드레스와 연속한 어드레스를 갖는 제2 슬롯을 가리키도록 갱신될 수 있다.

도 1 내지 도 4, 그리고 도 9를 참조하면, 제1 및 제2 서브미션 큐들(SQ1, SQ2)에서 새로운 커맨드가 인큐된 슬롯들은 점으로 표시되고, 등록된 커맨드가 제거된 슬롯들은 사선으로 표시된다. 제1 및 제2 컴플리션 큐들(CQ1, CQ2)에서, 새로운 실행 결과들이 인큐된 슬롯들은 점으로 표시되고, 등록된 실행 결과가 제거된 슬롯들은 사선으로 표시된다.

예를 들어, 제1 서브미션 큐(SQ1)의 제1 슬롯에 제9 커맨드(S1_9)가 인큐될 수 있다. 제9 커맨드(S1_9)가 인큐됨에 따라, 제1 서브미션 테일 포인터(S1T)는 제1 슬롯의 어드레스와 연속한 어드레스를 갖는 제2 슬롯을 가리키도록 갱신될 수 있다.

제1 서브미션 큐(SQ1)의 제6 및 제7 슬롯들이 비워질 수 있다. 예를 들어, 스토리지 장치(1300)가 제6 및 제7 커맨드들(S1_6, S1_7)을 페치함에 따라, 제1 서브미션 큐(SQ1)의 제6 및 제7 슬롯들이 비워질 수 있다. 제1 서브미션 헤드 포인터(S1H)는 제7 슬롯의 어드레스와 연속한 어드레스를 갖는 제8 슬롯을 가리키도록 갱신될 수 있다. 스토리지 장치(1300)는 페치된 제6 및 제7 커맨드들(S1_6, S1_7)을 수행할 수 있다.

스토리지 장치(1300)가 페치된 제6 및 제7 커맨드들(S1_6, S1_7)의 수행을 완료하면, 스토리지 장치(1300)는 제1 컴플리션 큐(CQ1)에 제6 및 제7 실행 결과들(C1_6, C1_7)을 각각 제6 및 제7 슬롯들에 순차적으로 인큐할 수 있다. 제6 및 제7 실행 결과들(C1_6, C1_7)이 인큐됨에 따라, 제1 컴플리션 테일 포인터(C1T)는 제7 슬롯과 연속한 어드레스를 갖는 제8 슬롯을 가리키도록 갱신될 수 있다.

제1 컴플리션 큐(CQ1)의 제2 및 제3 슬롯들이 비워질 수 있다. 예를 들어, 호스트 장치가 제2 및 제3 실행 결과들(C1_2, C1_3)을 완료 처리함에 따라, 제1 컴플리션 큐(CQ1)의 제2 및 제3 슬롯들이 비워질 수 있다. 제1 컴플리션 헤드 포인터(C1H)는 제3 슬롯의 어드레스와 연속한 어드레스를 갖는 제4 슬롯을 가리키도록 갱신될 수 있다.

예를 들어, 제2 서브미션 큐(SQ2)의 제2 슬롯에 제10 커맨드(S2_10)가 인큐될 수 있다. 제10 커맨드(S2_10)가 인큐됨에 따라, 제2 서브미션 테일 포인터(S2T)는 제2 슬롯의 어드레스와 연속한 어드레스를 갖는 제3 슬롯을 가리키도록 갱신될 수 있다.

제2 서브미션 큐(SQ2)의 제7 및 제8 슬롯들이 비워질 수 있다. 예를 들어, 스토리지 장치(1300)가 제7 및 제8 커맨드들(S2_7~S2_8)을 페치함에 따라, 제2 서브미션 큐(SQ2)의 제7 및 제8 슬롯들이 비워질 수 있다. 제2 서브미션 포인터(S2H)는 제2 서브미션 큐(SQ2)의 어드레스 범위 중 가장 작은 어드레스를 갖는 제1 슬롯을 가리키도록 갱신될 수 있다. 스토리지 장치(1300)는 페치된 제7 및 제8 커맨드들(S2_7~S2_8)을 수행할 수 있다.

스토리지 장치(1300)가 페치된 제7 및 제8 커맨드들(S2_7~S2_8)의 수행을 완료하면, 스토리지 장치(1300)는 제2 컴플리션 큐(CQ2)에 제7 및 제8 실행 결과들(C2_7, C2_8)을 제7 및 제8 슬롯들에 인큐할 수 있다. 제7 및 제8 실행 결과들(C2_7, C2_8)이 인큐됨에 따라, 제2 컴플리션 테일 포인터(C2T)는 제2 컴플리션 큐(CQ2)의 어드레스 범위 중 가장 작은 어드레스를 갖는 제1 슬롯을 가리키도록 갱신될 수 있다.

제2 컴플리션 큐(CQ2)에 제8 실행 결과(C2_8)가 인큐되면, 제2 컴플리션 큐(CQ2)의 제1 내지 제8 슬롯들 중 비어있는 슬롯은 하나이다. 빈 슬롯이 하나일 때, 해당 큐는 가득찬 큐(full queue)인 것으로 판별된다. 예를 들어, 헤드 포인터 및 테일 포인터가 연속한 어드레스들을 가리키고, 헤드 포인터의 어드레스가 테일 포인터의 어드레스보다 클 때, 해당 큐는 가득찬 큐로 판별된다. 예를 들어, 헤드 포인터가 큐의 어드레스 범위 중 가장 작은 어드레스를 가리키고, 테일 포인터가 큐의 어드레스 범위 중 가장 큰 어드레스를 가리킬 때, 해당 큐는 가득찬 큐로 판별된다.

도 9에서, 제2 컴플리션 큐(CQ2)는 가득찬 큐로 판별되며, 제2 컴플리션 (CQ2)는 더 이상의 실행 결과를 인큐할 수 없다.

예를 들어, 제2 컴플리션 큐(CQ2)가 가득차더라도, 라운드로빈 기반으로 제2 서브미션 큐(SQ2)로부터 커맨드가 페치될 수 있다. 예를 들어, 스토리지 장치(1300)의 제1 쓰레드는 제2 서브미션 큐(SQ2)로부터 커맨드를 페치하고, 페치된 커맨드를 수행할 수 있다. 그러나, 제2 컴플리션 큐(CQ2)가 가득찬 큐 이므로, 스토리지 장치(1300)의 제1 쓰레드는 페치된 커맨드의 실행 결과를 제2 컴플리션 큐(CQ2)에 인큐하지 못하고 대기한다. 스토리지 장치(1300)가 단일 쓰레드만을 지원하는 경우, 제2 컴플리션 큐(CQ2)가 호스트 장치에 의해 비워질 때까지, 스토리지 장치(1300)의 동작이 중지될 수 있다.

스토리지 장치(1300)가 멀티 쓰레드를 지원하는 경우, 스토리지 장치(1300)의 제2 쓰레드가 라운드 로빈 기반으로 커맨드를 페치할 수 있다. 제2 서브미션 큐(CQ2)가 선택되면, 제2 쓰레드는 제2 서브미션 큐(CQ2)로부터 커맨드를 페치하고, 페치된 커맨드를 수행할 수 있다. 그러나, 제2 컴플리션 큐(CQ2)가 가득찬 큐 이므로, 스토리지 장치(1300)의 제2 쓰레드는 페치된 커맨드의 실행 결과를 제2 컴플리션 큐(CQ2)에 인큐하지 못하고 대기한다.

상술된 바와 같이, 스토리지 장치(1300)가 단일 쓰레드만을 지원하는 경우, 하나의 컴플리션 큐가 가득차면 스토리지 장치(1300)의 동작이 중지된다. 스토리지 장치(1300)가 멀티 쓰레드를 지원하는 경우, 하나의 컴플리션 큐가 가득차면 사용 가능한 쓰레드의 수가 점차 감소한다. 즉, 스토리지 장치(1300)의 동작 성능이 점차 감소한다.

상술된 동작 성능의 저하는, 가득찬 큐의 적어도 하나의 슬롯이 비워질 때까지 지속된다. 다시 말하면, 가득찬 컴플리션 큐가 복원될 때가지 지속된다.

컴플리션 큐가 가득 참으로 인해 스토리지 장치(1300)의 동작 성능이 감소하는 것을 방지하기 위하여, 본 발명의 실시 예에 따른 스토리지 장치(1300)는 컴플리션 큐가 가득차는지에 따라, 라운드로빈 기반의 커맨드 페치 방식을 조절할 수 있다.

도 10은 스토리지 장치(1300)의 동작 방법의 제2 예를 보여주는 순서도이다. 도 1 내지 도 3, 그리고 도 10을 참조하면, S310 단계에서, 스토리지 장치(1300)는 라운드로빈(round robin) 기반으로 복수의 서브미션 큐들(SQ) 중 하나의 서브미션 큐(SQ)를 선택한다.

S320 단계에서, 스토리지 장치(1300)는 선택된 서브미션 큐(SQ)에 등록된 커맨드가 존재하는지 판별한다. 예를 들어, 선택된 서브미션 큐(SQ)의 서브미션 헤드 포인터(SH) 및 서브미션 테일 포인터(ST)가 선택된 서브미션 큐(SQ)의 동일한 슬롯(예를 들어, 어드레스)을 가리키는 경우, 스토리지 장치(1300)는 선택된 서브미션 큐(SQ)에 등록된 커맨드가 존재하지 않는 것으로 판별할 수 있다. 선택된 서브미션 큐(SQ)에 등록된 커맨드가 존재하지 않으면, S310 단계에서 다음 서브미션 큐(SQ)가 선택될 수 있다. 선택된 서브미션 큐(SQ)에 등록된 커맨드가 존재하면, S330 단계가 수행된다.

S330 단계에서, 스토리지 장치(1300)는 서브미션 헤드 포인터(SH)를 이용하여, 서브미션 큐(SQ)로부터 커맨드를 페치(fetch)한다. 예를 들어, 스토리지 장치(1300)는 서브미션 헤드 포인터(SH)가 가리키는 서브미션 큐(SQ)의 슬롯에 등록된 커맨드를 RAM (1200)으로부터 페치할 수 있다.

S340 단계에서, 스토리지 장치(1300)는 페치된 커맨드를 수행한다.

S350 단계에서, 스토리지 장치(1300)는 컴플리션 테일 포인터(CT)를 이용하여, 페치된 커맨드의 실행 결과를 선택된 서브미션 큐(SQ)에 대응하는 선택된 컴플리션 큐(CQ)에 인큐한다.

S360 단계에서, 스토리지 장치(1300)는 선택된 컴플리션 큐(CQ)가 가득찼는지 판별한다. 예를 들어, 컴플리션 헤드 포인터(CH) 및 컴플리션 테일 포인터(CT)가 연속한 어드레스들(예를 들어, RAM (1200)의 어드레스들)을 가리키고, 그리고 컴플리션 테일 포인터(CT)가 가리키는 어드레스가 컴플리션 헤드 포인터(CH)가 가리키는 어드레스보다 작을 때, 스토리지 장치(1300)는 선택된 컴플리션 큐(CQ)가 가득찬 것으로 판별할 수 있다. 다른 예로서, 선택된 컴플리션 큐(CQ)의 어드레스 범위에서 가장 작은 어드레스를 컴플리션 헤드 포인터(CH)가 가리키고, 그리고 선택된 컴플리션 큐(CQ)의 어드레스 범위에서 가장 큰 어드레스를 컴플리션 테일 포인터(CT)가 가리킬 때, 스토리지 장치(1300)는 선택된 컴플리션 큐(CQ)가 가득찬 것으로 판별할 수 있다.

컴플리션 큐(CQ)가 가득찬 것으로 판별되면, 스토리지 장치(1300)는 가득찬 컴플리션 큐(CQ)의 슬롯들 중 적어도 하나가 비워질 때까지, 가득찬 컴플리션 큐에 대응하는 서브미션 큐(SQ)로부터 커맨드를 페치하는 것을 금지할 수 있다. 예를 들어, 스토리지 장치(1300)는 가득찬 컴플리션 큐(CQ)와 연관된 컴플리션 헤드 포인터가 갱신될 때까지, 가득찬 컴플리션 큐(CQ)에 대응하는 서브미션 큐(SQ)로부터 커맨드를 페치하는 것을 금지할 수 있다.

예를 들어, 스토리지 장치(1300)는 라운드 로빈 기반으로 서브미션 큐(SQ)를 선택할 때에, 가득찬 컴플리션 큐(CQ)에 대응하는 서브미션 큐(SQ)를 선택하는 것을 금지할 수 있다. 스토리지 장치(1300)는 라운드 로빈 기반으로 서브미션 큐(SQ)를 선택할 때에, 가득찬 컴플리션 큐(CQ)에 대응하는 서브미션 큐(SQ)의 선택을 생략할 수 있다.

가득찬 컴플리션 큐(CQ)에 대응하는 서브미션 큐(SQ)의 선택이 금지 또는 생략되면, 스토리지 장치(1300)의 동작이 중지되거나 동작 성능이 저하되는 것이 방지된다.

도 11은 가득찬 컴플리션 큐(CQ)에 대응하는 서브미션 큐(SQ)의 선택을 금지 또는 생략하는 예를 보여주는 순서도이다. 도 1, 도 2 및 도 11을 참조하면, S410 단계에서, 가득찬 컴플리션 큐(CQ)에 대응하는 서브미션 큐(SQ)의 가중치가 감소된다. 그리고, S420 단계에서, 다른 서브미션 큐(SQ)의 가중치가 증가된다.

예시적으로, 스토리지 장치(1300)는 라운드로빈 기반으로 서브미션 큐(SQ)를 선택할 때, 가중치를 이용할 수 있다. 예를 들어, 제1 서브미션 큐(S1Q)의 가중치는 i 이고, 제2 서브미션 큐(S2Q)의 가중치는 j일 수 있다. 스토리지 장치(1300)는 'i:j'의 비율로, 제1 및 제2 서브미션 큐들(S1Q, S2Q)을 각각 선택할 수 있다.

가득찬 컴플리션 큐(CQ)가 존재할 때, 가득찬 컴플리션 큐(CQ)에 대응하는 서브미션 큐(SQ)의 가중치는 '0'으로 설정될 수 있다. 즉, 가득찬 컴플리션 큐(CQ)에 대응하는 서브미션 큐(SQ)는 라운드로빈 기반의 선택 방식으로부터 제외될 수 있다. 가득찬 컴플리션 큐(CQ)에 대응하는 서브미션 큐(SQ)의 가중치가 감소된 만큼, 다른 정상 서브미션 큐(SQ)의 가중치가 증가될 수 있다. 예시적으로, 가중치가 증가되는 서브미션 큐(SQ)는, 서브미션 큐(SQ) 또는 컴플리션 큐(CQ)를 참조하여 선택될 수 있다.

예를 들어, 빈 슬롯들의 수가 가장 많은 컴플리션 큐(CQ)를 포함하는 서브미션 큐(SQ)의 가중치가 증가될 수 있다. 스토리지 장치(1300)는 컴플리션 헤드 포인터들(CH) 및 컴플리션 테일 포인터들(CT)을 참조하여, 빈 슬롯들의 수가 가장 많은 컴플리션 큐(CQ)를 검출할 수 있다. 스토리지 장치(1300)는 검출된 컴플리션 큐(CQ)에 대응하는 서브미션 큐(SQ)의 가중치를 증가시킬 수 있다.

다른 예로서, 등록된 커맨드들의 수가 가장 많은 서브미션 큐(SQ)의 가중치가 증가될 수 있다. 스토리지 장치(1300)는 서브미션 헤드 포인터들(SH) 및 서브미션 테일 포인터들(ST)을 참조하여, 등록된 커맨드들의 수가 가장 많은 서브미션 큐(SQ)를 검출할 수 있다. 스토리지 장치(1300)는 검출된 서브미션 큐(SQ)의 가중치를 증가시킬 수 있다.

다른 예로서, 스토리지 장치(1300)는 컴플리션 큐들(CQ) 및 서브미션 큐들(SQ)을 모두 참조하여, 가중치가 증가될 서브미션 큐(SQ)를 선택할 수 있다. 예를 들어, 스토리지 장치(1300)는 빈 슬롯들의 수가 많은 컴플리션 큐(CQ)에 대응하고, 그리고 등록된 커맨드들의 수가 많은 서브미션 큐(SQ)의 가중치를 증가시킬 수 있다.

도 12는 스토리지 장치의 동작 방법의 제3 예를 보여주는 순서도이다. 도 12의 S510 단계 내지 S550 단계는 도 10의 S310 단계 내지 S350 단계와 동일한 방법으로 수행된다. 따라서, 중복되는 설명은 생략된다.

도 1, 도 2 및 도 12를 참조하면, S560 단계에, 스토리지 장치(1300)는 선택된 컴플리션 큐(CQ)가 가득찼는지 판별한다.

컴플리션 큐(CQ)가 가득찬 것으로 판별되면, S570 단계에서, 스토리지 장치(1300)는 배경 동작을 수행한다. 예를 들어, 스토리지 장치(1300)는 유휴 시간에 수행하도록 예약된 배경 동작을 수행할 수 있다. 유휴 시간은, 호스트로부터의 커맨드가 존재하지 않아, 스토리지 장치(1300)가 수행할 동작이 존재하지 않는 시간을 가리킨다. 예를 들어, 스토리지 장치(1300)는 가비지 컬렉션(garbage collection)을 수행할 수 있다. 가비지 컬렉션은, 유효 데이터 및 무효 데이터가 함께 저장되어 있는 제1 메모리 블록의 유효 데이터를 비어있는 제2 메모리 블록으로 복사하고, 제1 메모리 블록을 삭제하는 동작일 수 있다. 가비지 컬렉션은 빈 메모리 블록을 확보하기 위하여 수행되는 동작일 수 있다.

가비지 컬렉션과 같은 배경 동작이 수행되는 동안, 가득찬 컴플리션 큐의 적어도 하나의 슬롯이 비워질 수 있다.

도 13은 본 발명의 실시 예에 따른 불휘발성 메모리(110)를 보여주는 블록도이다. 도 2 및 도 13을 참조하면, 불휘발성 메모리(110)는 메모리 셀 어레이(111), 어드레스 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.

메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.

어드레스 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 어드레스 디코더 회로(113)는 메모리 컨트롤러(120)로부터 제1 어드레스(ADDR1)를 수신할 수 있다. 어드레스 디코더 회로(113)는 수신된 제1 어드레스(ADDR1)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.

예를 들어, 프로그램 시에, 어드레스 디코더 회로(113)는, 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(131)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압(예를 들어, 접지 전압)을 인가할 수 있다.

페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.

페이지 버퍼 회로(115)는 메모리 셀 어레이(111)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.

데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다.

데이터 입출력 회로(117)는 메모리 컨트롤러(220)로부터 수신되는 제1 데이터(DATA1)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터(DATA)를 메모리 컨트롤러(220)로 전송할 수 있다. 데이터 입출력 회로(117)는 버퍼 메모리로 기능할 수 있다.

제어 로직 회로(119)는 메모리 컨트롤러(220)로부터 제1 커맨드(CMD1) 및 제어 신호(CTRL)를 수신한다. 제어 로직 회로(119)는 수신된 제1 커맨드(CMD1)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리(110)의 제반 동작을 제어할 수 있다.

예시적으로, 읽기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다. 쓰기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 데이터 스트로브 신호(DQS)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다.

도 14는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 14를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.

예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.

각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, GSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.

복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.

최하단의 접지 선택 트랜지스터들(GSTa)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.

예시적으로, 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 높이(또는 순서)를 갖는 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 높이의 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 공통으로 연결되고, 제2 높이의 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 공통으로 연결될 수 있다.

예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제1 접지 선택 라인에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제2 접지 선택 라인에 연결될 수 있다.

기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.

즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.

예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.

셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.

메모리 블록(BLKa)에서, 쓰기 및 읽기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BKLa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, Bl2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 쓰기 또는 읽기가 수행될 수 있다.

메모리 블록(BLKa)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.

도 14에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 14에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.

셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.

셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.

도 15는 본 발명의 다른 실시 예에 따른 메모리 블록(BLKb)을 보여주는 회로도이다. 도 15를 참조하면, 메모리 블록(BKLb)은 복수의 스트링들(SR)을 포함한다. 복수의 스트링들(SR)은 복수의 비트 라인들(BL1~BLn)에 각각 연결될 수 있다. 각 스트링(SR)은 접지 선택 트랜지스터(GST), 메모리 셀들(MC), 그리고 스트링 선택 트랜지스터(SST)를 포함한다.

각 스트링(SR)의 접지 선택 트랜지스터(GST)는 메모리 셀들(MC) 및 공통 소스 라인(CSL)의 사이에 연결된다. 복수의 스트링들(SR)의 접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결된다.

각 스트링(SR)의 스트링 선택 트랜지스터(SST)는 메모리 셀들(MC) 및 비트 라인(BL)의 사이에 연결된다. 복수의 스트링들(SR)의 스트링 선택 트랜지스터들(SST)은 복수의 비트 라인들(BL1~BLn)에 각각 연결된다.

각 스트링(SR)에서, 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST) 사이에 복수의 메모리 셀들(MC)이 제공된다. 각 스트링(SR)에서, 복수의 메모리 셀들(MC)은 직렬 연결될 수 있다.

복수의 스트링들(SR)에서, 공통 소스 라인(CSL)으로부터 동일한 순서에 위치한 메모리 셀들(MC)은 하나의 워드 라인에 공통으로 연결될 수 있다. 복수의 스트링들(SR)의 메모리 셀들(MC)은 복수의 워드 라인들(WL1~WLm)에 연결될 수 있다.

메모리 블록(BLKb)에서, 소거는 메모리 블록 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKb)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다.

도 16은 본 발명의 실시 예에 따른 메모리 컨트롤러(120)를 보여주는 블록도이다. 도 16을 참조하면, 메모리 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.

버스(121)는 메모리 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.

프로세서(122)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치(도 1 참조)와 통신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)에 따라 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성하고, 생성된 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 메모리 인터페이스(127)를 통해 출력할 수 있다.

프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 데이터(DATA2)를 버퍼 컨트롤 회로(126)를 통해 출력하거나 또는 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1)를 RAM (123)에 저장하거나, 또는 버퍼 컨트롤 회로(126)를 통해 출력할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제2 데이터(DATA2)로서 호스트 인터페이스(125)를 통해 출력하거나 또는 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다.

RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.

RAM (123)은 도 1 내지 도 12를 참조하여 설명된 바와 같이, 제1 서브미션 큐(S1Q) 및 제1 컴플리션 큐(C1Q)에 각각 대응하는 제1 서브미션 포인터(S1P) 및 제1 컴플리션 포인터(C1P), 그리고 제2 서브미션 큐(S2Q) 및 제2 컴플리션 에 각각 대응하는 제2 서브미션 포인터(S2P) 및 제2 컴플리션 포인터(C2P)를 저장할 수 있다.

에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)로 출력될 제1 데이터(DATA1) 또는 호스트 인터페이스(125)로부터 수신되는 제2 데이터(DATA2)에 기반하여, 에러 정정을 수행하기 위한 에러 정정 코드(예를 들어, 패리티)를 생성할 수 있다. 제1 데이터(DATA1) 및 패리티는 메모리 인터페이스(127)를 통해 출력될 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1) 및 패리티를 이용하여, 수신된 제1 데이터(DATA1_)의 에러 정정을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.

호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치(100, 도 1 참조)와 통신하도록 구성된다. 호스트 인터페이스(125)는 외부 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신하고, 외부 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.

호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.

버퍼 컨트롤 회로(126)는 프로세서(122)의 제어에 따라, RAM (130, 도 1 참조)을 제어하도록 구성된다. 버퍼 컨트롤 회로(126)는 RAM (130)에 데이터를 쓰고, RAM (130)으로부터 데이터를 읽을 수 있다.

메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리(110, 도 1 참조)와 통신하도록 구성된다. 메모리 인터페이스(127)는 불휘발성 메모리(110)에 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송하고, 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환할 수 있다.

예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않을 수 있다. 즉, 스토리지 장치(100)는 메모리 컨트롤러(120) 및 불휘발성 메모리(110)의 외부에 별도의 메모리를 갖지 않을 수 있다. 이 때, 메모리 컨트롤러(120)에 버퍼 컨트롤 회로(126)가 제공되지 않을 수 있다. 그리고, RAM (130)의 기능은 메모리 컨트롤러(120)의 내부의 RAM (123)이 수행할 수 있다.

예시적으로, 프로세서(122)는 코드들을 이용하여 메모리 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 메모리 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 메모리 인터페이스(127)로부터 수신되는 코드들을 로드할 수 있다.

예시적으로, 메모리 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

1000; 컴퓨팅 장치
1100; 프로세서
1200; 랜덤 액세스 메모리
1300; 스토리지 장치
1400; 모뎀
1500; 사용자 인터페이스
110; 불휘발성 메모리
120; 메모리 컨트롤러
130; 랜덤 액세스 메모리
111; 메모리 셀 어레이
113; 어드레스 디코더 회로
115; 페이지 버퍼 회로
117; 데이터 입출력 회로
119; 제어 로직 회로
121; 버스
122; 프로세서
123; 랜덤 액세스 메모리
124; 에러 정정 블록
125; 호스트 인터페이스
126; 버퍼 컨트롤 회로
127; 메모리 인터페이스

Claims

불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서:
복수의 서브미션 큐들 중 하나를 선택하는 단계;
상기 선택된 서브미션 큐로부터 상기 스토리지 장치를 액세스하는 커맨드를 페치하는 단계;
상기 페치된 커맨드를 수행하는 단계;
상기 페치된 커맨드의 수행 결과를 상기 선택된 서브미션 큐에 대응하는 선택된 컴플리션 큐로 출력하는 단계; 그리고
가득찬 컴플리션 큐가 존재하면, 상기 가득찬 컴플리션 큐가 정상 컴플리션 큐로 될 때까지, 상기 복수의 서브미션 큐들 중에서 상기 가득찬 컴플리션 큐에 대응하는 가득찬 서브미션 큐의 선택을 금지하는 단계를 포함하고,
상기 가득찬 서브미션 큐의 선택이 금지된 동안, 상기 복수의 서브미션 큐들 중에서 상기 가득찬 컴플리션 큐에 대응하지 않는 나머지 서브미션 큐들의 선택은 허용되고,
상기 복수의 서브미션 큐들은 라운드로빈(round robin) 스케줄링에 따라 순차적으로 선택되고,
상기 복수의 서브미션 큐들 각각은 하나의 서브미션 헤드 포인터에 대응하고,
상기 페치하는 단계는, 외부 호스트 장치의 메모리로부터 상기 선택된 서브미션 큐에 대응하는 선택된 서브미션 헤드 포인터에 의해 지정된 위치의 커맨드를 페치하는 단계를 포함하고,
상기 금지하는 단계는, 상기 가득찬 서브미션 큐가 정상 서브미션 큐로 될 때까지, 상기 가득찬 서브미션 큐를 선택하는 가중치를 0으로 조절하는 단계; 그리고
상기 가득찬 서브미션 큐의 가중치가 0으로 조절될 때에, 상기 복수의 서브미션 큐들 중에서 적어도 하나의 정상 서브미션 큐의 가중치를 증가시키는 단계를 포함하는 동작 방법.
삭제
불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서:
복수의 서브미션 큐들 중 하나를 선택하는 단계;
상기 선택된 서브미션 큐로부터 상기 스토리지 장치를 액세스하는 커맨드를 페치하는 단계;
상기 페치된 커맨드를 수행하는 단계;
상기 페치된 커맨드의 수행 결과를 상기 선택된 서브미션 큐에 대응하는 선택된 컴플리션 큐로 출력하는 단계; 그리고
가득찬 컴플리션 큐가 존재하면, 상기 가득찬 컴플리션 큐가 정상 컴플리션 큐로 될 때까지, 상기 복수의 서브미션 큐들 중에서 상기 가득찬 컴플리션 큐에 대응하는 가득찬 서브미션 큐의 선택을 금지하는 단계를 포함하고,
상기 가득찬 서브미션 큐의 선택이 금지된 동안, 상기 복수의 서브미션 큐들 중에서 상기 가득찬 컴플리션 큐에 대응하지 않는 나머지 서브미션 큐들의 선택은 허용되고,
상기 복수의 서브미션 큐들은 라운드로빈(round robin) 스케줄링에 따라 순차적으로 선택되고,
상기 복수의 서브미션 큐들에 대응하는 복수의 컴플리션 큐들 각각은 하나의 컴플리션 테일 포인터에 대응하고,
상기 출력하는 단계는, 외부 호스트 장치의 메모리에서 상기 선택된 컴플리션 큐에 대응하는 선택된 컴플리션 테일 포인터에 의해 지정된 위치에 상기 수행 결과를 저장하는 단계를 포함하고,
상기 금지하는 단계는, 상기 가득찬 서브미션 큐가 정상 서브미션 큐로 될 때까지, 상기 가득찬 서브미션 큐를 선택하는 가중치를 0으로 조절하는 단계; 그리고
상기 가득찬 서브미션 큐의 가중치가 0으로 조절될 때에, 상기 복수의 서브미션 큐들 중에서 적어도 하나의 정상 서브미션 큐의 가중치를 증가시키는 단계를 포함하는 동작 방법.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제3 항에 있어서,
상기 복수의 컴플리션 큐들 각각은 하나의 컴플리션 헤드 포인터에 대응하고,
상기 동작 방법은, 상기 선택된 컴플리션 큐에 대응하는 선택된 컴플리션 헤드 포인터 및 상기 선택된 컴플리션 테일 포인터에 기반하여, 상기 선택된 컴플리션 큐가 상기 가득찬 컴플리션 큐인지 또는 상기 정상 컴플리션 큐인지 판별하는 단계를 더 포함하는 동작 방법.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

제4 항에 있어서,
상기 판별하는 단계는,
상기 선택된 컴플리션 헤드 포인터 및 상기 선택된 컴플리션 테일 포인터가 각각 인접한 어드레스들을 가리킬 때, 그리고 상기 선택된 컴플리션 테일 포인터의 어드레스가 상기 선택된 컴플리션 헤드 포인터의 어드레스보다 작을 때에, 상기 선택된 컴플리션 큐를 상기 가득찬 컴플리션 큐로 판별하는 단계를 포함하는 동작 방법.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.

제4 항에 있어서,
상기 선택된 헤드 포인터 및 상기 선택된 컴플리션 테일 포인터 각각은 가장 작은 어드레스 및 가장 큰 어드레스에 의해 정의된 범위 내의 어드레스를 가리키고,
상기 판별하는 단계는, 상기 선택된 컴플리션 헤드 포인터가 상기 가장 작은 어드레스를 가리키고 상기 선택된 컴플리션 테일 포인터가 상기 가장 큰 어드레스를 가리킬 때에, 상기 선택된 컴플리션 큐를 상기 가득찬 컴플리션 큐로 판별하는 단계를 포함하는 동작 방법.
불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서:
복수의 서브미션 큐들 중 하나를 선택하는 단계;
상기 선택된 서브미션 큐로부터 상기 스토리지 장치를 액세스하는 커맨드를 페치하는 단계;
상기 페치된 커맨드를 수행하는 단계;
상기 페치된 커맨드의 수행 결과를 상기 선택된 서브미션 큐에 대응하는 선택된 컴플리션 큐로 출력하는 단계; 그리고
가득찬 컴플리션 큐가 존재하면, 상기 가득찬 컴플리션 큐가 정상 컴플리션 큐로 될 때까지, 상기 복수의 서브미션 큐들 중에서 상기 가득찬 컴플리션 큐에 대응하는 가득찬 서브미션 큐의 선택을 금지하는 단계를 포함하고,
상기 가득찬 서브미션 큐의 선택이 금지된 동안, 상기 복수의 서브미션 큐들 중에서 상기 가득찬 컴플리션 큐에 대응하지 않는 나머지 서브미션 큐들의 선택은 허용되고,
상기 복수의 서브미션 큐들은 라운드로빈(round robin) 스케줄링에 따라 순차적으로 선택되고,
상기 복수의 서브미션 큐들은 각각 가중치들을 갖고,
상기 동작 방법은. 상기 복수의 서브미션 큐들의 선택 빈도들을 상기 가중치들에 기반하여 결정하는 단계를 더 포함하고,
상기 금지하는 단계는, 상기 가득찬 서브미션 큐가 정상 서브미션 큐로 될 때까지, 상기 가득찬 서브미션 큐의 가중치를 0으로 조절하는 단계; 그리고
상기 가득찬 서브미션 큐의 가중치가 0으로 조절될 때에, 상기 복수의 서브미션 큐들 중에서 적어도 하나의 정상 서브미션 큐의 가중치를 증가시키는 단계를 포함하는 동작 방법.
삭제
삭제
제7 항에 있어서,
상기 복수의 서브미션 큐들에 대응하는 복수의 컴플리션 큐들 각각은 하나의 컴플리션 헤드 포인터 및 하나의 컴플리션 테일 포인터에 대응하고,
상기 적어도 하나의 정상 서브미션 큐는 상기 컴플리션 헤드 포인터 및 상기 컴플리션 테일 포인터에 기반하여 선택되는 동작 방법.
제10 항에 있어서,
상기 컴플리션 헤드 포인터 및 상기 컴플리션 테일 포인터는 대응하는 컴플리션 큐에서 처리될 수행 결과들의 수의 정보를 가리키고,
상기 복수의 컴플리션 큐들 중에서 처리될 수행 결과들의 수가 가장 작은 컴플리션 큐에 대응하는 서브미션 큐가 상기 적어도 하나의 정상 서브미션 큐로 선택되는 동작 방법.
제7 항에 있어서,
상기 복수의 서브미션 큐들 각각은 하나의 서브미션 헤드 포인터 및 하나의 서브미션 테일 포인터에 대응하고,
상기 적어도 하나의 정상 서브미션 큐는 상기 복수의 서브미션 큐들의 서브미션 헤드 포인터들 및 컴플리션 헤드 포인터들에 기반하여 선택되는 동작 방법.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.

제12 항에 있어서,
상기 하나의 서브미션 헤드 포인터 및 상기 하나의 서브미션 테일 포인터는 대응하는 서브미션 큐로부터 페치될 커맨드들의 수의 정보를 가리키고,
상기 복수의 서브미션 큐들 중에서 페치될 커맨드들의 수가 가장 큰 서브미션 큐가 상기 적어도 하나의 정상 서브미션 큐로 선택되는 동작 방법.
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불휘발성 메모리 및 메모리 커트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서:
복수의 컴플리션 큐들 중에서 하나 또는 그 이상의 컴플리션 큐들을 가득찬 컴플리션 큐들로 판별하는 단계;
상기 복수의 컴플리션 큐들은 복수의 서브미션 큐들에 대응하고;
선택 동작을 수행하는 단계; 그리고
하나 또는 그 이상의 가득찬 서브미션 큐들로부터 커맨드가 페치되는 것을 금지하는 단계를 포함하고,
상기 하나 또는 그 이상의 가득찬 서브미션 큐들은 상기 복수의 서브미션 큐들 중에서 상기 하나 또는 그 이상의 가득찬 컴플리션 큐들에 대응하는 것들이고,
상기 선택 동작을 수행하는 단계는,
하나 또는 그 이상의 정상 서브미션 큐들 중 하나로부터 상기 스토리지 장치를 액세스하는 커맨드를 페치하는 단계;
상기 하나 또는 그 이상의 정상 서브미션 큐들은 상기 복수의 서브미션 큐들 중에서 상기 하나 또는 그 이상의 가득찬 컴플리션 큐들에 대응하지 않는 것들이고;
상기 페치된 커맨드를 실행하는 단계; 그리고
상기 페치된 커맨드의 실행 결과를 상기 커맨드가 페치된 상기 정상 서브미션 큐에 대응하는 컴플리션 큐로 출력하는 단계를 포함하고,
상기 금지하는 단계는, 상기 하나 또는 그 이상의 가득찬 서브미션 큐들이 정상 서브미션 큐로 될 때까지, 상기 하나 또는 그 이상의 가득찬 서브미션 큐들을 선택하는 가중치를 0으로 조절하는 단계; 그리고
상기 가득찬 서브미션 큐의 가중치가 0으로 조절될 때에, 상기 복수의 서브미션 큐들 중에서 적어도 하나의 정상 서브미션 큐의 가중치를 증가시키는 단계를 포함하는 동작 방법.
제16 항에 있어서,
상기 하나 또는 그 이상의 정상 큐들이 상기 복수의 서브미션 큐들 중 하나보다 많은 수를 포함하면, 상기 하나 또는 그 이상의 정상 큐들 각각에 대해 상기 선택 동작을 순차적으로 수행하는 단계를 더 포함하는 동작 방법.
제16 항에 있어서,
상기 복수의 서브미션 큐들 각각은 대응하는 가중치와 연관되고,
상기 선택 동작을 수행하는 단계는,
상기 복수의 서브미션 큐들 중에서 어느 서브미션 큐가 가장 높은 가중치를 갖는지 판별하는 단계; 그리고
상기 판별된 서브미션 큐를 상기 커맨드가 페치되는 상기 정상 서브미션 큐로 선택하는 단계를 더 포함하는 동작 방법.
제18 항에 있어서,
복원된 서브미션 큐에 대응하는 가중치를 증가시키는 단계를 더 포함하고,
상기 복원된 서브미션 큐는 복원된 컴플리션 큐에 대응하고,
상기 복원된 컴플리션 큐는 상기 복수의 컴플리션 큐들 중에서, 상기 하나 또는 그 이상의 가득찬 컴플리션 큐들 중 하나로부터 상기 하나 또는 그 이상의 가득찬 컴플리션 큐들 중 하나가 아니게 되도록 변경된 것인 동작 방법.
청구항 20은(는) 설정등록료 납부시 포기되었습니다.

제16 항에 있어서,
상기 불휘발성 메모리는 기판과 수직한 방향으로 적층되는 복수의 전하 포획형 메모리 셀들을 포함하는 동작 방법.