KR20170000914A - 불휘발성 메모리 장치를 포함하는 스토리지 장치 - Google Patents

불휘발성 메모리 장치를 포함하는 스토리지 장치 Download PDF

Info

Publication number
KR20170000914A
KR20170000914A KR1020150090056A KR20150090056A KR20170000914A KR 20170000914 A KR20170000914 A KR 20170000914A KR 1020150090056 A KR1020150090056 A KR 1020150090056A KR 20150090056 A KR20150090056 A KR 20150090056A KR 20170000914 A KR20170000914 A KR 20170000914A
Authority
KR
South Korea
Prior art keywords
map data
segment
controller
cache
data
Prior art date
Application number
KR1020150090056A
Other languages
English (en)
Inventor
장대훈
김보미
윤송호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150090056A priority Critical patent/KR20170000914A/ko
Publication of KR20170000914A publication Critical patent/KR20170000914A/ko

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0871Allocation or management of cache space
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0223User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023Free address space management
    • G06F12/0238Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0223User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023Free address space management
    • G06F12/0238Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0873Mapping of cache memory to specific storage devices or parts thereof
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10Providing a specific technical effect
    • G06F2212/1016Performance improvement
    • G06F2212/1024Latency reduction
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20Employing a main memory using a specific memory technology
    • G06F2212/202Non-volatile memory
    • G06F2212/2022Flash memory
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60Details of cache memory
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72Details relating to flash memory management
    • G06F2212/7201Logical to physical mapping or translation of blocks or pages
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72Details relating to flash memory management
    • G06F2212/7203Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72Details relating to flash memory management
    • G06F2212/7207Details relating to flash memory management management of metadata or control data

Abstract

본 발명은 스토리지 장치에 관한 것이다. 본 발명의 스토리지 장치는, 불휘발성 메모리 장치, 그리고 외부의 호스트 장치로부터 논리 어드레스들에 기반한 읽기 요청을 수신하고 논리 어드레스들을 불휘발성 메모리 장치의 물리 어드레스들로 변환하고 그리고 변환된 물리 어드레스들에 기반하여 불휘발성 메모리 장치에 읽기 동작을 수행하도록 구성되는 컨트롤러를 포함한다. 컨트롤러는 논리 어드레스들에 대응하는 세그먼트를 포함하는 맵 데이터를 읽고, 세그먼트가 순차 데이터에 대응하면 세그먼트가 순차 데이터에 대응함을 가리키는 캐시 맵 데이터를 내부 RAM에 저장하고, 세그먼트가 순차 데이터가 아니면 맵 데이터 중에서 논리 어드레스들 및 물리 어드레스들과 연관된 부분 맵 데이터를 내부 RAM에 저장하도록 구성되는 스토리지 장치.

Description

불휘발성 메모리 장치를 포함하는 스토리지 장치{STORAGE DEVICE INCLUDING NONVOLATILE MEMORY DEVICE}

본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치를 포함하는 스토리지 장치에 관한 것이다.

스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.

불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.

반도체 제조 기술이 발전되면서, 스토리지 장치와 통신하는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 동작 속도가 향상되고 있다. 또한, 스토리지 장치 및 스토리지 장치의 호스트 장치에서 사용되는 콘텐츠의 용량이 증가하고 있다. 이에 따라, 더 향상된 동작 속도를 갖는 스토리지 장치에 대한 요구가 지속적으로 제기되고 있다.

본 발명의 목적은 향상된 속도를 갖는 스토리지 장치를 제공하는 데에 있다.

본 발명의 실시 예에 따른 스토리지 장치는 불휘발성 메모리 장치; 그리고 외부의 호스트 장치로부터 논리 어드레스들에 기반한 읽기 요청을 수신하고, 상기 논리 어드레스들을 상기 불휘발성 메모리 장치의 물리 어드레스들로 변환하고, 그리고 상기 변환된 물리 어드레스들에 기반하여 상기 불휘발성 메모리 장치에 읽기 동작을 수행하도록 구성되는 컨트롤러를 포함하고, 상기 컨트롤러는 상기 논리 어드레스들에 대응하는 세그먼트를 포함하는 맵 데이터(map data)를 읽고, 상기 세그먼트가 순차 데이터에 대응하면 상기 세그먼트가 순차 데이터에 대응함을 가리키는 캐시 맵 데이터(cache map data)를 내부 RAM에 저장하고, 상기 세그먼트가 순차 데이터가 아니면 상기 맵 데이터 중에서 상기 논리 어드레스들 및 상기 물리 어드레스들과 연관된 부분 맵 데이터(partial map data)를 상기 내부 RAM에 저장하도록 구성된다.

본 발명의 다른 실시 예에 따른 스토리지 장치는 불휘발성 메모리 장치; 그리고 외부의 호스트 장치로부터 논리 어드레스들에 기반한 쓰기 요청을 수신하고, 상기 논리 어드레스들을 상기 불휘발성 메모리 장치의 물리 어드레스들로 변환하고, 그리고 상기 변환된 물리 어드레스들에 기반하여 상기 불휘발성 메모리 장치에 쓰기 동작을 수행하도록 구성되는 컨트롤러를 포함하고, 상기 컨트롤러는 상기 논리 어드레스들 및 상기 물리 어드레스들 사이의 변환 정보를 포함하는 맵 데이터(map data)를 생성하고, 상기 논리 어드레스들이 연속인 범위가 세그먼트 이상이면 상기 세그먼트가 순차 데이터에 대응함을 가리키는 캐시 맵 데이터(cache map data)를 내부 RAM에 저장하고, 상기 논리 어드레스들이 연속인 범위가 세그먼트 이하이면, 상기 생성된 맵 데이터를 부분 맵 데이터(partial map data)로서 상기 내부 RAM에 저장하고, 그리고 상기 생성된 맵 데이터 및 상기 쓰기 요청에 따른 쓰기 데이터를 상기 불휘발성 메모리 장치에 기입하도록 구성된다.

본 발명의 실시 예들에 따르면, 제1 사이즈를 갖는 맵 데이터가 제1 사이즈보다 작은 제2 사이즈를 갖는 캐시 맵 데이터로 대체된다. 따라서, 불휘발성 메모리 장치로부터 맵 데이터를 읽는 횟수가 감소되며, 향상된 속도를 갖는 스토리지 장치가 제공된다.

도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 본 발명의 제1 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따라 컨트롤러가 스토리지 장치의 저장 공간을 관리하는 예를 보여준다.
도 4 내지 도 6은 컨트롤러가 캐시 알고리즘에 따라 맵 데이터를 관리하는 예들을 보여준다.
도 7은 본 발명의 제2 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 8은 본 발명의 제3 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 9 내지 도 14는 스토리지 장치에 순차 데이터가 기입되고, 캐시 맵 데이터가 등록되는 예들을 보여준다.
도 15는 본 발명의 제4 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 16은 본 발명의 제5 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 17은 도 16의 방법에 따라 세그먼트의 적어도 하나의 엔트리가 갱신되는 예들을 보여준다.
도 18은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 20은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110) 및 컨트롤러(120)를 포함한다.

불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다.

컨트롤러(120)는 외부의 호스트 장치의 요청에 따라 또는 내부 스케줄에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 호스트 인터페이스(125), 그리고 메모리 인터페이스(127)를 포함한다.

버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.

프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)와 통신할 수 있다. 프로세서(122)는 RAM (123)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.

RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.

호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.

메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리 장치(110)와 통신하도록 구성된다. 메모리 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(110)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(110)와 통신할 수 있다.

메모리 인터페이스(127)는 에러 정정 블록(ECC, 128)을 포함한다. 에러 정정 블록(128)은 에러 정정을 수행할 수 있다. 에러 정정 블록(128)은 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 블록(128)은 불휘발성 메모리 장치(110)로부터 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다.

외부의 호스트 장치는 스토리지 장치(100)의 저장 공간들에 논리 어드레스들을 부여할 수 있다. 컨트롤러(120)는 외부의 호스트 장치로부터 논리 어드레스들에 기반한 쓰기 요청을 수신할 수 있다. 컨트롤러(120)는 논리 어드레스들을 불휘발성 메모리 장치(110)의 물리 어드레스들로 변환하는 맵 데이터(MD)를 생성할 수 있다. 컨트롤러(120)는 맵 데이터(MD) 및 쓰기 요청된 사용자 데이터(UD)를 불휘발성 메모리 장치(110)에 기입할 수 있다. 컨트롤러(120)는 외부의 호스트 장치로부터 논리 어드레스들에 기반한 읽기 요청을 수신할 수 있다. 컨트롤러(120)는 맵 데이터(MD)를 이용하여 논리 어드레스들을 물리 어드레스들로 변환할 수 있다. 컨트롤러(120)는 논리 어드레스들에 기반하여 불휘발성 메모리 장치(110)로부터 사용자 데이터(UD)를 읽고, 읽힌 사용자 데이터(UD)를 외부의 호스트 장치로 출력할 수 있다.

상술된 바와 같이, 컨트롤러(120)는 외부의 호스트 장치의 요청에 따라 불휘발성 메모리 장치(110)를 액세스할 때에, 맵 데이터(MD)를 사용하도록 구성된다. 맵 데이터(MD)는 외부 호스트 장치에 의해 부여된 논리 어드레스들이 불휘발성 메모리 장치(110)의 물리 어드레스들 중 어느 것에 대응하는지에 대한 정보를 포함할 수 있다. 따라서, 불휘발성 메모리 장치(110)의 저장 공간이 증가할수록, 맵 데이터(MD)의 사이즈는 증가할 수 있다.

eMMC (embedded MultiMedia Card) 또는 UFS (Unifersal Flash Storage)와 같은 실장형 스토리지 장치의 경우, 컨트롤러(120)의 내부의 RAM (123)의 용량이 제한적이다. 예를 들어, RAM (123)의 용량은 맵 데이터(MD)의 사이즈보다 작다. 따라서, 컨트롤러(120)는 맵 데이터(MD) 전체를 RAM (123)에 로드할 수 없으며, 맵 데이터(MD) 중에서 바로 이전 또는 현재의 쓰기 요청 또는 읽기 요청과 연관된 부분을 RAM (123)에 로드하도록 구성된다.

본 발명의 실시 예에 따른 스토리지 장치(100)의 컨트롤러(120)는 순차 데이터에 대응하는 맵 데이터(MD)의 정보를 포함하는 맵 캐시 데이터(MD_C) 및 순차 데이터가 아닌 맵 데이터인 부분 맵 데이터(MD_P)를 RAM (123)에 로드하도록 구성된다. 캐시 맵 데이터(MD_C)는 순차 데이터에 대응하는 맵 데이터(MD)를 축약한 형태를 가지며, 맵 데이터(MD)보다 적은 용량으로 순차 데이터에 대응하는 논리 어드레스들 및 물리 어드레스들의 변환을 지원할 수 있다. 부분 맵 데이터(MD_P)는 순차 데이터에 대응하지 않는 맵 데이터(MD) 중에서 RAM (123)에 로드된 부분일 수 있다.

캐시 맵 데이터(MD_C)가 사용되면, 컨트롤러(120)는 부분 맵 데이터(MD_P)보다 더 적은 RAM (123)의 용량을 사용하여 더 큰 범위의 논리 어드레스들 및 물리 어드레스들의 변환을 수행할 수 있다. 따라서, 불휘발성 메모리 장치(110)로부터 맵 데이터(MD)를 읽는 횟수가 감소하며, 스토리지 장치(100)의 동작 속도가 향상된다. 또한, 캐시 맵 데이터(MD_C)와 함께 부분 맵 데이터(MD_P)가 사용되면, 순차 데이터가 아닌 임의 데이터(random data)의 논리 어드레스들 및 물리 어드레스들의 변환이 지원된다.

도 2는 본 발명의 제1 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 스토리지 장치(100)가 외부의 호스트 장치의 쓰기 요청에 따라 쓰기 동작을 수행하는 방법이 도 2에 도시된다.

도 1 및 도 2를 참조하면, S110 단계에서, 컨트롤러(120)는 외부의 호스트 장치로부터 쓰기 요청을 수신한다. 예를 들어, 쓰기 요청은 논리 어드레스들 및 쓰기 데이터를 포함할 수 있다.

S120 단계에서, 컨트롤러(120)는 쓰기 데이터가 적어도 하나의 세그먼트(segment)에 대응하는 순차 데이터인지 판별한다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)에 할당되는 저장 공간(예를 들어, 논리 어드레스들에 의해 식별되는 논리적 저장 공간)을 복수의 세그먼트들로 분할하여 관리할 수 있다. 컨트롤러(120)는 쓰기 데이터가 적어도 하나의 세그먼트의 용량(또는 사이즈) 이상이며 순차 데이터인지 판별할 수 있다. 예를 들어, 컨트롤러(120)는 쓰기 요청과 함께 수신되는 논리 어드레스들이 연속인 범위가 적어도 하나의 세그먼트의 용량(또는 사이즈) 이상인지 판별할 수 있다.

쓰기 데이터가 적어도 하나의 세그먼트에 대한 순차 데이터가 아니면, S130 단계에서, 컨트롤러(120)는 복수의 엔트리들을 포함하는 새로운 맵 데이터(MD_N)를 구성한다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)의 물리 어드레스들 중에서 자유 저장 공간에 대응하는 물리 어드레스들을 쓰기 요청의 논리 어드레스들과 매핑할 수 있다. 컨트롤러(120)는 논리 어드레스들 및 물리 어드레스들 사이의 매핑 정보를 포함하는 새로운 맵 데이터(MD_N)를 구성할 수 있다.

예시적으로, 컨트롤러(120)는 엔트리의 단위로 논리 어드레스들과 물리 어드레스들을 변환할 수 있다. 하나의 엔트리는 하나의 논리 어드레스 및 하나의 물리 어드레스의 변환 정보를 포함할 수 있다. 예를 들어, 하나의 엔트리는 4B의 사이즈를 가질 수 있다. 하나의 물리 어드레스는 불휘발성 메모리 장치(110)의 4KB의 저장 공간을 가리킬 수 있다. 즉, 하나의 논리 어드레스는 하나의 엔트리에 의해 하나의 물리 어드레스로 변환되며, 변환된 하나의 물리 어드레스는 불휘발성 메모리 장치(110)의 하나의 저장 공간을 가리킬 수 있다. 쓰기 요청이 K개(K는 양의 정수)의 논리 어드레스들에 대응하는 경우, 새로운 맵 데이터(MD_N)는 K개의 엔트리들을 포함할 수 있다.

S140 단계에서, 컨트롤러(120)는 새로운 맵 데이터(MD_N)를 부분 맵 데이터(MD_P)로서 RAM (123)에 저장할 수 있다. 이후에 S170 단계가 수행된다.

쓰기 데이터가 적어도 하나의 세그먼트에 대한 순차 데이터이면, S150 단계에서, 컨트롤러(120)는 복수의 엔트리들을 포함하는 새로운 맵 데이터(MD_N)를 생성할 수 있다. 그리고, 컨트롤러(120)는 새로운 맵 데이터(MD_N)에 캐시 태그를 마크할 수 있다. 예를 들어, 캐시 태그는 적어도 하나의 세그먼트에 저장된 데이터가 순차 데이터임을 가리킬 수 있다. 캐시 태그는 복수의 엔트리들 중 적어도 하나의 엔트리에 마크될 수 있다. 예를 들어, 컨트롤러(120)는 세그먼트의 첫 번째 엔트리(또는 시작 엔트리)에 캐시 태그를 마크할 수 있다.

S160 단계에서, 컨트롤러(120)는 새로운 맵 데이터(MD_N)의 적어도 하나의 엔트리를 캐시 맵 데이터(MD_C)로서 RAM (123)에 저장할 수 있다. 컨트롤러(120)는 캐시 태그가 마크된 적어도 하나의 엔트리를 캐시 맵 데이터(MD_C)로서 RAM (123)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 세그먼트의 첫 번째 엔트리(또는 시작 엔트리)를 캐시 맵 데이터(MD_C)로서 RAM (123)에 저장할 수 있다.

이후에, S170 단계에서, 컨트롤러(120)는 쓰기 데이터 및 새로운 맵 데이터(MD_N)의 쓰기 동작을 수행할 수 있다. 예를 들어, 쓰기 데이터는 사용자 데이터(UD)로서 불휘발성 메모리 장치(110)에 기입될 수 있다. 새로운 맵 데이터(MD_N)는 맵 데이터(MD)로서 불휘발성 메모리 장치(110)에 기입될 수 있다.

예시적으로, 쓰기 요청의 쓰기 데이터 중 일부는 적어도 하나의 세그먼트에 대한 순차 데이터이고, 나머지 일부는 임의(random) 데이터일 수 있다. 예를 들어, 쓰기 데이터는 세그먼트의 사이즈의 1.5배의 크기를 갖는 순차 데이터일 수 있다. 이 경우, 쓰기 데이터 중에서 하나의 세그먼트에 대응하는 순차 데이터는 S150 단계 내지 S160 단계에 따라 캐시 맵 데이터(MD_C)의 생성을 유발할 수 있다. 쓰기 데이터 중에서 나머지 부분은 하나의 세그먼트의 사이즈보다 작으므로, 임의 데이터로 판별될 수 있다. 나머지 부분은 S130 단계 내지 S140 단계에 따라 부분 맵 데이터(MD_P)의 생성을 유발할 수 있다.

도 3은 본 발명의 실시 예에 따라 컨트롤러(120)가 스토리지 장치(110)의 저장 공간을 관리하는 예를 보여준다. 예시적으로, 컨트롤러(120)가 맵 데이터(MD)를 관리하는 방법이 도 3에 도시된다.

도 3을 참조하면, 컨트롤러(120)는 맵 데이터(MD)를 이용하여, 논리 어드레스들에 의해 식별되는 논리적 저장 공간(LSA)과 물리 어드레스들에 의해 식별되는 물리적 저장 공간(PSA)을 매핑할 수 있다. 맵 데이터(MD)는 복수의 엔트리들(E)을 포함한다. 각 엔트리(E)는 논리적 저장 공간(LSA)의 하나의 논리 단위(LU)를 물리적 저장 공간(PSA)의 하나의 물리 단위(PU)와 매핑할 수 있다. 하나의 논리 단위(LU)는 하나의 논리 어드레스에 의해 식별될 수 있다. 하나의 물리 단위(PU)는 하나의 물리 어드레스에 의해 식별될 수 있다. 각 엔트리(E)는 논리 단위(LU)의 논리 어드레스(LBA), 물리 단위(LU)의 물리 어드레스(PBA)를 포함할 수 있다. 각 엔트리(E)는 태그들(TAG_L1, TAG_L2)을 더 포함할 수 있다. 태그들(TAG_L1, TAG_L2)은 각 엔트리(E)에 대응하는 논리 단위(LU) 또는 물리 단위(PU)에 기입된 데이터가 순차 데이터인지를 가리킬 수 있다.

예시적으로, 각 엔트리(E)는 두 개의 태그들(TAG_L1, TAG_L2)을 갖는 것으로 설명된다. 그러나, 각 엔트리(E)가 갖는 태그들의 수는 한정되지 않는다. 각 엔트리(E)가 갖는 태그들의 수는 캐시들의 레벨에 따라 결정될 수 있다. 예를 들어, 제1 태그(TAG_L1)는 L1 캐시에 따라 설정되고, 제2 태그(TAG_L2)는 L2 캐시에 따라 설정될 수 있다.

예시적으로, 각 엔트리(E)의 사이즈는 4B이고, 각 논리 단위(LU) 또는 각 물리 단위(PU)의 사이즈는 4KB일 수 있다.

도 4 내지 도 6은 컨트롤러(120)가 캐시 알고리즘에 따라 맵 데이터(MD)를 관리하는 예들을 보여준다. 예시적으로, 컨트롤러(120)는 L1 캐시 및 L2 캐시를 사용하여 맵 데이터(MD)를 관리할 수 있다. L1 캐시 및 L2 캐시는 세트 결합 캐시(Set Associative cache) 알고리즘에 따라 관리될 수 있다.

도 1 및 도 4를 참조하면, 컨트롤러(120)가 L1 캐시를 이용하여 맵 데이터(MD)를 관리하는 방법이 도시되어 있다. 컨트롤러(120)는 논리 어드레스들(LBA)을 복수의 세트들로 분할할 수 있다. 예를 들어, 스토리지 장치(110)에 '0000' 내지 '9999'의 논리 어드레스들(LBA)이 할당될 수 있다. 스토리지 장치(110)의 논리 어드레스들(LBA)은 5개의 세트들로 분할될 수 있다. 분할된 세트들에 각각 인덱스들(SET1_0~SET1_4)이 할당될 수 있다. SET1_0은 '0000' 내지 '1999'의 논리 어드레스들(LBA)에 대응하고, SET1_1은 '2000' 내지 '3999'의 논리 어드레스들(LBA)에 대응하고, 그리고 SET1_4는 '8000' 내지 '9999'의 논리 어드레스들(LBA)에 대응할 수 있다.

L1 캐시의 각 세트는 J개의 제1 세그먼트들(S1_1~S1_J)로 분할될 수 있다. 각 제1 세그먼트는 K개의 엔트리들(E1~E_K)을 포함할 수 있다. 즉, 컨트롤러(110)는 K개의 엔트리들(E_1~E_K)을 하나의 제1 세그먼트로 관리할 수 있다. 각 엔트리는 논리 어드레스(LBA), 물리 어드레스(PBA), L1 캐시 태그(TAG_L1), 그리고 L2 캐시 태그(TAG_L2)를 포함할 수 있다.

도 1 및 도 5를 참조하면, 컨트롤러(120)가 L2 캐시를 이용하여 맵 데이터(MD)를 관리하는 방법이 도시되어 있다. 컨트롤러(120)는 논리 어드레스들(LBA)을 복수의 세트들로 분할할 수 있다. 스토리지 장치(110)의 논리 어드레스들(LBA)은 10개의 세트들로 분할될 수 있다. 분할된 세트들에 각각 인덱스들(SET2_0~SET2_9)이 할당될 수 있다. SET2_0은 '0000' 내지 '0999'의 논리 어드레스들(LBA)에 대응하고, SET2_1은 '1000' 내지 '1999'의 논리 어드레스들(LBA)에 대응하고, 그리고 SET2_9는 '9000' 내지 '9999'의 논리 어드레스들(LBA)에 대응할 수 있다.

L2 캐시의 각 세트는 M개의 제2 세그먼트들(S2_1~S2_M)로 분할될 수 있다. 각 제2 세그먼트는 N개의 엔트리들(E1~E_N)을 포함할 수 있다. 즉, 컨트롤러(110)는 N개의 엔트리들(E_1~E_N)을 하나의 제1 세그먼트로 관리할 수 있다. 각 엔트리는 논리 어드레스(LBA), 물리 어드레스(PBA), L1 캐시 태그(TAG_L1), 그리고 L2 캐시 태그(TAG_L2)를 포함할 수 있다.

예시적으로, L1 캐시의 세트들(SET1_0~SET1_4)과 L2 캐시의 세트들(SET2_0~SET2_9)은 서로 다른 것으로 설명되었다. 그러나, L1 캐시 및 L2 캐시는 동일한 세트들을 공유할 수 있다.

예시적으로, L1 캐시의 제1 세그먼트들(S1_0~S1_J) 각각의 사이즈는 L2 캐시의 제2 세그먼트들(S2_0~S2_M) 각각의 사이즈보다 클 수 있다. 예를 들어, 제1 세그먼트들(S1_0~S1_J) 각각에 포함되는 엔트리들의 수(즉, K)는 제2 세그먼트들(S2_0~S2_M) 각각에 포함되는 엔트리들의 수(즉, N)보다 클 수 있다.

L1 캐시의 제1 세그먼트들(S1_0~S1_J) 각각에 포함되는 엔트리들의 수(즉, K) 및 세트들(SET1_0~SET1_4) 각각의 사이즈가 결정되면, L1 캐시의 각 세트에 포함되는 제1 세그먼트들의 수(즉, J)가 결정될 수 있다. L2 캐시의 제2 세그먼트들(S2_0~S2_M) 각각에 포함되는 엔트리들의 수(즉, N) 및 세트들(SET2_0~SET2_9) 각각의 사이즈가 결정되면, L2 캐시의 각 세트에 포함되는 제2 세그먼트들의 수(즉, M)가 결정될 수 있다.

도 1 및 도 6을 참조하면, 컨트롤러(120)는 세트 결합 캐시 알고리즘에 기반하여 캐시 맵 데이터(MD_C)를 관리할 수 있다. 캐시 맵 데이터(MD_C)의 L1 캐시는 제1 웨이(L1W1) 및 제2 웨이(L1W2)를 포함할 수 있다. 캐시 맵 데이터(MD_C)의 L2 캐시는 제1 웨이(L2W1) 및 제2 웨이(L2W2)를 포함할 수 있다.

캐시 맵 데이터(MD_C)에 등록되는 콘텐츠는 레코드일 수 있다. 캐시 맵 데이터(MD_C)에 등록되는 레코드가 포함하는 정보들은 필드들일 수 있다. 즉, 각 웨이는 세그먼트, 물리 어드레스(PBA), 그리고 인덱스 필드를 가질 수 있다. 또한, 각 웨이는 제1 세그먼트들(S1_1~S1_J) 또는 제2 세그먼트들(S2_1~S2_M)에 대응하는 레코드들을 가질 수 있다. 각 레코드는 세그먼트에 대한 정보, 물리 어드레스(PBA)에 대한 정보, 그리고 인덱스에 대한 정보를 포함할 수 있다.

L1 캐시의 웨이들(L1W1, L1W2) 각각의 레코드들은 L1 캐시의 각 세트에 속한 제1 세그먼트들(S1_1~S1_J)에 할당될 수 있다. L2 캐시의 웨이들(L2W1, L2W2) 각각의 레코드들은 L2 캐시의 각 세트에 속한 제2 세그먼트들(S2_1~S2_M)에 할당될 수 있다.

예시적으로, 캐시 맵 데이터의 L1 캐시 및 L2 캐시는 2-웨이 기반의 세트 결합 캐시(Set Associative cache) 알고리즘에 따라 관리될 수 있다. 그러나, 본 발명의 기술적 사상은 한정되지 않는다. L1 캐시의 웨이들의 수 및 L2 캐시들의 웨이들의 수는 서로 다를 수 있다. 또한, L1 캐시 또는 L2 캐시는 직접 캐시(direct cache) 또는 결합 캐시(associative cache) 알고리즘에 기반하여 관리될 수 있다.

도 7은 본 발명의 제2 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 컨트롤러(120)가 순차 데이터인지에 따라 캐시 태그들(TAG_L1, TAG_L2)을 마크(S150 단계)하는 방법이 도 7에 도시되어 있다.

도 1, 도 4 내지 도 7을 참조하면, S210 단계에서, 컨트롤러(120)는 쓰기 요청과 함께 수신된 쓰기 데이터가 제1 세그먼트(S1)에 대해 순차 데이터인지 판별할 수 있다. 예를 들어, 컨트롤러(120)는 쓰기 요청과 함께 수신되는 논리 어드레스들(LBA)에 기반하여 쓰기 데이터에 대응하는 L1 캐시의 세트 및 제1 세그먼트(S1)를 판별할 수 있다. 컨트롤러(120)는 쓰기 데이터가 적어도 하나의 제1 세그먼트(S1)에 순차 기입되는 데이터인지 판별할 수 있다.

쓰기 데이터가 적어도 하나의 제1 세그먼트(S1)에 대한 순차 데이터이면, S220 단계에서, 컨트롤러(120)는 쓰기 요청에 대응하는 새로운 맵 데이터(MD_N)의 L1 캐시 태그(TAG_L1)에 유효값을 마크할 수 있다. 컨트롤러(120)는 쓰기 데이터에 대응하는 적어도 하나의 제1 세그먼트(S1)의 적어도 하나의 엔트리의 L1 캐시 태그(TAG_L1)에 유효값을 마크할 수 있다. 예를 들어, 컨트롤러(120)는 쓰기 데이터에 대응하는 각 제1 세그먼트(S1)의 첫 번째 엔트리(또는 시작 엔트리)의 L1 캐시 태그(TAG_L1)에 유효값을 마크할 수 있다.

S230 단계에서, 컨트롤러(120)는 쓰기 요청과 함께 수신된 쓰기 데이터가 제2 세그먼트(S2)에 대해 순차 데이터인지 판별할 수 있다. 예를 들어, 컨트롤러(120)는 쓰기 요청과 함께 수신되는 논리 어드레스들(LBA)에 기반하여 쓰기 데이터에 대응하는 L2 캐시의 세트 및 제2 세그먼트(S2)를 판별할 수 있다. 컨트롤러(120)는 쓰기 데이터가 적어도 하나의 제2 세그먼트(S2)에 순차 기입되는 데이터인지 판별할 수 있다.

쓰기 데이터가 적어도 하나의 제2 세그먼트(S2)에 대한 순차 데이터이면, S240 단계에서, 컨트롤러(120)는 쓰기 요청에 대응하는 새로운 맵 데이터(MD_N)의 L2 캐시 태그(TAG_L2)에 유효값을 마크할 수 있다. 컨트롤러(120)는 쓰기 데이터에 대응하는 적어도 하나의 제2 세그먼트(S2)의 적어도 하나의 엔트리의 L2 캐시 태그(TAG_L2)에 유효값을 마크할 수 있다. 예를 들어, 컨트롤러(120)는 쓰기 데이터에 대응하는 각 제2 세그먼트(S2)의 첫 번째 엔트리(또는 시작 엔트리)의 L2 캐시 태그(TAG_L2)에 유효값을 마크할 수 있다.

도 8은 본 발명의 제3 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 컨트롤러(120)가 캐시 맵 데이터(MD_C)를 RAM (123)에 저장하는 방법(S160 단계)이 도 8에 도시된다.

도 1, 도 4 내지 도 6, 그리고 도 8을 참조하면, S310 단계에서, 컨트롤러(120)는 인덱스를 계산할 수 있다. 예를 들어, 도 7을 참조하여 설명된 바와 같이, L1 캐시 태그(TAG_L1)에 유효값이 마크된 경우, 컨트롤러(120)는 L1 캐시 태그(TAG_L1)가 기입된 제1 세그먼트(S1)가 속한 세트의 인덱스를 계산할 수 있다. 예를 들어, 컨트롤러(120)는 L1 캐시 태그(TAG_L1)가 기입된 엔트리의 논리 어드레스들 중 최상위 비트(MSB) 또는 최상위 비트를 포함하는 둘 이상의 상위 비트들을 L1 캐시의 세트들의 수로 나눈 몫 또는 나머지를 이용하여 L1 캐시의 인덱스를 계산할 수 있다.

예를 들어, 도 8을 참조하여 설명된 바와 같이, L2 캐시 태그(TAG_L2)에 유효값이 마크된 경우, 컨트롤러(120)는 L2캐시 태그(TAG_L2)가 기입된 제2 세그먼트(S2)가 속한 세트의 인덱스를 계산할 수 있다. 예를 들어, 컨트롤러(120)는 L2 캐시 태그(TAG_L2)가 기입된 엔트리의 논리 어드레스들 중 최상위 비트(MSB) 또는 최상위 비트를 포함하는 둘 이상의 상위 비트들을 L2 캐시의 세트들의 수로 나눈 몫 또는 나머지를 이용하여 L2 캐시의 인덱스를 계산할 수 있다.

S320 단계에서, 컨트롤러(120)는 캐시 맵 데이터(MD_C)가 갱신되는지 판별한다. 예를 들어, 컨트롤러(120)는 계산된 인덱스에 대응하는 제1 세그먼트(S1) 또는 제2 세그먼트(S2)가 캐시 맵 데이터(MD_C)에 이미 등록되어 있는지 판별할 수 있다.

예를 들어, 계산된 인덱스가 L1 캐시의 인덱스인 경우, 캐시 맵 데이터(MD_C)에 동일한 제1 세그먼트(S1)의 레코드가 이미 등록되어 있는지 판별될 수 있다. 예를 들어, 컨트롤러(120)는 L1 캐시의 제1 및 제2 웨이들(L1W1, L1W2)에서, L1 캐시 태그(TAG_L1)가 마크된 제1 세그먼트(S1)에 대응하는 레코드가 등록되어 있는지 판별할 수 있다.

예를 들어, 계산된 인덱스가 L2 캐시의 인덱스인 경우, 캐시 맵 데이터(MD_C)에 동일한 제2 세그먼트(S2)의 레코드가 이미 등록되어 있는지 판별할 수 있다. 또한, 컨트롤러(120)는 L2 캐시 태그(TAG_L2)가 마크된 제2 세그먼트를 포함하는 제1 세그먼트(S1)의 레코드가 캐시 맵 데이터(MD_C)에 이미 등록되어 있는지 판별할 수 있다.

캐시 맵 데이터(MD_C)가 갱신되는 경우, S330 단계에서, 컨트롤러(120)는 캐시 맵 데이터(MD_C)에 이미 등록된 적어도 하나의 레코드, 예를 들어 이전에 유효값이 마크된 캐시 태그를 갖는 적어도 하나의 엔트리에 대응하는 레코드를 캐시 맵 데이터(MD_C)로부터 해제할 수 있다. 컨트롤러(120)는 새로운 레코드, 즉 현재 유효값이 마크된 캐시 태그를 포함하는 적어도 하나의 엔트리에 대응하는 레코드를 캐시 맵 데이터(MD_C)로 저장할 수 있다.

캐시 맵 데이터(MD_C)가 갱신되지 않는 경우, S340 단계에서, 컨트롤러(120)는 자유 웨이가 존재하는지 판별한다. 예를 들어, 컨트롤러(120)는 L1 캐시의 웨이들(L1W1, L1W2) 또는 L2 캐시의 웨이들(L2W1, L2W2) 중 계산된 인덱스에 대응하는 웨이들을 선택할 수 있다. 컨트롤러(120)는 선택된 웨이들에서, 캐시 태그가 마크된 세그먼트에 대응하는 레코드가 기입되지 않은 자유 웨이가 존재하는지 판별할 수 있다.

자유 웨이가 존재하면, S350 단계에서, 컨트롤러(120)는 유효값이 마크된 캐시 태그를 갖는 적어도 하나의 엔트리의 정보를 캐시 맵 데이터(MD_C)로서 자유 웨이에 저장할 수 있다.

자유 웨이가 존재하지 않으면, S360 단계에서, 컨트롤러(120)는 캐시 태그가 마크된 세그먼트에 대응하는 레코드들 중에서 오래된 레코드를 해제(release)하고, 해제된 위치에 새로 캐시 태그가 마크된 적어도 하나의 엔트리의 정보를 캐시 맵 데이터(MD_C)로서 저장할 수 있다.

도 9 내지 도 14는 스토리지 장치(100)에 순차 데이터가 기입되고, 캐시 맵 데이터(MD_C)가 등록되는 예들을 보여준다. 도 1 및 도 9를 참조하면, 스토리지 장치(100)의 논리적 저장 공간은 4개의 세트들(SET_1~SET_4)로 분할될 수 있다. 예시적으로, L1 캐시 및 L2 캐시는 4개의 세트들(SET_1~SET_4)을 공유할 수 있다.

각 세트는 L1 캐시에 대응하는 2개의 제1 세그먼트들(S1_1, S1_2)로 분할될 수 있다. 각 세트는 L2 캐시에 대응하는 4개의 제2 세그먼트들(S2_1~S2_4)로 분할될 수 있다. 각 제1 세그먼트 또는 각 제2 세그먼트는 복수의 엔트리들을 포함할 수 있다.

예시적으로, 외부의 호스트 장치의 요청에 따라, SET_1의 인덱스를 갖는 세트에 제2 세그먼트(S2_1)에 순차 데이터가 기입될 수 있다. 순차 데이터가 기입되면, 순차 데이터에 대응하는 레코드가 캐시 맵 데이터(MD_C)에 등록될 수 있다.

도 1, 도 9 및 도 10을 참조하면, L1 캐시의 제1 웨이(L1W1) 및 제2 웨이(L1W2) 각각은 2개의 제1 세그먼트들(S1_1, S1_2)에 대응하는 레코드들을 포함할 수 있다. L2 캐시의 제1 웨이(L2W1) 및 제2 웨이(L2W2) 각각은 4개의 제2 세그먼트들(S2_1~S2_4)을 포함할 수 있다.

SET_1의 인덱스를 갖는 세트의 제2 세그먼트(S2_1)에 순차 데이터가 기입됨에 따라, L2 캐시의 제1 웨이(L2W1)에 제2 세그먼트(S2_1)의 레코드가 등록될 수 있다. 예를 들어, 순차 데이터가 기입된 제2 세그먼트(S2_1)에 대응하는 저장 공간의 시작 물리 어드레스(PBA1)가 물리 어드레스(PBA)의 필드에 등록될 수 있다. 순차 데이터가 기입된 세트의 인덱스(SET_1)가 인덱스의 필드에 등록될 수 있다.

도 1 및 도 11을 참조하면, 외부의 호스트 장치의 요청에 따라, SET_3의 인덱스를 갖는 세트의 제1 세그먼트(S1_1)에 순차 데이터가 기입될 수 있다. 순차 데이터가 기입되면, 순차 데이터에 대응하는 레코드가 캐시 맵 데이터(MD_C)에 등록될 수 있다.

도 1, 도 11 및 도 12를 참조하면, SET_3의 인덱스를 갖는 세트의 제1 세그먼트(S1_1)에 순차 데이터가 기입됨에 따라, L1 캐시의 제1 웨이(L1W1)에 제1 세그먼트(S1_1)의 레코드가 등록될 수 있다. 예를 들어, 순차 데이터가 기입된 제1 세그먼트(S1_1)에 대응하는 저장 공간의 시작 물리 어드레스(PBA2)가 물리 어드레스(PBA)의 필드에 등록될 수 있다. 순차 데이터가 기입된 세트의 인덱스(SET_3)가 인덱스의 필드에 등록될 수 있다.

도 1 및 도 13을 참조하면, 외부의 호스트 장치의 요청에 따라, SET_2의 인덱스를 갖는 세트의 제2 세그먼트(S2_1)에 순차 데이터가 기입될 수 있다. 순차 데이터가 기입되면, 순차 데이터에 대응하는 레코드가 캐시 맵 데이터(MD_C)에 등록될 수 있다.

외부의 호스트 장치의 요청에 따라, SET_4의 인덱스를 갖는 세트의 제1 세그먼트(S1_2)에 순차 데이터가 기입될 수 있다. 순차 데이터가 기입되면, 순차 데이터에 대응하는 레코드가 캐시 맵 데이터(MD_C)에 등록될 수 있다.

도 1, 도 13 및 도 14를 참조하면, SET_2의 인덱스를 갖는 세트의 제2 세그먼트(S2_1)에 순차 데이터가 기입됨에 따라, L2 캐시의 제2 웨이(L2W2)에 제2 세그먼트(S2_1)의 레코드가 등록될 수 있다. 예를 들어, 순차 데이터가 기입된 제2 세그먼트(S2_1)에 대응하는 저장 공간의 시작 물리 어드레스(PBA3)가 물리 어드레스(PBA)의 필드에 등록될 수 있다. 순차 데이터가 기입된 세트의 인덱스(SET_2)가 인덱스의 필드에 등록될 수 있다.

SET_4의 인덱스를 갖는 세트의 제1 세그먼트(S1_2)에 순차 데이터가 기입됨에 따라, L1 캐시의 제1 웨이(L1W1)에 제1 세그먼트(S1_2)의 레코드가 등록될 수 있다. 예를 들어, 순차 데이터가 기입된 제1 세그먼트(S1_2)에 대응하는 저장 공간의 시작 물리 어드레스(PBA4)가 물리 어드레스(PBA)의 필드에 등록될 수 있다. 순차 데이터가 기입된 세트의 인덱스(SET_4)가 인덱스의 필드에 등록될 수 있다.

순차 데이터의 쓰기 요청이 수신될 때, 캐시 맵 데이터(MD_C)는 도 8을 참조하여 설명된 바와 같이 수행될 수 있다. 예시적으로, 순차 데이터의 쓰기 요청이 캐시 맵 데이터(MD_C)의 자유 웨이에 대응하면, 해당 레코드가 캐시 맵 데이터(MD_C)의 자유 웨이에 등록될 수 있다.

예를 들어, L1 캐시의 맵 데이터(MD_C)에서, 제1 세그먼트들(S1_1, S1_2)에 각각 하나의 자유 웨이가 존재한다. 따라서, 제1 세그먼트들(S1_1, S1_2) 각각에 대해 순차 데이터의 쓰기가 요청되면, 해당 세그먼트의 레코드가 캐시 맵 데이터(MD_C)에 등록될 수 있다.

예를 들어, L2 캐시의 맵 데이터(MD_C)에서, 제2 세그먼트들(S2_2~S2_4)에 각각 두 개의 자유 웨이들이 존재한다. 따라서, 제2 세그먼트들(S2_2~S2_4) 각각에 대해 순차 데이터의 쓰기가 요청되면, 해당 세그먼트의 레코드가 캐시 맵 데이터(MD_C)에 등록될 수 있다.

예시적으로, 순차 데이터의 쓰기 요청에 캐시 맵 데이터(MD_C)의 자유 웨이에 대응하지 않으면, 더 오래된 레코드가 해제(release)되고 해제된 공간에 새로운 레코드가 등록된다.

예를 들어, L2 캐시의 제2 세그먼트(S2_1)에 자유 웨이가 존재하지 않는다. 제2 세그먼트(S2_1)에 대해 순차 데이터의 쓰기가 요청되면, 컨트롤러(120)는 제2 세그먼트(S2_1)의 레코드들 중 더 오래된 레코드, 즉 제1 웨이(L2W1)의 레코드를 해제(release)할 수 있다. 이후에, 컨트롤러(120)는 제1 웨이(L2W1)에 새로운 제2 세그먼트(S2_1)의 레코드를 등록할 수 있다.

예시적으로, 순차 데이터의 쓰기 요청이 캐시 맵 데이터(MD_C)에 이미 등록되어 있는 레코드에 대응하면, 해당 레코드가 갱신된다. 예를 들어, L1 캐시의 캐시 맵 데이터(MD_C)에 SET_3의 인덱스를 갖는 제1 세그먼트(S1_1)의 레코드 및 SET_4의 인덱스를 갖는 제2 세그먼트(S1_2)의 레코드가 등록되어 있다. 해당 레코드에 대응하는 저장 공간(예를 들어, 논리적 저장 공간)에 대해 순차 데이터의 쓰기가 요청되면, 컨트롤러(120)는 해당 레코드를 갱신할 수 있다. 예를 들어, 컨트롤러(120)는 등록된 레코드에 대응하는 논리적 저장 공간을 새로운 물리적 저장 공간과 매칭하고, 새로운 물리 어드레스(PBA)를 캐시 맵 데이터(MD_C)에 기입할 수 있다.

마찬가지로, L2 캐시의 캐시 맵 데이터(MD_C)에 SET_1의 인덱스를 갖는 제2 세그먼트(S2_1)의 레코드 및 SET_2의 인덱스를 갖는 제2 세그먼트(S2_1)의 레코드들이 등록되어 있다. 해당 레코드에 대응하는 저장 공간(예를 들어, 논리적 저장 공간)에 대해 순차 데이터의 쓰기가 요청되면, 컨트롤러(120)는 해당 레코드를 갱신할 수 있다.

도 15는 본 발명의 제4 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 컨트롤러(120)가 캐시 맵 데이터(MD_C) 또는 부분 맵 데이터(MD_P)를 이용하여 읽기 동작을 수행하는 방법이 도 15에 도시된다.

도 1, 도 14 및 도 15를 참조하면, S410 단계에서, 컨트롤러(120)는 외부의 호스트 장치로부터 읽기 요청을 수신할 수 있다.

S420 단계에서, 컨트롤러(120)는 캐시 히트가 발생하는지 판별한다. 예를 들어, 컨트롤러(120)는 읽기 요청에 대응하는 세그먼트를 판별하고, 읽기 요청에 대응하는 세그먼트의 레코드가 캐시 맵 데이터(MD_C)에 등록되어 있는지 판별한다. 예를 들어, 컨트롤러(120)는 읽기 요청된 논리 어드레스들을 포함하는 제1 세그먼트(S1) 또는 제2 세그먼트(S2)의 레코드가 캐시 맵 데이터(MD_C)에 등록되어 있는지 판별할 수 있다.

읽기 요청에 대응하는 레코드가 캐시 맵 데이터(MD_C)에 등록되어 있으면, 컨트롤러(120)는 등록된 레코드의 인덱스가 읽기 요청에 대응하는 세그먼트의 인덱스와 일치하는지 판별할 수 있다. 등록된 레코드의 인덱스가 읽기 요청된 세그먼트의 인덱스가 일치하면, 캐시 히트가 발생한 것으로 판별될 수 있다. 캐시 히트가 발생하면, S480 단계가 수행된다. 캐시 히트가 발생하지 않으면, S430 단계가 수행된다.

S430 단계에서, 컨트롤러(120)는 읽기 요청에 대응하는 맵 데이터(MD)를 불휘발성 메모리 장치(110)로부터 읽을 수 있다.

S440 단계에서, 컨트롤러(120)는 캐시 맵 데이터(MD_C)의 구성이 가능한지 판별한다. 예를 들어, 컨트롤러(120)는 읽기 요청에 대응하는 세그먼트의 적어도 하나의 엔트리에 유효한 캐시 태그가 마크되어 있는지 판별할 수 있다. 유효한 캐시 태그가 마크되어 있으면, 읽기 요청에 대응하는 세그먼트에 순차 데이터가 저장되어 있으며, 캐시 맵 데이터(MD_C)의 구성이 가능한 것으로 판별된다. 그리고, S470 단계가 수행된다. 유효한 캐시 태그가 마크되어 있지 않으면, 캐시 맵 데이터(MD_C)의 구성이 가능하지 않은 것으로 판별된다. 그리고 S450 단계가 수행된다.

S450 단계에서, 컨트롤러(120)는 읽기 요청에 대응하는 맵 데이터(MD)를 부분 맵 데이터(MD_P)로서 RAM (123)에 저장한다. S460 단계에서, 컨트롤러(120)는 부분 맵 데이터(MD_P)를 이용하여 물리 어드레스들(PBA)을 계산한다. 예를 들어, 컨트롤러(120)는 논리 어드레스들(LBA) 및 부분 맵 데이터(MD_P)의 엔트리들을 참조하여 물리 어드레스들(PBA)을 계산할 수 있다. 이후에 S490 단계가 수행된다.

캐시 맵 데이터(MD_C)의 구성이 가능하면, S470 단계에서, 컨트롤러(120)는 유효한 캐시 태그가 마크된 적어도 하나의 엔트리의 정보를 캐시 맵 데이터(MD_C)의 레코드로 등록한다. 이후에 S480 단계가 수행된다.

S480 단계에서, 읽기 요청에 대응하는 캐시 맵 데이터(MD_C)가 RAM (123)에 저장되어 있다. 컨트롤러(120)는 캐시 맵 데이터(MD_C)를 이용하여 물리 어드레스들(PBA)을 계산할 수 있다. 예를 들어, 캐시 맵 데이터(MD_C)는 읽기 요청에 대응하는 세그먼트의 시작 물리 어드레스를 포함한다. 읽기 요청된 데이터는 순차 데이터 또는 순차 데이터의 일부이다. 따라서, 읽기 요청의 논리 어드레스들(LBA)의 세그먼트 내에서의 위치 및 캐시 맵 데이터(MD_C)에 포함된 시작 물리 어드레스에 기반하여, 읽기 요청된 데이터의 시작 물리 어드레스가 계산될 수 있다. 읽기 요청된 데이터의 시작 물리 어드레스가 계산되면, 컨트롤러(120)는 읽기 요청의 논리 어드레스들(LBA)에 따라 읽기 요청에 대응하는 전체 물리 어드레스들을 계산할 수 있다.

S490 단계에서, 컨트롤러(120)는 계산된 물리 어드레스들(PBA)을 이용하여 불휘발성 메모리 장치(110)로부터 데이터를 읽을 수 있다.

도 16은 본 발명의 제5 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 컨트롤러(120)가 외부의 호스트 장치의 쓰기 요청에 따라 불휘발성 메모리 장치(110)에 저장된 맵 데이터(MD)를 갱신하는 예가 도 16에 도시되어 있다.

도 1 및 도 16을 참조하면, S510 단계에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)로부터 캐시 태그(TAG)를 포함하는 엔트리들을 읽을 수 있다. 예를 들어, 컨트롤러(120)는 쓰기 요청에 의해 데이터가 기입될 저장 공간이 속한 제1 세그먼트(S1) 또는 제2 세그먼트(S2) 중에서 캐시 태그(TAG)가 마크되는 적어도 하나의 엔트리를 읽을 수 있다. 예를 들어, 컨트롤러(120)는 쓰기 요청에 대응하는 엔트리들에 포함되지 않고, 쓰기 요청에 대응하는 엔트리들을 포함하는 세그먼트에 속하고, 그리고 캐시 태그(TAG)가 마크되는 적어도 하나의 엔트리를 읽을 수 있다.

S520 단계에서, 컨트롤러(120)는 읽힌 적어도 하나의 엔트리에 유효한 캐시 태그(TAG)가 마크되어 있는지 판별한다. 유효한 캐시 태그(TAG)가 마크되어 있지 않으면, 컨트롤러(120)는 추가 동작을 수행하지 않는다. 유효한 캐시 태그(TAG)가 마크되어 있으면, S530 단계가 수행된다.

S530 단계에서, 컨트롤러(120)는 적어도 하나의 엔트리의 캐시 태그(TAG)를 갱신한다. 예를 들어, 컨트롤러(120)는 캐시 태그(TAG)에 무효한 값을 마크할 수 있다.

이후에, S540 단계에서, 컨트롤러(120)는 갱신된 적어도 하나의 엔트리를 쓰기 데이터 및 새로운 맵 데이터(MD_N)와 함께 불휘발성 메모리 장치(110)에 기입할 수 있다.

도 17은 도 16의 방법에 따라 세그먼트의 적어도 하나의 엔트리가 갱신되는 예들을 보여준다. 예시적으로, 쓰기 요청에 의해 제1 맵 데이터(MD1)가 제2 맵 데이터(MD2)로 갱신되는 예가 도 17에 도시되어 있다.

도 1 및 도 17을 참조하면, 제1 맵 데이터(MD1)에 제1 세그먼트(S1) 및 제2 세그먼트들(S2_1, S2_2)이 도시된다. 제1 세그먼트(S1)의 첫 번째 엔트리(E)는 L1 캐시 태그(TAG_L1)를 포함한다. 제2 세그먼트들(S2_1, S2_2)의 첫 번째 엔트리들(E)은 L2 캐시 태그들(TAG_L2)을 포함한다.

예시적으로, L1 캐시 태그(TAG_L1)에 채워진 사선들은 유효한 값이 마크되어 있음을 가리킨다. L2 캐시 태그들(TAG_L2)에 채워진 사선들은 유효한 값들이 마크되어 있음을 가리킨다. 즉, 제1 맵 데이터(MD1)는 제1 세그먼트(S1)에 순차 데이터가 기입되어 있음을 가리킨다.

제2 세그먼트(S2_2)에 순차 데이터가 기입되면, 제1 맵 데이터(MD1)는 제2 맵 데이터(MD2)로 갱신될 수 있다. 제2 세그먼트(S2_2)에 순차 데이터가 기입되면, 제2 세그먼트(S2_2)의 L2 캐시 태그(L2_TAG)에 유효한 값이 마크된다.

제2 세그먼트(S2_2)에 기입된 데이터가 갱신되면, 제2 세그먼트(S2_2)에 매핑된 물리 어드레스들(PBA)이 갱신된다. 따라서, 제2 세그먼트들(S2_1, S2_2)은 논리 저장 공간(LSA)에서는 연속하지만, 물리 저장 공간(PSA)에서는 연속하지 않다. 따라서, 제1 세그먼트(S1)의 연속성은 해제된다.

컨트롤러(120)는 쓰기 요청에 대응하는 세그먼트, 즉 제2 세그먼트(S2_2) 및 제1 세그먼트(S1)에서, 쓰기 요청에 대응하는 엔트리들이 속하고, 쓰기 요청된 엔트리들에 포함되지 않고, 그리고 캐시 태그를 저장하는 엔트리, 즉 제1 세그먼트(S1)의 첫 번째 엔트리를 불휘발성 메모리 장치(110)로부터 읽을 수 있다. 읽힌 엔트리의 L1 캐시 태그(TAG_L1)는 유효한 값으로 마크되어 있다. 따라서 컨트롤러(120)는 L1 캐시 태그(TAG_L1)를 무효한 값으로 갱신하고, 불휘발성 메모리 장치(110)에 기입할 수 있다.

상술된 바와 같이, 본 발명의 실시 예에 따른 스토리지 장치(100)는 각 세그먼트에 대응하는 순차 데이터에 대해 캐시 맵 데이터(MD_C)를 사용하고, 그 외의 데이터에 대해 부분 맵 데이터(MD_P)를 사용할 수 있다. 따라서, 순차 데이터의 액세스 시에 스토리지 장치(100)의 동작 속도가 획기적으로 향상된다.

상술된 실시 예들에서, 캐시 맵 데이터(MD_C)는 L1 및 L2 캐시들에 기반하여 관리되는 것으로 설명되었다. 그러나, 캐시 맵 데이터(MD_C)의 레벨들의 수는 한정되지 않는다. 또한, 각 레벨의 캐시는 세트 결합 캐시(set associative cache) 알고리즘, 직접 캐시(direct cache) 알고리즘, 또는 결합 캐시(associative cache) 알고리즘에 기반할 수 있다.

예시적으로, 각 레벨의 세그먼트의 사이즈는 외부의 호스트 장치와 컨트롤러(120) 사이의 통신 특성에 따라 결정될 수 있다. 예를 들어, 각 레벨의 세그먼트의 사이즈는 외부의 호스트 장치가 읽기 또는 쓰기를 요청하는 데이터의 사이즈, 즉 트랜잭션 사이즈 또는 그것의 배수로 결정될 수 있다. 예를 들어, 각 레벨의 세그먼트의 사이즈는 외부의 호스트 장치가 컨트롤러(120) 사이의 입출력 대역폭 또는 그것의 배수로 결정될 수 있다. 예를 들어, 각 레벨의 세그먼트의 사이즈는 외부의 호스트 장치가 컨트롤러(120)를 액세스하는 단위, 즉 섹터 또는 클러스터의 사이즈 또는 그것의 배수로 결정될 수 있다.

다른 예로서, 각 레벨의 세그먼트의 사이즈는 컨트롤러(120)와 불휘발성 메모리 장치(110)의 동작 특성에 따라 결정될 수 있다. 예를 들어, 각 레벨의 세그먼트의 사이즈(120)는 불휘발성 메모리 장치(110)의 읽기 동작의 단위 또는 그것의 배수로 결정될 수 있다. 예를 들어, 각 레벨의 세그먼트의 사이즈(120)는 RAM (123) 중에서 데이터 버퍼 또는 맵 데이터(MD)를 저장하도록 설정된 영역의 사이즈 또는 그와 연관된 값, 또는 에러 정정 블록(128)의 에러 정정 단위의 사이즈에 따라 결정될 수 있다.

예시적으로, 제1 세그먼트(S1)는 8KB의 엔트리들에 대응할 수 있다. 제2 세그먼트(S2)는 2KB의 엔트리들에 대응할 수 있다. 다른 예로서, 제1 세그먼트(S1)는 1KB의 엔트리들에 대응 할 수 있다. 제2 세그먼트(S2)는 256B의 세그먼트들에 대응할 수 있다.

다시 도 1을 참조하면, 불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.

불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.

불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.

컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.

컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.

컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.

RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.

불휘발성 메모리 장치(110)는 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 칩들은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.

하나의 채널에 연결된 불휘발성 메모리 칩들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 칩들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.

컨트롤러(120)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 칩들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 불휘발성 메모리 칩들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 불휘발성 메모리 칩들을 교대로 또는 동시에 액세스할 수 있다.

예시적으로, 불휘발성 메모리 칩들은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 칩들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 칩들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.

스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.

도 1에서, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 구비하지 않을 수 있다. 컨트롤러(120)는 내부의 RAM (도 9 참조)을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.

도 18은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1 및 도 18을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.

메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.

예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.

예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.

행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.

예를 들어, 프로그램 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.

페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.

프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.

데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.

제어 로직 회로(119)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스는 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.

예시적으로, 읽기 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(120)로 출력될 수 있다. 쓰기 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.

도 19는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 19를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.

예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.

각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.

복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.

최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인들(GSL1, GSL2)에 각각 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 제1 접지 선택 라인(GSL1)에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 제2 접지 선택 라인(GSL2)에 연결될 수 있다.

기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.

즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.

예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.

셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.

메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.

메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.

예시적으로, 메모리 블록(BLKa)은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 워드 라인들(WL1~WL6) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 비트 라인들(BL1, BL2) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 서로 다른 행의 스트링 선택 라인들(SSL1a 및 SSL2a, 또는 SSL1b 및 SSL2b) 각각은 또는 서로 다른 행의 접지 선택 라인들(GSL1 및 GSL2)은 플레인 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.

도 19에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 19에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.

셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.

셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.

예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.

예를 들어, 하나의 물리 페이지는 블록 어드레스, 행 어드레스, 열 어드레스 및 플레인 어드레스에 의해 식별되는 물리적 저장 공간을 포함한다. 하나의 물리 페이지는 둘 이상의 논리 페이지들을 포함할 수 있다. 논리 페이지들 각각은 물리 페이지의 어드레스에 더하여 논리 페이지들을 식별하는 추가 어드레스(또는 오프셋)에 의해 식별되는 논리적 저장 공간을 포함할 수 있다.

본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.

본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 획일적으로 형성된다.

3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.

도 20은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 20을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.

프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1100)는 코드 또는 프로그램에 포함된 명령으로 표현되는 동작들을 실행하도록 물리적으로 구성된 회로를 포함하는 하드웨어 기반의 데이터 프로세싱 장치일 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.

RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.

스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.

예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.

스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.

모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.

사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

스토리지 장치(1300)는 본 발명의 실시 예에 따른 스토리지 장치(100)를 포함할 수 있다. 프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100; 스토리지 장치 110; 불휘발성 메모리 장치
111; 메모리 셀 어레이 113; 행 디코더 회로
115; 페이지 버퍼 회로 117; 데이터 입출력 회로
119; 제어 로직 회로 120; 컨트롤러
121; 버스 122; 프로세서
123; 랜덤 액세스 메모리 125; 호스트 인터페이스
127; 메모리 인터페이스 128; 에러 정정 블록
1000; 컴퓨팅 장치 1100; 프로세서
1200; 랜덤 액세스 메모리 1300; 스토리지 장치
1400; 모뎀 1500; 사용자 인터페이스

Claims (10)

  1. 불휘발성 메모리 장치; 그리고
    외부의 호스트 장치로부터 논리 어드레스들에 기반한 읽기 요청을 수신하고, 상기 논리 어드레스들을 상기 불휘발성 메모리 장치의 물리 어드레스들로 변환하고, 그리고 상기 변환된 물리 어드레스들에 기반하여 상기 불휘발성 메모리 장치에 읽기 동작을 수행하도록 구성되는 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 논리 어드레스들에 대응하는 세그먼트를 포함하는 맵 데이터(map data)를 읽고, 상기 세그먼트가 순차 데이터에 대응하면 상기 세그먼트가 순차 데이터에 대응함을 가리키는 캐시 맵 데이터(cache map data)를 내부 RAM에 저장하고, 상기 세그먼트가 순차 데이터가 아니면 상기 맵 데이터 중에서 상기 논리 어드레스들 및 상기 물리 어드레스들과 연관된 부분 맵 데이터(partial map data)를 상기 내부 RAM에 저장하도록 구성되는 스토리지 장치.
  2. 제1 항에 있어서,
    상기 캐시 맵 데이터는 상기 세그먼트의 시작 물리 어드레스 및 상기 시작 물리 어드레스와 연관된 시작 논리 어드레스에 대한 정보를 포함하는 스토리지 장치.
  3. 제1 항에 있어서,
    상기 논리 어드레스들에 대응하는 캐시 맵 데이터가 상기 내부 RAM에 저장되어 있으면, 상기 컨트롤러는 상기 내부 RAM에 저장된 상기 캐시 맵 데이터를 이용하여 상기 논리 어드레스들을 상기 물리 어드레스들로 변환하도록 구성되는 스토리지 장치.
  4. 제1 항에 있어서,
    상기 컨트롤러는 상기 논리 어드레스들에 대응하는 제1 세그먼트가 순차 데이터에 대응하면 상기 제1 세그먼트가 순차 데이터에 대응함을 가리키는 캐시 맵 데이터를 상기 내부 RAM에 저장하고, 상기 제1 세그먼트가 순차 데이터에 대응하지 않고 그리고 상기 논리 어드레스들에 대응하며 상기 제1 세그먼트보다 작은 제2 세그먼트가 순차 데이터에 대응하면 상기 제2 세그먼트가 순차 데이터에 대응함을 가리키는 캐시 맵 데이터를 상기 내부 RAM에 저장하도록 구성되는 스토리지 장치.
  5. 제1 항에 있어서,
    상기 세그먼트는 복수의 엔트리들을 포함하고,
    각 엔트리는 하나의 논리 어드레스 및 하나의 물리 어드레스 사이의 변환 정보를 포함하는 스토리지 장치.
  6. 제5 항에 있어서,
    상기 캐시 맵 데이터는 상기 세그먼트의 시작 엔트리를 포함하고,
    상기 부분 맵 데이터는 상기 논리 어드레스들에 대응하는 엔트리들을 포함하는 스토리지 장치.
  7. 제5 항에 있어서,
    상기 시작 엔트리는 상기 세그먼트가 순차 데이터에 대응하는지를 가리키는 캐시 태그를 더 포함하는 스토리지 장치.
  8. 제1 항에 있어서,
    상기 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하고,
    상기 복수의 메모리 블록들 각각은 기판 위에 배열되는 복수의 셀 스트링들을 포함하고,
    상기 복수의 셀 스트링들 각각은 상기 기판 위에서 상기 기판과 수직한 방향으로 적층되는 적어도 하나의 선택 트랜지스터 및 복수의 메모리 셀들을 포함하고,
    상기 적어도 하나의 선택 트랜지스터 및 상기 복수의 메모리 셀들 각각은 전하 포획막을 포함하는 스토리지 장치.
  9. 불휘발성 메모리 장치; 그리고
    외부의 호스트 장치로부터 논리 어드레스들에 기반한 쓰기 요청을 수신하고, 상기 논리 어드레스들을 상기 불휘발성 메모리 장치의 물리 어드레스들로 변환하고, 그리고 상기 변환된 물리 어드레스들에 기반하여 상기 불휘발성 메모리 장치에 쓰기 동작을 수행하도록 구성되는 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 논리 어드레스들 및 상기 물리 어드레스들 사이의 변환 정보를 포함하는 맵 데이터(map data)를 생성하고, 상기 논리 어드레스들이 연속인 범위가 세그먼트 이상이면 상기 세그먼트가 순차 데이터에 대응함을 가리키는 캐시 맵 데이터(cache map data)를 내부 RAM에 저장하고, 상기 논리 어드레스들이 연속인 범위가 세그먼트 이하이면, 상기 생성된 맵 데이터를 부분 맵 데이터(partial map data)로서 상기 내부 RAM에 저장하고, 그리고 상기 생성된 맵 데이터 및 상기 쓰기 요청에 따른 쓰기 데이터를 상기 불휘발성 메모리 장치에 기입하도록 구성되는 스토리지 장치.
  10. 제9 항에 있어서,
    상기 외부의 호스트 장치로부터 상기 세그먼트에 대응하는 논리 어드레스들에 기반한 읽기 요청이 수신되면, 상기 컨트롤러는 상기 캐시 맵 데이터를 이용하여 상기 논리 어드레스들을 상기 물리 어드레스들로 변환하도록 구성되는 스토리지 장치.
KR1020150090056A 2015-06-24 2015-06-24 불휘발성 메모리 장치를 포함하는 스토리지 장치 KR20170000914A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150090056A KR20170000914A (ko) 2015-06-24 2015-06-24 불휘발성 메모리 장치를 포함하는 스토리지 장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020150090056A KR20170000914A (ko) 2015-06-24 2015-06-24 불휘발성 메모리 장치를 포함하는 스토리지 장치
US15/083,524 US9875038B2 (en) 2015-06-24 2016-03-29 Storage device including nonvolatile memory device
CN201610389748.4A CN106294215A (zh) 2015-06-24 2016-06-03 存储装置和操作存储装置的方法

Publications (1)

Publication Number Publication Date
KR20170000914A true KR20170000914A (ko) 2017-01-04

Family

ID=57600929

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150090056A KR20170000914A (ko) 2015-06-24 2015-06-24 불휘발성 메모리 장치를 포함하는 스토리지 장치

Country Status (3)

Country Link
US (1) US9875038B2 (ko)
KR (1) KR20170000914A (ko)
CN (1) CN106294215A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170126062A (ko) * 2016-05-04 2017-11-16 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10503635B2 (en) 2016-09-22 2019-12-10 Dell Products, Lp System and method for adaptive optimization for performance in solid state drives based on segment access frequency
US10496566B2 (en) * 2016-12-20 2019-12-03 Samsung Electronics Co., Ltd. Method and apparatus for data recovering during a board replacement
CN106873909A (zh) * 2017-01-22 2017-06-20 建荣半导体(深圳)有限公司 一种存储访问方法及其系统、存储设备
TWI655640B (zh) * 2018-01-24 2019-04-01 慧榮科技股份有限公司 資料儲存裝置與資料處理方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06314233A (ja) 1993-04-30 1994-11-08 Kawasaki Steel Corp メモリ装置
US6098150A (en) 1995-11-17 2000-08-01 Sun Microsystems, Inc. Method and apparatus for fetching information from a cache memory
JPH10105466A (ja) 1996-09-30 1998-04-24 Nec Corp ディスク装置のキャッシュメモリ制御方法
JPH11143644A (ja) 1997-11-11 1999-05-28 Sony Corp 再生装置、及びキャッシュ処理方法
US6961804B2 (en) 2001-07-20 2005-11-01 International Business Machines Corporation Flexible techniques for associating cache memories with processors and main memory
US7051184B2 (en) 2003-05-06 2006-05-23 Sun Microsystems, Inc. Method and apparatus for mapping memory addresses to corresponding cache entries
JP4356686B2 (ja) 2005-12-01 2009-11-04 ソニー株式会社 メモリ装置及びメモリ制御方法
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
TWI398770B (zh) 2008-07-08 2013-06-11 Phison Electronics Corp 用於快閃記憶體的資料存取方法、儲存系統與控制器
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101226600B1 (ko) 2011-03-09 2013-01-28 주식회사 이에프텍 메모리 시스템 및 그의 메모리 맵핑 방법
US9542306B2 (en) 2013-03-13 2017-01-10 Seagate Technology Llc Dynamic storage device provisioning
US9575844B2 (en) 2013-03-15 2017-02-21 Skyera, Llc Mass storage device and method of operating the same to back up data stored in volatile memory
KR20150057068A (ko) * 2013-11-18 2015-05-28 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법

Also Published As

Publication number Publication date
US9875038B2 (en) 2018-01-23
US20160378359A1 (en) 2016-12-29
CN106294215A (zh) 2017-01-04

Similar Documents

Publication Publication Date Title
US9645896B2 (en) Data storage device and flash memory control method
US9390004B2 (en) Hybrid memory management
US9164701B2 (en) Logical address translation
US8954708B2 (en) Method of storing data in non-volatile memory having multiple planes, non-volatile memory controller therefor, and memory system including the same
JP2015219913A (ja) ストレージ装置と、その動作方法、及びそのアクセス方法
US8832360B2 (en) Solid state storage device controller with expansion mode
KR101861170B1 (ko) 마이그레이션 관리자를 포함하는 메모리 시스템
US9418017B2 (en) Hot memory block table in a solid state storage device
US9405679B2 (en) Determining a location of a memory device in a solid state device
KR101117403B1 (ko) 메모리 시스템, 컨트롤러 및 메모리 시스템의 제어 방법
TWI574270B (zh) 記憶體裝置之平均抹寫
EP1632858B1 (en) Semiconductor memory device and access method and memory control system for same
JP6149117B2 (ja) 部分的なページメモリ動作
KR101759811B1 (ko) 솔리드 스테이트 메모리를 포멧팅하기 위한 메모리 제어기, 방법, 및 솔리드 스테이트 메모리 시스템
US20160004438A1 (en) Storage device including nonvolatile memory and memory controller, and operating method of storage device
US10466902B2 (en) Memory system and operation method for the same
US20200034287A1 (en) Storage system having a host directly manage physical data locations of storage device
KR101979392B1 (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20130081534A (ko) 저장 장치 및 불휘발성 메모리 장치, 그리고 그것의 동작 방법
US10102119B2 (en) Garbage collection based on queued and/or selected write commands
US10162748B2 (en) Prioritizing garbage collection and block allocation based on I/O history for logical address regions
JP2013506903A (ja) 電源遮断管理
US20140281174A1 (en) Non-volatile multi-level cell memory system and method of performing adaptive data back-up in the system
US10282252B2 (en) RAID storage device and method of management thereof
US10114557B2 (en) Identification of hot regions to enhance performance and endurance of a non-volatile storage device