KR20210070761A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20210070761A
KR20210070761A KR1020190160871A KR20190160871A KR20210070761A KR 20210070761 A KR20210070761 A KR 20210070761A KR 1020190160871 A KR1020190160871 A KR 1020190160871A KR 20190160871 A KR20190160871 A KR 20190160871A KR 20210070761 A KR20210070761 A KR 20210070761A
Authority
KR
South Korea
Prior art keywords
selection
voltage
line
program
discharge
Prior art date
Application number
KR1020190160871A
Other languages
English (en)
Inventor
김종우
신영철
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190160871A priority Critical patent/KR20210070761A/ko
Priority to US16/883,351 priority patent/US11074974B2/en
Priority to CN202010644252.3A priority patent/CN112927734B/zh
Publication of KR20210070761A publication Critical patent/KR20210070761A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 단축된 프로그램 동작 시간을 갖는 메모리 장치의 동작 방법은 제1 시간 구간 동안, 선택 트랜지스터와 연결된 선택 라인에 제1 선택 전압을 프리차지하는 단계, 제1 시간 구간에 후속하는 제2 시간 구간 동안, 선택 라인을 디스차지하는 단계 및 제2 시간 구간에 후속하는 제3 시간 구간에서, 복수의 메모리 셀들과 연결된 워드라인들에 동작 전압이 프리차지되는 동안 선택 라인을 디스차지함으로써, 선택 라인에 프리차지된 선택 전압의 레벨을 제2 선택 전압으로 상승시키는 단계를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트 폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 향상된 채널 부스팅 성능을 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 제1 시간 구간 동안, 선택 트랜지스터와 연결된 선택 라인에 제1 선택 전압을 프리차지하는 단계, 제1 시간 구간에 후속하는 제2 시간 구간 동안, 선택 라인을 디스차지하는 단계 및 제2 시간 구간에 후속하는 제3 시간 구간에서, 복수의 메모리 셀들과 연결된 워드라인들에 동작 전압이 프리차지되는 동안 선택 라인을 디스차지함으로써, 선택 라인에 프리차지된 선택 전압의 레벨을 제2 선택 전압으로 상승시키는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 선택 트랜지스터 및 복수의 메모리 셀들을 포함하는 셀 스트링, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 프로그램 동작을 수행하는 주변 회로 및 프로그램 동작 시, 복수의 메모리 셀들과 연결된 워드라인이 동작 전압으로 프리차지되는 동안 선택 트랜지스터와 연결된 선택 라인이 디스차지되도록 주변 회로를 제어하는 제어 로직을 포함한다.
본 기술에 따른 메모리 장치 및 그 동작 본 발명의 실시 예는 향상된 채널 부스팅 성능을 갖는 메모리 장치 및 그 동작 방법을 제공한다.
도 1은 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 3은 프로그램 동작을 설명하기 위한 도면이다.
도 4는 프로그램 금지 모드의 프로그램 구간을 상세하게 설명하기 위한 타이밍도이다.
도 5는 채널 전위가 하강하는 과정을 설명하기 위한 도면이다.
도 6은 일 실시 예에 따른 선택 전압 디스차지를 설명하기 위한 타이밍도이다.
도 7은 다른 실시 예에 따른 선택 전압 디스차지를 설명하기 위한 타이밍도이다.
도 8은 드레인 선택 트랜지스터에 인가되는 전압들을 설명하기 위한 도면이다.
도 9는 선택 전압 윈도우를 계산 방법을 설명하기 위한 도면이다.
도 10은 일 실시 예에 따른 선택 전압 관리부 및 선택 전압 생성부를 설명하기 위한 도면이다.
도 11은 다른 실시 예에 따른 선택 전압 관리부 및 선택 전압 생성부를 설명하기 위한 도면이다.
도 12는 일 실시 예에 따른 선택 전압 생성부의 구조를 설명하기 위한 도면이다.
도 13은 다른 실시 예에 따른 선택 전압 생성부의 구조를 설명하기 위한 도면이다.
도 14는 실시 예에 따른 메모리 장치의 동작 방법을 설명하는 순서도이다.
도 15는 실시 예에 따른 디스차지 파라미터 결정 방법을 설명하는 순서도이다.
도 16은 실시 예에 따른 디스차지 파라미터 결정 방법을 설명하는 순서도이다.
도 17은 스토리지 장치를 설명하기 위한 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 워드라인에 연결된 메모리 셀들은 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인(Source Select Line, SSL), 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인(Drain Select Line, DSL)을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.
로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 셀 어레이(110)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 셀 어레이(110)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
실시 예에서, 전압 생성부(122)는 선택 전압 생성부(127)를 포함할 수 있다. 선택 전압 생성부(127)는 선택 전압 관리부(131)의 제어에 응답하여 선택 전압을 생성할 수 있다. 선택 전압은 행 라인(RL) 중 드레인 선택 라인에 인가되는 전압일 수 있다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직 (130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 동작 또는 프로그램 검증 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 그라운드 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(1123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 프로그램 검증(program verify) 시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(120)을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 프로그램 검증이 패스 또는 페일 되었는지를 판단할 수 있다.
실시 예에서, 제어 로직(130)은 선택 전압 관리부(131)를 포함할 수 있다. 선택 전압 관리부(131)는 워드라인에 동작 전압이 인가되는 타이밍을 기준으로 결정되는 일정 시간 구간 동안 드레인 선택 라인에 인가된 전압이 디스차지되도록 선택 전압 생성부(127)를 제어할 수 있다.
도 2는 도 1의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 블록(BLKi)은 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 3은 프로그램 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 프로그램 동작(program operation)은 복수의 프로그램 루프들을 포함할 수 있다. 예를 들어, 프로그램 동작은 제1 프로그램 루프(program loop 1) 내지 제N 프로그램 루프(program loop N)를 포함할 수 있다.
프로그램 루프(program loop)는 프로그램(program) 구간 및 프로그램 검증(program verify) 구간을 포함할 수 있다.
프로그램(program) 구간은 선택된 메모리 셀에 데이터가 프로그램되는 구간일 수 있다. 프로그램 구간은 셋업(setup) 구간, 패스 펄스(pass pulse) 구간, 프로그램 펄스(program pulse) 구간 및 디스차지(discharge) 구간을 포함할 수 있다.
셋업(setup) 구간에서, 선택된 메모리 셀을 포함하는 스트링과 연결된 비트라인에 프로그램 허용 전압이 프리차지되고, 선택되지 않은 메모리 셀을 포함하는 스트링과 연결된 비트라인에 프로그램 금지 전압이 프리차지될 수 있다. 선택된 메모리 셀은 프로그램될 메모리 셀이고, 선택되지 않은 메모리 셀은 프로그램되지 않을 메모리 셀일 수 있다. 선택된 메모리 셀을 포함하는 스트링은 선택된 스트링으로 정의될 수 있다. 선택되지 않은 메모리 셀을 포함하는 스트링은 비선택된 스트링으로 정의될 수 있다. 프로그램 허용 전압은 그라운드(GND) 전압이고, 프로그램 금지 전압은 전원 전압(Vcc)일 수 있다. 셋업 구간에서, 드레인 선택 라인에 선택 전압(Vdsl)이 인가될 수 있다.
비트라인에 프로그램 허용 전압이 인가되고, 드레인 선택 라인에 선택 전압이 인가되면, 드레인 선택 트랜지스터는 턴 온될 수 있다. 따라서, 선택된 스트링은 플로팅되지 않을 수 있다. 선택된 스트링의 채널 전위는 비트라인에 인가된 프로그램 허용 전압에 따라 프리차지될 수 있다.
비트라인에 프로그램 금지 전압이 인가되고, 드레인 선택 라인에 선택 전압이 인가되면, 드레인 선택 트랜지스터는 턴 오프될 수 있다. 따라서, 비선택된 스트링은 플로팅될 수 있다. 비선택 스트링의 채널 전위는 선택 전압에 의해 상승할 수 있다. 예를 들어, 비선택 스트링의 채널 전위는 선택 전압에서 드레인 선택 트랜지스터의 문턱 전압만큼 낮아진 레벨로 상승할 수 있다.
패스 펄스(pass pulse) 구간에서, 선택되지 않은 메모리 셀과 연결된 워드라인에 패스 전압이 인가될 수 있다. 실시 예에서, 선택된 메모리 셀과 연결된 워드라인에도 패스 전압이 인가될 수 있다. 선택되지 않은 메모리 셀과 연결된 워드라인은 비선택 워드라인으로 정의될 수 있다. 선택된 메모리 셀과 연결된 워드라인은 선택 워드라인으로 정의될 수 있다.
워드라인에 패스 전압이 인가되면 선택 스트링에 포함된 메모리 셀들은 턴 온될 수 있다. 비선택 스트링의 채널은 플로팅되어 있으므로, 워드라인에 패스 전압이 인가되면 비선택 스트링의 채널 전위는 상승할 수 있다. 예를 들어, 비선택 셀 스트링의 채널 전위는 패스 전압과 용량성 커플링 비율(Capacitive Coupling Ratio, CCR)에 비례하여 상승할 수 있다.
프로그램 펄스(program pulse) 구간에서, 선택 워드라인에도 프로그램 전압이 인가될 수 있다. 선택 워드라인에 프로그램 전압이 인가되면 선택 워드라인과 연결된 메모리 셀들 중 선택 스트링에 포함된 선택된 메모리 셀은 프로그램될 수 있다. 비선택 스트링의 채널은 플로팅되어 있으므로, 선택 워드라인에 프로그램 전압이 인가되면 비선택 스트링의 채널 전위는 상승할 수 있다. 예를 들어, 비선택 셀 스트링의 채널 전위는 프로그램 전압과 용량성 커플링 비율(Capacitive Coupling Ratio, CCR)에 비례하여 상승할 수 있다. 선택 워드라인에 인가된 프로그램 전압과 채널 전위 간의 전위 차이가 기준 값 이상인 경우, 선택된 메모리 셀은 프로그램될 수 있다. 비선택 스트링의 채널 전위는 패스 전압 및 프로그램 전압이 인가될 때 동시에 상승하므로, 선택 워드라인에 인가된 프로그램 전압과 채널 전위 간의 전위 차이가 기준 값보다 작을 수 있다. 따라서, 비선택 스트링에 포함된 메모리 셀들은 프로그램되지 않을 수 있다.
디스차지(discharge) 구간에서, 비트라인에 프리차지된 전압과 워드라인에 인가된 전압은 디스차지될 수 있다.
프로그램 검증 구간(program verify period)은 프로그램된 데이터를 검증하는 구간일 수 있다. 구체적으로, 프로그램 검증 구간은 선택 워드라인에 검증 전압을 인가하고, 선택된 메모리 셀의 문턱 전압이 검증 전압보다 큰지 여부를 검증하는 구간일 수 있다. 선택된 메모리 셀의 문턱 전압이 검증 전압보다 큰 경우, 다음 프로그램 루프에서 선택된 메모리 셀은 프로그램 금지 모드가 될 수 있다. 즉, 다음 프로그램 루프에서, 선택된 메모리 셀과 전기적으로 연결된 비트라인에 프로그램 금지 전압이 프리차지될 수 있다. 선택된 메모리 셀의 문턱 전압이 검증 전압보다 작거나 같은 경우, 다음 프로그램 루프에서 선택된 메모리 셀은 프로그램 허용 모드가 될 수 있다. 즉, 다음 프로그램 루프에서, 선택된 메모리 셀과 전기적으로 연결된 비트라인에 프로그램 허용 전압이 프리차지될 수 있다.
도 4는 프로그램 금지 모드의 프로그램 구간을 상세하게 설명하기 위한 타이밍도이다.
도 4를 참조하면, 프로그램 구간은 제0 시간(t0)과 제7 시간(t7) 사이일 수 있다. 셋업 구간은 제0 시간(t0)과 제2 시간(t2) 사이일 수 있다. 패스 펄스 구간은 제2 시간(t2)과 제3 시간(t3) 사이일 수 있다. 프로그램 펄스 구간은 제3 시간(t3)과 제4 시간(t4) 사이일 수 있다. 디스차지 구간은 제4 시간(t4)과 제7 시간(t7) 사이일 수 있다.
제1 시간(t1)에, 프로그램 금지 모드의 메모리 셀과 전기적으로 연결된 비트라인에는 프로그램 금지 전압이 프리차지될 수 있다. 프로그램 금지 전압은 전원 전압(Vcc)일 수 있다. 제1 시간(t1)에, 드레인 선택 라인(DSL)에는 목표 선택 전압(Vdsl_target)이 인가될 수 있다. 목표 선택 전압(Vdsl_target)과 프로그램 허용 전압은 드레인 선택 트랜지스터(DST)가 턴 오프되도록 설정될 수 있다. 드레인 선택 트랜지스터(DST)가 턴 오프되면, 프로그램 금지 모드의 메모리 셀을 포함하는 셀 스트링에 형성되는 채널은 플로팅될 수 있다. 플로팅된 채널의 전위는 워드라인에 동작 전압이 인가될 때 상승할 수 있다.
제2 시간(t2)에, 워드라인에 패스 전압(Vpass)이 인가될 수 있다. 패스 전압(Vpass)은 비선택 워드라인 뿐만 아니라 선택 워드라인에도 인가될 수 있다. 워드라인에 패스 전압(Vpass)이 인가되면, 워드라인과 드레인 선택 라인(DSL) 간의 커플링으로 인하여 드레인 선택 라인(DSL)에 제1 오버슈트(overshoot1)가 발생할 수 있다. 즉, 드레인 선택 라인(DSL)에 인가된 전압이 일시적으로 상승할 수 있다. 드레인 선택 라인(DSL)에 인가된 전압이 목표 선택 전압(Vdsl_target)보다 높아지면 드레인 선택 트랜지스터(DST)가 턴 온될 수 있다. 드레인 선택 트랜지스터(DST)가 턴 온되면, 비선택 스트링의 채널 전위는 하강할 수 있다.
제3 시간(t3)에, 선택 워드라인에 프로그램 전압(Vpgm)이 인가될 수 있다. 선택 워드라인에 프로그램 전압(Vpgm)이 인가되면, 선택 워드라인과 드레인 선택 라인(DSL) 간의 커플링으로 인하여 드레인 선택 라인(DSL)에 제2 오버슈트(overshoot2)가 발생할 수 있다. 즉, 드레인 선택 라인(DSL)에 인가된 전압이 일시적으로 상승할 수 있다. 드레인 선택 라인(DSL)에 인가된 전압이 목표 선택 전압(Vdsl_target)보다 높아지면 드레인 선택 트랜지스터(DST)가 턴 온될 수 있다. 드레인 선택 트랜지스터(DST)가 턴 온되면, 비선택 스트링의 채널 전위는 하강할 수 있다.
즉, 제1 오버슈트(overshoot1) 및 제2 오버슈트(overshoot2)에 의해 채널 전위는 예상 선택 전압(Vdsl_expect)에서 하강한 오버슈트 선택 전압(Vdsl_overshoot)이 될 수 있다.
비선택 스트링의 채널 전위가 하강하면 선택되지 않은 메모리 셀이 프로그램되는 프로그램 디스터브가 발생할 수 있다. 구체적으로, 비선택 스트링의 채널 전위가 하강함으로써 비선택 스트링의 채널 전위와 프로그램 전압 간의 전위 차이가 기준 값보다 커지는 경우, 프로그램 디스터브가 발생할 수 있다.
제4 시간(t4)에, 선택 워드라인에 인가된 전압이 패스 전압(Vpass)이 되도록 선택 워드라인은 디스차지될 수 있다. 제5 시간(t5)에, 선택 워드라인과 비선택 워드라인에 인가된 전압이 선택 전압(Vdsl)이 되도록 선택 워드라인과 비선택 워드라인은 디스차지될 수 있다. 제6 시간(t6)에, 선택 워드라인, 비선택 워드라인, 드레인 선택 라인 및 비트 라인에 인가된 전압이 그라운드 전압이 되도록, 선택 워드라인, 비선택 워드라인, 드레인 선택 라인 및 비트 라인은 디스차지될 수 있다. 선택 워드라인 및 비선택 워드라인을 단계적으로 디스차지함으로써 워드라인들 간의 전위 차이에 의한 커플링, 워드라인과 드레인 선택 라인 간 전위 차이에 의한 커플링을 방지할 수 있다.
도 5는 채널 전위가 하강하는 과정을 설명하기 위한 도면이다.
도 5를 참조하면, 드레인 선택 라인(DSL)에 제1 오버슈트(overshoot1) 및 제2 오버슈트(overshott2)가 발생할 수 있다. 오버슈트는 드레인 선택 라인에 인가된 전압이 일시적으로 상승하는 현상일 수 있다.
드레인 선택 라인의 오버슈트는 드레인 선택 라인과 워드 라인 간의 커플링에 의해 발생할 수 있다. 구체적으로, 워드라인에 인가된 패스 전압(Vpass)이 드레인 선택 라인에 영향을 주면 제1 오버슈트(overshoo1)가 발생할 수 있다. 선택 워드라인에 인가된 프로그램 전압(Vpgm)이 드레인 선택 라인에 영향을 주면 제2 오버슈트(overshoot2)가 발생할 수 있다.
오버슈트가 발생하면 비선택 스트링의 채널 전위가 하강할 수 있다. 구체적으로, 드레인 선택 라인에 오버슈트가 발생하면 드레인 선택 라인과 연결된 드레인 선택 트랜지스터(DST)가 턴 온될 수 있다. 드레인 선택 트랜지스터(DST)가 턴 온되면, 프로그램 금지 모드의 메모리 셀을 포함하는 비선택 스트링의 채널에서 비트라인으로 누설 전류(leakage)가 발생할 수 있다. 누설 전류가 발생하면, 비선택 스트링의 채널 전위는 하강할 수 있다. 비선택 스트링의 채널 전위가 하강하면 선택 워드라인에 프로그램 전압(Vpgm) 인가 시, 선택되지 않은 메모리 셀이 프로그램되는 프로그램 디스터브가 발생할 수 있다.
도 6은 일 실시 예에 따른 선택 전압 디스차지를 설명하기 위한 타이밍도이다.
도 6을 참조하면, 선택 전압 관리부(131)는 선택 라인 활성 신호(Vdsl_EN)와 드레인 선택 라인 디스차지 신호(DSL_DISCH)를 생성하고, 선택 전압 생성부(127)에 전달할 수 있다. 선택 전압 생성부(127)는 선택 라인 활성 신호(Vdsl_EN)와 드레인 선택 라인 디스차지 신호(DSL_DISCH)에 응답하여 드레인 선택 라인(DSL)을 디스차지할 수 있다.
선택 라인 활성 신호(Vdsl_EN)가 활성화되면 드레인 선택 라인(DSL)에 선택 전압이 인가될 수 있다. 선택 라인 활성 신호(Vdsl_EN)가 비활성화되면 드레인 선택 라인(DSL)에 선택 전압이 인가되지 않을 수 있다.
드레인 선택 라인 디스차지 신호(DSL_DISCH)가 활성화되면 드레인 선택 라인(DSL)이 디스차지될 수 있다. 즉, 드레인 선택 라인(DSL)에 인가된 선택 전압의 레벨이 낮아질 수 있다. 드레인 선택 라인 디스차지 신호(DSL_DISCH)가 비활성화되면 드레인 선택 라인(DSL)은 디스차지되지 않을 수 있다.
셋업(setup) 구간에서, 드레인 선택 라인(DSL)은 디스차지될 수 있다. 구체적으로, 드레인 선택 라인(DSL)에 선택 전압이 인가되는 제1 시간(t1)으로부터 제1 기간(p1)이 도과하면 드레인 선택 라인(DSL)은 디스차지될 수 있다.
셋업(setup) 구간에서, 제2 기간(p2) 동안 드레인 선택 라인(DSL)은 디스차지될 수 있다. 구체적으로, 드레인 선택 라인(DSL)에 인가된 선택 전압은 최소 선택 전압(Vdsl_min)보다 큰 범위 내에서 하강할 수 있다. 선택 전압 관리부(131)는 드레인 선택 라인 디스차지 신호(DSL_DISCH)가 활성화되는 제2 기간(p2)의 길이를 조절함으로써 선택 전압이 최소 선택 전압(Vdsl_min)보다 큰 범위 내에서 디스차지되도록 선택 전압 생성부(127)를 제어할 수 있다.
선택 전압 관리부(131)는 제2 기간(p2)에 후속하는 제3 기간(p3) 동안 드레인 선택 라인을 디스차지할 수 있다. 그러나, 제3 기간(p3)동안, 선택 전압은 워드라인에 인가되는 패스 전압(Vpass)에 의해 상승될 수 있다. 즉, 제1 오버슈트(overshoot1)에 의해 선택 전압은 상승될 수 있다. 선택 전압 관리부(131)는 드레인 선택 라인 디스차지 신호(DSL_DISCH)가 활성화되는 제3 기간(p3)의 길이를 조절함으로써 선택 전압이 최대 선택 전압(Vdsl_max)보다 작은 범위 내에서 상승하도록 제어할 수 있다. 예를 들어, 선택 전압 관리부(131)는 오버슈트에 의해 선택 전압이 목표 선택 전압(Vdsl_target)에 도달하도록 제3 기간(p3)의 길이를 제어할 수 있다.
제3 기간(p3)에 후속하는 제4 기간(p4)이 도과하면, 드레인 선택 라인(DSL)은 디스차지될 수 있다. 즉, 제4 기간(p4)에 후속하는 제5 기간(p5) 동안 드레인 선택 라인(DSL)은 디스차지될 수 있다. 구체적으로, 드레인 선택 라인(DSL)에 인가된 선택 전압은 최소 선택 전압(Vdsl_min)보다 큰 범위 내에서 하강할 수 있다. 선택 전압 관리부(131)는 드레인 선택 라인 디스차지 신호(DSL_DISCH)가 활성화되는 제5 기간(p5)의 길이를 조절함으로써 선택 전압이 최소 선택 전압(Vdsl_min)보다 큰 범위 내에서 디스차지되도록 선택 전압 생성부(127)를 제어할 수 있다.
선택 전압 관리부(131)는 제5 기간(p5)에 후속하는 제6 기간(p6) 동안 드레인 선택 라인을 디스차지할 수 있다. 그러나, 제6 기간(p6)동안, 선택 전압은 워드라인에 인가되는 프로그램 전압(Vpgm)에 의해 상승될 수 있다. 즉, 제2 오버슈트(overshoot2)에 의해 선택 전압은 상승될 수 있다. 선택 전압 관리부(131)는 드레인 선택 라인 디스차지 신호(DSL_DISCH)가 활성화되는 제6 기간(p6)의 길이를 조절함으로써 선택 전압이 최대 선택 전압(Vdsl_max)보다 작은 범위 내에서 상승하도록 제어할 수 있다. 예를 들어, 선택 전압 관리부(131)는 오버슈트에 의해 선택 전압이 목표 선택 전압(Vdsl_target)에 도달하도록 제6 기간(p6)의 길이를 제어할 수 있다.
선택 전압 관리부(131)는 선택 라인 활성 신호(Vdsl_EN)를 통해 드레인 선택 라인이 디스차지되는 동안 선택 전압이 드레인 선택 라인에 인가되지 않도록 제어할 수 있다. 예를 들어, 드레인 선택 라인 디스차지 신호(DSL_DISCH)가 활성화될 때 선택 라인 활성 신호(Vdsl_EN)는 비활성화되고, 드레인 선택 라인 디스차지 신호(DSL_DISCH)가 비활성화될 때 선택 라인 활성 신호(Vdsl_EN)는 활성화될 수 있다.
선택 전압 관리부(131)는 패스 펄스 구간과 프로그램 펄스 구간에 드레인 선택 라인에 인가되는 선택 전압이 선택 전압 윈도우(Vdsl window) 내에 위치하도록 제어할 수 있다. 선택 전압 윈도우는 비선택 스트링의 채널 전위가 하강되지 않도록 설정된 선택 전압의 범위일 수 있다. 즉, 선택 전압 윈도우에 포함되는 전압이 드레인 선택 라인에 인가되면 비선택 스트링은 플로팅될 수 있다. 선택 전압 윈도우(Vdsl window)는 최소 선택 전압(Vdsl_min)과 최대 선택 전압(Vdsl_max) 사이의 범위일 수 있다. 선택 전압 윈도우를 결정하는 방법은 도 9에서 설명될 수 있다. 프로그램 펄스 구간에서 드레인 선택 라인에 인가되는 최종적인 선택 전압은 목표 선택 전압(Vdsl_target)일 수 있다.
워드라인에 인가되는 동작 전압에 의해 드레인 선택 라인(DSL)이 오버슈트되기 전에, 드레인 선택 라인을 디스차지함으로써 오버슈트로 인해 채널 전위가 하강하는 것을 방지할 수 있다. 따라서, 즉, 제1 오버슈트(overshoot1) 및 제2 오버슈트(overshoot2)가 발생하더라도, 채널 전위는 오버슈트 선택 전압(Vdsl_overshoot)이 아닌 예상 선택 전압(Vdsl_expect)이 될 수 있다.
도 7은 다른 실시 예에 따른 선택 전압 디스차지를 설명하기 위한 타이밍도이다.
도 7을 참조하면, 제1 시간(t1)에, 드레인 선택 라인에 사전 선택 전압(Vdsl_pre)이 인가될 수 있다. 드레인 선택 라인에 목표 선택 전압(Vdsl_target)보다 낮은 사전 선택 전압(Vdsl_pre)을 인가해두고, 오버슈트 발생 시 드레인 선택 라인에 목표 선택 전압(Vdsl_target)을 인가하면, 오버슈트의 도움을 받아서 목표 선택 전압(Vdsl_target)에 도달할 수 있다. 즉, 오버슈트의 도움을 받아서 드레인 선택 라인의 전압 레벨이 상승되므로, 드레인 선택 라인의 전압 레벨은 목표 선택 전압에 빠르게 도달할 수 있다.
제1 시간(t1)으로부터 제1 기간(p1)이 도과하면 드레인 선택 라인(DSL)은 디스차지될 수 있다. 즉, 제1 기간(p1)에 후속하는 제2 기간(p2) 동안 드레인 선택 라인(DSL)은 디스차지될 수 있다. 구체적으로, 드레인 선택 라인(DSL)에 인가된 선택 전압은 최소 선택 전압(Vdsl_min)보다 큰 범위 내에서 하강할 수 있다. 선택 전압 관리부(131)는 드레인 선택 라인 디스차지 신호(DSL_DISCH)가 활성화되는 제2 기간(p2)의 길이를 조절함으로써 선택 전압이 최소 선택 전압(Vdsl_min)보다 큰 범위 내에서 디스차지되도록 제어할 수 있다.
선택 전압 관리부(131)는 제2 기간(p2)에 후속하는 제3 기간(p3) 동안 드레인 선택 라인을 디스차지할 수 있다. 그러나, 제3 기간(p3) 동안, 선택 전압은 워드라인에 인가되는 패스 전압(Vpass)에 의해 상승될 수 있다. 즉, 제1 오버슈트(overshoot1)에 의해 선택 전압은 상승될 수 있다. 선택 전압 관리부(131)는 드레인 선택 라인 디스차지 신호(DSL_DISCH)가 활성화되는 제3 기간(p3)의 길이를 조절함으로써 선택 전압이 최대 선택 전압(Vdsl_max)보다 작은 범위 내에서 상승하도록 제어할 수 있다. 예를 들어, 선택 전압 관리부(131)는 오버슈트에 의해 선택 전압이 목표 선택 전압(Vdsl_target)에 도달하도록 제3 기간(p3)의 길이를 제어할 수 있다.
제3 기간(p3)에 후속하는 패스 펄스(pass pulse) 구간, 프로그램 펄스(program pulse) 구간 및 디스차지(discharge) 구간은 도 7에 설명된 바와 동일하므로 생략한다.
도 8을 드레인 선택 트랜지스터에 인가되는 전압들을 설명하기 위한 도면이다.
도 8을 참조하면, 드레인 선택 라인(DSL)과 연결된 드레인 선택 트랜지스터들의 문턱 전압 분포(a) 및 드레인 선택 트랜지스터(DST)의 각 단자에 인가되는 전압(b)를 볼 수 있다.
드레인 선택 트랜지스터들의 문턱 전압 분포(a)를 참조하면, 공정(process), 변동(variation), 및 온도(temperature)에 의해 드레인 선택 라인(DSL)과 연결된 드레인 선택 트랜지스터들의 문턱 전압들은 분포를 형성할 수 있다. 형성된 분포에 포함된 가장 작은 문턱 전압은 최소 문턱 전압(Vth_min)일 수 있다. 형성된 분포에 포함된 가장 큰 문턱 전압은 최대 문턱 전압(Vth_max)일 수 있다.
드레인 선택 트랜지스터에 인가되는 전압(b)을 참조하면, 드레인 선택 트랜지스터(DST)의 게이트에는 드레인 선택 라인(DSL)으로부터 전달된 선택 전압(Vdsl)이 인가될 수 있다. 드레인 선택 트랜지스터(DST)의 비트라인 쪽 단자는 비트라인으로부터 전달된 비트라인 전압(Vbl)이 인가될 수 있다.
드레인 선택 트랜지스터를 포함하는 스트링이 선택 스트링인 경우, 비트라인에는 프로그램 허용 전압이 인가될 수 있다. 프로그램 허용 전압은 그라운드 전압일 수 있다. 그라운드 전압은 0V일 수 있다.
드레인 선택 트랜지스터를 포함하는 스트링이 비선택 스트링인 경우, 비트라인에는 프로그램 금지전압이 인가될 수 있다. 프로그램 금지전압은 전원전압(Vcc)일 수 있다.
도 9는 선택 전압 윈도우를 계산 방법을 설명하기 위한 도면이다.
도 9를 참조하면, 선택 메모리 셀이 프로그램되는 프로그램 모드(program mode) 시, 선택 메모리 셀을 포함하는 선택 스트링에 포함된 드레인 선택 트랜지스터(DST)는 턴 온되어야 한다. 따라서, 선택 전압(Vdsl)과 비트라인 전압(Vbl) 간의 차이는 최대 문턱 전압(Vth_max)보다 커야 한다.
비선택 메모리 셀에 대해 프로그램을 금지하는 프로그램 금지 모드(program inhibit mode) 시, 비선택 메모리 셀을 포함하는 비선택 스트링에 포함된 드레인 선택 트랜지스터(DST)는 턴 오프되어야 한다. 따라서, 선택 전압(Vdsl)과 비트라인 전압(Vbl) 간의 차이는 최소 문턱 전압(Vth_min)보다 작아야 한다.
프로그램 모드인 메모리 셀이 프로그램되고, 프로그램 금지 모드인 메모리 셀이 프로그램되지 않기 위하여, 패스 펄스 구간 및 프로그램 펄스 구간에 드레인 선택 라인에 인가되는 선택 전압은 선택 전압 윈도우에 포함되어야 한다.
선택 전압 윈도우는 도 9에 설명된 바와 같이, 최대 문턱 전압(Vth_max)보다 크고, 최소 문턱 전압(Vth_min) 및 전원 전압(Vcc)의 합보다 작은 전압 범위일 수 있다.
설명의 편의를 위하여, 프로그램 모드 시 비트라인에 그라운드 전압이 인가되는 것으로 설명하였으나, 그라운드 전압과 전원 전압 사이의 전압 레벨을 갖는 중간 전압(Vdpgm)이 인가될 수도 있다. 이 경우, 선택 전압 윈도우는 최대 문턱 전압(Vth_max) 및 중간 전압(dpgm)의 합보다 크고, 최소 문턱 전압(Vth_min) 및 전원 전압(Vcc)의 합보다 작은 전압 범위일 수 있다.
도 10은 일 실시 예에 따른 선택 전압 관리부 및 선택 전압 생성부를 설명하기 위한 도면이다.
도 10을 참조하면, 선택 전압 관리부(131)는 선택 전압 제어부(132), 루프 판단부(133) 및 어드레스 관리부(134)를 포함할 수 있다.
선택 전압 제어부(132)는 선택 전압 생성부(127)에 전달할 드레인 선택 라인 디스차지 신호(DSL_DISCH) 및 선택 라인 활성 신호(Vdsl_EN)를 생성할 수 있다.
선택 전압 생성부(127)는 선택 라인 활성 신호(Vdsl_EN)에 응답하여 드레인 선택 라인에 조정 선택 전압(Vdsl_REG)을 전달할 수 있다. 조정 선택 전압(Vdsl_REG)은 외부 전원 전압을 레귤레이팅하여 생성될 수 있다. 조정 선택 전압(Vdsl_REG)은 글로벌 드레인 선택 라인(global DSL)을 통해 로우 디코더(121)에 전달될 수 있다. 로우 디코더(121)는 복수의 로컬 드레인 선택 라인들 중 어느 하나에 조정 선택 전압(Vdsl_REG)을 전달할 수 있다. 즉, 조정 선택 전압(Vdsl_REG)은 선택 전압(Vdsl)으로 사용될 수 있다. 예를 들어, 조정 선택 전압(Vdsl_REG)은 사전 선택 전압(Vdsl_pre) 또는 목표 선택 전압(Vdsl_target)일 수 있다. 즉, 선택 전압 생성부(127)는 외부 전압을 레귤레이팅하여 사전 선택 전압(Vdsl_pre) 또는 목표 선택 전압(Vdsl_target)을 생성할 수 있다. 선택 전압 생성부(127)는 생성된 사전 선택 전압(Vdsl_pre) 또는 목표 선택 전압(Vdsl_target)을 선택 라인 활성 신호(Vdsl_EN)에 따라 글로벌 드레인 선택 라인(global DSL)에 전달할 수 있다.
선택 전압 생성부(127)은 선택 라인 디스차지 신호(DSL_DISCH)에 응답하여 드레인 선택 라인(DSL)에 인가된 선택 전압을 디스차지할 수 있다.
선택 전압 제어부(132)는 루프 판단부(133)로부터 프로그램 루프 정보를 전달받을 수 있다. 선택 전압 제어부(132)는 프로그램 루프 정보를 기반으로 드레인 선택 라인(DSL)의 디스차지와 관련된 디스차지 파라미터를 제어할 수 있다. 디스차지 파라미터는 드레인 선택 라인이 디스차지되는 디스차지 시간 또는 드레인 선택 라인이 디스차지되는 디스차지 속도일 수 있다.
선택 전압 제어부(132)는 프로그램 루프 정보를 기반으로 드레인 선택 라인(DSL)을 디스차지하는 디스차지 시간을 결정할 수 있다. 프로그램 루프가 진행될수록 더 큰 동작 전압이 워드라인에 인가되므로, 드레인 선택 라인에 더 큰 오버슈트가 발생할 수 있다. 따라서, 선택 전압 제어부(132)는 프로그램 루프가 진행될수록 드레인 선택 라인(DSL)을 디스차지하는 디스차지 시간을 늘일 수 있다.
예를 들어, 선택 전압 제어부(132)는 도 7 및 도 8에서 설명된 제2 기간(p2) 및 제3 기간(p3)의 길이를 결정할 수 있다. 선택 전압 제어부(132)는 결정된 제2 기간(p2) 및 제3 기간(p3) 동안 선택 전압 생성부(127)에 드레인 선택 라인 디스차지 신호(DSL_DISCH)를 전달할 수 있다.
선택 전압 제어부(132)는 프로그램 루프 정보를 기반으로 드레인 선택 라인(DSL)이 디스차지되는 속도를 결정할 수 있다. 프로그램 루프가 진행될수록 더 큰 동작 전압이 워드라인에 인가되므로, 드레인 선택 라인에 더 큰 오버슈트가 발생할 수 있다. 따라서, 선택 전압 제어부(132)는 프로그램 루프가 진행될수록 드레인 선택 라인(DSL)이 디스차지되는 속도가 빨라지도록 제어할 수 있다. 즉, 선택 전압 제어부(132)는 복수 개의 드레인 선택 라인 디스차지 신호를 선택 전압 생성부(127)에 제공할 수 있고, 선택 전압 생성부(127)는 복수 개의 디스차지 회로를 사용하여 디스차지되는 속도를 조절할 수 있다.
루프 판단부(133)는 현재 수행 중인 프로그램 루프에 대한 프로그램 루프 정보를 관리할 수 있다. 예를 들어, 프로그램 루프 정보는 패스 전압의 크기, 프로그램 전압의 크기 또는 프로그램 루프 횟수 중 어느 하나를 포함할 수 있다. 루프 판단부(133)는 센싱 회로(126)로부터 프로그램 동작에 대한 패스 신호(PASS) 또는 페일 신호(FAIL)를 수신하고, 프로그램 루프 횟수를 증가시킬 수 있다. 프로그램 루프 횟수는 워드라인에 프로그램 전압 또는 검증 전압이 인가된 횟수를 나타낼 수 있다. 루프 판단부(133)는 프로그램 루프 횟수를 기반으로 워드라인에 인가되는 프로그램 전압의 크기 또는 패스 전압의 크기를 결정할 수 있다. 설명의 편의를 위하여 루프 판단부(133)가 센싱 회로(126)로부터 수신한 패스 신호 또는 페일 신호를 기반으로 프로그램 루프 정보를 결정하는 것으로 설명하였으나, 루프 판단부(133)는 클럭 신호가 미리 정해진 횟수만큼 토글되었는지 여부에 따라 프로그램 루프 횟수를 증가시킬 수도 있다. 또는, 루프 판단부(133)는 워드라인에 프로그램 전압 또는 검증 전압이 인가된 횟수가 증가하면 프로그램 루프 횟수를 증가시킬 수 있다. 본 발명의 실시 예는 이에 제한되지 않고, 루프 판단부(133)는 현재까지 수행된 프로그램 루프 횟수, 워드라인에 인가된 패스 전압의 크기 또는 프로그램 전압의 크기를 포함하는 프로그램 루프 정보를 생성하고, 프로그램 루프 정보를 선택 전압 제어부(132)에 전달할 수 있다.
선택 전압 제어부(132)는 프로그램 루프 정보를 기반으로 드레인 선택 라인 활성 신호(Vdsl_EN) 및 드레인 선택 라인 활성 신호(Vdsl_EN)를 활성화함으로써 선택 전압 생성부(127)를 제어할 수 있다.
어드레스 관리부(134)는 입출력 회로(125)로부터 어드레스(ADDR)를 전달받을 수 있다. 어드레스 관리부(134)는 어드레스(ADDR)를 기반으로 블록 어드레스 정보를 생성하고 로우 디코더(121)에 전달할 수 있다.
로우 디코더(121)는 블록 어드레스 정보를 기반으로 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록을 선택할 수 있다. 로우 디코더(121)는 선택된 메모리 블록과 연결된 로컬 드레인 선택 라인(local DSL)에 선택 전압 생성부(127)로부터 수신한 조정 선택 전압(Vdsl_REG)을 제공할 수 있다.
도 11은 다른 실시 예에 따른 선택 전압 관리부 및 선택 전압 생성부를 설명하기 위한 도면이다.
도 11을 참조하면, 선택 전압 관리부(131)는 라인 거리 판단부(135)를 포함할 수 있다. 라인 거리 판단부(135)는 어드레스 관리부(134)로부터 라인 어드레스 정보를 수신할 수 있다. 라인 어드레스 정보는 선택 워드라인의 위치를 나타내는 선택 워드라인 어드레스 정보 및 드레인 선택 라인의 위치를 나타내는 드레인 선택 라인 어드레스 정보를 포함할 수 있다.
라인 거리 판단부(135)는 라인 어드레스 정보를 기반으로, 드레인 선택 라인과 선택 워드라인 간의 거리를 나타내는 거리 정보를 생성할 수 있다. 라인 거리 판단부(135)는 생성한 거리 정보를 선택 전압 제어부(132)에 제공할 수 있다.
선택 전압 제어부(132)는 거리 정보를 기반으로 드레인 선택 라인(DSL)의 디스차지와 관련된 디스차지 파라미터를 제어할 수 있다. 디스차지 파라미터는 드레인 선택 라인이 디스차지되는 디스차지 시간 또는 드레인 선택 라인이 디스차지되는 디스차지 속도일 수 있다.
선택 워드라인이 드레인 선택 라인과 가까울수록 드레인 선택 라인에 발생하는 오버슈트의 크기가 커질 수 있다. 따라서, 선택 전압 제어부(132)는 드레인 선택 라인(DSL)과 선택 워드라인 간의 거리가 가까우면 디스차지 시간 또는 디스차지 속도를 증가시킬 수 있다. 선택 전압 제어부(132)는 드레인 선택 라인(DSL)과 선택 워드라인 간의 거리가 멀면 디스차지 시간 또는 디스차지 속도를 감소시킬 수 있다.
도 12는 일 실시 예에 따른 선택 전압 생성부의 구조를 설명하기 위한 도면이다.
도 12를 참조하면, 선택 전압 생성부(127)는 선택 전압 레귤레이터(128) 및 드레인 선택 라인 스위치(129) 및 디스차지 회로(M1)를 포함할 수 있다.
선택 전압 레귤레이터(128)는 외부 전압을 레귤레이팅하여 조정 선택 전압(Vdsl_REG)을 생성할 수 있다. 조정 선택 전압(Vdsl_REG)은 사전 선택 전압(Vdsl_pre) 또는 목표 선택 전압(Vdsl_target)일 수 있다.
드레인 선택 라인 스위치(129)는 드레인 선택 라인 활성 신호(Vdsl_EN)에 응답하여 조정 선택 전압(Vdsl_REG)을 글로벌 드레인 선택 라인(global DSL)에 선택적으로 전달할 수 있다. 구체적으로, 드레인 선택 라인 활성 신호(Vdsl_EN)가 활성화되면 조정 선택 전압(Vdsl_REG)을 글로벌 드레인 선택 라인(global DSL)에 전달하고, 드레인 선택 라인 활성 신호(Vdsl_EN)가 비활성화되면 조정 선택 전압(Vdsl_REG)을 글로벌 드레인 선택 라인(global DSL)에 전달하지 않을 수 있다.
디스차지 회로(M1)는 드레인 선택 라인 디스차지 신호(DSL_DISCH)에 응답하여 드레인 선택 라인을 디스차지할 수 있다.
로우 디코더(121)는 글로벌 드레인 선택 라인(global DSL)을 통해 전달되는 조정 선택 전압(Vdsl_REG)을 복수의 로컬 드레인 선택 라인들에 전달할 수 있다. 로컬 드레인 선택 라인들은 서로 다른 메모리 블록들과 연결될 수 있다. 예를 들어, 로우 디코더(121)는 제1 메모리 블록(BLK1)과 연결된 로컬 드레인 선택 라인 및 제2 메모리 블록(BLK2)과 연결된 로컬 드레인 선택 라인 중 어느 하나의 로컬 드레인 선택 라인에 조정 선택 전압을 제공할 수 있다.
구체적으로, 로우 디코더(121)는 어드레스 관리부(134)로부터 수신된 블록 어드레스 정보를 기반으로 복수의 패스 트랜지스터 중 어느 하나의 패스 트랜지스터를 턴 온할 수 있다. 즉, 로우 디코더(121)는 프로그램 대상이 되는 메모리 블록과 연결된 로컬 드레인 선택 라인에 선택 전압을 제공할 수 있다. 예를 들어, 제1 블록 어드레스 신호(BADDR1)를 통해 조정 선택 전압(Vdsl_REG)을 제1 블록(BLK1)과 연결된 로컬 드레인 선택 라인에 제공할 수 있다.
선택 전압 관리부(131)는 드레인 선택 라인 활성 신호(Vdsl_EN) 및 드레인 선택 라인 디스차지 신호(DSL_DISCH)가 활성화되는 시간을 조절함으로써 디스차지 시간를 제어할 수 있다.
선택 전압 관리부(131)는 선택 워드라인과 드레인 선택 라인 간의 거리 정보 또는 프로그램 루프 정보를 기반으로, 드레인 선택 라인 활성 신호(Vdsl_EN) 및 드레인 선택 라인 디스차지 신호(DSL_DISCH)가 활성화되는 시간을 조절할 수 있다.
선택 전압 관리부(131)는 선택 워드라인과 드레인 선택 라인 간의 거리가 가까울수록 디스차지 시간이 증가되도록 드레인 선택 라인 활성 신호(Vdsl_EN) 및 드레인 선택 라인 디스차지 신호(DSL_DISCH)가 활성화되는 시간을 조절할 수 있다.
선택 전압 관리부(131)는 프로그램 루프의 횟수가 많을수록 디스차지 시간이 증가되도록 드레인 선택 라인 활성 신호(Vdsl_EN) 및 드레인 선택 라인 디스차지 신호(DSL_DISCH)가 활성화되는 시간을 조절할 수 있다. 또는, 선택 전압 관리부(131)는 패스 전압의 크기 또는 프로그램 전압의 크기가 클수록 디스차지 시간이 증가되도록 드레인 선택 라인 활성 신호(Vdsl_EN) 및 드레인 선택 라인 디스차지 신호(DSL_DISCH)가 활성화되는 시간을 조절할 수 있다.
즉, 선택 전압 관리부(131)는 드레인 선택 라인에서 발생하는 오버슈트의 크기가 커질수록 더 긴 시간 동안 드레인 선택라인이 디스차지되도록 선택 전압 생성부(127)를 제어할 수 있다.
도 13은 다른 실시 예에 따른 선택 전압 생성부의 구조를 설명하기 위한 도면이다.
도 13을 참조하면, 선택 전압 생성부(127)는 복수의 디스차지 회로들(M1 내지 M3)을 포함할 수 있다. 복수의 디스차지 회로들(M1 내지 M3)은 드레인 선택 라인 디스차지 신호들(DSL_DISCH_1 내지 DSL_DISCH_3)에 응답하여 드레인 선택 라인을 디스차지할 수 있다.
선택 전압 관리부(131)는 선택 워드라인과 드레인 선택 라인 간의 거리 정보 또는 프로그램 루프 정보를 기반으로, 드레인 선택 라인 디스차지 신호들(DSL_DISCH_1 내지 DSL_DISCH_3)을 선택적으로 활성화할 수 있다. 선택 전압 관리부(131)는 디스차지 속도를 조절하기 위해 드레인 선택 라인 디스차지 신호들(DSL_DISCH_1 내지 DSL_DISCH_3)을 선택적으로 활성화할 수 있다.
선택 전압 관리부(131)는 선택 워드라인과 드레인 선택 라인 간의 거리가 가까울수록 디스차지 속도가 빨라지도록 선택 전압 생성부(127)를 제어할 수 있다. 구체적으로, 선택 전압 관리부(131)는 선택 워드라인과 드레인 선택 라인 간의 거리가 가까울수록 더 많은 드레인 선택 라인 디스차지 신호들이 활성화되도록 제어할 수 있다.
선택 전압 관리부(131)는 프로그램 루프의 횟수가 많을수록 디스차지 속도가 빨라지도록 선택 전압 생성부(127)를 제어할 수 있다. 구체적으로, 선택 전압 관리부(131)는 프로그램 루프의 횟수가 많을수록 더 많은 드레인 선택 라인 디스차지 신호들이 활성화되도록 제어할 수 있다. 또는, 선택 전압 관리부(131)는 패스 전압의 크기 또는 프로그램 전압의 크기가 클수록 디스차지 속도가 빨라지도록 선택 전압 생성부(127)를 제어할 수 있다. 구체적으로, 선택 전압 관리부(131)는 패스 전압의 크기 또는 프로그램 전압의 크기가 클수록 더 많은 드레인 선택 라인 디스차지 신호들이 활성화되도록 제어할 수 있다.
즉, 선택 전압 관리부(131)는 드레인 선택 라인에서 발생하는 오버슈트의 크기가 커질수록 더 많은 드레인 선택 라인 디스차지 신호들이 활성화되도록 제어할 수 있다.
선택 전압 관리부(131)가 디스차지 속도를 조절하는 방법을 설명하였으나, 선택 전압 관리부(131)는 드레인 선택 라인 디스차지 신호들(DSL_DISCH_1 내지 DSL_DISCH_3)의 활성화 시간을 조절함으로써 디스차지 시간을 조절할 수도 있다.
도 14는 실시 예에 따른 메모리 장치의 동작 방법을 설명하는 순서도이다.
도 14를 참조하면, S1401 단계에서, 선택 전압 관리부(131)는 제1 시간 구간 동안, 드레인 선택 트랜지스터와 연결된 드레인 선택 라인이 제1 선택 전압으로 프리차지되도록 선택 전압 생성부(127)를 제어할 수 있다. 구체적으로, 선택 전압 관리부(131)는 드레인 선택 라인 활성 신호(Vdsl_EN)를 활성화하고, 드레인 선택 라인 디스차지 신호(DSL_DISCH)를 비활성화함으로써 드레인 선택 라인에 제1 선택 전압이 프리차지되도록 선택 전압 생성부(127)를 제어할 수 있다. 제1 전압은 사전 선택 전압(Vdsl_pre) 또는 목표 선택 전압(Vdsl_target)일 수 있다.
S1403 단계에서, 선택 전압 관리부(131)는 제1 시간 구간에 후속하는 제2 시간 구간 동안, 드레인 선택 트랜지스터와 연결된 드레인 선택 라인이 디스차지되도록 선택 전압 생성부(127)를 제어할 수 있다.
S1405 단계에서, 선택 전압 관리부(131)는 제2 시간 구간에 후속하는 제3 시간 구간 동안, 복수의 메모리 셀들과 연결된 워드라인에 동작 전압이 인가될 때 드레인 선택 트랜지스터와 연결된 드레인 선택 라인이 디스차지되도록 선택 전압 생성부(127)를 제어할 수 있다.
선택 전압 관리부(131)는 제2 시간 구간 또는 제3 시간 구간에 선택 라인을 디스차지하기 전에, 선택라인의 디스차지와 관련된 디스차지 파라미터를 결정할 수 있다. 디스차지 파라미터는 선택라인이 디스차지되는 디스차지 속도 또는 선택라인이 디스차지되는 디스차지 시간일 수 있다.
도 15는 실시 예에 따른 디스차지 파라미터 결정 방법을 설명하는 순서도이다.
도 15를 참조하면, S1501 단계에서, 선택 전압 관리부(131)는 제1 시간 구간 동안, 드레인 선택 트랜지스터와 연결된 드레인 선택 라인이 제1 선택 전압으로 프리차지되도록 선택 전압 생성부(127)를 제어할 수 있다.
S1503 단계에서, 선택 전압 관리부(131)는 선택된 메모리 셀과 선택 트랜지스터 간의 거리 정보를 획득할 수 있다. 거리 정보를 획득하는 방법은 도 11에 대한 설명에서 설명했으므로 생략한다.
S1505 단계에서, 선택 전압 관리부(131)는 거리 정보를 기반으로 제2 시간 구간 또는 제3 시간 구간의 디스차지 파라미터를 결정할 수 있다. 디스차지 파라미터는 제2 시간 구간 또는 제3 시간 구간의 길이, 즉 디스차지 시간일 수 있다. 디스차지 시간은 선택 라인 활성 신호(Vdsl_EN) 및 드레인 선택 라인 디스차지 신호(DSL_DISCH)에 의해 조절될 수 있다. 디스차지 파라미터는 제2 시간 구간 및 제3 시간 구간에 선택 라인이 디스차지되는 디스차지 속도일 수 있다. 디스차지 속도는 도 13에 도시된 바와 같이 복수의 디스차지 회로들(M1 내지 M3)에 인가되는 드레인 선택 라인 디스차지 신호들(DSL_DISCH_1 내지 DISH_DISCH_3)을 제어함으로써 조절될 수 있다. 거리 정보를 기반으로 디스차지 파라미터를 결정하는 방법은 도 11 내지 도 13에 대한 설명에서 설명했으므로 생략한다.
S1507 단계에서, 선택 전압 관리부(131)는 디스차지 파라미터에 따라 제2 시간 구간 또는 제3 시간 구간 동안 드레인 선택 라인이 디스차지되도록 선택 전압 생성부(127)를 제어할 수 있다. 선택 전압 관리부(131)는 선택 워드라인과 드레인 선택 라인 간의 거리 또는 선택된 메모리 셀과 선택 트랜지스터 간의 거리가 가까워질수록 디스차지 시간 또는 디스차지 속도가 증가하도록 선택 전압 생성부(127)를 제어할 수 있다.
도 16은 실시 예에 따른 디스차지 파라미터 결정 방법을 설명하는 순서도이다.
도 16을 참조하면, S1601 단계에서, 선택 전압 관리부(131)는 제1 시간 구간 동안, 드레인 선택 트랜지스터와 연결된 드레인 선택 라인이 제1 선택 전압으로 프리차지되도록 선택 전압 생성부(127)를 제어할 수 있다.
S1603 단계에서, 선택 전압 관리부(131)는 현재 수행되는 프로그램 루프에 관한 프로그램 루프 정보를 획득할 수 있다. 프로그램 루프 정보를 획득하는 방법은 도 10에 대한 설명에서 설명했으므로 생략한다.
S1605 단계에서, 선택 전압 관리부(131)는 프로그램 루프 정보를 기반으로 제2 시간 구간 또는 제3 시간 구간의 디스차지 파라미터를 결정할 수 있다. 디스차지 파라미터는 제2 시간 구간 또는 제3 시간 구간의 길이일 수 있다. 디스차지 파라미터는 제2 시간 구간 및 제3 시간 구간에 선택 라인이 디스차지되는 속도일 수 있다. 프로그램 루프 정보를 기반으로 디스차지 파라미터를 결정하는 방법은 도 10, 도 12 및 도 13에 대한 설명에서 설명했으므로 생략한다.
S1607 단계에서, 선택 전압 관리부(131)는 디스차지 파라미터에 따라 제2 시간 구간 또는 제3 시간 구간 동안 드레인 선택 라인이 디스차지되도록 선택 전압 생성부(127)를 제어할 수 있다. 선택 전압 관리부(131)는 선택 워드라인과 드레인 선택 라인 간의 거리 또는 선택된 메모리 셀과 선택 트랜지스터 간의 거리가 가까워질수록 디스차지 시간 또는 디스차지 속도가 증가하도록 선택 전압 생성부(127)를 제어할 수 있다.
도 17은 스토리지 장치를 설명하기 위한 블록도이다.
도 17을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다.
스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 선택된 영역을 엑세스 한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미한다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 선택 전압 생성부(127) 및 선택 전압 관리부(131)를 포함할 수 있다. 선택 전압 생성부(127)는 선택 라인에 인가될 선택 전압을 생성할 수 있다. 선택 라인에서 발생하는 오버슈트로 인해 채널 부스팅 레벨이 감소되는 현상을 해결하기 위해, 선택 전압 관리부(131)는 프로그램 동작 시 선택 전압을 제어할 수 있다.
구체적으로, 워드라인에 동작 전압이 인가되면 워드라인과 선택 라인 간의 커플링 현상에 의해, 선택 라인에 인가된 전압이 상승하는 오버슈트가 발생할 수 있다. 오버슈트가 발생하는 경우, 비선택 셀 스트링에 포함된 선택 트랜지스터가 턴 온되고, 비선택 셀 스트링에 포함된 메모리 셀들이 형성하는 채널로부터 비트라인으로 흐르는 누설 전류가 생성될 수 있다. 따라서, 채널 부스팅 레벨이 감소될 수 있다. 채널 부스팅 레벨이 감소되면 동작 전압과 채널 부스팅 레벨 간의 차이가 커지므로, 프로그램 금지 모드의 메모리 셀이 동작 전압에 의해 프로그램되는 프로그램 디스터브(program disturb)가 발생할 수 있다.
따라서, 선택 전압 관리부(131)는 워드라인에 동작 전압이 인가되는 타이밍을 기준으로 결정되는 일정 시간 구간 동안 선택 라인에 인가된 전압이 디스차지되도록 선택 전압 생성부(127)를 제어함으로써 프로그램 디스터브를 방지할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 펌웨어(FW)는 호스트(300)로부터 입력된 요청을 수신하거나 호스트(300)로 응답을 출력하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 어드레스(Logical Address, LA)를 입력 받고, 논리 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(Logical Block Address, LBA)일 수 있고, 물리 어드레스는 물리 블록 어드레스(Physical Block Address, PBA)일 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 18을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 19를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 17을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 20을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
스토리지 모듈(4400)은 도 17을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
127: 선택 전압 생성부
128: 선택 전압 레귤레이터
129: 드레인 선택 라인 스위치
131: 선택 전압 관리부
133: 루프 판단부
134: 어드레스 관리부
135: 거리 판단부
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 선택 트랜지스터 및 복수의 메모리 셀들을 포함하는 셀 스트링을 포함하는 메모리 장치의 동작 방법에 있어서,
    제1 시간 구간 동안, 상기 선택 트랜지스터와 연결된 선택 라인에 제1 선택 전압을 프리차지하는 단계;
    상기 제1 시간 구간에 후속하는 제2 시간 구간 동안, 상기 선택 라인을 디스차지하는 단계; 및
    상기 제2 시간 구간에 후속하는 제3 시간 구간에서, 상기 복수의 메모리 셀들과 연결된 워드라인들에 동작 전압이 프리차지되는 동안 상기 선택 라인을 디스차지함으로써, 상기 선택 라인에 프리차지된 선택 전압의 레벨을 제2 선택 전압으로 상승시키는 단계;를 포함하는 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제2 시간 구간 동안 상기 선택 라인을 디스차지하기 전에, 상기 복수의 메모리 셀들 중 선택된 메모리 셀과 상기 선택 트랜지스터 간의 거리 정보를 획득하는 단계; 및
    상기 거리 정보를 기반으로, 상기 제2 시간 구간 또는 상기 제3 시간 구간의 길이를 결정하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  3. 제2항에 있어서, 상기 제2 시간 구간 또는 상기 제3 시간 구간의 결정하는 단계는,
    상기 선택된 메모리 셀과 상기 선택 트랜지스터 간의 거리가 가까워질수록 상기 제2 시간 구간 또는 상기 제3 시간 구간의 길이를 증가시키는 메모리 장치의 동작 방법.
  4. 제2항에 있어서,
    상기 거리 정보를 기반으로, 상기 제2 시간 구간 또는 상기 제3 시간 구간에 상기 선택 라인이 디스차지되는 속도를 결정하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  5. 제4항에 있어서, 상기 디스차지되는 속도를 결정하는 단계는,
    상기 선택된 메모리 셀과 상기 선택 트랜지스터 간의 거리가 가까워질수록 상기 제2 시간 구간 또는 상기 제3 시간 구간에 상기 선택 라인이 디스차지되는 속도를 증가시키는 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 제2 시간 구간 동안 선택 라인을 디스차지하기 전에, 상기 복수의 메모리 셀들에 대해 현재 수행되는 프로그램 루프에 관한 프로그램 루프 정보를 획득하는 단계; 및
    상기 프로그램 루프 정보를 기반으로, 상기 제2 시간 구간 또는 상기 제3 시간 구간의 길이를 결정하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  7. 제6항에 있어서, 상기 프로그램 루프 정보는, 수행된 프로그램 루프의 횟수, 워드라인에 인가되는 패스 전압의 크기 또는 워드라인에 인가되는 프로그램 전압의 크기인 메모리 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 프로그램 루프 정보를 기반으로, 상기 제2 시간 구간 또는 상기 제3 시간 구간에 상기 선택 라인이 디스차지되는 속도를 결정하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  9. 제1항에 있어서, 상기 제2 시간 구간 및 제3 시간 구간 동안 상기 선택 라인에 프리차지된 선택 전압은,
    상기 선택 트랜지스터의 문턱 전압보다 크고, 상기 셀 스트링과 연결된 비트라인에 인가되는 프로그램 금지 전압과 상기 선택 트랜지스터의 문턱 전압의 합보다 작은 메모리 장치의 동작 방법.
  10. 제1항에 있어서,
    상기 제2 시간 구간 및 상기 제3 시간 구간에서 상기 선택 라인이 디스차지되는 동안, 상기 선택 라인에 제공되는 선택 전압의 공급을 차단하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  11. 선택 트랜지스터 및 복수의 메모리 셀들을 포함하는 셀 스트링;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 프로그램 동작을 수행하는 주변 회로; 및
    상기 프로그램 동작 시, 상기 복수의 메모리 셀들과 연결된 워드라인이 동작 전압으로 프리차지되는 동안 상기 선택 트랜지스터와 연결된 선택 라인이 디스차지되도록 상기 주변 회로를 제어하는 제어 로직;을 포함하는 메모리 장치.
  12. 제11항에 있어서, 상기 제어 로직은,
    상기 선택 라인이 디스차지되는 속도 또는 상기 선택 라인이 디스차지되는 시간을 결정하는 선택 전압 관리부;를 포함하는 메모리 장치.
  13. 제12항에 있어서, 상기 선택 전압 관리부는,
    상기 선택된 메모리 셀과 연결된 선택 워드라인과 상기 선택 라인 간의 거리 정보를 획득하는 거리 판단부; 및
    상기 거리 정보를 기반으로, 상기 선택 라인이 디스차지되는 속도 또는 디스차지되는 시간을 결정하는 선택 전압 제어부;를 포함하는 메모리 장치.
  14. 제13항에 있어서, 상기 선택 전압 제어부는,
    상기 선택 워드라인과 상기 선택 라인 간의 거리가 가까워질수록 상기 디스차지되는 속도 또는 디스차지되는 시간을 증가시키는 메모리 장치.
  15. 제14항에 있어서, 상기 주변 회로는,
    상기 제어 로직의 제어에 따라 턴 온되고, 상기 선택 라인에 인가된 선택 전압이 디스차지되는 경로를 각각 생성하는 복수의 디스차지 회로들;을 포함하고,
    상기 선택 전압 제어부는,
    상기 선택 워드라인과 상기 선택 라인 간의 거리가 가까워질수록 더 많은 디스차지 회로들이 턴 온되도록 상기 복수의 디스차지 회로들을 제어하는 메모리 장치.
  16. 제12항에 있어서, 상기 선택 전압 관리부는,
    상기 복수의 메모리 셀들에 대해 현재 수행되는 프로그램 루프에 관한 프로그램 루프 정보를 획득하는 루프 판단부; 및
    상기 프로그램 루프 정보를 기반으로, 상기 선택 라인이 디스차지되는 속도 또는 디스차지되는 시간을 결정하는 선택 전압 제어부;를 포함하는 메모리 장치.
  17. 제16항에 있어서, 프로그램 루프 정보는,
    프로그램 루프 정보는 패스 전압의 크기, 프로그램 전압의 크기 또는 프로그램 루프의 횟수를 포함하는 메모리 장치.
  18. 제17항에 있어서, 상기 선택 전압 제어부는,
    상기 패스 전압의 크기, 상기 프로그램 전압의 크기 또는 상기 프로그램 루프의 횟수가 커질수록 상기 디스차지되는 속도 또는 디스차지되는 시간을 증가시키는 메모리 장치.
  19. 제18항에 있어서, 상기 주변 회로는,
    상기 제어 로직의 제어에 따라 턴 온되고, 상기 선택 라인에 인가된 선택 전압이 디스차지되는 경로를 각각 생성하는 복수의 디스차지 회로들;을 포함하고,
    상기 선택 전압 제어부는,
    상기 패스 전압의 크기, 상기 프로그램 전압의 크기 또는 상기 프로그램 루프의 횟수가 커질수록 더 많은 디스차지 회로들이 턴 온되도록 상기 복수의 디스차지 회로들을 제어하는 메모리 장치.
  20. 제11항에 있어서, 상기 주변 회로는,
    외부 전원 전압으로부터 레귤레이팅된 조정 선택 전압을 생성하는 선택 전압 레귤레이터; 및
    상기 조정 선택 전압을 상기 선택 라인에 선택적으로 전달하는 선택 라인 스위치;를 더 포함하고,
    상기 선택 라인 스위치는,
    상기 복수의 메모리 셀들과 연결된 워드라인이 동작 전압으로 프리차지되는 동안 상기 선택 라인에 제공되던 상기 조정 선택 전압을 차단하는 메모리 장치.
KR1020190160871A 2019-12-05 2019-12-05 메모리 장치 및 그 동작 방법 KR20210070761A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190160871A KR20210070761A (ko) 2019-12-05 2019-12-05 메모리 장치 및 그 동작 방법
US16/883,351 US11074974B2 (en) 2019-12-05 2020-05-26 Memory device and method of operating the same
CN202010644252.3A CN112927734B (zh) 2019-12-05 2020-07-07 存储器装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190160871A KR20210070761A (ko) 2019-12-05 2019-12-05 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20210070761A true KR20210070761A (ko) 2021-06-15

Family

ID=76163576

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190160871A KR20210070761A (ko) 2019-12-05 2019-12-05 메모리 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US11074974B2 (ko)
KR (1) KR20210070761A (ko)
CN (1) CN112927734B (ko)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100385229B1 (ko) 2000-12-14 2003-05-27 삼성전자주식회사 스트링 선택 라인에 유도되는 노이즈 전압으로 인한프로그램 디스터브를 방지할 수 있는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법
US6977842B2 (en) * 2003-09-16 2005-12-20 Micron Technology, Inc. Boosted substrate/tub programming for flash memories
JP4427560B2 (ja) * 2007-05-21 2010-03-10 株式会社東芝 不揮発性メモリ装置のデータ書き込み方法
KR20100106767A (ko) 2009-03-24 2010-10-04 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
KR101115242B1 (ko) * 2010-04-13 2012-02-15 주식회사 하이닉스반도체 반도체 메모리 장치의 프로그램 방법
KR101134240B1 (ko) * 2010-04-29 2012-04-09 주식회사 하이닉스반도체 반도체 메모리 장치의 동작 방법
KR101119343B1 (ko) * 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치의 프로그램 방법
KR101184539B1 (ko) * 2011-06-28 2012-09-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US8891303B1 (en) * 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
KR102667532B1 (ko) * 2017-02-28 2024-05-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10951133B2 (en) * 2018-04-06 2021-03-16 The Regents Of The University Of California Repulsive-attractive-force electrostatic actuator
KR102598735B1 (ko) * 2018-05-18 2023-11-07 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US10714205B1 (en) * 2019-06-25 2020-07-14 Sandisk Technologies Llc Multi-purposed leak detector
KR20210001134A (ko) * 2019-06-27 2021-01-06 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Also Published As

Publication number Publication date
CN112927734B (zh) 2024-07-12
US20210174873A1 (en) 2021-06-10
US11074974B2 (en) 2021-07-27
CN112927734A (zh) 2021-06-08

Similar Documents

Publication Publication Date Title
KR102598735B1 (ko) 메모리 장치 및 그 동작 방법
KR102311916B1 (ko) 스토리지 장치
KR20190143310A (ko) 저장 장치 및 그 동작 방법
CN112783433A (zh) 存储装置及其操作方法
KR20210105728A (ko) 메모리 장치 및 그 동작 방법
KR20210155660A (ko) 메모리 장치 및 이의 제어 방법
TW202125268A (zh) 儲存裝置及其操作方法
KR20220021770A (ko) 메모리 장치 및 그 동작 방법
KR20210089385A (ko) 메모리 장치 및 그 동작 방법
US11650927B2 (en) Memory device with a training buffer and method of operating the same
KR20220156399A (ko) 메모리 장치 및 그 동작 방법
KR20220028306A (ko) 메모리 장치 및 그 동작 방법
KR20220050691A (ko) 메모리 장치 및 그 동작 방법
KR20220020732A (ko) 메모리 장치 및 그 동작 방법
CN113299332A (zh) 存储器控制器及其操作方法
US11996155B2 (en) Memory device and method of operating the same
KR20230050015A (ko) 메모리 장치 및 그것의 동작 방법
KR20220163205A (ko) 메모리 장치 및 그 동작 방법
KR20230020858A (ko) 메모리 장치 및 그 동작 방법
KR20220121465A (ko) 메모리 장치 및 그 동작 방법
KR20220004482A (ko) 메모리 장치 및 그 동작 방법
KR20220013158A (ko) 메모리 장치 및 이의 동작 방법
CN112825260A (zh) 存储器装置及其操作方法
CN112927734B (zh) 存储器装置及其操作方法
KR20210070107A (ko) 메모리 장치 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal