KR20220121465A - 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 동작 속도가 향상된 메모리 장치는, 메모리 셀, 상기 메모리 셀과 비트라인을 통해 연결되는 페이지 버퍼 회로 및 상기 페이지 버퍼 회로의 동작을 제어하는 프로그램 동작 제어부를 포함하고, 상기 페이지 버퍼 회로는, 상기 메모리 셀에 검증 전압이 인가되는 동안 상기 비트라인에 프리차지 전압을 제공하는 비트라인 전압 공급부, 상기 비트라인이 프리차지 되는 동안 상기 센싱노드에 센싱노드 프리차지 전압을 제공하는 센싱노드 전압 공급부, 상기 센싱노드의 충전이 완료된 뒤, 상기 센싱노드의 전압에 따라 결정되는 제1 검증 데이터를 저장하는 제1 래치, 상기 제1 검증 데이터가 저장된 뒤, 상기 비트라인과 상기 센싱노드의 연결을 해제하는 센싱노드 연결부 및 상기 비트라인과 상기 센싱노드의 연결을 해제된 뒤, 상기 센싱노드의 전압에 따라 결정되는 제2 검증 데이터를 저장하는 제2 래치를 포함할 수 있다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 향상된 신뢰성 및 동작속도를 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 메모리 셀, 상기 메모리 셀과 비트라인을 통해 연결되는 페이지 버퍼 회로 및 상기 페이지 버퍼 회로의 동작을 제어하는 프로그램 동작 제어부를 포함하고, 상기 페이지 버퍼 회로는, 상기 메모리 셀에 검증 전압이 인가되는 동안 상기 비트라인에 프리차지 전압을 제공하는 비트라인 전압 공급부, 상기 비트라인이 프리차지 되는 동안 상기 센싱노드에 센싱노드 프리차지 전압을 제공하는 센싱노드 전압 공급부, 상기 센싱노드의 충전이 완료된 뒤, 상기 센싱노드의 전압에 따라 결정되는 제1 검증 데이터를 저장하는 제1 래치, 상기 제1 검증 데이터가 저장된 뒤, 상기 비트라인과 상기 센싱노드의 연결을 해제하는 센싱노드 연결부 및 상기 비트라인과 상기 센싱노드의 연결을 해제된 뒤, 상기 센싱노드의 전압에 따라 결정되는 제2 검증 데이터를 저장하는 제2 래치를 포함할 수 있다.
본 발명의 실시 예에 따른, 메모리 셀, 상기 메모리 셀과 비트라인을 통해 연결되는 페이지 버퍼 회로를 포함하고, 상기 페이지 버퍼는, 상기 비트라인과 연결되는 센싱노드의 전압의 크기에 따라 결정되는 검증 데이터를 저장하는 복수의 래치들을 포함하는 메모리 장치의 동작 방법은, 상기 메모리 셀에 검증 전압을 인가하는 단계, 상기 검증 전압이 인가되는 동안 상기 비트라인 및 상기 센싱노드에 프리차지 전압을 각각 공급하는 단계, 상기 센싱노드의 충전이 완료된 뒤 상기 비트라인과 상기 센싱노드의 연결이 해제되기 전까지 상기 센싱노드의 전압에 따라 결정되는 제1 검증 데이터를 제1 래치에 저장하는 단계 및 상기 비트라인과 상기 센싱노드의 연결이 해제된 뒤, 상기 센싱노드의 전압에 따라 결정되는 제2 검증 데이터를 제2 래치에 저장하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른, 메모리 셀과 비트라인을 통해 연결되는 페이지 버퍼 회로는, 상기 메모리 셀에 검증 전압이 인가되는 동안 상기 비트라인에 프리차지 전압을 제공하는 비트라인 전압 공급부, 상기 비트라인이 프리차지 되는 동안 상기 센싱노드에 센싱노드 프리차지 전압을 제공하는 센싱노드 전압 공급부, 상기 센싱노드 프리차지 전압의 제공이 중단된 뒤, 상기 센싱노드의 전압에 따라 결정되는 제1검증 데이터를 저장하는 제1 래치, 상기 제1 검증 데이터가 저장된 뒤, 상기 비트라인과 상기 센싱노드의 연결을 해제하는 센싱노드 연결부 및 상기 비트라인과 상기 센싱노드의 연결을 해제된 뒤, 상기 센싱노드의 전압에 따라 결정되는 제2 검증 데이터를 저장하는 제2 래치를 포함할 수 있다.
본 기술에 따르면 향상된 신뢰성 및 동작속도를 갖는 메모리 장치가 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 싱글 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 5는 멀티 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 6은 트리플 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 7은 쿼드 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 8은 프로그램 동작을 설명하기 위한 도면이다.
도 9는 이중 검증 동작 및 비트라인 전압의 조정을 설명하기 위한 도면이다.
도 10은 도 2의 입출력 회로에 포함된 복수의 페이지 버퍼들 중 어느 하나의 페이지 버퍼를 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 페이지 버퍼의 내부 회로도이다.
도 12는 도 11의 회로에 인가되는 신호를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 1회의 센싱노드 프리차지로 이중 검증 동작을 수행하는 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 15는 본 발명의 일 실시 예에 따른 프로그램 검증 동작 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 대해 커맨드(CMD)가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 프로그램 동작, 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 데이터를 저장할 수 있다. 리드 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역으로부터 데이터를 리드할 수 있다. 소거 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
실시 예에서, 메모리 장치(100)는 복수의 플래인들을 포함할 수 있다. 플래인은 독립적으로 동작을 수행할 수 있는 단위일 수 있다. 예를 들어, 메모리 장치(100)는 2개, 4개 또는 8개의 플래인들을 포함할 수 있다. 복수의 플래인들은 독립적으로 프로그램 동작, 리드 동작 또는 소거 동작을 각각 동시에 수행할 수 있다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(300)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 쓰기 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다. 또는 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들이 병렬적으로 동작하는 방식일 수 있다.
버퍼 메모리(미도시)는 호스트(300)로부터 제공된 데이터, 즉 메모리 장치(100)에 저장할 데이터를 임시로 저장하거나, 메모리 장치(100)로부터 리드된 데이터를 임시로 저장할 수 있다. 실시 예에서, 버퍼 메모리(미도시)는 휘발성 메모리 장치일 수 있다. 예를 들어, 버퍼 메모리(미도시)는 동적 랜덤 엑세스 메모리(Dynamic Random Access Memory, DRAM) 또는 정적 랜덤 엑세스 메모리(Static Random Access Memory, SRAM)일 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성부(120), 어드레스 디코더(130), 입출력 회로(140) 및 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKi)을 포함한다. 복수의 메모리 블록들(BLK1~BLKi)은 행 라인들(RL)을 통해 어드레스 디코더(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKi)은 열 라인들(CL)을 통해 입출력 회로(140)에 연결될 수 있다. 실시 예에서, 행 라인들(RL)은 워드라인들, 소스 선택 라인들, 드레인 선택 라인들을 포함할 수 있다. 실시 예에서, 열 라인들(CL)은 비트라인들을 포함할 수 있다.
복수의 메모리 블록들(BLK1~BLKi) 각각은 복수의 메모리 셀들을 포함한다. 실시 예에서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 복수의 물리 페이지들을 포함할 수 있다. 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
실시 예에서, 전압 생성부(120), 어드레스 디코더(130) 및 입출력 회로(140)는 주변 회로(peripheral circuit)로 통칭될 수 있다. 주변 회로는 제어 로직(150)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 주변 회로는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
전압 생성부(120)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압들을 발생하도록 구성된다. 전압 생성부(120)는 제어 로직(150)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(120)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압들을 생성할 수 있다. 전압 생성부(120)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(120)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(120)는 다양한 전압 레벨들을 갖는 복수의 동작 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(150)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압들을 생성할 것이다.
생성된 복수의 동작 전압들은 어드레스 디코더(130)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
어드레스 디코더(130)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(130)는 제어 로직(150)으로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKi) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 실시 예에서, 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 컬럼 어드레스에 따라 입출력 회로(140)와 메모리 셀 어레이(110)를 연결할 수 있다.
예시적으로, 어드레스 디코더(130)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
입출력 회로(140)는 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들은 비트 라인들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 프로그램 동작 시, 복수의 페이지 버퍼들에 저장된 데이터에 따라 선택된 메모리 셀들에 데이터가 저장될 수 있다.
리드 동작 시, 선택된 메모리 셀들에 저장된 데이터가 비트라인들을 통해서 센싱되고, 센싱된 데이터는 페이지 버퍼들에 저장될 수 있다.
제어 로직(150)은 어드레스 디코더(130), 전압 생성부(120) 및 입출력 회로(140)를 제어할 수 있다. 제어 로직(150)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다. 제어 로직(150)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 제어 신호들을 생성하여 주변 회로들을 제어할 수 있다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKi)은 도 2의 메모리 블록들(BLK1~BLKi)중 어느 하나의 메모리 블록(BLKi)을 나타낸 도면이다.
도 3을 참조하면, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 싱글 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 4를 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
메모리 장치는 워드 라인 단위로 프로그램 동작을 수행할 수 있다. 하나의 워드라인에 연결된 복수의 메모리 셀들은 하나의 물리적 페이지를 구성할 수 있다. 물리적 페이지는 프로그램 동작 또는 리드 동작의 단위일 수 있다.
메모리 장치는 복수의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들에 데이터를 저장하기 위해 프로그램 동작을 수행할 수 있다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 1 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E) 또는 제1 프로그램 상태(P1) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '1'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '0'과 대응될 수 있다. 다만, 제1 프로그램 상태(P1)에 대응하는 데이터는 예시적인 것이며, 소거 상태(E)가 데이터 '0'과 대응되고, 제1 프로그램 상태(P1)가 데이터 '1'과 대응될 수도 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E) 또는 제1 프로그램 상태(P1) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 제1 리드 전압(R1)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
도 5는 멀티 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 5를 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 2 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '11'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '10'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '00'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '01'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제3 리드 전압(R3)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압일 수 있다.
도 6은 트리플 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 6을 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 3 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '111'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '110'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '101'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '100'과 대응되고, 제4 프로그램 상태(P4)는 데이터 '011'과 대응되고, 제5 프로그램 상태(P5)는 데이터 '010'과 대응되고, 제6 프로그램 상태(P6)는 '데이터 '001'과 대응되고, 제7 프로그램 상태(P7)는 데이터 '000'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제7 리드 전압(R7)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압이고, 제4 리드 전압(R4)은 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4)를 구분하는 리드 전압이고, 제5 리드 전압(R5)은 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5)를 구분하는 리드 전압이고, 제6 리드 전압(R6)은 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6)를 구분하는 리드 전압이고, 제7 리드 전압(R7)은 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)를 구분하는 리드 전압일 수 있다.
도 7은 쿼드 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 7을 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 4 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E) 및 제1 프로그램 상태 내지 제15 프로그램 상태(P1~P15) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '1111'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '1110'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '1101'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '1100'과 대응되고, 제4 프로그램 상태(P4)는 데이터 '1011'과 대응되고, 제5 프로그램 상태(P5)는 데이터 '1010'과 대응되고, 제6 프로그램 상태(P6)는 '데이터 '1001'과 대응되고, 제7 프로그램 상태(P7)는 데이터'1000'과 대응될 수 있다. 또한, 제8 프로그램 상태(P8)는 데이터 '0111'과 대응되고, 제9 프로그램 상태(P9)는 데이터 '0110'과 대응되고, 제10 프로그램 상태(P10)는 데이터 '0101'과 대응되고, 제11 프로그램 상태(P11)는 데이터 '0100'과 대응되고, 제12 프로그램 상태(P12)는 데이터 '0011'과 대응되고, 제13 프로그램 상태(P13)는 데이터 '0010'과 대응되고, 제14 프로그램 상태(P14)는 '데이터 '0001'과 대응되고, 제15 프로그램 상태(P15)는 데이터'0000'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E) 및 제1 프로그램 상태 내지 제15 프로그램 상태(P1~P15) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제15 리드 전압(R15)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압이고, 제4 리드 전압(R4)은 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4)를 구분하는 리드 전압이고, 제5 리드 전압(R5)은 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5)를 구분하는 리드 전압이고, 제6 리드 전압(R6)은 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6)를 구분하는 리드 전압이고, 제7 리드 전압(R7)은 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)를 구분하는 리드 전압이고, 제8 리드 전압(R8)은 제7 프로그램 상태(P7)와 제8 프로그램 상태(P8)를 구분하는 리드 전압이고, 제9 리드 전압(R9)은 제8 프로그램 상태(P8)와 제9 프로그램 상태(P9)를 구분하는 리드 전압이고, 제10 리드 전압(R10)은 제9 프로그램 상태(P9)와 제10 프로그램 상태(P10)를 구분하는 리드 전압이고, 제11 리드 전압(R11)은 제10 프로그램 상태(P10)와 제11 프로그램 상태(P11)를 구분하는 리드 전압이고, 제12 리드 전압(R12)은 제11 프로그램 상태(P11)와 제12 프로그램 상태(P12)를 구분하는 리드 전압이고, 제13 리드 전압(R13)은 제12 프로그램 상태(P12)와 제13 프로그램 상태(P13)를 구분하는 리드 전압이고, 제14 리드 전압(R14)은 제13 프로그램 상태(P13)와 제14 프로그램 상태(P14)를 구분하는 리드 전압이고, 제15 리드 전압(R15)은 제14 프로그램 상태(P14)와 제15 프로그램 상태(P15)를 구분하는 리드 전압일 수 있다.
도 8 이하에서는, 설명의 편의를 위해, 복수의 메모리 셀들 각각은 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC)인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 메모리 셀들 각각은 3-비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 4-비트의 데이터를 저장하는 쿼드 레벨 셀(Quad Level Cell; QLC)일 수 있다.
도 8은 프로그램 동작을 설명하기 위한 도면이다.
도 8에서, 메모리 장치(100)의 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 즉, 메모리 장치(100)는 복수의 프로그램 루프들(PL1~PLn)을 수행하여 선택된 메모리 셀들이 복수의 프로그램 상태들(P1, P2, P3)중 어느 하나의 상태에 해당하는 문턱전압을 갖도록 프로그램 할 수 있다.
복수의 프로그램 루프들(PL1~PLn) 각각은 프로그램 전압을 인가하는 프로그램 전압 인가 단계(PGM Step)와 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 검증 단계(Verify Step)를 포함할 수 있다.
예를 들어, 제1 프로그램 루프(PL1)가 수행될 때, 제1 프로그램 펄스(Vpgm1)가 인가된 후에 복수의 메모리 셀들의 프로그램 상태를 검증하기 위하여 제1 내지 제3 검증 전압들(Vvfy1~Vvfy3)가 순차적으로 인가된다. 이 때, 목표 프로그램 상태가 제1 프로그램 상태(P1)인 메모리 셀들은 제1 검증 전압(Vvfy1)에 의해 검증이 수행되고, 목표 프로그램 상태가 제2 프로그램 상태(P2)인 메모리 셀들은 제2 검증 전압(Vvfy2)에 의해 검증이 수행되고, 목표 프로그램 상태가 제3 프로그램 상태(P3)인 메모리 셀들은 제3 검증 전압(Vvfy3)에 의해 검증이 수행될 수 있다.
각 검증 전압들(Vvfy1~Vvfy3)에 의해 검증 통과(verify pass)된 메모리 셀들은 목표 프로그램 상태를 갖는 것으로 판별되며, 이후 제2 프로그램 루프(PL2)에서 프로그램 금지(program inhibit)될 것이다. 제2 프로그램 루프(PL2)에서 프로그램 금지된 메모리 셀들을 제외한 나머지 메모리 셀들을 프로그램 하기 위하여 제1 프로그램 펄스(Vpgm1)보다 단위 전압(△Vpgm)만큼 높은 제2 프로그램 펄스(Vpgm2)가 인가된다. 이 후, 제1 프로그램 루프(PL1)의 검증 동작과 동일하게 검증 동작이 수행된다. 예시적으로, 검증 통과(verify pass)는 대응하는 검증 전압에 의해 메모리 셀이 오프-셀(off-cell)로 판독된 것을 가리킨다.
상술된 바와 같이, 메모리 장치(100)가 2-비트를 저장하는 멀티 레벨 셀(MLC)을 프로그램할 때, 메모리 장치(100)는 제1 내지 제3 검증 전압들(Vvfy1~Vvfy3)을 사용하여 각각의 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들을 각각 검증하게 된다.
검증 동작시에, 선택된 메모리 셀들이 연결된 워드 라인인 선택된 워드라인에는 검증 전압이 인가되고, 페이지 버퍼는 선택된 메모리 셀들에 각각 연결되는 비트라인들을 통해 흐르는 전류나 전압을 기초로 메모리 셀들의 검증 통과 여부를 판단할 수 있다.
도 9는 이중 검증 동작 및 비트라인 전압의 조정을 설명하기 위한 도면이다.
도 9를 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
도 9에서 설명의 편의를 위해 도 4 내지 7을 참조하여 설명된 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태에 대한 검증단계를 예로 들어 설명한다.
하나의 검증 전압을 이용하여 프로그램 상태를 검증하는 경우, 메모리 셀들의 프로그램 속도가 서로 상이함으로 인해 프로그램 동작이 완료된 뒤의 문턱전압 분포의 폭이 넓어질 수 있다. 보다 좁은 문턱전압 분포의 폭을 형성하기 위해 하나의 프로그램 상태를 검증할 때 두 개의 검증 전압을 이용하는 방법이 사용될 수 있는데, 이를 이중 검증 프로그램 방법(Double Verify Program, DPGM)이라고 한다.
종래의 이중 검증 프로그램 방법(DPGM)의 경우, 검증 단계에서, 보조 검증 전압(Vprevfy)과 메인 검증 전압(Vverify)이 순차적으로 선택된 워드라인에 인가될 수 있다. 메인 검증 전압(Vverify)은 도 8을 참조하여 설명된 검증 전압들 중 어느 하나의 검증 전압일 수 있다. 이중 보조 검증 전압(Vprevfy)과 메인 검증 전압(Vverify)을 이용하여 검증 단계를 수행하면, 메모리 셀의 문턱전압은 A구역, B구역 또는 C구역 중 어느 하나에 포함될 수 있다.
A구역에 속하는 문턱전압(vth1)을 가진 메모리 셀은 보조 검증 전압(Vprevfy)보다도 문턱전압이 낮으므로 상대적으로 높은 프로그램 전압을 인가받아야 한다. B구역에 속하는 문턱전압(vth2)을 가진 메모리 셀은 문턱전압이 보조 검증 전압(Vprevfy)보다 높고 메인 검증 전압(Vverify)보다 낮으므로 상대적으로 높은 프로그램 전압을 인가 받으면 문턱전압이 vth4까지 증가할 수 있다. 따라서, B구역에 속하는 문턱전압(vth2)을 가진 메모리 셀은 A구역에 속하는 문턱전압(vth1)을 가진 메모리 셀보다 상대적으로 낮은 프로그램 전압을 인가받아야 한다. C구역에 속하는 문턱전압(vth3)을 갖는 메모리 셀은 문턱전압이 메인 검증 전압(Vverify)보다 높으므로 프로그램이 완료되었고, 더 이상 프로그램 전압을 인가 받지 않아야 한다. 프로그램 전압은 선택된 워드라인에 연결된 메모리 셀들에 공통으로 인가되므로, 메모리 장치는 비트라인 전압을 조절하여 메모리 셀에 가해지는 프로그램 전압의 영향을 조절할 수 있다(비트라인 포싱).
검증 단계가 수행된 뒤, 다음 프로그램 루프에서 선택된 워드라인에는 단위 전압(△Vpgm)만큼 증가된 프로그램 전압이 인가될 수 있다. 프로그램 전압이 선택된 워드라인에 인가되는 동안, A구역에 속하는 문턱전압(vth1)을 가진 메모리 셀에 연결되는 비트라인에는 프로그램 허용전압이 인가될 수 있다. 실시 예에서, 프로그램 허용 전압은 0V일 수 있다. C구역에 속하는 문턱전압(vth3)을 가진 메모리 셀에 연결되는 비트라인에는 프로그램 금지전압이 인가될 수 있다. 실시 예에서, 프로그램 금지전압은 전원 전압(Vcc)의 크기를 가질 수 있다. B구역에 속하는 문턱전압(vth2)을 가진 메모리 셀에 연결되는 비트라인에는 프로그램 제어전압이 인가될 수 있다. 실시 예에서, 프로그램 제어전압은 0V 보다 크고 전원 전압(Vcc)보다 작은 크기를 가질 수 있다.
위와 같이 검증 단계에서 메모리 셀의 문턱전압을 판단하는데 여러 개의 검증 전압들을 사용하고, 검증 결과에 따라 다음 프로그램 루프에서 메모리 셀들이 연결되는 비트라인들에 인가되는 전압들을 조절하면, 문턱 전압 분포의 폭이 좁아질 수 있는 장점이 있다. 그러나, 검증 전압의 개수가 증가할수록 검증 단계에 소요되는 시간이 증가하는 단점도 발생한다.
실시 예에서, 하나의 메인 검증 전압(Vverify)만을 인가하여 검증 단계를 수행하는 경우에도 비트라인의 전압 변화에 따라 검증 결과를 두 번 저장함으로써 결과적으로 두 개의 검증 전압들을 이용하여 검증 단계를 수행한 동일한 결과를 달성할 수 있다.
도 10은 도 2의 입출력 회로에 포함된 복수의 페이지 버퍼들 중 어느 하나의 페이지 버퍼를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 셀은 비트라인을 통해 페이지 버퍼에 연결될 수 있다.
페이지 버퍼(1000)는 비트라인 연결부(1001), 비트라인 전압 공급부(1003), 센싱노드 연결부(1005), 센싱노드 전압 공급부(1007) 및 검증 데이터 저장부(1009)를 포함할 수 있다.
비트라인 연결부(1001)는 메모리 셀과 연결된 비트라인(BL)과 커먼센싱노드(CSO)와의 연결관계를 제어할 수 있다. 비트라인 연결부(1001)는 비트라인 연결 신호(BL_CN)를 수신하며, 수신된 비트라인 연결 신호(BL_CN)에 응답하여 페이지 버퍼(1000)내 커먼센싱노드(CSO)와 메모리 셀의 연결을 제어할 수 있다.
비트라인 전압 공급부(1003)는 비트라인과 연결된 커먼센싱노드(CSO)에 비트라인 프리차지 전압을 제공할 수 있다. 비트라인 전압 공급부(1003)는 비트라인 충전 신호(BLprech)를 수신하며, 수신된 비트라인 충전 신호(BLprech)에 기초하여 비트라인과 연결된 커먼센싱노드(CSO)를 충전할 수 있다.
센싱노드 연결부(1005)는 비트라인과 연결된 커먼센싱노드(CSO)와 페이지 버퍼(1000)의 센싱노드(SO)를 연결할 수 있다. 센싱노드 연결부(1005)는 센싱노드 연결 신호(SO_CN)를 수신하며, 수신된 센싱노드 연결 신호(SO_CN)에 기초하여 커먼센싱노드(CSO)와 센싱노드(SO)의 연결을 제어할 수 있다.
센싱노드 전압 공급부(1007)는 센싱노드(SO)에 센싱노드 프리차지 전압을 제공할 수 있다. 센싱노드 전압 공급부(1007)는 센싱노드 충전 신호(SOprech)를 수신하며, 수신된 센싱노드 충전 신호(SOprech)에 기초하여 센싱노드(SO)를 충전할 수 있다.
검증 데이터 저장부(1009)는 센싱노드(SO)의 전압에 따라 결정되는 검증 데이터를 저장할 수 있다. 검증 데이터 저장부(1009)는 검증 데이터 저장 신호(VFY_1, VFY_2)를 수신하며, 수신된 검증 데이터 저장 신호(VFY_1, VFY_2)에 기초하여 센싱노드(SO)의 전압에 따라 결정되는 검증 데이터를 저장한다. 검증 데이터는 래치(latch)에 저장될 수 있다.
본 발명의 실시예에 따르면, 페이지 버퍼(1000)와 비트라인(BL)으로 연결된 메모리 셀의 워드라인으로 검증전압이 인가되는 동안, 비트라인 전압 공급부(1003)과 센싱노드 전압 공급부(1007)가 각각 비트라인과 센싱노드를 충전하고, 센싱노드 연결부(1005)가 비트라인과 연결된 커먼센싱노드(CSO)와 센싱노드(SO)를 연결할 수 있다. 센싱노드(SO)는 커먼센싱노드(CSO)를 통해 비트라인(BL)과 연결되므로, 센싱노드(SO)의 전압은 비트라인(BL)의 전압과 연동될 수 있다. 이후 비트라인(BL)에 연결된 메모리 셀이 온셀인지 또는 오프셀인지 여부에 따라 비트라인(BL)의 전압이 변동될 수 있다. 마찬가지로, 비트라인(BL)과 연결되는 센싱노드(SO)의 전압이 변동될 수 있다. 검증 데이터 저장부(1009)는 센싱노드 연결부(1005)에 의해 비트라인과 센싱노드(SO)의 연결이 해제되기 전에 수신된 제1 검증 신호(VFY_1)에 기초하여 센싱노드(SO) 전압에 따라 결정되는 제1 검증 데이터를 저장하고, 비트라인과 센싱노드(SO)의 연결이 해제된 후 수신된 제2 검증 신호(VFY_2)에 기초하여 센싱노드(SO) 전압에 따라 결정되는 제2 검증 데이터를 저장할 수 있다.
도 11은 본 발명의 실시 예에 따른 페이지 버퍼의 내부 회로도이다.
도 11을 참조하면, 도 10의 비트라인 연결부(1001), 비트라인 전압 공급부(1003), 센싱노드 연결부(1005), 센싱노드 전압 공급부(1007) 및 검증 데이터 저장부(1009)는 제1 내지 제 12 트랜지스터(TR1 내지 TR12)로 구현될 수 있다.
비트라인 연결부(1001)는 제1 트랜지스터(TR1)를 포함할 수 있다. 제1 트랜지스터(TR1)의 게이트에는 비트라인 연결 신호(BL_CN)가 입력될 수 있다. 제1 트랜지스터(TR1)는 비트라인 연결 신호(BL_CN)에 따라 비트라인(BL)과 커먼센싱노드(CSO)의 연결을 제어할 수 있다. 제1 트랜지스터(TR1)는 NMOS트랜지스터일 수 있다.
비트라인 전압 공급부(1003)는 제2 트랜지스터(TR2)와 제3 트랜지스터(TR3)을 포함할 수 있다. 제2 트랜지스터(TR2)의 게이트에는 비트라인 충전 신호(BLprech)가 입력될 수 있다. 제3 트랜지스터(TR3)의 게이트에는 커먼센싱노드 연결 신호(CSO_CN)가 입력될 수 있다. 제2 트랜지스터(TR2)는 비트라인 충전 신호(BLprech)에 따라 충전되고, 제3 트랜지스터(TR3)는 커먼센싱노드 연결 신호(CSO_CN)에 따라 제2 트랜지스터(TR2)와 커먼센싱노드(CSO)의 연결을 제어하여 커먼센싱노드(CSO)를 충전할 수 있다. 제2 트랜지스터(TR2)는 PMOS트랜지스터이고, 제3 트랜지스터(TR3)는 NMOS트랜지스터일 수 있다.
센싱노드 연결부(1005)는 제6 트랜지스터(TR6)를 포함할 수 있다. 제6 트랜지스터(TR6)의 게이트에는 센싱노드 연결 신호(SO_CN)가 입력될 수 있다. 제6 트랜지스터(TR6)는 센싱노드 연결 신호(SO_CN)에 따라 커먼센싱노드(CSO)와 센싱노드(SO)의 연결을 제어할 수 있다. 제6 트랜지스터(TR6)는 NMOS트랜지스터일 수 있다.
센싱노드 전압 공급부(1007)는 제4 트랜지스터(TR4)와 제5 트랜지스터(TR5)을 포함할 수 있다. 제5 트랜지스터(TR5)의 게이트에는 센싱노드 충전 신호(SOprech)가 입력될 수 있다. 제5 트랜지스터(TR5)는 센싱노드 충전 신호(SOprech)에 따라 센싱노드(SO)를 충전할 수 있다. 제5 트랜지스터(TR5)는 NMOS트랜지스터일 수 있다.
검증 데이터 저장부(1009)는 제7 트랜지스터(TR7), 제8 트랜지스터(TR8), 제9 트랜지스터(TR9), 제10 트랜지스터(TR10), 제11 트랜지스터(TR11) 및 제12 트랜지스어(TR12)를 포함할 수 있다. 제7 트랜지스터(TR7)의 게이트에는 S래치 리셋 신호(SRST)가 입력될 수 있다. 제8 트랜지스터(TR8)의 게이트에는 제1 검증 데이터 저장 신호(VFY_1)가 입력될 수 있다. 제9 트랜지스터(TR9)의 게이트에는 페이지 버퍼 리셋 신호(PB 리셋)가 입력될 수 있다. 제10 트랜지스터(TR10)의 게이트에는 M래치 리셋 신호(MRST)가 입력될 수 있다. 제11 트랜지스터(TR11)의 게이트에는 제2 검증 데이터 저장 신호(VFY_2)가 입력될 수 있다. 제12 트랜지스터(TR12)의 게이트에는 센싱노드(SO)의 전압이 입력될 수 있다. 제8 트랜지스터(TR8)는 제1 검증 데이터 저장 신호(VFY_1)에 따라 M래치에 데이터 저장 여부를 제어할 수 있다. 제11 트랜지스터(TR11)는 제2 검증 데이터 저장 신호(VFY_2)에 따라 S래치에 데이터 저장 여부를 제어할 수 있다. 제7 트랜지스터(TR7)는 NMOS트랜지스터일 수 있다. 제8 트랜지스터(TR8)는 NMOS트랜지스터일 수 있다. 제9 트랜지스터(TR9)는 NMOS트랜지스터일 수 있다. 제10 트랜지스터(TR10)는 NMOS트랜지스터일 수 있다. 제11 트랜지스터(TR11)는 NMOS트랜지스터일 수 있다. 제12 트랜지스터(TR12)는 NMOS트랜지스터일 수 있다.
검증 데이터 저장부(1009)의 제12 트랜지스터(TR12)는 센싱노드(SO)의 전압에 따라 작동 여부가 상이할 수 있다. 센싱노드(SO)의 전압으로 인해 제12 트랜지스터(TR12)가 턴온(turn on)되고, 검증 데이터 저장부(1009)가 검증 데이터 저장 신호(VFY_1, VFY_2)를 수신하면 래치에 저장된 데이터가 변경될 수 있다. 센싱노드(SO)의 전압으로 인해 트랜지스터(TR12)가 턴오프(turn off)되면, 검증 데이터 저장부(1009)가 검증 데이터 저장 신호(VFY_1, VFY_2)를 수신하더라도 래치에 저장된 데이터가 변경되지 않을 수 있다.
도 12는 도 11의 회로에 인가되는 신호를 설명하기 위한 도면이다.
도 11 및 도 12를 참조하면, 초기 시간(t0)에서, 메모리 셀의 워드라인(Word Line)에 검증 전압(Vvfy)이 인가될 수 있다. 제1 트랜지스터(TR1)에는 비트라인 연결 전압(Vbl_cn)의 크기를 갖는 비트라인 연결 신호(BL_CN)가 인가될 수 있다. 제1 트랜지스터(TR1)는 비트라인 연결 전압(Vbl_cn)에 따라 턴온되고, 비트라인(BL)과 커먼센싱노드(CSO)가 연결될 수 있다.
제2 트랜지스터(TR2)에는 비트라인 충전 전압(Vbl_ch)의 크기를 갖는 비트라인 충전 신호(BLprech)의 입력이 중단되고, 제3 트랜지스터(TR3)에는 커먼센싱노드 연결전압(Vcso_cn)의 크기를 갖는 커먼센싱노드 연결 신호(CSO_CN)가 이 인가될 수 있다. 제2 트랜지스터(TR2)는 비트라인 충전 전압(Vbl_ch)의 변화에 따라 턴온되고, 제3 트랜지스터(TR3)는 커먼센싱노드 연결전압(Vcso_cn)에 따라 턴온될 수 있다. 턴온된 제2 트랜지스터(TR2)와 제3 트랜지스터(TR3)에 의해 비트라인과 연결된 커먼센싱노드(CSO)가 충전될 수 있다.
제5 트랜지스터(TR5)에는 센싱노드 충전 전압(Vso_ch)의 크기를 갖는 센싱노드 충전 신호(SOprech)의 입력이 중단될 수 있다. 제5 트랜지스터(TR5)는 센싱노드 충전 전압(Vso_ch)의 변화에 따라 턴온되고, 센싱노드(SO)가 충전될 수 있다.
제6 트랜지스터(TR6)에는 센싱노드 연결 전압(Vso_cn)의 크기를 갖는 센싱노드 연결 신호(SO_CN)가 인가될 수 있다. 제6 트랜지스터(TR6)는 센싱노드 연결 전압(Vso_cn)에 따라 턴온되고, 커먼센싱노드(CSO)와 센싱노드(SO)가 연결될 수 있다.
제1 시간(t1)에서, 제5 트랜지스터(TR5)에는 센싱노드 충전 전압(Vso_ch)의 크기를 갖는 센싱노드 충전 신호(SOprech)가 인가될 수 있다. 제5 트랜지스터(TR5)는 센싱노드 충전 전압(Vso_ch)에 따라 턴오프되고, 센싱노드(SO)의 충전이 완료될 수 있다.
제2 시간(t2)에서, 제6 트랜지스터(TR6)에는 센싱노드 연결 전압(Vso_cn)의 크기를 갖는 센싱노드 연결 신호(SO_CN)의 입력이 중단될 수 있다. 제6 트랜지스터(TR6)는 센싱노드 연결 전압(Vso_cn)의 변화에 따라 턴오프되고, 커먼센싱노드(CSO)와 센싱노드(SO)의 연결이 해제될 수 있다.
제3 시간(t3)에서, 검증동작이 완료되어 메모리 셀의 워드라인(Word Line)에 검증 전압(Vvfy)의 입력이 중단될 수 있다. 제1 트랜지스터(TR1)에는 비트라인 연결 전압(Vbl_cn)의 크기를 갖는 비트라인 연결 신호(BL_CN)의 입력이 중단될 수 있다. 제1 트랜지스터(TR1)는 비트라인 연결 전압(Vbl_cn)의 변화에 따라 턴오프되고, 비트라인(BL)과 커먼센싱노드(CSO)의 연결이 해제될 수 있다.
도 10 및 도 11을 참조하면, 센싱노드(SO)는 제6 트랜지스터(TR6)을 통해 커먼센싱노드(CSO)와 연결되고, 커먼센싱노드(CSO)는 제1 트랜지스터(TR1)을 통해 비트라인(BL)과 연결될 수 있다. 즉, 제1 트랜지스터(TR1)와 제6 트랜지스터(TR6)가 턴온 되면, 센싱노드(SO)와 비트라인(BL)이 연결될 수 있다.
센싱노드(SO)의 충전이 완료된 제1 시간(t1) 이후부터 페이지 버퍼에 연결된 메모리 셀의 문턱 전압에 따라 비트라인(BL)의 전압이 변동될 수 있다. 비트라인(BL)에 연결된 센싱노드(SO)의 전압도 마찬가지로 변동될 수 있다. 메모리 셀의 워드라인(Word Line)에 검증 전압(Vvfy)이 인가될 때, 메모리 셀의 문턱전압이 검증 전압(Vvfy)보다 낮으면 비트라인(BL)의 전압이 감소될 수 있다. 비트라인(BL)의 전압은 메모리 셀의 문턱전압과 검증 전압(Vvfy)의 차이가 클수록 더 감소될 수 있다. 도 9를 참조하면, 전체 메모리 셀들 중 A 구역에 포함되는 메모리 셀들의 문턱전압이 가장 낮은 것을 알 수 있다. A 구역에 포함되는 메모리 셀들의 비트라인 전압이 가장 크게 감소될 수 있다. B 구역에 포함되는 메모리 셀들의 비트라인 전압은 A 구역에 포함되는 메모리 셀들에 비하여 비트라인 전압의 감소 폭이 작을 수 있다. C 구역에 포함되는 메모리 셀들의 비트라인 전압은 거의 감소되지 않을 수 있다. 이때, 비트라인(BL)에 연결된 센싱노드(SO)의 전압도 마찬가지로 감소될 수 있다.
검증 데이터 저장부(1009)는 제1 시간(t1)에서 제3 시간(t3) 사이에 센싱노드(SO)의 전압에 따라 결정되는 검증 데이터를 저장할 수 있다. 구체적으로, 제1 시간(t1)에서 제2 시간(t2) 사이에 검증 데이터 저장부(1009)가 제1 검증 신호(VFY_1)를 수신하고, 센싱노드(SO)의 전압에 따라 결정되는 제1 검증 데이터를 제1 래치에 저장할 수 있다. 이후 제2 시간(t2)에서 제3 시간(t3) 사이에 검증 데이터 저장부(1009)가 제2 검증 신호(VFY_2)를 수신하고, 센싱노드(SO)의 전압에 따라 결정되는 제2 검증 데이터를 제2 래치에 저장할 수 있다.
초기 시간(t0)부터 제1 시간(t1)까지는 센싱노드의 프리차지 기간(P1)이고, 제1 시간(t1)부터 제2 시간(t2)까지는 제1 검증 기간(P2)이고, 제2 시간(t2)부터 제3 시간(t3)까지는 제2 검증 기간(P3)일 수 있다.
본 발명의 실시 예에 따르면, 센싱노드(SO)의 충전이 완료(t1)되고 센싱노드(SO)와 비트라인의 연결이 해제(t2)되기 전인 제1 검증 기간(P2)에 제1 검증이 수행되고, 센싱노드(SO)와 비트라인의 연결이 해제된 이후인 제2 검증 기간(P3)에 제2 검증이 수행될 수 있다. 이중 검증 동작이 센싱노드(SO)의 1회 프리차지 만으로 수행되므로, 이중 검증 동작의 동작 시간이 단축 될 수 있다.
도 13은 본 발명의 실시 예에 따른 1회의 센싱노드 프리차지로 이중 검증 동작을 수행하는 방법을 설명하기 위한 도면이다.
도 13을 참조하면, 가로축은 시간을 나타내고, 세로축은 센싱노드(SO)의 전압을 나타낸다.
센싱노드(SO)의 충전이 완료되는 제1 시간(t1) 이후부터 센싱노드(SO)와 비트라인의 연결이 해제되는 제2 시간(t2)까지 페이지 버퍼에 연결된 메모리 셀의 문턱 전압에 따라 센싱노드(SO)의 전압이 변동될 수 있다. 구체적으로, 비트라인으로 검증전압(Vvfy)가 인가되면, 프로그램이 완료되지 않은 메모리 셀의 센싱노드(SO)의 전압이 감소한다. 센싱노드(SO) 전압의 감소 정도는 메모리 셀의 문턱전압에 따라 달라진다. 메모리 셀의 문턱전압이 높을수록 전압 감소량이 작고, 메모리 셀이 “거의” 프로그램 완료된 것으로 볼 수 있다.
도 10 및 도 11을 참조하면, 본 발명의 실시 예에 따른 이중 검증 동작에서, 제1 시간(t1)으로부터 제1 기준시간(Q1)이 경과된 후에 제1 검증 신호(VFY_1)가 인가될 수 있다. 검증 데이터 저장부(1009)는 제1 검증 신호(VFY_1)에 기초하여, 센싱노드(SO)의 전압에 따라 결정되는 제1 검증 데이터를 제1 래치에 저장한다. 제2 시간(t2)으로부터 제2 기준시간(Q2)가 경과된 후에 제2 검증 신호(VFY_2)가 인가될 수 있다. 검증 데이터 저장부(1009)는 제2 검증 신호(VFY_2)에 기초하여, 센싱노드(SO)의 전압에 따라 결정되는 제2 검증 데이터를 제2 래치에 저장한다.
도 13에서, 실선(1301)은 도 9의 Vverify를 문턱전압으로 갖는 메모리 셀의 센싱노드(SO) 전압을 나타내고, 점선(1303)은 도 9의 Vprevfy를 문턱전압으로 갖는 메모리 셀의 센싱노드(SO) 전압을 나타낼 수 있다. 도 13의 점선(1303)은 제1 검증 데이터와 연관된 제1 기준전압일 수 있다. 도 13의 실선(1301)은 제2 검증 데이터와 연관된 제2 기준전압일 수 있다.
실선(1301)과 점선(1303)에 의해서 그래프 내부 영역이 1번 영역, 2번 영역, 3번 영역으로 구분될 수 있다. 도 13에서 1번 영역은 도 9의 A구역에 대응되고, 도 13에서 2번 영역은 도 9의 B구역에 대응되고, 도 13에서 3 번 영역은 도 9의 C 구역에 대응될 수 있다. 이중 검증 동작에 따라, 1번 영역에 속하는 메모리 셀은 문턱전압 상승 폭이 유지되고, 2번 영역에 속하는 메모리 셀은 문턱전압 상승 폭이 조절될 수 있다. 3번 영역에 속하는 메모리 셀은 프로그램이 완료된 것으로 보아 검증 통과될 수 있다.
검증 데이터 저장부(1009)는 제1 검증 신호(VFY_1)가 인가될 때, 센싱노드(SO)의 전압과 제1 기준전압(1303)을 비교할 수 있다. 검증 데이터 저장부(1009)는 센싱노드(SO)의 전압이 제1 기준전압(1303) 낮을 때, 로우(low) 값 또는 온셀 데이터를 의미하는 제1 검증 데이터를 제1 래치에 저장할 수 있다. 그리고 검증 데이터 저장부(1009)는 센싱노드(SO)의 전압이 제1 기준전압(1303) 높거나 같을 때, 하이(high) 값 또는 오프셀 데이터를 의미하는 제1 검증 데이터를 제1 래치에 저장할 수 있다.
검증 데이터 저장부(1009)는 제2 검증 신호(VFY_2)가 인가될 때, 센싱노드(SO)의 전압과 제2 기준전압(1301)을 비교할 수 있다. 검증 데이터 저장부(1009)는 센싱노드(SO)의 전압이 제2 기준전압(1301) 낮을 때, 로우(low) 값 또는 온셀 데이터를 의미하는 제2 검증 데이터를 제2 래치에 저장할 수 있다. 그리고 검증 데이터 저장부(1009)는 센싱노드(SO)의 전압이 제2 기준전압(1301) 높거나 같을 때, 하이(high) 값 또는 오프셀 데이터를 의미하는 제2 검증 데이터를 제2 래치에 저장할 수 있다.
제1 래치와 제2 래치에 저장된 검증 데이터를 기초로 다음 프로그램 루프에서 비트라인에 인가되는 전압이 결정될 수 있다. 예를 들어, 제1 검증 데이터와 제2 검증 데이터가 모두 로우(low) 값인 경우, 메모리 셀은 1번 영역에 해당되고, 메모리 셀의 문턱전압 상승 폭이 조절되지 않을 수 있다. 다음 프로그램 루프에서 비트라인에 접지전압(0V)가 인가될 수 있다. 접지전압(0V)이 인가되면, 도 9의 X와 같이 문턱전압의 상승 폭이 조절되지 않는다. 제1 검증 데이터가 하이(high) 값이고 제2 검증 데이터가 로우(low) 값인 경우, 메모리 셀은 2번 영역에 해당되고, 메모리 셀의 문턱전압 상승 폭이 조절될 수 있다. 다음 프로그램 루프에서 비트라인에 미리 결정된 프로그램 허용 전압이 인가될 수 있다. 프로그램 허용 전압이 인가되면, 도 9의 Y와 같이 문턱전압의 상승 폭이 조절될 수 있다. 제1 검증 데이터와 제2 검증 데이터가 모두 하이(high) 값인 경우, 다음 프로그램 루프에서 비트라인에 프로그램 금지 전압을 인가할 수 있다. 프로그램 금지 전압이 인가되면, 해당 메모리 셀은 검증 통과되어 더 이상 문턱전압이 상승되지 않는다.
본 발명의 또 다른 실시 예에서, 제1 검증 데이터와 상기 제2 검증 데이터가 오프셀 데이터 또는 온셀 데이터에 해당 여부에 기초하여 다음 프로그램 루프에서 비트라인에 인가되는 전압이 결정될 수 있다. 오프셀 데이터는 메모리 셀의 문턱전압이 미리 정해진 기준전압보다 높은 것을 의미하고, 온셀 데이터는 메모리 셀의 문턱전압이 미리 정해진 기준전압보다 낮은 것을 의미할 수 있다. 이때, 제1 검증 데이터의 기준전압은 제1 기준전압(1303)일 수 있다. 제2 검증 데이터의 기준전압은 제2 검증전압(1301)일 수 있다. 구체적으로, 제1 검증 데이터가 온셀 데이터인 경우, 비트라인에 접지전압(0V)이 인가될 수 있다. 접지전압(0V)이 인가되면, 도 9의 X와 같이 문턱전압의 상승 폭이 조절되지 않는다. 제1 검증 데이터가 오프셀 데이터이고, 제2 검증 데이터가 온셀 데이터인 경우, 비트라인에 미리 결정된 프로그램 허용 전압이 인가될 수 있다. 프로그램 허용 전압이 인가되면, 도 9의 Y와 같이 문턱전압의 상승 폭이 조절될 수 있다. 제1 검증 데이터가 오프셀 데이터이고, 제2 검증 데이터가 오프셀 데이터인 경우, 비트라인에 미리 결정된 프로그램 금지 전압이 인가될 수 있다. 프로그램 금지 전압이 인가되면, 해당 메모리 셀은 검증 통과되어 더 이상 문턱전압이 상승되지 않는다.
본 발명의 실시 예에 따르면, 제1 시간(t1)으로부터 제1 검증 신호(VFY_1)가 인가될 때까지의 기간인 제1 기준시간(Q1)이 제2 시간(t2)으로부터 제2 검증 신호(VFY_2)가 인가될 때까지의 기간인 제2 기준시간(Q2)와 동일할 수 있다. 또 다른 실시 예에서, 제1 기준시간(Q1)이 제2 기준시간(Q2)보다 더 길거나 또는 더 짧을 수 있다. 제1 시간(t1) 이후, 센싱노드(SO)의 전압 변화는 제1 기준시간(Q1)이 길수록 더 증가될 수 있다. 제2 시간(t2) 이후, 센싱노드(SO)의 전압 변화는 제2 기준시간(Q2)의 길이와 무관하다.
도 14는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
본 발명의 실시 예에 따라, 메모리 셀에 프로그램 전압(Vpgm)을 인가하고 프로그램 검증 패스 여부에 따라 다음 프로그램 루프가 진행되거나, 프로그램 루프가 종료될 수 있다.
먼저, 단계(S1401)에서 메모리 장치(100)는 프로그램 전압(Vpgm)을 메모리 셀에 인가한다. 각각의 메모리 셀의 특성이 상이하므로, 동일한 프로그램 전압(Vpgm)이 인가되어도 메모리 셀의 문턱전압은 각각 상이할 수 있다. 단계(S1403)에서 메모리 장치(100)는 메모리 셀의 프로그램 검증 패스 여부를 판단한다. 메모리 장치(100)은 단계(S1403)에서 이중 검증 동작을 수행하여 프로그램 검증 패스 여부를 판단할 수 있다. 단계(S1403)는 아래의 도 15에서 자세히 설명된다.
검증 패스되지 않은 메모리 셀에 대하여, 메모리 장치(100)는 다음 프로그램 루프에서 프로그램 전압(Vpgm)을 미리 결정된 단위 전압(△Vpgm)만큼 증가 시킬 수 있다(S1405). 단계(S1405)에서, 메모리 장치(100)는 메모리 셀의 프로그램 상태를 기초로 다음 프로그램 루프에서 비트라인에 인가되는 전압을 변경할 수 있다. 비트라인에 인가되는 전압의 변경은 도 9 및 도 13의 설명과 대응될 수 있다.
메모리 셀이 검증 패스되는 경우, 메모리 장치(100)는 프로그램 루프가 마지막인지 판단(S1407)하여 프로그램을 종료하거나, 또는 메모리 셀에 프로그램 전압(Vpgm)을 인가할 수 있다(S1401).
도 15는 본 발명의 일 실시 예에 따른 프로그램 검증 동작 방법을 설명하기 위한 도면이다.
본 발명의 실시 예에 따른 프로그램 검증 동작은 메모리 장치(100)에 의해서 수행될 수 있고, 메모리 장치(100)에 포함된 페이지 버퍼(1000)에 의해서 수행될 수 있다. 도 15는 도 14의 메모리 셀의 프로그램 검증 패스 여부를 판단하는 단계(S1403)의 구체적인 실시 예일 수 있다.
먼저, 단계(S1501)에서 메모리 장치(100)는 메모리 셀에 검증 전압을 인가 한다. 검증 전압은 도 12에 검증 전압(Vvfy)에 대응된다. 단계(S1503)에서, 메모리 장치(100)는 페이지 버퍼(1000)의 센싱노드(SO)와 비트라인 각각에 프리차지 전압을 공급한다. 프리차지 전압 인가 방법은 도 10, 도 11에서 비트라인 전압 공급부(1003) 및 센싱노드 전압 공급부(1007)의 설명 및 도 12에 대응된다.
단계(S1505)에서, 메모리 장치(100)는 센싱노드의 충전이 완료(t1)된 뒤 비트라인과 센싱노드의 연결이 해제(t2)되기 전까지 센싱노드의 전압에 따라 결정되는 제1 검증 데이터를 제1 래치에 저장한다. 단계(S1507)에서, 메모리 장치(100)는 비트라인과 센싱노드의 연결이 해제(t2)된 뒤, 센싱노드의 전압에 따라 결정되는 제2 검증 데이터를 제2 래치에 저장한다. 단계(S1505, S1507)는 도 10, 도 11에서 센싱노드 연결부(1005), 센싱노드 전압 공급부(1007), 검증 데이터 저장부(1009)의 설명 및 도 12에 대응된다.
단계(S1509)에서, 메모리 장치(100)는 제1 검증 데이터와 제2 검증 데이터가 오프셀 데이터 또는 온셀 데이터에 해당 여부를 기초로 결정된 비트라인 전압을 다음 프로그램 루프에서 비트라인에 인가한다. 다음 프로그램 루프에서 인가되는 비트라인 전압은 도 9 및 도 13의 설명에 대응된다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 17을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 18은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 18을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
300: 호스트

Claims (22)

  1. 메모리 셀;
    상기 메모리 셀과 비트라인을 통해 연결되는 페이지 버퍼 회로; 및
    상기 페이지 버퍼 회로의 동작을 제어하는 프로그램 동작 제어부를 포함하고,
    상기 페이지 버퍼 회로는,
    상기 메모리 셀에 검증 전압이 인가되는 동안 상기 비트라인에 프리차지 전압을 제공하는 비트라인 전압 공급부;
    상기 비트라인이 프리차지 되는 동안 상기 비트라인과 연결되는 센싱노드에 센싱노드 프리차지 전압을 제공하는 센싱노드 전압 공급부;
    상기 센싱노드의 충전이 완료된 뒤, 상기 센싱노드의 전압에 따라 결정되는 제1 검증 데이터를 저장하는 제1 래치;
    상기 제1 검증 데이터가 저장된 뒤, 상기 비트라인과 상기 센싱노드의 연결을 해제하는 센싱노드 연결부; 및
    상기 비트라인과 상기 센싱노드의 연결을 해제된 뒤, 상기 센싱노드의 전압에 따라 결정되는 제2 검증 데이터를 저장하는 제2 래치를 포함하는 메모리 장치.
  2. 제 1항에 있어서, 상기 제1 래치는,
    상기 센싱노드의 충전이 완료된 때로부터 제1 기준시간이 경과한 뒤, 상기 센싱노드의 전압에 따라 결정되는 상기 제1 검증 데이터를 저장하는 메모리 장치.
  3. 제 2항에 있어서, 상기 제2 래치는,
    상기 비트라인과 상기 센싱노드의 연결이 해제된 때로부터 제2 기준시간이 경과한 뒤, 상기 센싱노드의 전압에 따라 결정되는 상기 제2 검증 데이터를 저장하는 메모리 장치.
  4. 제 3항에 있어서,
    상기 제1 기준시간과 상기 제2 기준시간이 동일한 메모리 장치.
  5. 제 3항에 있어서,
    상기 제1 기준시간이 상기 제2 기준시간보다 더 긴 메모리 장치.
  6. 제 3항에 있어서,
    상기 제1 기준시간이 상기 제2 기준시간보다 더 짧은 메모리 장치.
  7. 제 1항에 있어서, 상기 프로그램 동작 제어부는,
    상기 제1 검증 데이터와 상기 제2 검증 데이터가 오프셀 데이터 또는 온셀 데이터에 해당 여부를 기초로 결정된 비트라인 전압을 상기 메모리 셀에 프로그램 전압이 인가되는 동안 상기 비트라인에 인가하는 메모리 장치.
  8. 제 7항에 있어서,
    상기 온셀 데이터는 상기 메모리 셀의 문턱전압이 미리 정해진 기준전압보다 낮은 것이고,
    상기 오프셀 데이터는 상기 메모리 셀의 문턱전압이 상기 기준전압보다 높은 것인 메모리 장치.
  9. 제 7항에 있어서, 상기 프로그램 동작 제어부는,
    상기 제1 검증 데이터가 온셀 데이터인 것에 응답하여, 상기 비트라인에 0V를 인가하는 메모리 장치.
  10. 제 7항에 있어서, 상기 프로그램 동작 제어부는,
    상기 제1 검증 데이터가 오프셀 데이터이고, 상기 제2 검증 데이터가 온셀 데이터인 것에 응답하여, 상기 비트라인에 미리 결정된 프로그램 허용 전압을 인가하는 메모리 장치.
  11. 제 7항에 있어서, 상기 프로그램 동작 제어부는,
    상기 제1 검증 데이터가 오프셀 데이터이고, 상기 제2 검증 데이터가 오프셀 데이터인 것에 응답하여, 상기 비트라인에 미리 결정된 프로그램 금지 전압을 인가하는 메모리 장치.
  12. 메모리 셀, 상기 메모리 셀과 비트라인을 통해 연결되는 페이지 버퍼 회로를 포함하고, 상기 페이지 버퍼는, 상기 비트라인과 연결되는 센싱노드의 전압의 크기에 따라 결정되는 검증 데이터를 저장하는 복수의 래치들을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 메모리 셀에 검증 전압을 인가하는 단계;
    상기 검증 전압이 인가되는 동안 상기 비트라인 및 상기 센싱노드에 프리차지 전압을 각각 공급하는 단계;
    상기 센싱노드의 충전이 완료된 뒤 상기 비트라인과 상기 센싱노드의 연결이 해제되기 전까지 상기 센싱노드의 전압에 따라 결정되는 제1 검증 데이터를 제1 래치에 저장하는 단계; 및
    상기 비트라인과 상기 센싱노드의 연결이 해제된 뒤, 상기 센싱노드의 전압에 따라 결정되는 제2 검증 데이터를 제2 래치에 저장하는 단계를 포함하는 동작 방법.
  13. 제 12항에 있어서, 상기 제1 래치에 저장하는 단계는,
    상기 센싱노드의 충전이 완료된 때로부터 제1 기준시간이 경과한 뒤, 상기 센싱노드의 전압에 따라 결정되는 상기 제1 검증 데이터를 상기 제1 래치에 저장하는 동작 방법.
  14. 제 13항에 있어서, 상기 제2 래치에 저장하는 단계는,
    상기 비트라인과 상기 센싱노드의 연결이 해제된 때로부터 제2 기준시간이 경과한 뒤, 상기 센싱노드의 전압에 따라 결정되는 상기 제2 검증 데이터를 상기 제2 래치에 저장하는 동작 방법.
  15. 제 14항에 있어서,
    상기 제1 기준시간과 상기 제2 기준시간이 동일한 동작 방법.
  16. 제 14항에 있어서,
    상기 제1 기준시간이 상기 제2 기준시간보다 더 긴 동작 방법.
  17. 제 14항에 있어서,
    상기 제1 기준시간이 상기 제2 기준시간보다 더 짧은 동작 방법.
  18. 제 12항에 있어서,
    상기 메모리 셀에 프로그램 전압이 인가되는 동안, 상기 제1 검증 데이터와 상기 제2 검증 데이터가 오프셀 데이터 또는 온셀 데이터에 해당 여부를 기초로 결정된 비트라인 전압을 상기 비트라인에 인가하는 단계를 더 포함하고,
    상기 온셀 데이터는 상기 메모리 셀의 문턱전압이 미리 정해진 기준전압보다 낮은 것이고,
    상기 오프셀 데이터는 상기 메모리 셀의 문턱전압이 상기 기준전압보다 높은 것인 동작 방법.
  19. 제 18항에 있어서, 상기 비트라인 전압을 상기 비트라인에 인가하는 단계는,
    상기 제1 검증 데이터가 온셀 데이터인 것에 응답하여, 상기 비트라인에 0V를 인가하는 동작 방법.
  20. 제 18항에 있어서, 상기 비트라인 전압을 상기 비트라인에 인가하는 단계는,
    상기 제1 검증 데이터가 오프셀 데이터이고, 상기 제2 검증 데이터가 온셀 데이터인 것에 응답하여, 상기 비트라인에 미리 결정된 프로그램 허용 전압을 인가하는 동작 방법.
  21. 제 18항에 있어서, 상기 비트라인 전압을 상기 비트라인에 인가하는 단계는,
    상기 제1 검증 데이터가 오프셀 데이터이고, 상기 제2 검증 데이터가 오프셀 데이터인 것에 응답하여, 상기 비트라인에 미리 결정된 프로그램 금지 전압을 인가하는 동작 방법.
  22. 메모리 셀과 비트라인을 통해 연결되는 페이지 버퍼 회로에 있어서,
    상기 메모리 셀에 검증 전압이 인가되는 동안 상기 비트라인에 프리차지 전압을 제공하는 비트라인 전압 공급부;
    상기 비트라인이 프리차지 되는 동안 상기 비트라인에 연결되는 센싱노드에 센싱노드 프리차지 전압을 제공하는 센싱노드 전압 공급부;
    상기 센싱노드 프리차지 전압의 제공이 중단된 뒤, 상기 센싱노드의 전압에 따라 결정되는 제1 검증 데이터를 저장하는 제1 래치;
    상기 제1 검증 데이터가 저장된 뒤, 상기 비트라인과 상기 센싱노드의 연결을 해제하는 센싱노드 연결부; 및
    상기 비트라인과 상기 센싱노드의 연결을 해제된 뒤, 상기 센싱노드의 전압에 따라 결정되는 제2 검증 데이터를 저장하는 제2 래치를 포함하는 페이지 버퍼 회로.
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