KR20220016762A

KR20220016762A - 스토리지 장치 및 그 동작 방법

Info

Publication number: KR20220016762A
Application number: KR1020210003589A
Authority: KR
Inventors: 한용
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2020-08-03
Filing date: 2021-01-11
Publication date: 2022-02-10

Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 개선된 신뢰도와 향상된 동작속도를 갖는 스토리지 장치는, 메모리 장치들 및 상기 메모리 장치들에 데이터를 저장할 것을 지시하는 프로그램 커맨드들을 제공하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치들 각각은, 복수의 메모리 셀들을 포함하는 메모리 블록, 프로그램 커맨드에 응답하여, 복수의 메모리 셀들 중 선택된 메모리 셀들인 선택 메모리 셀들에 데이터를 저장하는 제1 프로그램 동작 및 제2 프로그램 동작을 수행하는 주변 회로 및 상기 제1 프로그램 동작 및 제2 프로그램 동작을 제어하는 프로그램 동작 제어부를 포함하되, 상기 제1 프로그램 동작은, 상기 선택 메모리 셀들에 저장될 페이지 데이터 중 하나의 논리 페이지 데이터를 이용하여 수행되고, 상기 제2 프로그램 동작은, 상기 페이지 데이터 중 상기 하나의 논리 페이지 데이터를 제외한 나머지 논리 페이지 데이터를 이용하여 수행될 수 있다.

Description

스토리지 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 스토리지 장치 및 그 동작 방법에 관한 것이다.

스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.

휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.

비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.

본 발명의 실시 예는 개선된 신뢰도와 향상된 동작속도를 갖는 스토리지 장치 및 그 동작 방법을 제공한다.

본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 블록, 상기 복수의 메모리 셀들 중 선택된 워드라인에 연결된 선택 메모리 셀들에 데이터를 저장하는 제1 프로그램 동작 및 제2 프로그램 동작을 수행하는 주변 회로 및 상기 제1 프로그램 동작 및 상기 제2 프로그램 동작을 제어하는 프로그램 동작 제어부를 포함하되, 상기 제1 프로그램 동작은, 상기 선택 메모리 셀들에 저장될 페이지 데이터 중 하나의 논리 페이지 데이터를 이용하여 수행되고, 상기 제2 프로그램 동작은, 상기 페이지 데이터 중 상기 하나의 논리 페이지 데이터를 제외한 나머지 논리 페이지 데이터를 이용하여 수행될 수 있다.

본 발명의 실시 예에 따른, 메모리 장치는, 복수의 페이지들을 각각 포함하는 피지컬 워드라인들에 연결되는 메모리 블록, 상기 복수의 페이지들에 데이터를 저장하는 프로그램 동작을 수행하는 주변 회로 및 상기 주변 회로를 제어하는 제어 로직;을 포함하되, 상기 프로그램 동작은, 상기 복수의 페이지들에 포함된 메모리 셀들의 문턱전압을 소거 상태 또는 중간 상태 중 어느 하나의 상태의 문턱전압을 갖도록 프로그램 하는 제1 프로그램 동작 및 상기 메모리 셀들을 상기 소거 상태 및 제1 내지 제n 프로그램 상태(n은 2보다 크거나 같은 자연수)들 중 어느 하나의 상태 복수의 상태들 중 어느 하나의 상태의 문턱전압을 갖도록 프로그램 하는 제2 프로그램 동작을 포함하고, 상기 제어 로직은, 상기 피지컬 워드라인들 중 선택된 피지컬 워드라인에 포함된 복수의 페이지들 중 하나의 페이지에 대한 제1 프로그램 동작을 수행한 뒤, 상기 선택된 피지컬 워드라인 이전에 제1 프로그램 동작을 수행한 피지컬 워드라인에 포함된 복수의 페이지들 중 하나의 페이지에 대한 제2 프로그램 동작을 수행하도록 상기 주변 회로를 제어할 수 있다.

본 발명의 실시 예에 따른 스토리지 장치는, 메모리 장치들 및 상기 메모리 장치들에 데이터를 저장할 것을 지시하는 프로그램 커맨드들을 제공하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치들 각각은, 복수의 메모리 셀들을 포함하는 메모리 블록, 프로그램 커맨드에 응답하여, 복수의 메모리 셀들 중 선택된 메모리 셀들인 선택 메모리셀들에 데이터를 저장하는 제1 프로그램 동작 및 제2 프로그램 동작을 수행하는 주변 회로 및 상기 제1 프로그램 동작 및 제2 프로그램 동작을 제어하는 프로그램 동작 제어부를 포함하되, 상기 제1 프로그램 동작은, 상기 선택 메모리셀들에 저장될 페이지 데이터 중 하나의 논리 페이지 데이터를 이용하여 수행되고, 상기 제2 프로그램 동작은, 상기 페이지 데이터 중 상기 하나의 논리 페이지 데이터를 제외한 나머지 논리 페이지 데이터를 이용하여 수행될 수 있다.

본 기술에 따르면 개선된 신뢰도와 향상된 동작속도를 갖는 스토리지 장치 및 그 동작 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKi)의 구조를 설명하기 위한 도면이다.
도 4a 및 4b는 TLC의 문턱전압 분포를 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 6a는 LSB페이지 데이터를 리드하는 동작을 설명하기 위한 도면이다.
도 6b는 CSB페이지 데이터를 리드하는 동작을 설명하기 위한 도면이다.
도 6c는 MSB페이지 데이터를 리드하는 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 프로그램 동작시에 워드라인 및 비트라인들에 인가되는 전압을 설명하기 위한 도면이다.
도 8은 메모리 블록에 포함된 페이지들의 프로그램 순서를 설명하기 위한 도면이다.
도 9a는 본 발명의 실시 예에 따른 프로그램 순서 정보를 설명하기 위한 도면이다.
도 9b는 본 발명의 다른 실시 예에 따른 프로그램 순서 정보를 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 2-8 프로그램 방법의 종류를 설명하기 위한 도면이다.
도 11은 도 1의 메모리 컨트롤러와 복수의 메모리 장치들과의 연결관계를 예시적으로 보여주는 블록도이다.
도 12는 데이터 인터리빙에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 프로그램 동작을 수행하는 메모리 장치의 구성을 설명하기 위한 도면이다.
도 14는 제1 프로그램 동작 및 제2 프로그램 동작시에 인가되는 전압들을 나타낸 도면이다.
도 15는 도 13의 프로그램 전압 정보 저장부의 일 실시 예를 나타낸 도면이다.
도 16은 도 13의 프로그램 전압 정보 저장부의 다른 실시 예를 나타낸 도면이다.
도 17은 도 13의 프로그램 전압 정보 저장부의 다른 실시 예를 나타낸 도면이다.
도 18은 도 13의 프로그램 시간 정보 저장부의 일 실시 예를 나타낸 도면이다.
도 19는 도 1의 메모리 컨트롤러의 다른 실시 예를 나타낸 도면이다.
도 20은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.

도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.

스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.

스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.

메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.

메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.

실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.

메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 대해 커맨드(CMD)가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 프로그램 동작, 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 데이터를 저장할 수 있다. 리드 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역으로부터 데이터를 리드할 수 있다. 소거 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.

실시 예에서, 메모리 장치(100)는 복수의 플래인들을 포함할 수 있다. 플래인은 독립적으로 동작을 수행할 수 있는 단위일 수 있다. 예를 들어, 메모리 장치(100)는 2개, 4개 또는 8개의 플래인들을 포함할 수 있다. 복수의 플래인들은 독립적으로 프로그램 동작, 리드 동작 또는 소거 동작을 각각 동시에 수행할 수 있다.

메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.

스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(300)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.

메모리 컨트롤러(200)는 호스트(300)로부터 쓰기 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.

메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다. 또는 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들이 병렬적으로 동작하는 방식일 수 있다.

버퍼 메모리(미도시)는 호스트(300)로부터 제공된 데이터, 즉 메모리 장치(100)에 저장할 데이터를 임시로 저장하거나, 메모리 장치(100)로부터 리드된 데이터를 임시로 저장할 수 있다. 실시 예에서, 버퍼 메모리(미도시)는 휘발성 메모리 장치일 수 있다. 예를 들어, 버퍼 메모리(미도시)는 동적 랜덤 엑세스 메모리(Dynamic Random Access Memory, DRAM) 또는 정적 랜덤 엑세스 메모리(Static Random Access Memory, SRAM)일 수 있다.

호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.

도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.

행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.

메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.

주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.

로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.

로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.

로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.

예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 수 있다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.

실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.

전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.

실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.

실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.

예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.

생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.

페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직 (130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.

구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 입출력 회로(125)로부터 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱전압은 상승될 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀들에 저장된 데이터를 읽을 수 있다.

리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.

소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.

컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.

입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.

센싱 회로(126)는 리드 동작 또는 프로그램 검증 동작시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.

온도 센서(127)는 메모리 장치(100)의 온도를 측정할 수 있다. 온도 센서(127)는 측정된 온도에 따라 상이한 전압 레벨을 갖는 온도 신호(TEMP)를 제어 로직(130)에 제공할 수 있다. 제어 로직(130)은 온도 신호(TEMP)에 따라 메모리 장치(100)의 온도를 나타내는 온도 정보(TEMP INFO)를 생성하고, 생성된 온도 정보(TEMP INFO)를 외부로 출력할 수 있다.

제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.

본 발명의 실시 예에 따르면, 제어 로직(130)은 프로그램 동작 제어부(131)를 더 포함할 수 있다. 프로그램 동작 제어부(131)는 메모리 셀들에 데이터를 저장하는 프로그램 동작이 수행되도록 주변 회로(120)를 제어할 수 있다. 구체적으로, 프로그램 동작 제어부(131)는 프로그램 동작시에 주변 회로(120)에 제어신호들을 제공할 수 있다.

프로그램 동작은 페이지 단위로 수행될 수 있다. 하나의 워드라인에 공통으로 연결된 메모리 셀들은 물리 페이지를 구성할 수 있다. 실시 예에서, 물리 페이지는 적어도 하나 이상의 논리 페이지를 포함할 수 있다. 따라서, 물리 페이지에 저장된 데이터인 페이지 데이터는 적어도 하나 이상의 복수의 논리 페이지 데이터를 포함할 수 있다. 예를 들어, 메모리 셀이 SLC 모드로 프로그램 되는 경우, 물리 페이지는 하나의 논리 페이지를 포함하고, 페이지 데이터는 하나의 논리 페이지 데이터를 포함할 수 있다. 또는 메모리 셀이 MLC 모드로 프로그램 되는 경우, 물리 페이지는 두 개의 논리 페이지들을 포함하고, 페이지 데이터는 두 개의 논리 페이지 데이터를 포함할 수 있다. 이 때, 두 개의 논리 페이지 데이터는 하위 비트(Least Significant Bit, LSB) 페이지 데이터 및 상위 비트(Most Significant Bit, MSB) 페이지 데이터일 수 있다. 또는 메모리 셀이 TLC 모드로 프로그램 되는 경우, 물리 페이지는 세 개의 논리 페이지들을 포함하고, 페이지 데이터는 세 개의 논리 페이지 데이터를 포함할 수 있다. 이 때, 세 개의 논리 페이지 데이터는 하위 비트(Least Significant Bit, LSB) 페이지 데이터, 중간 비트(Central Significant Bit, CSB) 페이지 데이터 및 상위 비트(Most Significant Bit, MSB) 페이지 데이터일 수 있다.

이하에서는, 설명의 편의상 메모리 셀이 TLC 모드로 프로그램 되는 경우를 가정하여, 설명한다. 다만, 이는 설명의 편의를 위한 것이고, 본원 발명의 실시 예가 이에 한정되는 것은 아니다.

프로그램 동작이 수행되기 전, 메모리 셀들은 소거 상태에 대응되는 문턱 전압을 가질 수 있다. 프로그램 동작이 수행되면, 선택된 페이지에 포함된 메모리 셀들은 각 메모리 셀에 저장되는 데이터에 따라 소거 상태, 제1 내지 제7 프로그램 상태 중 어느 하나의 상태에 대응되는 문턱전압을 가질 수 있다. 구체적으로, 각 메모리 셀에 저장될 데이터에 따라 메모리 셀은 소거 상태, 제1 내지 제7 프로그램 상태 중 어느 하나의 상태를 목표 프로그램 상태로 가질 수 있다. 각 메모리 셀은 대응되는 목표 프로그램 상태의 문턱전압을 갖도록 프로그램 동작이 수행될 수 있다.

종래의 프로그램 동작은 소위 원 샷 프로그램 방식으로 수행되었다. 원 샷 프로그램 방식은 복수의 프로그램 루프들을 포함할 수 있다. 하나의 프로그램 루프는, 선택된 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 단계 및 각 메모리 셀의 문턱전압이 목표 프로그램 상태에 대응되는 문턱전압에 도달하였는지 여부를 센싱하는 검증 단계를 포함한다. 프로그램 루프가 진행될 때마다, 워드라인에 인가되는 프로그램 전압의 크기는 이전 프로그램 루프에서의 프로그램 전압과 비교하여 스탭 전압만큼 증가할 수 있다. 여기서 스탭 전압은 미리 설정된 전압값일 수 있다. 이를 증가형 스탭 펄스 프로그램(incremental step pulse program, ISPP) 스킴이라고 한다. 미리 설정된 최대 루프 수에 대응되는 프로그램 루프들이 수행되었음에도, 선택된 워드라인에 연결된 모든 메모리 셀들이 목표 프로그램 상태에 도달하지 못하면, 프로그램 동작은 페일 된 것으로 결정될 수 있다.

본 발명의 실시 예에 따르면, 프로그램 동작은 제1 프로그램 동작 및 제2 프로그램 동작을 포함할 수 있다. 제1 프로그램 동작은, 메모리 셀들의 문턱전압을 소거 상태 또는 중간 상태 중 어느 하나의 상태에 대응되는 문턱전압을 갖도록 만드는 동작일 수 있다. 제2 프로그램 동작은 소거 상태 또는 중간 상태에 속한 메모리 셀들의 문턱전압을 소거 상태, 제1 내지 제7 프로그램 상태 중 어느 하나의 상태에 대응되는 문턱전압을 갖도록 프로그램 하는 동작일 수 있다. 이러한 프로그램 방식은 제1 프로그램 동작이 수행되면, 메모리 셀들이 형성하는 문턱전압 분포들의 개수가 2개이고, 제2 프로그램 동작이 수행되면, 메모리 셀들이 형성하는 문턱전압 분포들의 개수가 8개이므로, 2-8 프로그램 스킴이라고도 한다.

본 발명의 실시 에에 따른 프로그램 동작은 후술하는 도 4a 내지 도 7을 통해 보다 상세하게 설명한다.

도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKi)의 구조를 설명하기 위한 도면이다.

도 3을 참조하면, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링(strings; ST)들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링(ST)들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링(ST)들에 공통으로 연결될 수 있다. 스트링(ST)들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.

스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.

소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 소스 셀렉트 트랜지스터(SST)들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지(PG)들이 포함될 수 있다.

하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.

하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.

도 4a 및 4b는 TLC의 문턱전압 분포를 설명하기 위한 도면이다.

도 4a 및 4b를 참조하면, 각 그래프의 가로 축은 문턱전압의 크기, 세로 축은 메모리 셀들의 개수를 나타낸다.

프로그램 동작이 수행되기 전 메모리 셀은 소거 상태(E)의 문턱전압을 가질 수 있다. 프로그램 동작이 완료되고 난 뒤, 메모리 셀들은 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7)들 중 어느 하나의 문턱전압을 가질 수 있다.

메모리 셀에 데이터가 저장된 뒤, 저장된 데이터를 리드하는 동작은 각 상태들을 구분하는 리드 전압으로 메모리 셀들을 센싱하는 동작일 수 있다.

제1 리드 전압(R1)은 소거 상태(E) 및 제1 프로그램 상태(P1)를 구분하기 위한 전압일 수 있다. 소거 상태(E)에 해당하는 문턱전압을 갖는 메모리 셀은 제1 리드 전압(R1) 보다 낮은 문턱전압을 가지므로 온 셀(On Cell)로 리드될 수 있다. 제1 프로그램 상태(P1)를 갖는 메모리 셀은 제1 리드 전압(R1) 보다 높은 문턱전압을 가지므로 오프 셀(Off Cell)로 리드될 수 있다.

제2 내지 제7 리드 전압들(R2~R7)은 제1 내지 제7 프로그램 상태들(P1~P7) 각각을 구분하기 위한 리드 전압들일 수 있다. 제2 리드 전압(R2)은 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)를 구분하기 위한 리드 전압일 수 있다. 제3 리드 전압(R3)은 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)를 구분하기 위한 리드 전압일 수 있다. 마찬가지 방식으로 제7 리드 전압(R7)은 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7)를 구분하기 위한 리드 전압일 수 있다.

하나의 메모리 셀이 저장하는 데이터 비트의 개수가 증가할수록, 프로그램 상태들의 개수 및 각 프로그램 상태를 구분하기 위한 리드 전압의 개수가 증가할 수 있다.

도 5a 및 도 5b는 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.

도 5a 및 도 5b를 참조하면, 제1 프로그램 동작은 선택된 워드라인에 연결된 메모리 셀들의 문턱전압이 각 메모리 셀에 저장될 데이터에 따라, 소거 상태(E) 또는 중간 상태(IM) 중 어느 하나의 상태에 대응되는 문턱전압을 갖도록 메모리 셀을 프로그램 하는 동작일 수 있다. 실시 예에서, 중간 상태(IM)에 대응되는 문턱전압의 크기는 소거 상태(E)에 대응되는 문턱전압의 크기보다 더 클 수 있다. 실시 예에서, 제1 프로그램 동작에서 중간 상태(IM)로 프로그램 될 메모리 셀들은 목표 프로그램 상태가 제4 내지 제7 프로그램 상태(P4~P7) 중 어느 하나의 상태인 메모리 셀일 수 있다. 반대로, 제1 프로그램 동작에서 소거 상태(E)를 유지할 메모리 셀들의 목표 프로그램 상태는 소거 상태(E), 제1 내지 제3 프로그램 상태들(P1~P3) 중 어느 하나의 상태일 수 있다.

실시 예에서, 제1 프로그램 동작(1st PGM)은 미리 결정된 크기의 전압을 갖는 고정 프로그램 전압을 적어도 한번 이상 메모리 셀들에 제공하는 동작일 수 있다. 즉, 제1 프로그램 동작(1st PGM)의 가장 단순한 형태는, 고정 프로그램 전압을 한번 워드라인에 제공하는 동작일 수 있다. 실시 예에서, 제1 프로그램 동작(1st PGM)도 복수의 프로그램 루프들을 포함할 수 있다. 이 경우, 제1 프로그램 동작(1st PGM)에 포함된 프로그램 루프들이 진행되더라도, 워드라인에 인가되는 프로그램 전압의 레벨은 증가하지 않고, 고정된 전압 레벨을 갖는 고정 프로그램 전압일 수 있다. 실시 예에서, 제1 프로그램 동작(1st PGM)은 검증 단계를 수행하지 않는 프로그램 동작일 수 있다.

워드라인에 고정 프로그램 전압이 인가되는 동안 선택된 메모리 셀들이 각각 연결되는 비트라인들에는 프로그램 허용전압 또는 프로그램 금지전압 중 어느 하나의 전압이 인가될 수 있다. 예를 들어, 프로그램 허용전압이 인가된 메모리 셀의 문턱 전압은 고정 프로그램 전압의 인가에 따라 중간 상태(IM)에 대응되는 전압을 가질 수 있다. 반대로, 프로그램 금지 전압이 인가된 메모리 셀의 문턱전압은 소거 상태(E)를 유지할 수 있다.

제2 프로그램 동작(2nd PGM)은 소거 상태(E) 및 중간 상태(IM)에 대응되는 문턱전압들을 가진 메모리 셀들이 각각 목표 프로그램 상태에 대응되는 문턱전압을 갖도록 프로그램 하는 동작일 수 있다.

제2 프로그램 동작(2nd PGM)이 수행되면, 제1 프로그램 동작(1st PGM)에서 소거 상태(E)를 유지한 메모리 셀들은 제1 내지 제3 프로그램 상태들(P1~P3) 중 어느 하나의 상태에 해당하는 문턱전압을 가질 수 있다. 또는 제1 프로그램 동작에서 중간 상태(IM)로 프로그램 된 메모리 셀들은 제4 내지 제7 프로그램 상태(P4~P7) 중 어느 하나의 상태에 해당하는 문턱전압을 가질 수 있다.

도 5b를 참조하면, 제2 프로그램 동작(2nd PGM)이 수행된 뒤, 소거 상태(E)에 대응되는 메모리 셀은 “111”의 데이터를 저장할 수 있고, 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7)에 대응되는 메모리 셀들은 각각 "101", "100”, "110”, "010”, "011”, "001", “000”의 데이터를 저장할 수 있다. 따라서, 제1 프로그램 동작(1st PGM)이 수행되었을 때, 소거 상태(E)에 해당하는 메모리 셀들은 이후 제2 프로그램 동작(2nd PGM)이 수행된 뒤, "111”, 101", "100”,"110” 중 하나를 저장할 메모리 셀들이고, 중간 상태(IM)에 해당하는 메모리 셀들은 이후 제2 프로그램 동작(2nd PGM)이 수행된 뒤, "010”, "011”, "001", “000”의 데이터를 저장할 메모리 셀들일 수 있다.

즉, 소거 상태(E) 및 중간 상태(IM)는 페이지 데이터 중 LSB페이지 데이터만으로 구분되는 상태일 수 있다. 이는 LSB페이지 데이터만 갖고도 제1 프로그램 동작(1st PGM)이 수행될 수 있음을 의미한다.

이하에서는, 프로그램이 완료된 메모리 셀들의 데이터를 리드하는 리드 동작에 대해서 보다 상세하게 설명한다.

도 6a 내지 6c는 본 발명의 실시 예에 따른 메모리 셀들에 저장되는 데이터와 리드 방법을 설명하기 위한 도면이다.

도 6a는 LSB페이지 데이터를 리드하는 동작을 설명하기 위한 도면이다.

도 5a 및 도 5b를 참조하여 설명한 프로그램 동작의 경우, LSB페이지 데이터만으로 제1 프로그램 동작(1st PGM)을 수행할 수 있다. 이를 위해서는 LSB페이지 데이터가 하나의 리드 전압에 따라 구분되어야 하고, 구분된 결과, LSB페이지 데이터가 “1”인 메모리 셀이나, “0”인 메모리 셀들의 목표 프로그램 상태들의 개수가 비슷한 것이 신뢰성에 도움이 될 수 있다.

따라서, 이를 고려하면, 도 6a에 도시된 바와 같이 제4 리드 전압(R4)을 이용하여 1번의 센싱을 통해 LSB페이지 데이터를 리드할 수 있어야, 도 5a 및 도 5b를 참조하여 설명된 프로그램 동작이 수행될 수 있다.

소거 상태(E), 제1 내지 제3 프로그램 상태(P1~P3)에 해당하는 메모리 셀들의 LSB페이지 데이터는 “1”이고, 제4 프로그램 상태 내지 제 7 프로그램 상태(P4~P7)에 해당하는 메모리 셀들의 LSB페이지 데이터는 “0”일 수 있다.

도 6b는 CSB페이지 데이터를 리드하는 동작을 설명하기 위한 도면이다.

도 6b를 참조하면, CSB페이지 데이터는 세 번의 서로 다른 리드 전압에 따른 센싱 동작을 통해 획득될 수 있다.

구체적으로, CSB페이지 데이터는 제1 리드 전압(R1), 제3 리드 전압(R3), 및 제6 리드 전압(R6)을 이용한 센싱을 통해 획득될 수 있다. 제1 리드 전압(R1)에 의해 온셀로 판단된 메모리 셀의 CSB데이터 “1”일 수 있다. 제1 리드 전압(R1)에 의해 오프셀로 판단되고, 제3 리드 전압(R3)에 의해 온셀로 판단된 메모리 셀들의 CSB데이터는 “0”일 수 있다. 제3 리드 전압(R3)에 의해 오프셀로 판단되고, 제6 리드 전압(R6)에 의해 온셀로 판단된 메모리 셀들의 CSB데이터는 “1”일 수 있다. 제6 리드 전압(R6)에 의해 오프셀로 판단된 메모리 셀들의 CSB데이터는 “0”일 수 있다.

도 6c는 MSB페이지 데이터를 리드하는 동작을 설명하기 위한 도면이다.

도 6c를 참조하면, MSB페이지 데이터는 세 번의 서로 다른 리드 전압에 따른 센싱 동작을 통해 획득될 수 있다.

구체적으로, MSB페이지 데이터는 제2 리드 전압(R2), 제5 리드 전압(R5), 및 제7 리드 전압(R7)을 이용한 센싱을 통해 획득될 수 있다. 제2 리드 전압(R2)에 의해 온셀로 판단된 메모리 셀의 MSB데이터 “1”일 수 있다. 제2 리드 전압(R2)에 의해 오프셀로 판단되고, 제5 리드 전압(R5)에 의해 온셀로 판단된 메모리 셀들의 MSB데이터는 “0”일 수 있다. 제5 리드 전압(R5)에 의해 오프셀로 판단되고, 제7 리드 전압(R7)에 의해 온셀로 판단된 메모리 셀들의 MSB데이터는 “1”일 수 있다. 제7 리드 전압(R7)에 의해 오프셀로 판단된 메모리 셀들의 CSB데이터는 “0”일 수 있다.

도 6a 내지 6c를 참조하여 설명된 그레이 코드(Gray Code)에 따라 데이터를 저장하는 경우 다른 형태의 그레이코드와 비교해서 리드 동작이 수행되는데 불이익이 있다고 보기 어렵다.

즉, CSB페이지 데이터를 획득하기 위해 수행되는 CSB리드 동작과 MSB페이지 데이터를 획득하기 위해 수행되는 MSB리드 동작에 사용되는 리드 전압의 수가 각각 3회이기는 하나, TLC에 저장된 데이터를 리드 하기 위해 LSB리드, CSB리드 및 MSB리드에 사용되는 리드 전압이 7개로 동일한 것을 감안하면, 전체 리드 성능이 저하되지 않으면서, LSB페이지 데이터 만으로 제1 프로그램 동작(1st PGM)을 수행될 수 있어, 프로그램 속도가 개선될 수 있다.

도 7은 본 발명의 실시 예에 따른 프로그램 동작시에 워드라인 및 비트라인들에 인가되는 전압을 설명하기 위한 도면이다.

도 7을 참조하면, 제1 프로그램 동작(1st PGM)은 선택된 워드라인에 연결된 메모리 셀들의 문턱전압이 각 메모리 셀에 저장될 데이터에 따라, 소거 상태(E) 또는 중간 상태(IM) 중 어느 하나의 상태에 대응되는 문턱전압을 갖도록 메모리 셀을 프로그램 하는 동작일 수 있다. 실시 예에서, 중간 상태(IM)에 대응되는 문턱전압의 크기는 소거 상태(E)에 대응되는 문턱전압의 크기보다 더 클 수 있다. 실시 예에서, 제1 프로그램 동작(1st PGM)에서 중간 상태(IM)로 프로그램 될 메모리 셀들은 목표 프로그램 상태가 제4 내지 제7 프로그램 상태(P4~P7) 중 어느 하나의 상태인 메모리 셀일 수 있다. 반대로, 제1 프로그램 동작에서 소거 상태(E)를 유지할 메모리 셀들의 목표프로그램 상태는 소거 상태(E), 제1 내지 제3 프로그램 상태들(P1~P3) 중 어느 하나의 상태일 수 있다.

도 7에서는, 제1 비트라인(BL1), 제2 비트라인(BL2) 및 제4 비트라인(BL4)에 연결된 메모리 셀들의 목표 문턱전압은 제3 프로그램 상태(P3)인 경우를 가정한다.

제1 프로그램 동작(1st PGM)에서, 선택된 워드라인에는 미리 결정된 크기의 전압을 갖는 고정 프로그램 전압(VPGMx)이 인가될 수 있다. 도 7에서는 제1 프로그램 동작(1st PGM)동안 1번의 고정 프로그램 전압(VPGMx)이 인가되는 경우가 도시되나, 다양한 실시 예에서, 두 번 이상 고정 프로그램 전압(VPGMx)이 메모리 셀들에 제공될 수 있다. 실시 예에서, 제1 프로그램 동작(1st PGM)도 복수의 프로그램 루프들을 포함할 수 있다. 이 경우, 제1 프로그램 동작(1st PGM)에 포함된 프로그램 루프들이 진행되더라도, 워드라인에 인가되는 프로그램 전압의 레벨은 증가하지 않고, 고정된 전압 레벨을 갖는 고정 프로그램 전압일 수 있다. 실시 예에서, 제1 프로그램 동작(1st PGM)은 검증 단계를 수행하지 않는 프로그램 동작일 수 있다.

고정 프로그램 전압(VPGMx)이 워드라인에 인가될 때, 소거 상태(E), 제1 내지 제3 프로그램 상태들(P1~P3)을 목표 프로그램 상태로 하는 메모리 셀들이 연결된 비트라인(BL1, BL2, BL3)에는 프로그램 금지 전압(Vinh)이 인가될 수 있다. 실시 예에서, 프로그램 금지 전압(Vinh)은 메모리 장치의 전원전압(Vcc)의 레벨을 가질 수 있다. 고정 프로그램 전압(VPGMx)이 워드라인에 인가될 때, 목표 프로그램 상태가 제4 내지 제7 프로그램 상태(P4~P7) 중 어느 하나의 상태인 메모리 셀들이 연결된 비트라인들(BL3, BL5)에는 프로그램 허용전압(0V)이 인가될 수 있다.

다양한 실시 예에서, 제1 프로그램 동작(1st PGM)은 1번의 고정 프로그램 전압(VPGMx)의 인가, 검증 단계의 수행 및 추가 프로그램 전압의 인가를 통해 수행될 수 있다. 즉, 제1 프로그램 동작(1st PGM)시에 프로그램 전압이 인가되는 횟수와 검증 단계의 수행여부는 도 7을 참조하여 설명된 실시 예에 따라 제한되지 않는다.

제2 프로그램 동작(2nd PGM)은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 하나의 프로그램 루프는, 선택된 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 단계(PGM Step) 및 각 메모리 셀의 문턱전압이 목표 프로그램 상태에 대응되는 문턱전압에 도달하였는지 여부를 센싱하는 검증 단계(Verify Step)를 포함한다. 프로그램 루프가 진행될 때마다, 워드라인에 인가되는 프로그램 전압의 크기는 이전 프로그램 루프에서의 프로그램 전압과 비교하여 스탭 전압(Vstep)만큼 증가할 수 있다. 여기서 스탭 전압은 미리 설정된 전압값일 수 있다. 이를 증가형 스탭 펄스 프로그램(incremental step pulse program, ISPP) 스킴이라고 한다. 미리 설정된 최대 루프 수에 대응되는 프로그램 루프들이 수행되었음에도, 선택된 워드라인에 연결된 모든 메모리 셀들이 목표 프로그램 상태에 도달하지 못하면, 프로그램 동작은 페일 된 것으로 결정될 수 있다. 다양한 실시 예에서, 각 프로그램 루프에서 검증되는 프로그램 상태들의 개수는 적어도 둘 이상의 프로그램 상태들일 수 있다.

도 8은 메모리 블록에 포함된 페이지들의 프로그램 순서를 설명하기 위한 도면이다.

도 8을 참조하면, 메모리 블록(BLKx)은 복수의 피지컬 워드라인들에 연결될 수 있다. 하나의 피지컬 워드라인은 네 개의 로지컬 워드라인들에 공통으로 연결될 수 있다. 로지컬 워드라인들 중 어느 하나의 로지컬 워드라인들에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 예를 들어, 제1 피지컬 워드라인(WL1) 내지 제4 피지컬 워드라인(WL4)은 각각 제1 내지 제4 로지컬 워드라인들(LWL1~LWL4)에 공통연결될 수 있다.

실시 예에서, 제1 스트링 내지 제4 스트링(ST1~ST4)은 같은 비트라인에 공통으로 연결될 수 있다. 제5 스트링 내지 제8 스트링(ST5~ST8)은 같은 비트라인에 공통으로 연결될 수 있다.

도 8에서는 하나의 메모리 블록에 포함된 4개의 스트링들이 같은 비트라인에 연결되는 구조를 예시로 설명하고 있으나, 이는 설명의 편의를 위한 것이고, 비트라인에 공통으로 연결되는 스트링들의 개수는 4개보다 작거나 클 수 있다.

구체적으로, 하나의 피지컬 워드라인에 연결되는 로지컬 워드라인들의 개수는 하나의 비트라인에 공통으로 연결되는 스트링들의 개수에 따라 결정될 수 있다. 예를 들어, 하나의 비트라인에 5개의 스트링들이 공통으로 연결되는 경우, 하나의 피지컬 워드라인은 5개의 로컬 워드라인들에 공통으로 연결될 수 있다. 이 경우 하나의 피지컬 워드라인은 5개의 페이지를 포함할 수 있다. 5개의 페이지들 중 프로그램 되는 스트링과 그렇지 않은 스트링은 스트링 선택 신호(예컨대, 도 3의 드레인 선택 라인 또는 소스 선택 라인에 인가되는 신호들)에 따라 결정될 수 있다.

제1 스트링(ST1) 및 제5 스트링(ST5)에 의해 제1 로지컬 워드라인(LWL1)이 선택될 수 있다. 제2 스트링(ST2) 및 제6 스트링(ST6)에 의해 제2 로지컬 워드라인(LWL2)이 선택될 수 있다. 제3 스트링(ST3) 및 제7 스트링(ST7)에 의해 제3 로지컬 워드라인(LWL3)이 선택될 수 있다. 제4 스트링(ST4) 및 제8 스트링(ST8)에 의해 제4 로지컬 워드라인(LWL4)이 선택될 수 있다. 하나의 로지컬 워드라인과 피지컬 워드라인에 의해 하나의 페이지가 선택될 수 있다.

즉, 제1 피지컬 워드라인(WL1)은 제1 내지 제4 페이지(PG1 내지 PG4)를 포함할 수 있다. 제2 피지컬 워드라인(WL2)은 제5 내지 제8 페이지(PG5 내지 PG8)를 포함할 수 있다. 제3 피지컬 워드라인(WL3)은 제9 내지 제12 페이지(PG9 내지 PG12)를 포함할 수 있다. 제4 피지컬 워드라인(WL4)은 제13 내지 제16 페이지(PG13 내지 PG16)를 포함할 수 있다.

도 9a는 본 발명의 실시 예에 따른 프로그램 순서 정보를 설명하기 위한 도면이다.

도 9a를 참조하면, 프로그램 순서정보는 도 2의 메모리 블록들(BLK1~BLKz)에 포함된 페이지들의 프로그램 순서에 관한 정보를 포함할 수 있다.

실시 예에서, 프로그램 순서 정보는 도 2를 참조하여 설명된 제어 로직에 저장될 수 있다. 예를 들어, 제어 로직은, 프로그램 순서 정보를 저장하는 프로그램 순서 정보 저장부를 포함할 수 있다. 여기서 프로그램 순서 정보 저장부는 레지스터로 구현될 수 있다.

도 2를 참조하여 설명된 프로그램 동작 제어부는, 프로그램 순서 정보 저장부에 저장된 프로그램 순서 정보에 따라 프로그램 동작을 수행할 수 있다.

도 8및 도 9a를 참조하면, 먼저, 제1 페이지(PG1) 내지 제4 페이지(PG4)에 대한 제1 프로그램 동작(1st PGM)이 순차적으로 수행될 수 있다(1~4). 이후, 제1 페이지(PG1) 내지 제4 페이지(PG4)에 대한 제2 프로그램 동작(2nd PGM)이 수행되기 전에, 제5 페이지(PG5) 내지 제8 페이지(PG8)에 대한 제1 프로그램 동작(1st PGM)이 수행될 수 있다(5~8). 다음으로, 제1 페이지(PG1) 내지 제4 페이지(PG4)에 대한 제2 프로그램 동작(2nd PGM)이 수행될 수 있다(9~12). 즉, 도 9a의 실시 예에 따른 프로그램 순서에 따르면, 선택된 피지컬 워드라인에 포함된 복수의 로지컬 워드라인들이 각각 구성하는 페이지들에 대해 순차적으로 제1 프로그램 동작(1st PGM)이 수행된 뒤, 선택된 피지컬 워드라인 이전에 제1 프로그램 동작(1st PGM)이 수행된 피지컬 워드라인에 포함된 복수의 로지컬 워드라인들이 각각 구성하는 페이지들에 대해서 제2 프로그램 동작(2nd PGM)이 수행될 수 있다. 도 9a의 실시 예에 따른 프로그램 순서에 따라 데이터를 저장하는 경우, 하나의 피지컬 워드라인에 대한 제1 프로그램 동작(1st PGM) 또는 제2 프로그램 동작(2nd PGM)이 수행된 뒤, 다음 피지컬 워드라인에 대한 프로그램 동작이 수행되므로, 피지컬 워드라인 간의 프로그램 디스터브나 패스 디스터브에 따른 문턱전압의 변화를 감소시킬 수 있다.

도 9b는 본 발명의 다른 실시 예에 따른 프로그램 순서 정보를 설명하기 위한 도면이다.

도 9b를 참조하면, 프로그램 순서정보는 도 2의 메모리 블록들(BLK1~BLKz)에 포함된 페이지들의 프로그램 순서에 관한 정보를 포함할 수 있다.

도 8및 도 9b를 참조하면, 먼저, 제1 페이지(PG1) 내지 제4 페이지(PG4)에 대한 제1 프로그램 동작(1st PGM)이 순차적으로 수행될 수 있다(1~4). 이후, 제2 피지컬 워드라인(WL2)과 제1 피지컬 워드라인(WL1)이 교번으로 선택되면서 로지컬 워드라인들별(LWL1~4)로 순차적으로 프로그램 동작이 진행될 수 있다.

구체적으로, 제1 페이지(PG1) 내지 제4 페이지(PG4)에 대한 제2 프로그램 동작(2nd PGM)이 수행되기 전에, 제2 피지컬 워드라인(WL2)의 제1 로지컬 워드라인에 연결된 제5 페이지(PG5)에 대한 제1 프로그램 동작(1st PGM)이 수행될 수 있다. 그 다음으로 제1 페이지(PG1)에 대한 제2 프로그램 동작(2nd PGM)이 수행될 수 있다. 그 다음, 제6 페이지(PG6)에 대한 제1 프로그램 동작(1st PGM), 제2 페이지(PG2)에 대한 제2 프로그램 동작(2nd PGM), 제7 페이지(PG7)에 대한 제1 프로그램 동작(1st PGM), 제3 페이지(PG3)에 대한 제2 프로그램 동작(2nd PGM), 제8 페이지(PG8)에 대한 제1 프로그램 동작(1st PGM), 제4 페이지(PG4)에 대한 제2 프로그램 동작(2nd PGM)이 수행될 수 있다.

즉, 도 9b의 실시 예에 따른 프로그램 순서에 따르면, 선택된 피지컬 워드라인에 포함된 복수의 로지컬 워드라인들이 각각 구성하는 페이지들에 대한 제1 프로그램 동작(1st PGM)은 이전에 제1 프로그램 동작(1st PGM)이 수행된 로지컬 워드라인이 각각 구성하는 페이지들에 대한 제2 프로그램 동작(2nd PGM)과 교번적으로 수행될 수 있다.

도 9b의 실시 예에 따른 프로그램 순서에 따라 데이터를 저장하는 경우도 도 9a의 실시 예에 따른 프로그램 순서에 따라 데이터를 저장하는 경우와 같이 하나의 피지컬 워드라인에 대한 제1 프로그램 동작(1st PGM) 또는 제2 프로그램 동작(2nd PGM)이 수행된 뒤, 다음 피지컬 워드라인에 대한 프로그램 동작이 수행되므로, 피지컬 워드라인 간의 프로그램 디스터브나 패스 디스터브에 따른 문턱전압의 변화를 감소시킬 수 있다.

도 10은 본 발명의 실시 예에 따른 2-8 프로그램 방법의 종류를 설명하기 위한 도면이다.

도 10을 참조하면, S1001은 제1 프로그램 동작(1st PGM) 및 제2 프로그램 동작(2nd PGM)을 수행하는 경우 LSB페이지 데이터, CSB페이지 데이터 및 MSB페이지 데이터를 모두 필요로 하는 경우 프로그램 동작 시간(T1)을 나타낸다.

S1003은 제1 프로그램 동작(1st PGM)에서는 LSB페이지 데이터만이 필요하고, 제2 프로그램 동작(2nd PGM)에서 LSB페이지 데이터, CSB페이지 데이터 및 MSB페이지 데이터를 모두 필요로 하는 경우 프로그램 동작 시간(T2)을 나타낸다.

S1001과 S1003을 비교하면, 제1 프로그램 동작(1st PGM) 및 제2 프로그램 동작(2nd PGM)을 수행하는 시간 자체는 두 경우가 모두 비슷하다. 다만, 본 발명의 실시 예에 따르면, 제1 프로그램 동작(1st PGM)을 수행함에 있어, LSB페이지 데이터만 필요하므로, 제1 프로그램 동작(1st PGM)이전에 데이터 입력 구간의 길이가 S1001의 경우보다 더 짧다.

결과적으로, 본원 발명의 실시 예에 따른 프로그램 방법에 따르면, T3만큼 프로그램 동작 시간이 감소될 수 있다.

도 11은 도 1의 메모리 컨트롤러와 복수의 메모리 장치들과의 연결관계를 예시적으로 보여주는 블록도이다.

도 11을 참조하면, 메모리 컨트롤러(200)는 복수의 채널(CH0 내지 CH3)들을 통해 복수의 메모리 장치들(메모리 장치_00 내지 메모리 장치_33)과 연결될 수 있다. 실시 예에서, 채널의 수 또는 각 채널에 연결되는 메모리 장치의 수는 다양하게 변경될 수 있음이 잘 이해될 것이다. 다만, 설명의 편의를 위해서 본 명세서에서는 메모리 컨트롤러(200)가 4개의 채널들을 통해 메모리 장치들에 연결되고, 각각의 채널에 4개의 메모리 장치들이 연결되는 것으로 가정한다.

채널0(CH0)에는 메모리 장치_00, 메모리 장치_01, 메모리 장치_02 및 메모리 장치_03이 공통 연결될 수 있다. 메모리 장치_00, 메모리 장치_01, 메모리 장치_02 및 메모리 장치_03은 채널0(CH0)을 통해 메모리 컨트롤러(200)와 통신할 수 있다. 메모리 장치_00, 메모리 장치_01, 메모리 장치_02 및 메모리 장치_03이 채널0(CH0)에 공통 연결되어 있으므로, 한번에 하나의 메모리 장치만이 메모리 컨트롤러(200)와 통신할 수 있을 것이다. 그러나, 메모리 장치_00, 메모리 장치_01, 메모리 장치_02 및 메모리 장치_03이 각각 내부적으로 동작을 수행하는 것은 동시에 수행될 수 있다.

채널1(CH1)에는 메모리 장치_10, 메모리 장치_11, 메모리 장치_12 및 메모리 장치_13이 공통 연결될 수 있다. 메모리 장치_10, 메모리 장치_11, 메모리 장치_12 및 메모리 장치_13은 채널1(CH1)을 통해 메모리 컨트롤러(200)와 통신할 수 있다. 메모리 장치_10, 메모리 장치_11, 메모리 장치_12 및 메모리 장치_13이 채널1(CH1)에 공통 연결되어 있으므로, 한번에 하나의 메모리 장치만이 메모리 컨트롤러(200)와 통신할 수 있을 것이다. 그러나, 메모리 장치_10, 메모리 장치_11, 메모리 장치_12 및 메모리 장치_13이 각각 내부적으로 동작을 수행하는 것은 동시에 수행될 수 있다.

채널2(CH2)에는 메모리 장치_20, 메모리 장치_21, 메모리 장치_22 및 메모리 장치_23이 공통 연결될 수 있다. 메모리 장치_20, 메모리 장치_21, 메모리 장치_22 및 메모리 장치_23은 채널2(CH2)을 통해 메모리 컨트롤러(200)와 통신할 수 있다. 메모리 장치_20, 메모리 장치_21, 메모리 장치_22 및 메모리 장치_23이 채널2(CH2)에 공통 연결되어 있으므로, 한번에 하나의 메모리 장치만이 메모리 컨트롤러(200)와 통신할 수 있을 것이다. 그러나, 메모리 장치_20, 메모리 장치_21, 메모리 장치_22 및 메모리 장치_23이 각각 내부적으로 동작을 수행하는 것은 동시에 수행될 수 있다.

채널3(CH3)에는 메모리 장치_30, 메모리 장치_31, 메모리 장치_32 및 메모리 장치_33이 공통 연결될 수 있다. 메모리 장치_30, 메모리 장치_31, 메모리 장치_32 및 메모리 장치_33은 채널3(CH3)을 통해 메모리 컨트롤러(200)와 통신할 수 있다. 메모리 장치_30, 메모리 장치_31, 메모리 장치_32 및 메모리 장치_33이 채널3(CH3)에 공통 연결되어 있으므로, 한번에 하나의 메모리 장치만이 메모리 컨트롤러(200)와 통신할 수 있을 것이다. 그러나, 메모리 장치_30, 메모리 장치_31, 메모리 장치_32 및 메모리 장치_33이 각각 내부적으로 동작을 수행하는 것은 동시에 수행될 수 있다.

복수의 메모리 장치들을 사용하는 스토리지 장치는 인터리브(Interleave) 방식을 사용한 데이터 통신인 데이터 인터리빙을 이용하여 성능을 향상시킬 수 있다. 데이터 인터리빙은 하나의 채널을 두 개 이상의 웨이들이 공유하는 구조에서, 웨이를 옮겨가며 데이터 읽기 또는 쓰기 동작을 수행하는 것일 수 있다. 데이터 인터리빙을 위하여, 메모리 장치들은 채널과 웨이(Way) 단위로 관리될 수 있다. 각 채널들에 연결되는 메모리 장치들의 병렬화를 극대화하기 위하여, 메모리 컨트롤러(200)는 연속적인 논리적 메모리 영역을 채널과 웨이로 분산하여 할당할 수 있다.

예를 들면, 메모리 컨트롤러(200)는 채널0(CH0)을 통해 메모리 장치_00으로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송할 수 있다. 메모리 장치_00이 전송된 데이터를 내부에 포함된 메모리 셀에 프로그램(Program)하는 동안, 메모리 컨트롤러(200)는 메모리 장치_01로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송할 수 있다.

도 11에 도시된 바와 같이, 복수의 메모리 장치들은 4개의 웨이들(WAY0 내지 WAY3)으로 구성될 수 있다. 웨이0(WAY0)은 메모리 장치_00, 메모리 장치_10, 메모리 장치_20 및 메모리 장치_30을 포함할 수 있다. 웨이1(WAY1)은 메모리 장치_01, 메모리 장치_11, 메모리 장치_21 및 메모리 장치_31을 포함할 수 있다. 웨이2(WAY2)는 메모리 장치_02, 메모리 장치_12, 메모리 장치_22 및 메모리 장치_32를 포함할 수 있다. 웨이3(WAY3)은 메모리 장치_03, 메모리 장치_13, 메모리 장치_23 및 메모리 장치_33을 포함할 수 있다.

각각의 채널(CH0 내지 CH3)은 해당 채널에 연결된 메모리 장치들이 공유하여 사용하는 신호들의 버스(Bus)일 수 있다.

도 11을 참조하여 4채널/4웨이 구조에서의 데이터 인터리빙을 설명하였으나, 인터리빙의 효율은 채널 수가 많을수록 그리고 웨이(Way)의 수가 많을수록 효율적일 수 있다.

도 12는 데이터 인터리빙에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.

도 12에서, 설명의 편의상 도 11의 채널0(CH0)에 공통 연결된 메모리 장치_00 내지 메모리 장치_03에 대한 프로그램 동작이 수행되는 경우를 가정한다.

t0~t1에서, 메모리 장치_00에 대한 데이터 입력(DIN#00)이 수행될 수 있다. 메모리 장치_00은 데이터 입력(DIN#00)이 수행되는 동안 채널0(CH0)을 통해 프로그램 커맨드, 어드레스 및 데이터를 입력 받을 수 있다. 메모리 장치_00, 메모리 장치_01, 메모리 장치_02 및 메모리 장치_03은 채널0(CH0)에 공통 연결되어 있으므로, 메모리 장치_00에 대한 데이터 입력(DIN#00)이 수행되는 동안 나머지 메모리 장치들인 메모리 장치_01, 메모리 장치_02 및 메모리 장치_03은 채널0(CH0)을 이용할 수 없을 것이다.

t1~t2에서, 메모리 장치_01 대한 데이터 입력(DIN#01)이 수행될 수 있다. 메모리 장치_01은 데이터 입력(DIN#01이 수행되는 동안 채널0(CH0)을 통해 프로그램 커맨드, 어드레스 및 데이터를 입력 받을 수 있다. 메모리 장치_00, 메모리 장치_01, 메모리 장치_02 및 메모리 장치_03은 채널0(CH0)에 공통 연결되어 있으므로, 메모리 장치_01 대한 데이터 입력(DIN#01)이 수행되는 동안 나머지 메모리 장치들인 메모리 장치_00, 메모리 장치_02 및 메모리 장치_03은 채널0(CH0)을 이용할 수 없을 것이다. 그러나, 메모리 장치_00은 t0~t1구간에서 데이터를 입력 받았으므로(DIN#00), t1부터 프로그램 동작을 수행할 수 있을 것이다(tPROG#00).

t2~t3에서, 메모리 장치_02 대한 데이터 입력(DIN#02)이 수행될 수 있다. 메모리 장치_02는 데이터 입력(DIN#02)이 수행되는 동안 채널0(CH0)을 통해 프로그램 커맨드, 어드레스 및 데이터를 입력 받을 수 있다. 메모리 장치_00, 메모리 장치_01, 메모리 장치_02 및 메모리 장치_03은 채널0(CH0)에 공통 연결되어 있으므로, 메모리 장치_02 대한 데이터 입력(DIN#02)이 수행되는 동안 나머지 메모리 장치들인 메모리 장치_00, 메모리 장치_01 및 메모리 장치_03은 채널0(CH0)을 이용할 수 없을 것이다. 그러나, 메모리 장치_00은 t0~t1구간에서 데이터를 입력 받았으므로(DIN#00), t1부터 프로그램 동작을 수행할 수 있을 것이다(tPROG#00). 또한, 메모리 장치_01은 t1~t2구간에서 데이터를 입력 받았으므로(DIN#01), t2부터 프로그램 동작을 수행할 수 있을 것이다(tPROG#01).

t3~t4에서, 메모리 장치_03 대한 데이터 입력(DIN#03)이 수행될 수 있다. 메모리 장치_03는 데이터 입력(DIN#03)이 수행되는 동안 채널0(CH0)을 통해 프로그램 커맨드, 어드레스 및 데이터를 입력 받을 수 있다. 메모리 장치_00, 메모리 장치_01, 메모리 장치_02 및 메모리 장치_03은 채널0(CH0)에 공통 연결되어 있으므로, 메모리 장치_03 대한 데이터 입력(DIN#03)이 수행되는 동안 나머지 메모리 장치들인 메모리 장치_00, 메모리 장치_01 및 메모리 장치_02는 채널0(CH0)을 이용할 수 없을 것이다. 그러나, 메모리 장치_00은 t0~t1구간에서 데이터를 입력 받았으므로(DIN#00), t1부터 프로그램 동작을 수행할 수 있을 것이다(tPROG#00). 또한, 메모리 장치_01은 t1~t2구간에서 데이터를 입력 받았으므로(DIN#01), t2부터 프로그램 동작을 수행할 수 있을 것이다(tPROG#01). 또한, 메모리 장치_02은 t2~t3구간에서 데이터를 입력 받았으므로(DIN#02), t3부터 프로그램 동작을 수행할 수 있을 것이다(tPROG#02).

t4에서 메모리 장치_00의 프로그램 동작이 완료될 수 있다(tPROG#00).

이후, t4~t8에서는 t0~t4에서 수행된 것과 동일한 방식으로 메모리 장치_00 내지 메모리 장치_03에 대한 데이터 입력(DIN#00, DIN#01, DIN#02, DIN#03)이 수행될 수 있다.

도 10 내지 12를 참조하면, 도 10의 실시 예에 따른 데이터 입력 방식에 따라 제1 프로그램 동작(1st PGM) 및 제2 프로그램 동작(2nd PGM)에 따른 동작을 수행하면, 상대적으로 데이터 입력구간이 짧은 제1 프로그램 동작(1st PGM)으로 인해 메모리 컨트롤러와 메모리 장치들 간의 보틀넥 현상이 발생할 수 있다.

그러나, 이는 도 8 및 9를 통해 정해진 프로그램 순서에 따라 수행되는 경우, N번째 페이지의 CSB, MSB데이터와 N+1번째 페이지의 LSB페이지가 합쳐지면, 온전한 페이지 데이터가 입력된다. 따라서, 인터리빙 방식에 의해 제1 프로그램 동작(1st PGM) 및 제2 프로그램 동작(2nd PGM)이 수행되면, 보다 데이터의 저장 효율이 빨라질 수 있다.

다양한 실시 예에서, 메모리 장치는 제1 프로그램 동작에 사용되는 전압들을 제2 프로그램 동작에 사용되는 전압들과 독립적으로 사용할 수 있다.

이하 도 13 내지 도 18를 통해 제1 프로그램 동작과 제2 프로그램 동작에 사용되는 전압들을 세부적으로 제어하는 방법이 설명된다.

도 13은 본 발명의 프로그램 동작을 수행하는 메모리 장치의 구성을 설명하기 위한 도면이다.

도 13을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.

메모리 셀 어레이(110) 및 주변 회로(120)는 도 2를 참조하여 설명된 메모리 셀 어레이(110) 및 주변 회로(120)와 동일하게 구성되고 동작할 수 있다.

제어 로직(130)은 프로그램 동작 제어부(131) 및 프로그램 정보 저장부(132)를 포함할 수 있다. 프로그램 동작 제어부(131)는 메모리 장치(100)의 프로그램 동작을 제어할 수 있다. 프로그램 동작 제어부(131)는 제1 프로그램 동작을 제어하는 제1 프로그램 동작 제어부(131_1) 및 제2 프로그램 동작을 제어하는 제2 프로그램 동작 제어부(131_2)를 포함할 수 있다.

프로그램 정보 저장부(132)는 프로그램 동작에 사용되는 다양한 정보들을 저장할 수 있다. 프로그램 정보 저장부(132)는 프로그램 순서 정보 저장부(132_1), 프로그램 전압 정보 저장부(132_2) 및 프로그램 시간 정보 저장부(132_3)를 포함할 수 있다.

프로그램 순서 정보 저장부(132_1)는 도 9a 및 도 9b를 참조하여 설명된 프로그램 순서정보를 저장할 수 있다. 프로그램 순서 정보는 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 하나인 캠블록(Contents Addressable Memory Block)에 미리 저장되어 있다가, 메모리 장치(100)의 부팅 시에 프로그램 순서 정보 저장부(132_1)에 로드될 수 있다. 프로그램 동작 제어부(131)는 프로그램 순서 정보 저장부(132_1)에 저장된 프로그램 순서 정보에 따라 제1 프로그램 동작 및 제2 프로그램 동작을 수행하도록 주변 회로(120)를 제어할 수 있다.

프로그램 전압 정보 저장부(132_2)는 프로그램 동작에 사용되는 전압들에 관한 정보를 저장할 수 있다. 실시 예에서, 프로그램 동작에 사용되는 전압들에 관한 정보는, 오프셋 전압 정보, 제2 프로그램 동작 시작전압 정보, 스탭 전압 정보, 패스 전압 정보를 포함할 수 있다.

제1 프로그램 동작 시에 선택된 워드라인에 인가되는 전압은 미리 결정된 크기의 전압을 갖는 고정 프로그램 전압일 수 있다. 다양한 실시 예에서, 제1 프로그램 동작 시에 선택된 워드라인에 인가되는 전압은 제2 프로그램 동작시에 인가되는 프로그램 시작 전압에 미리 결정된 오프셋 전압을 더한 전압일 수 있다. 실시 예에서, 제1 프로그램 동작 시에 선택된 워드라인에 인가되는 전압은 선택된 워드라인의 위치에 따라 서로 다른 크기를 갖는 오프셋 전압을 제2 프로그램 동작시에 인가되는 프로그램 시작 전압에 미리 결정된 오프셋 전압을 더한 전압일 수 있다.

제1 프로그램 동작시 비선택된 워드라인들에는 제1 패스 전압이 인가될 수 있다. 제2 프로그램 동작시 비선택된 워드라인들에는 제2 패스 전압이 인가될 수 있다. 실시 예에서, 제1 패스 전압의 크기는 제2 패스 전압과 다른 전압 크기를 가질 수 있다. 예를 들어, 제1 패스 전압의 크기는 제2 패스 전압보다 더 높은 전압 레벨을 가질 수 있다. 또는 제1 패스 전압의 크기는 제2 패스 전압보다 더 낮은 전압 레벨을 가질 수 있다.

제1 프로그램 동작과 제2 프로그램 동작의 수행시에 메모리 장치는 선택된 워드라인과 인접한 비선택 워드라인들에 인가되는 패스 전압과 다른 크기의 전압 레벨을 갖는 패스 전압을 나머지 비선택 워드라인들에 인가할 수 있다. 이때, 제1 프로그램 동작시에 인가되는 패스 전압과 제2 프로그램 동작시에 인가되는 패스 전압의 크기는 서로 다를 수 있다.

프로그램 시간 정보 저장부(132_3)는 프로그램 동작시에 인가되는 전압들의 인가 시간에 관한 정보를 저장할 수 있다.

도 14는 제1 프로그램 동작 및 제2 프로그램 동작시에 인가되는 전압들을 나타낸 도면이다.도 14를 참조하면, t0~t4동안 메모리 장치는 제1 프로그램 동작을 수행하고, t5~t9동안 메모리 장치는 제2 프로그램 동작의 첫번째 프로그램 루프의 프로그램 동작 인가 단계를 수행할 수 있다.

t0에서, 메모리 셀들이 연결된 비트라인들 중 프로그램이 금지될 메모리 셀들이 연결된 비트라인들에 제1 프리차지 전압(VPRE1)이 인가될 수 있다. 제1 프리차지 전압(VPRE1)은 t0~t3동안 인가될 수 있고, 이 구간은 제1 프리차지 구간(Tpre1)일 수 있다.

t1에서, 선택된 워드라인(Selected WL) 및 비선택된 워드라인들(Unselected WLs)에 제1 패스전압(VPASS1)이 인가될 수 있다. 제1 패스전압(VPASS1)은 t1~t3동안 인가될 수 있고, 이 구간은 제1 패스 전압 구간(Tpass1)일 수 있다.

t2~t3에서, 선택된 워드라인(Selected WL)에 제1 프로그램 전압(1ST PGM VPGM)이 인가될 수 있다. 제1 프로그램 전압(1ST PGM VPGM)의 크기는 제2 프로그램 동작의 첫번째 프로그램 루프에서 인가되는 프로그램 전압인 제2 프로그램 전압(2ND PGM VPGM1)보다 오프셋 전압(VOFFSET)만큼 높은 레벨의 전압일 수 있다.

t3~t4에서 비트라인(Bit Line), 선택된 워드라인(Selected WL) 및 비선택된 워드라인들(Unselected WLs)에 인가되는 전압들은 디스차지 될 수 있다. 이 구간은 제1 디스차지 구간(Tdis1)일 수 있다.

t5에서, 메모리 셀들이 연결된 비트라인들 중 프로그램이 금지될 메모리 셀들이 연결된 비트라인들에 제2 프리차지 전압(VPRE2)이 인가될 수 있다. 제2 프리차지 전압(VPRE2)은 t5~t8동안 인가될 수 있고, 이 구간은 제2 프리차지 구간(Tpre2)일 수 있다.

실시 예에서, 제2 프리차지 전압(VPRE2)은 제1 프리차지 전압(VPRE1)과 다른 전압 레벨을 갖는 전압일 수 있다. 예를 들어, 제2 프리차지 전압(VPRE2)은 제1 프리차지 전압(VPRE1)보다 낮은 전압일 수 있다. 다만, 도 14의 실시 예에서, 제2 프리차지 전압(VPRE2)의 크기는 한정되지 않는다. 다양한 실시 예에서, 제2 프리차지 전압(VPRE2)의 크기는 제1 프리차지 전압(VPRE1)보다 높을 수도 있다.

제2 프로그램 동작에서 제2 프리차지 전압(VPRE2)이 인가되는 제2 프리차지 구간(Tpre2)의 길이는 제1 프로그램 동작에서 제1 프리차지 전압(VPRE1)이 인가되는 제1 프리차지 구간(Tpre1)의 길이와 다른 길이를 가질 수 있다. 예를 들어, 제2 프리차지 구간(Tpre2)의 길이는 제1 프리차지 구간(Tpre1)의 길이보다 더 긴 시간일 수 있다. 다만, 제2 프리차지 구간(Tpre2)의 길이는 도 14의 실시 예에 따라 제한되는 것은 아니고, 제2 프리차지 구간(Tpre2)의 길이는 제1 프리차지 구간(Tpre1)의 길이보다 더 짧은 시간일 수도 있다.

t6에서, 선택된 워드라인(Selected WL) 및 비선택된 워드라인들(Unselected WLs)에 제2 패스전압(VPASS2)이 인가될 수 있다. 제2 패스전압(VPASS2)은 t6~t8동안 인가될 수 있고, 이 구간은 제2 패스 전압 구간(Tpass2)일 수 있다.

실시 예에서, 제2 패스전압(VPASS2)은 제1 패스전압(VPASS1)과 다른 전압 레벨을 갖는 전압일 수 있다. 예를 들어, 제2 패스전압(VPASS2)은 제1 패스전압(VPASS1)보다 높은 전압일 수 있다. 다만, 도 14의 실시 예에서, 제2 패스전압(VPASS2)의 크기가 한정되는 것은 아니다. 다양한 실시 예에서, 제2 패스전압(VPASS2)의 크기는 제1 패스전압(VPASS1)보다 낮을 수도 있다.

제2 프로그램 동작에서 제2 패스전압(VPASS2)이 인가되는 제2 패스 전압 구간(Tpass2)의 길이는 제1 프로그램 동작에서 제1 패스전압(VPASS1)이 인가되는 제1 패스 전압 구간(Tpass1)의 길이와 다른 길이를 가질 수 있다. 예를 들어, 제2 패스 전압 구간(Tpass2)의 길이는 제1 패스 전압 구간(Tpass1)의 길이보다 더 긴 시간일 수 있다. 다만, 제2 패스 전압 구간(Tpass2)의 길이가 도 14의 실시 예에 따라 제한되는 것은 아니고, 제2 패스 전압 구간(Tpass2)의 길이는 제1 패스 전압 구간(Tpass1)의 길이보다 더 짧은 시간일 수도 있다.

t7~t8에서, 선택된 워드라인(Selected WL)에 제2 프로그램 동작의 첫번째 프로그램 루프에서 인가되는 프로그램 전압인 제2 프로그램 전압(2ND PGM VPGM1)이 인가될 수 있다. 제2 프로그램 전압(2ND PGM VPGM1)의 크기는 제1 프로그램 전압(1ST PGM VPGM)보다 오프셋 전압(VOFFSET)만큼 낮은 레벨의 전압일 수 있다.

t8~t9에서 비트라인(Bit Line), 선택된 워드라인(Selected WL) 및 비선택된 워드라인들(Unselected WLs)에 인가되는 전압들은 디스차지 될 수 있다. 이 구간은 제2 디스차지 구간(Tdis2)일 수 있다.

제2 프로그램 동작에서 각 라인들의 전압이 디스차지 되는 제2 디스차지 구간(Tdis2)의 길이는 제1 프로그램 동작에서 각 라인들의 전압이 디스차지 되는 제1 디스차지 구간(Tdis1)의 길이와 다른 길이를 가질 수 있다. 예를 들어, 제2 디스차지 구간(Tdis2)의 길이는 제1 디스차지 구간(Tdis1)의 길이보다 더 긴 시간일 수 있다. 다만, 제2 디스차지 구간(Tdis2)의 길이가 도 14의 실시 예에 따라 제한되는 것은 아니고, 제2 디스차지 구간(Tdis2)의 길이는 제1 디스차지 구간(Tdis1)의 길이보다 더 짧은 시간일 수도 있다.

도 15는 도 13의 프로그램 전압 정보 저장부의 일 실시 예를 나타낸 도면이다.

도 15를 참조하면, 프로그램 전압 정보 저장부(132_2)는 오프셋 전압 정보(OFFSET VOLTAGE), 제2 프로그램 동작 시작전압 정보(2ND PGM START VOLTAGE), 스탭 전압 정보(STEP VOLTAGE) 및 패스 전압 정보(1ST PASS VOLTAGE, 2ND PASS VOLTAGE)를 포함할 수 있다.

오프셋 전압 정보(OFFSET VOLTAGE)는 제1 프로그램 동작시에 선택된 워드라인에 인가되는 프로그램 전압을 결정하는데 이용되는 오프셋 전압의 크기에 관한 정보(VOFFSET)를 포함할 수 있다. 예를 들어, 제1 프로그램 동작시에 선택된 워드라인에 인가되는 프로그램 전압 제2 프로그램 동작시에 인가되는 프로그램 시작전압에 오프셋 전압을 더한 전압일 수 있다.

제2 프로그램 동작 시작전압 정보(2ND PGM START VOLTAGE)는 제2 프로그램 동작의 첫 번째 프로그램 루프에서 인가되는 프로그램 전압의 크기에 관한 정보(VPGM_START)를 포함할 수 있다.

스탭 전압 정보(STEP VOLTAGE)는 제2 프로그램 동작에서 각 프로그램 루프마다 증가되는 스탭 전압의 크기에 관한 정보(VSTEP)를 포함할 수 있다.

패스 전압 정보(1ST PASS VOLTAGE, 2ND PASS VOLTAGE)는 제1 패스전압 정보(1ST PASS VOLTAGE) 및 제2 패스전압 정보(2ND PASS VOLTAGE)를 포함할 수 있다.

제1 패스전압 정보(1ST PASS VOLTAGE)는 제1 프로그램 동작시에 비선택된 워드라인들에 인가되는 패스 전압의 크기에 관한 정보(VPASS1)를 포함할 수 있다. 제2 패스전압 정보(2ND PASS VOLTAGE)는 제2 프로그램 동작시에 비선택된 워드라인들에 인가되는 패스 전압의 크기에 관한 정보(VPASS2)를 포함할 수 있다. 제2 패스전압은 제1 패스전압과 다른 전압 레벨을 갖는 전압일 수 있다. 예를 들어, 제2 패스전압은 제1 패스전압보다 높은 전압일 수 있다. 또는 제2 패스전압의 크기는 제1 패스전압보다 낮을 수도 있다.

도 16은 도 13의 프로그램 전압 정보 저장부의 다른 실시 예를 나타낸 도면이다.

도 16의 프로그램 전압 정보 저장부(132_2')는 선택된 워드라인에 따라 서로 다른 오프셋 전압을 적용하기 위한 오프셋 전압 정보(OFFSET VOLTAGE)를 포함할 수 있다.

메모리 블록에 연결된 복수의 메모리 셀들은 연결된 워드라인의 위치에 따라 서로 다른 전기적 특정을 가질 수 있다. 따라서, 최적의 프로그램 동작 전압을 결정하기 위해, 메모리 장치의 생산시에 테스트 과정을 통해 각 워드라인의 위치에 따라 최적의 오프셋 전압을 결정할 수 있다.

도 16을 참조하면, 워드라인00(WL00) 내지 워드라인16(WL16)의 각 오프셋 전압은 오프셋전압00(VOFFSET00) 내지 오프셋전압16(VOFFSET16)으로 서로 다른 전압값을 가질 수 있다. 실시 예에서, 메모리 블록에 포함된 워드라인들은 복수의 그룹들로 구분될 수 있고, 각 그룹별로 서로 다른 오프셋 전압을 사용할 수도 있다.

도 16의 실시 예와 같은 프로그램 전압 정보를 이용하여, 보다 최적화된 제1 프로그램 전압의 동작이 수행될 수 있다.

도 17은 도 13의 프로그램 전압 정보 저장부의 다른 실시 예를 나타낸 도면이다.

도 17의 프로그램 전압 정보 저장부(132_2'')는 비선택 워드라인들이 선택된 워드라인에 인접한지 여부에 따라 서로 다른 오프셋 전압을 적용하기 위한 패스 전압 정보(1ST PASS VOLTAGE(N+1, N-1), 1ST PASS VOLTAGE(OTHER), 2ND PASS VOLTAGE(N+1, N-1), 2ND PASS VOLTAGE(OTHER))를 포함할 수 있다.

도 17을 참조하면, 패스 전압 정보(1ST PASS VOLTAGE(N+1, N-1), 1ST PASS VOLTAGE(OTHER), 2ND PASS VOLTAGE(N+1, N-1), 2ND PASS VOLTAGE(OTHER))는 제1 프로그램 동작시 인접한 비선택 워드라인들에 인가되는 패스 전압에 관한 정보(1ST PASS VOLTAGE(N+1, N-1)), 제1 프로그램 동작시 나머지 비선택 워드라인들에 인가되는 패스 전압에 관한 정보(1ST PASS VOLTAGE(OTHER)), 제2 프로그램 동작시 인접한 비선택 워드라인들에 인가되는 패스 전압에 관한 정보(2ND PASS VOLTAGE(N+1, N-1)), 및 제2 프로그램 동작시 나머지 비선택 워드라인들에 인가되는 패스 전압에 관한 정보(2ND PASS VOLTAGE(OTHER))를 포함할 수 있다.

선택된 워드라인이 N번째 워드라인이라고 가정하면, N번째 워드라인에 인접한 N+1번째 및 N-1번째 워드라인들은 선택된 워드라인에 인접한 비선택 워드라인들일 수 있다. 비선택 워드라인들 중 인접한 비선택 워드라인들을 제외한 나머지 워드라인들은 나머지 비선택 워드라인들(OTHER)일 수 있다.

인접한 비선택 워드라인들과 나머지 비선택 워드라인들에는 각각 서로 다른 크기의 패스 전압들이 인가될 수 있다. 다양한 실시 예에서, 제1 프로그램 동작과 제2 프로그램 동작에서 인접한 비선택 워드라인들과 나머지 비선택 워드라인들에 인가되는 각각의 패스 전압의 크기들도 서로 다른 크기의 전압들이 인가될 수 있다.

예를 들어, 제1 프로그램 동작시 인접한 비선택 워드라인들에는 제3 패스 전압(VPASS3)이 인가될 수 있고, 나머지 비선택 워드라인들에는 제4 패스 전압(VPASS4)이 인가될 수 있다. 제2 프로그램 동작시 인접한 비선택 워드라인들에는 제5 패스 전압(VPASS5)이 인가될 수 있고, 나머지 비선택 워드라인들에는 제6 패스 전압(VPASS6)이 인가될 수 있다.

도 18은 도 13의 프로그램 시간 정보 저장부의 일 실시 예를 나타낸 도면이다.

도 18을 참조하면, 프로그램 시간 정보 저장부(132_3)는 제1 프로그램 동작(1ST PROGRAM) 및 제2 프로그램 동작(2ND PROGRAM)시에 프리차지 전압이 인가되는 구간을 나타내는 프리차지 구간(PRECHARGE TIME), 패스전압이 인가되는 패스 전압 구간(PASS VOLTAGE APPLICATION TIME) 및 각 라인들의 전압을 디스차지 하는 디스차지 구간(DISCHARGE TIME)의 길이에 관한 정보를 포함할 수 있다.

도 14를 참조하여 설명된 바와 같이 제1 프로그램 동작(1ST PROGRAM)에서의 프리차지 구간(PRECHARGE TIME)은 제1 프리차지 구간(Tpre1)이고, 패스 전압 구간(PASS VOLTAGE APPLICATION TIME)은 제1 패스 전압 구간(Tpass1)이고, 디스차지 구간(DISCHARGE TIME)은 제1 디스차지 구간(Tdis1)일 수 있다.

또한, 제2 프로그램 동작(2ND PROGRAM)에서의 프리차지 구간(PRECHARGE TIME)은 제2 프리차지 구간(Tpre2)이고, 패스 전압 구간(PASS VOLTAGE APPLICATION TIME)은 제2 패스 전압 구간(Tpass2)이고, 디스차지 구간(DISCHARGE TIME)은 제2 디스차지 구간(Tdis2)일 수 있다.

프리차지 구간(PRECHARGE TIME), 패스 전압 구간(PASS VOLTAGE APPLICATION TIME) 및 디스차지 구간(DISCHARGE TIME)의 길이는 제1 프로그램 동작(1ST PROGRAM) 및 제2 프로그램 동작(2ND PROGRAM)시에 서로 다른 길이를 가질 수 있다. 메모리 장치는 제1 프로그램 동작(1ST PROGRAM) 및 제2 프로그램 동작(2ND PROGRAM)시에 전압이 인가되거나 디스차지 되는 시간의 길이를 서로 다르게 적용하는 경우, 전체 프로그램 동작의 수행 시간을 효율적으로 제어할 수 있다.

도 19는 도 1의 메모리 컨트롤러의 다른 실시 예를 나타낸 도면이다.

도 1 및 도 19를 참조하면, 메모리 컨트롤러(1200)는 프로세서(1210), RAM(1220), 에러 정정 회로(1230), ROM(1260), 호스트 인터페이스(1270), 및 플래시 인터페이스(1280)를 포함할 수 있다.

프로세서(1210)는 메모리 컨트롤러(1200)의 제반 동작을 제어할 수 있다. RAM(1220)은 메모리 컨트롤러(1200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다.

ROM(1260)은 메모리 컨트롤러(1200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.

메모리 컨트롤러(1200)는 호스트 인터페이스(1270)를 통해 외부 장치(예를 들어, 도 1을 참조하여 설명된 호스트(300), 애플리케이션 프로세서 등)와 통신할 수 있다.

메모리 컨트롤러(1200)는 플래시 인터페이스(1280)를 통해 도 1을 참조하여 설명된 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(1200)는 플래시 인터페이스(1280)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터(DATA)를 수신할 수 있다. 예시적으로, 플래시 인터페이스(1280)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.

도 20은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.

도 20을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.

메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.

예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.

예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.

메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

도 21은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.

도 21을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.

본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.

SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.

보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.

도 22은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

도 22을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.

애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.

메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.

스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.

예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.

사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
300: 호스트

Claims

복수의 메모리 셀들을 포함하는 메모리 블록;
상기 복수의 메모리 셀들 중 선택된 워드라인에 연결된 선택 메모리 셀들에 데이터를 저장하는 제1 프로그램 동작 및 제2 프로그램 동작을 수행하는 주변 회로; 및
상기 제1 프로그램 동작 및 상기 제2 프로그램 동작을 제어하는 프로그램 동작 제어부를 포함하되,
상기 제1 프로그램 동작은,
상기 선택 메모리 셀들에 저장될 페이지 데이터 중 하나의 논리 페이지 데이터를 이용하여 수행되고,
상기 제2 프로그램 동작은,
상기 페이지 데이터 중 상기 하나의 논리 페이지 데이터를 제외한 나머지 논리 페이지 데이터를 이용하여 수행되는 메모리 장치.
제 1항에 있어서, 상기 제1 프로그램 동작은,
상기 선택 메모리 셀들의 문턱전압들을 소거 상태 또는 중간 상태 중 어느 하나의 상태에 대응되도록 프로그램 하는 동작인 메모리 장치.
제 1항에 있어서, 상기 제2 프로그램 동작은,
상기 선택 메모리 셀들이 공통으로 연결되는 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 단계 및 상기 선택 메모리 셀들의 목표 프로그램 상태들을 검증하는 검증 단계를 각각 포함하는 복수의 프로그램 루프들을 포함하고,
상기 제1 프로그램 동작은,
상기 워드라인에 미리 결정된 전압 레벨을 갖는 고정 프로그램 전압을 인가하는 프로그램 펄스 인가 단계를 포함하는 메모리 장치.
제 3항에 있어서, 상기 제1 프로그램 동작은,
상기 고정 프로그램 전압을 상기 워드라인에 적어도 두 번 이상 인가하는 동작인 메모리 장치.
제 2항에 있어서, 상기 선택 메모리 셀들 중 상기 소거 상태로 프로그램 될 메모리 셀들의 목표 프로그램 상태들의 개수와 상기 중간 상태로 프로그램 될 메모리 셀들의 목표 프로그램 상태들의 개수는 같은 개수인 메모리 장치.
제 1항에 있어서, 상기 선택 메모리 셀들은,
소거 상태 및 제1 내지 제n 프로그램 상태(n은 2보다 크거나 같은 자연수)들 중 어느 하나의 상태를 목표 프로그램 상태로 갖는 메모리 장치.
제 6항에 있어서, 상기 주변 회로는,
상기 선택 메모리 셀들에 저장된 데이터를 리드하는 리드 동작을 수행하는 메모리 장치.
제 7항에 있어서,
상기 리드 동작을 제어하는 제어 로직을 더 포함하는 메모리 장치.
제 8항에 있어서, 상기 선택 메모리 셀들에 저장된 데이터는 복수의 논리 페이지 데이터를 포함하고,
상기 제어 로직은,
상기 복수의 논리 페이지 데이터 중 어느 하나의 논리 페이지 데이터를 리드할 때, 하나의 리드 전압을 이용해서 리드하도록 상기 주변 회로를 제어하는 메모리 장치.
복수의 페이지들을 각각 포함하는 피지컬 워드라인들에 연결되는 메모리 블록;
상기 복수의 페이지들에 데이터를 저장하는 프로그램 동작을 수행하는 주변 회로; 및
상기 주변 회로를 제어하는 제어 로직;을 포함하되,
상기 프로그램 동작은,
상기 복수의 페이지들에 포함된 메모리 셀들의 문턱전압을 소거 상태 또는 중간 상태 중어느 하나의 상태의 문턱전압을 갖도록 프로그램 하는 제1 프로그램 동작 및 상기 메모리 셀들을 상기 소거 상태 및 제1 내지 제n 프로그램 상태(n은 2보다 크거나 같은 자연수)들 중 어느 하나의 상태의 문턱전압을 갖도록 프로그램 하는 제2 프로그램 동작을 포함하고,
상기 제어 로직은,
상기 피지컬 워드라인들 중 선택된 피지컬 워드라인에 포함된 복수의 페이지들 중 하나의 페이지에 대한 제1 프로그램 동작을 수행한 뒤, 상기 선택된 피지컬 워드라인 이전에 제1 프로그램 동작을 수행한 피지컬 워드라인에 포함된 복수의 페이지들 중 하나의 페이지에 대한 제2 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
제 10항에 있어서, 상기 제1 프로그램 동작은,
하나의 프로그램 루프를 포함하고,
상기 제2 프로그램 동작은,
복수의 프로그램 루프들을 포함하는 메모리 장치.
제 11항에 있어서, 상기 제1 프로그램 동작은,
상기 복수의 페이지들에 포함된 메모리 셀들의 문턱전압이 상기 소거 상태 또는 상기 중간 상태 중 어느 하나의 상태에 해당하는지 검증하는 검증 단계를 포함하지 않는 메모리 장치.
제 12항에 있어서, 상기 제2 프로그램 동작에 포함된 복수의 프로그램 루프들은 각각 프로그램 전압 인가 동작과 검증 동작을 포함하는 메모리 장치.
제 10항에 있어서, 상기 복수의 페이지들은,
상기 피지컬 워드라인들 중 어느 하나의 피지컬 워드라인에 공통으로 연결되는 메모리 장치.
제 10항에 있어서, 상기 피지컬 워드라인들은,
각각 상기 복수의 페이지들에 각각 연결되는 로지컬 워드라인들을 포함하는 메모리 장치.
메모리 장치들; 및
상기 메모리 장치들에 데이터를 저장할 것을 지시하는 프로그램 커맨드들을 제공하는 메모리 컨트롤러를 포함하고,
상기 메모리 장치들 각각은,
복수의 메모리 셀들을 포함하는 메모리 블록;
프로그램 커맨드에 응답하여, 복수의 메모리 셀들 중 선택된 메모리 셀들인 선택 메모리셀들에 데이터를 저장하는 제1 프로그램 동작 및 제2 프로그램 동작을 수행하는 주변 회로; 및
상기 제1 프로그램 동작 및 제2 프로그램 동작을 제어하는 프로그램 동작 제어부를 포함하되,
상기 제1 프로그램 동작은,
상기 선택 메모리 셀들에 저장될 페이지 데이터 중 하나의 논리 페이지 데이터를 이용하여 수행되고,
상기 제2 프로그램 동작은,
상기 페이지 데이터 중 상기 하나의 논리 페이지 데이터를 제외한 나머지 논리 페이지 데이터를 이용하여 수행되는 스토리지 장치.
제 16항에 있어서, 상기 제1 프로그램 동작은,
상기 선택 메모리 셀들의 문턱전압들을 소거 상태 또는 중간 상태 중 어느 하나의 상태에 대응되도록 프로그램 하는 동작인 스토리지 장치.
제 16항에 있어서, 상기 제2 프로그램 동작은,
상기 선택 메모리 셀들이 공통으로 연결되는 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 단계 및 상기 선택 메모리 셀들의 목표 프로그램 상태들을 검증하는 검증 단계를 각각 포함하는 복수의 프로그램 루프들을 포함하고,
상기 제1 프로그램 동작은,
상기 워드라인에 미리 결정된 전압 레벨을 갖는 고정 프로그램 전압을 인가하는 프로그램 펄스 인가 단계를 포함하는 스토리지 장치.
제 18항에 있어서, 상기 제1 프로그램 동작은,
상기 고정 프로그램 전압을 상기 워드라인에 적어도 두 번 이상 인가하는 동작인 스토리지 장치.
제 17항에 있어서, 상기 선택 메모리 셀들 중 상기 소거 상태로 프로그램 될 메모리 셀들의 목표 프로그램 상태들의 개수와 상기 중간 상태로 프로그램 될 메모리 셀들의 목표 프로그램 상태들의 개수는 같은 개수인 스토리지 장치.
제 1항에 있어서, 상기 제2 프로그램 동작은,
상기 선택 메모리 셀들이 공통으로 연결되는 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 단계 및 상기 선택 메모리 셀들의 목표 프로그램 상태들을 검증하는 검증 단계를 각각 포함하는 복수의 프로그램 루프들을 포함하고,
상기 제1 프로그램 동작은,
상기 복수의 프로그램 루프들 중 첫 번째 프로그램 루프에서 상기 워드라인에 인가되는 전압보다 오프셋 전압만큼 더 큰 레벨을 갖는 프로그램 전압을 상기 워드라인에 인가하는 프로그램 펄스 인가 단계를 포함하는 메모리 장치.
제 21항에 있어서, 상기 오프셋 전압은,
상기 워드라인의 위치에 따라 서로 다른 전압 크기를 갖는 메모리 장치.
제 3항에 있어서, 상기 제1 프로그램 동작 시에 상기 복수의 메모리 셀들 중 비선택된 워드라인들에 인가되는 패스 전압과 상기 제2 프로그램 동작 시에 상기 복수의 메모리 셀들 중 비선택된 워드라인들에 인가되는 패스 전압의 크기는 서로 다른 전압 레벨을 갖는 메모리 장치.
제 23항에 있어서, 상기 프로그램 동작 제어부는,
상기 비선택된 워드라인들 중 상기 선택된 워드라인에 인접한 비선택 워드라인들과 나머지 워드라인들에 서로 다른 전압 레벨을 갖는 패스 전압을 인가하는 메모리 장치.
제 3항에 있어서, 상기 프로그램 동작 제어부는,
상기 제1 프로그램 동작에서 상기 고정 프로그램 전압이 인가되는 시간과 상기 제2 프로그램 동작에서 상기 프로그램 전압이 인가되는 시간을 서로 다르게 제어하는 메모리 장치.
제 11항에 있어서, 상기 제어 로직은,
상기 제1 프로그램 동작 시에 상기 선택된 피지컬 워드라인에 상기 복수의 프로그램 루프들 중 첫 번째 프로그램 루프에서 상기 선택된 피지컬 워드라인 이전에 제1 프로그램 동작을 수행한 피지컬 워드라인에 인가하는 프로그램 전압보다 오프셋 전압만큼 더 큰 레벨을 갖는 프로그램 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
제 26항에 있어서, 상기 오프셋 전압은,
상기 피지컬 워드라인의 위치에 따라 서로 다른 전압 크기를 갖는 메모리 장치.
제 10항에 있어서, 상기 제어 로직은,
상기 제1 프로그램 동작 시에 상기 복수의 페이지들 중 비선택된 페이지들에 인가되는 패스 전압과 상기 제2 프로그램 동작 시에 상기 복수의 페이지들 중 비선택된 페이지들에 인가되는 패스 전압의 크기가 서로 다른 전압 레벨을 갖도록 상기 주변 회로를 제어하는 메모리 장치.
제 28항에 있어서, 상기 제어 로직은,
상기 프로그램 동작 시에 상기 비선택된 페이지들 중 상기 피지컬 워드라인에 대응되는 선택된 페이지에 인접한 비선택 페이지들과 나머지 비선택된 페이지들에 서로 다른 전압 레벨을 갖는 패스 전압을 인가하는 메모리 장치.
제 26항에 있어서, 상기 제어 로직은,
상기 제1 프로그램 동작에서 인가되는 프로그램 전압이 인가되는 시간과 상기 제2 프로그램 동작에서 프로그램 전압이 인가되는 시간을 서로 다르게 제어하는 메모리 장치.
제 16항에 있어서, 상기 제2 프로그램 동작은,
상기 선택 메모리 셀들이 공통으로 연결되는 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가 단계 및 상기 선택 메모리 셀들의 목표 프로그램 상태들을 검증하는 검증 단계를 각각 포함하는 복수의 프로그램 루프들을 포함하고,
상기 제1 프로그램 동작은,
상기 복수의 프로그램 루프들 중 첫 번째 프로그램 루프에서 상기 워드라인에 인가되는 전압보다 오프셋 전압만큼 더 큰 레벨을 갖는 프로그램 전압을 상기 워드라인에 인가하는 프로그램 펄스 인가 단계를 포함하는 스토리지 장치.
제 31항에 있어서, 상기 오프셋 전압은,
상기 워드라인의 위치에 따라 서로 다른 전압 크기를 갖는 스토리지 장치.
제 18항에 있어서, 상기 제1 프로그램 동작 시에 상기 복수의 메모리 셀들 중 비선택된 워드라인들에 인가되는 패스 전압과 상기 제2 프로그램 동작 시에 상기 복수의 메모리 셀들 중 비선택된 워드라인들에 인가되는 패스 전압의 크기는 서로 다른 전압 레벨을 갖는 스토리지 장치.
제 33항에 있어서, 상기 프로그램 동작 제어부는,
상기 비선택된 워드라인들 중 상기 선택된 워드라인에 인접한 비선택 워드라인들과 나머지 워드라인들에 서로 다른 전압 레벨을 갖는 패스 전압을 인가하는 스토리지 장치.
제 18항에 있어서, 상기 프로그램 동작 제어부는,
상기 제1 프로그램 동작에서 상기 고정 프로그램 전압이 인가되는 시간과 상기 제2 프로그램 동작에서 상기 프로그램 전압이 인가되는 시간을 서로 다르게 제어하는 스토리지 장치.