TW202207232A - 記憶體裝置和包括其之儲存裝置 - Google Patents

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Abstract

一種電子裝置包括：多個記憶體裝置；以及記憶體控制器，其被配置為提供指示將數據存儲在記憶體裝置中的編程命令，各個記憶體裝置包括：記憶體塊，其包括多個記憶體單元；周邊電路，其被配置為響應於編程命令而執行將數據存儲在選擇記憶體單元中的第一編程操作和第二編程操作，選擇記憶體單元是從所述多個記憶體單元當中選擇的記憶體單元；以及編程操作控制器，其被配置為控制第一編程操作和第二編程操作，第一編程操作使用要存儲在選擇記憶體單元中的頁數據當中的一個邏輯頁數據來執行，並且第二編程操作使用頁數據當中的除了所述一個邏輯頁數據之外的剩餘邏輯頁數據來執行。

Description

記憶體裝置和包括其之儲存裝置
本揭示內容涉及電子裝置，更具體地，涉及一種儲存裝置和操作該儲存裝置的方法。
儲存裝置是在諸如計算機或智慧型電話的主機裝置的控制下存儲數據的裝置。儲存裝置可包括存儲數據的記憶體裝置以及控制記憶體裝置的記憶體控制器。記憶體裝置可被分類為揮發性記憶體裝置和非揮發性記憶體裝置。
揮發性記憶體裝置可以是僅當供電時才存儲數據並且當供電被切斷時丟失所存儲的數據的裝置。揮發性記憶體裝置可包括靜態隨機存取記憶體（SRAM）、動態隨機存取記憶體（DRAM）等。
非揮發性記憶體裝置是即使電源被切斷也不丟失數據的裝置。非揮發性記憶體裝置包括只讀記憶體（ROM）、可編程ROM（PROM）、電可編程ROM（EPROM）、電可擦除可編程ROM（EEPROM）、快閃記憶體等。
根據本揭示內容的實施方式的記憶體裝置可包括：記憶體單元塊，其包括多個記憶體單元；周邊電路，其被配置為執行將數據存儲在所述多個記憶體單元當中的連接到所選字線的選擇記憶體單元中的第一編程操作和第二編程操作；以及編程操作控制器，其被配置為控制第一編程操作和第二編程操作，第一編程操作可使用要存儲在選擇記憶體單元中的頁數據當中的一個邏輯頁數據來執行，並且第二編程操作可使用頁數據當中的除了所述一個邏輯頁數據之外的剩餘邏輯頁數據來執行。
根據本揭示內容的實施方式的記憶體裝置可包括：記憶體塊，其連接到各自包括多個頁的物理字線；周邊電路，其被配置為執行將數據存儲在所述多個頁中的編程操作；以及控制邏輯，其被配置為控制周邊電路，編程操作可包括將包括在所述多個頁中的記憶體單元的閾值電壓編程為具有擦除狀態或中間狀態的狀態的閾值電壓的第一編程操作以及將記憶體單元編程為具有擦除狀態和第一至第n編程狀態（n是等於或大於2的自然數）中的任一個的閾值電壓的第二編程操作，並且控制邏輯可控制周邊電路對物理字線當中的所選物理字線中所包括的多個頁中的一個執行第一編程操作，然後對在所選物理字線之前執行第一編程操作的物理字線中所包括的多個頁中的一個執行第二編程操作。
根據本揭示內容的實施方式的儲存裝置可包括：記憶體裝置；以及記憶體控制器，其被配置為提供指示將數據存儲在記憶體裝置中的編程命令，各個記憶體裝置可包括：記憶體塊，其包括多個記憶體單元；周邊電路，其被配置為響應於編程命令而執行將數據存儲在選擇記憶體單元中的第一編程操作和第二編程操作，選擇記憶體單元是從所述多個記憶體單元當中選擇的記憶體單元；以及編程操作控制器，其被配置為控制第一編程操作和第二編程操作，第一編程操作可使用要存儲在選擇記憶體單元中的頁數據當中的一個邏輯頁數據來執行，並且第二編程操作可使用頁數據當中的除了所述一個邏輯頁數據之外的剩餘邏輯頁數據來執行。
僅示出本說明書或申請案中所揭露的根據概念的實施方式的具體結構或功能描述以描述根據本揭示內容的概念的實施方式。根據本揭示內容的概念的實施方式可按各種形式執行並且這些描述不限於本說明書或申請案中所描述的實施方式。
本揭示內容的實施方式提供了一種具有改進的可靠性和改進的操作速度的儲存裝置和操作該儲存裝置的方法。
根據本技術，提供了一種具有改進的可靠性和改進的操作速度的儲存裝置及其操作方法。
圖1是示出根據本揭示內容的實施方式的儲存裝置的圖。
參照圖1，儲存裝置50可包括記憶體裝置100和控制記憶體裝置的操作的記憶體控制器200。儲存裝置50可以是在主機300（例如，蜂窩式電話、智慧型電話、MP3播放器、膝上型計算機、桌上型計算機、遊戲機、TV、平板PC或車載信息娛樂系統）的控制下存儲數據的裝置。
根據作為與主機300的通信方法的主機介面，儲存裝置50可被製造成各種類型的儲存裝置中的一種。例如，儲存裝置50可被配置成各種類型的儲存裝置中的任一種，例如SSD、MMC、eMMC、RS-MMC和micro-MMC形式的多媒體卡、SD、mini-SD和micro-SD形式的安全數位卡、通用串列匯流排（USB）儲存裝置、通用快閃記憶體（UFS）裝置、個人計算機記憶卡國際協會（PCMCIA）卡型儲存裝置、周邊組件互連（PCI）卡型儲存裝置、高速PCI（PCI-E）卡型儲存裝置、緊湊快閃記憶體（CF）卡、智慧型媒體卡和記憶棒。
儲存裝置50可被製造成各種類型的封裝中的任一種。例如，儲存裝置50可被製造成諸如堆疊式封裝（POP）、系統封裝（SIP）、系統晶片（SOC）、多晶片封裝（MCP）、板上晶片（COB）、晶圓級製造封裝（WFP）和晶圓級層疊封裝（WSP）的各種類型的封裝類型中的任一種。
記憶體裝置100可存儲數據。記憶體裝置100在記憶體控制器200的控制下操作。記憶體裝置100可包括記憶體單元陣列（未示出），記憶體單元陣列包括存儲數據的多個記憶體單元。
各個記憶體單元可被配置成存儲一個數據位元的單級單元（SLC）、存儲兩個數據位元的多級單元（MLC）、存儲三個數據位元的三級單元（TLC）或者能夠存儲四個數據位元的四級單元（QLC）。
記憶體單元陣列（未示出）可包括多個記憶體塊。各個記憶體塊可包括多個記憶體單元。一個記憶體塊可包括多個頁。在實施方式中，頁可以是用於將數據存儲在記憶體裝置100中或讀取存儲在記憶體裝置100中的數據的單元。記憶體塊可以是用於擦除數據的單元。
在實施方式中，記憶體裝置100可以是雙倍數據速率同步動態隨機存取記憶體（DDR SDRAM）、低功率雙倍數據速率4（LPDDR4）SDRAM、圖形雙倍數據速率（GDDR）SDRAM、低功率DDR（LPDDR）、Rambus動態隨機存取記憶體（RDRAM）、NAND快閃記憶體、垂直NAND快閃記憶體、NOR快閃記憶體、電阻隨機存取記憶體（RRAM）、相變記憶體（PRAM）、磁阻隨機存取記憶體（MRAM）、鐵電隨機存取記憶體（FRAM）、自旋轉移矩隨機存取記憶體（STT-RAM）等。在本說明書中，為了描述方便，假設記憶體裝置100是NAND快閃記憶體。
記憶體裝置100被配置為從記憶體控制器200接收命令CMD和位址ADDR並存取記憶體單元陣列中的通過位址選擇的區域。記憶體裝置100可對通過位址ADDR選擇的區域執行命令CMD所指示的操作。例如，記憶體裝置100可執行編程操作、讀取操作和擦除操作。在編程操作期間，記憶體裝置100可將數據存儲在通過位址ADDR選擇的區域中。在讀取操作期間，記憶體裝置100可從通過位址ADDR選擇的區域讀取數據。在擦除操作期間，記憶體裝置100可擦除存儲在通過位址ADDR選擇的區域中的數據。
在實施方式中，記憶體裝置100可包括多個平面。平面可以是能夠獨立地執行操作的單元。例如，記憶體裝置100可包括2、4或8個平面。多個平面可同時獨立地執行編程操作、讀取操作或擦除操作。本文中針對發生使用的詞語“同時”和“同時地”意指發生在交疊的時間間隔上進行。例如，如果第一發生在第一時間間隔內進行並且第二發生同時在第二時間間隔內進行，則第一間隔和第二間隔彼此至少部分地交疊，使得存在第一發生和第二發生均進行的時間。
記憶體控制器200可控制儲存裝置50的總體操作。
當電力被施加到儲存裝置50時，記憶體控制器200可執行韌體（FW）。當記憶體裝置100是快閃記憶體裝置時，韌體（FW）可包括控制與主機300的通信的主機介面層（HIL）、控制記憶體控制器200與主機300之間的通信的快閃記憶體轉換層（FTL）以及控制與記憶體裝置100的通信的快閃記憶體介面層（FIL）。
記憶體控制器200可從主機300接收寫入數據和邏輯塊位址（LBA）並且可將LBA轉換為指示包括在記憶體裝置100中的數據要存儲在其中的記憶體單元的位址的物理塊位址（PBA）。在本說明書中，LBA和“邏輯位址”可用作相同的含義。在本說明書中，PBA和“物理位址”可用作相同的含義。
記憶體控制器200可控制記憶體裝置100根據主機300的請求來執行編程操作、讀取操作、擦除操作等。在編程操作期間，記憶體控制器200可向記憶體裝置100提供編程命令、PBA和數據。在讀取操作期間，記憶體控制器200可向記憶體裝置100提供讀命令和PBA。在擦除操作期間，記憶體控制器200可向記憶體裝置100提供擦除命令和PBA。
在實施方式中，記憶體控制器200可獨立於來自主機300的請求而生成命令、位址和數據，並且將該命令、位址和數據發送到記憶體裝置100。例如，記憶體控制器200可向記憶體裝置100提供命令、位址和數據以用於執行讀取操作和編程操作，伴隨著執行損耗均衡、讀取回收、垃圾收集等。
在實施方式中，記憶體控制器200可控制至少兩個或更多個記憶體裝置100。在這種情況下，記憶體控制器200可根據交織方法來控制記憶體裝置100以改進操作性能。交織方法可以是控制至少兩個記憶體裝置100的操作彼此交疊的方法。另選地，交織方法可以是至少兩個或更多個記憶體裝置100並行操作的方法。
緩衝記憶體（未示出）可暫時存儲從主機300提供的數據（即，要存儲在記憶體裝置100中的數據），或者可暫時存儲從記憶體裝置100讀取的數據。在實施方式中，緩衝記憶體（未示出）可以是揮發性記憶體裝置。例如，緩衝記憶體（未示出）可以是動態隨機存取記憶體（DRAM）或靜態隨機存取記憶體（SRAM）。
主機300可使用諸如通用串列匯流排（USB）、串列AT附件（SATA）、串列附接SCSI（SAS）、高速晶片間（HSIC）、小型計算機系統介面（SCSI）、周邊組件互連（PCI）、高速PCI（PCIe）、高速非揮發性記憶體（NVMe）、通用快閃記憶體（UFS）、安全數位（SD）、多媒體卡（MMC）、嵌入式MMC（eMMC）、雙列直插記憶體模組（DIMM）、暫存DIMM（RDIMM）和負載減少DIMM（LRDIMM）的各種通信方法中的至少一種來與儲存裝置50通信。
圖2是示出圖1的記憶體裝置100的結構的圖。
參照圖2，記憶體裝置100可包括記憶體單元陣列110、周邊電路120和控制邏輯130。控制邏輯130可被實現為硬體、軟體或者硬體和軟體的組合。例如，控制邏輯130可以是根據算法操作的控制邏輯電路和/或執行控制邏輯碼的處理器。
記憶體單元陣列110包括多個記憶體塊BLK1至BLKz。多個記憶體塊BLK1至BLKz通過列線RL連接到列解碼器121。多個記憶體塊BLK1至BLKz可通過位元線BL1至BLn連接到頁緩衝器組123。多個記憶體塊BLK1至BLKz中的每一個包括多個記憶體單元。作為實施方式，多個記憶體單元可以是非揮發性記憶體單元。連接到同一字線的記憶體單元可被定義為一個頁。因此，一個記憶體塊可包括多個頁。
列線RL可包括至少一條源極選擇線、多條字線和至少一條汲極選擇線。
包括在記憶體單元陣列110中的各個記憶體單元可被配置為存儲一個數據位元的單級單元（SLC）、存儲兩個數據位元的多級單元（MLC）、存儲三個數據位元的三級單元（TLC）或者存儲四個數據位元的四級單元（QLC）。
周邊電路120可被配置為在控制邏輯130的控制下對記憶體單元陣列110的所選區域執行編程操作、讀取操作或擦除操作。周邊電路120可驅動記憶體單元陣列110。例如，周邊電路120可在控制邏輯130的控制下將各種操作電壓施加到列線RL和位元線BL1至BLn或者對所施加的電壓進行放電。
周邊電路120可包括列解碼器121、電壓產生器122、頁緩衝器組123、行解碼器124和輸入/輸出電路125。
列解碼器121通過列線RL連接到記憶體單元陣列110。列線RL可包括至少一條源極選擇線、多條字線和至少一條汲極選擇線。在實施方式中，字線可包括正常字線和虛設字線。在實施方式中，列線RL還可包括管選擇線。
列解碼器121被配置為響應於控制邏輯130的控制而操作。列解碼器121從控制邏輯130接收列位址RADD。
列解碼器121被配置為對從控制邏輯130接收的列位址RADD進行解碼。列解碼器121根據解碼的位址在記憶體塊BLK1至BLKz當中選擇至少一個記憶體塊。另外，列解碼器121可根據解碼的位址選擇記憶體塊的至少一條字線以將電壓產生器122所生成的電壓施加到至少一條字線WL。
例如，在編程操作期間，列解碼器121可將編程電壓施加到所選字線並將位凖低於編程電壓的編程通過電壓施加到未選字線。在編程驗證操作期間，列解碼器121可將驗證電壓施加到所選字線並將位凖高於驗證電壓的驗證通過電壓施加到未選字線。在讀取操作期間，列解碼器121可將讀取電壓施加到所選字線並將位凖高於讀取電壓的讀取通過電壓施加到未選字線。
在實施方式中，記憶體裝置100的擦除操作以記憶體塊為單位執行。在擦除操作期間，列解碼器121可根據解碼的位址來選擇一個記憶體塊。在擦除操作期間，列解碼器121可將接地電壓施加到與所選記憶體塊連接的字線。
電壓產生器122響應於控制邏輯130的控制而操作。電壓產生器122被配置為使用供應給記憶體裝置100的外部電源電壓來生成多個電壓。例如，電壓產生器122可響應於操作信號OPSIG而生成用於編程操作、讀取操作和擦除操作的各種操作電壓Vop。例如，電壓產生器122可響應於控制邏輯130的控制而生成編程電壓、驗證電壓、通過電壓、讀取電壓、擦除電壓等。
作為實施方式，電壓產生器122可通過調節外部電源電壓來生成內部電源電壓。由電壓產生器122生成的內部電源電壓用作記憶體裝置100的操作電壓。
作為實施方式，電壓產生器122可使用外部電源電壓或內部電源電壓來生成多個電壓。
例如，電壓產生器122可包括接收內部電源電壓的多個泵浦電容器，並且可響應於控制邏輯130的控制而選擇性地啟用多個泵浦電容器以生成多個電壓。
所生成的多個電壓可由列解碼器121供應給記憶體單元陣列110。
頁緩衝器組123包括第一頁緩衝器PB1至第n頁緩衝器PBn。第一頁緩衝器PB1至第n頁緩衝器PBn分別通過第一位元線BL1至第n位元線BLn連接到記憶體單元陣列110。第一頁緩衝器PB1至第n頁緩衝器PBn響應於控制邏輯130的控制而操作。例如，第一頁緩衝器PB1至第n頁緩衝器PBn可響應於頁緩衝器控制信號PBSIGNALS而操作。例如，第一頁緩衝器PB1至第n頁緩衝器PBn可暫時存儲通過第一位元線BL1至第n位元線BLn接收的數據，或者可在讀取操作或驗證操作期間感測位元線BL1至BLn的電壓或電流。
例如，在編程操作期間，當編程脈衝被施加到所選字線時，第一頁緩衝器PB1至第n頁緩衝器PBn可通過第一位元線BL1至第n位元線BLn將從輸入/輸出電路125接收的數據DATA傳送至所選記憶體單元。根據傳送的數據DATA對所選頁的記憶體單元進行編程。連接到施加有編程允許電壓（例如，接地電壓）的位元線的記憶體單元的閾值電壓可升高。連接到施加有編程禁止電壓（例如，電源電壓）的位元線的記憶體單元的閾值電壓可維持。在編程驗證操作期間，第一頁緩衝器PB1至第n頁緩衝器PBn可通過第一位元線BL1至第n位元線BLn從所選記憶體單元讀取存儲在記憶體單元中的數據。
在讀取操作期間，在行解碼器124的控制下，第一頁緩衝器PB1至第n頁緩衝器PBn通過第一位元線BL1至第n位元線BLn從所選頁的記憶體單元讀取數據DATA，並將讀取的數據DATA輸出到輸入/輸出電路125。
在擦除操作期間，第一頁緩衝器PB1至第n頁緩衝器PBn可將第一位元線BL1至第n位元線BLn浮置。
行解碼器124可響應於行位址CADD而在輸入/輸出電路125與頁緩衝器組123之間傳送數據。例如，行解碼器124可通過數據線DL與第一頁緩衝器PB1至第n頁緩衝器PBn交換數據，或者可通過行線CL與輸入/輸出電路125交換數據。
輸入/輸出電路125可將從參照圖1描述的記憶體控制器200接收的命令CMD和位址ADDR傳送至控制邏輯130，或者可與行解碼器124交換數據DATA。
感測電路126可在讀取操作或編程驗證操作期間響應於允許位元信號VRYBIT而生成基準電流，並且將從頁緩衝器組123接收的感測電壓VPB與通過基準電流生成的基準電壓進行比較，以輸出通過信號PASS或失敗信號FAIL。
溫度感測器127可測量記憶體裝置100的溫度。溫度感測器127可根據所測量的溫度向控制邏輯130提供具有不同電壓位凖的溫度信號TEMP。控制邏輯130可根據溫度信號TEMP來生成指示記憶體裝置100的溫度的溫度信息TEMP INFO並將所生成的溫度信息TEMP INFO輸出到外部。
控制邏輯130可響應於命令CMD和位址ADDR而輸出操作信號OPSIG、列位址RADD、頁緩衝器控制信號PBSIGNALS和允許位元VRYBIT以控制周邊電路120。另外，控制邏輯130可響應於通過信號PASS或失敗信號FAIL而確定驗證操作通過還是失敗。
根據本揭示內容的實施方式，控制邏輯130還可包括編程操作控制器131。編程操作控制器131可控制周邊電路120執行將數據存儲在記憶體單元中的編程操作。例如，編程操作控制器131可向周邊電路120提供控制信號。
編程操作可以頁為單位執行。共同連接到一條字線的記憶體單元可配置物理頁。在實施方式中，物理頁可包括至少一個或更多個邏輯頁。因此，作為存儲在物理頁中的數據的頁數據可包括至少一個或更多個邏輯頁數據。例如，當記憶體單元以SLC模式編程時，物理頁可包括一個邏輯頁，並且頁數據可包括一個邏輯頁數據。另選地，當記憶體單元以MLC模式編程時，物理頁可包括兩個邏輯頁，並且頁數據可包括兩個邏輯頁數據。此時，這兩個邏輯頁數據可以是最低有效位元（LSB）頁數據和最高有效位元（MSB）頁數據。另選地，當記憶體單元以TLC模式編程時，物理頁可包括三個邏輯頁，並且頁數據可包括三個邏輯頁數據。此時，這三個邏輯頁數據可以是最低有效位元（LSB）頁數據、中央有效位元（CSB）頁數據和最高有效位元（MSB）頁數據。在與TLC模式有關的實施方式中，頁數據當中的一個邏輯頁數據可以是LSB頁數據、CSB頁數據或MSB頁數據中的任一個。因此，剩餘邏輯頁數據可以是頁數據當中的除了為操作選擇的一個邏輯頁數據之外的任何頁數據。例如，在TLC模式下，如果頁數據當中的為操作選擇的邏輯頁數據是LSB頁數據，則可為另一操作選擇的剩餘邏輯頁數據是CSB頁數據和MSB頁數據。例如，如果頁數據當中的為操作選擇的邏輯頁數據是CSB頁數據，則可為另一操作選擇的剩餘邏輯頁數據是LSB頁數據和MSB頁數據。在與MLC模式有關的實施方式中，頁數據當中的一個邏輯頁數據可以是LSB頁數據或MSB頁數據中的任一個。因此，在MLC模式下，如果頁數據當中的為操作選擇的邏輯頁數據是LSB頁數據，則可為另一操作選擇的剩餘邏輯頁數據是MSB頁數據。
以下，為了描述方便，假設記憶體單元以TLC模式編程。然而，這是為了描述方便，本揭示內容的實施方式不限於此。
在執行編程操作之前，記憶體單元可具有與擦除狀態對應的閾值電壓。當執行編程操作時，根據存儲在各個記憶體單元中的數據，包括在所選頁中的記憶體單元可具有與擦除狀態和第一至第七編程狀態中的任一個對應的閾值電壓。例如，根據要存儲在各個記憶體單元中的數據，記憶體單元可具有擦除狀態和第一至第七編程狀態中的任一個作為目標編程狀態。可對各個記憶體單元執行編程操作以具有對應目標編程狀態的閾值電壓。
傳統編程操作以所謂的一次性編程方法執行。一次性編程方法可包括多個編程循環。一個編程循環包括將編程電壓施加到所選字線的編程電壓施加步驟以及感測各個記憶體單元的閾值電壓是否達到與目標編程狀態對應的閾值電壓的驗證步驟。每次編程循環進行，施加到字線的編程電壓的大小與先前編程循環中的編程電壓相比可增加階躍電壓。這裡，階躍電壓可以是預設電壓值。這被稱為增量階躍脈衝編程（ISPP）方案。即使執行了與預設最大循環數量對應的編程循環，當連接到所選字線的所有記憶體單元沒有達到目標編程狀態時，仍可確定編程操作失敗。
根據本揭示內容的實施方式，編程操作可包括第一編程操作和第二編程操作。第一編程操作可以是使得記憶體單元的閾值電壓具有與擦除狀態或中間狀態中的任一個對應的閾值電壓的操作。第二編程操作可以是將屬擦除狀態或中間狀態的記憶體單元的閾值電壓編程為具有與擦除狀態和第一至第七編程狀態中的任一個對應的閾值電壓的操作。在這種編程方法中，當執行第一編程操作時，由記憶體單元形成的閾值電壓分佈的數量為2，並且當執行第二編程操作時，由記憶體單元形成的閾值電壓分佈的數量為8。因此，該編程方法也被稱為2-8編程方案。
參照稍後描述的圖4A至圖7描述根據本揭示內容的實施方式的編程操作。
圖3是示出圖2的記憶體塊BLK1至BLKz當中的任一個記憶體塊BLKi的結構的圖。
參照圖3，彼此平行佈置的多條字線可連接在第一選擇線和第二選擇線之間。這裡，第一選擇線可以是源極選擇線SSL，第二選擇線可以是汲極選擇線DSL。例如，記憶體塊110可包括連接在位元線BL1至BLn與源極線SL之間的多個串ST。位元線BL1至BLn可分別連接到串ST，並且源極線SL可共同連接到串ST。由於串ST可被配置為彼此相同，所以作為示例，將描述連接到第一位元線BL1的串ST。
串ST可包括串聯連接在源極線SL與第一位元線BL1之間的源極選擇電晶體SST、多個記憶體單元MC1至MC16和汲極選擇電晶體DST。一個串ST可包括至少一個或更多個源極選擇電晶體SST和汲極選擇電晶體DST，並且可包括記憶體單元MC1至MC16（超過圖中所示的數量）。
源極選擇電晶體SST的源極可連接到源極線SL，並且汲極選擇電晶體DST的汲極可連接到第一位元線BL1。記憶體單元MC1至MC16可串聯連接在源極選擇電晶體SST與汲極選擇電晶體DST之間。包括在不同串ST中的源極選擇電晶體SST的閘極可連接到源極選擇線SSL，汲極選擇電晶體DST的閘極可連接到汲極選擇線DSL，並且記憶體單元MC1至MC16的閘極可連接到多條字線WL1至WL16。包括在不同串ST中的記憶體單元當中的連接到同一字線的一組記憶體單元可被稱為頁PG。因此，記憶體塊BLKi可包括字線WL1至WL16的數量的頁PG。
一個記憶體單元可存儲一位元數據。這通常被稱為單級單元（SLC）。在這種情況下，一個物理頁PG可存儲一個邏輯頁（LPG）數據。一個邏輯頁（LPG）數據可包括數量與一個物理頁PG中所包括的單元相同的數據位元。
一個記憶體單元可存儲兩位元或更多位元的數據。在這種情況下，一個物理頁PG可存儲兩個或更多個邏輯頁（LPG）數據。
圖4A和圖4B是示出TLC的閾值電壓分佈的圖。
參照圖4A和圖4B，各個曲線圖的水平軸表示閾值電壓的大小，垂直軸表示記憶體單元的數量。
在執行編程操作之前，記憶體單元可具有擦除狀態（E）的閾值電壓。在編程操作完成之後，記憶體單元可具有擦除狀態E和第一編程狀態P1至第七編程狀態P7中的任一個的閾值電壓。
在數據被存儲在記憶體單元中之後，讀取所存儲的數據的操作可以是以區分各個狀態的讀取電壓感測記憶體單元的操作。
第一讀取電壓R1可以是用於在擦除狀態E與第一編程狀態P1之間進行區分的電壓。由於具有與擦除狀態E對應的閾值電壓的記憶體單元具有低於第一讀取電壓R1的閾值電壓，所以該記憶體單元可被讀取為導通單元。由於具有第一編程狀態P1的記憶體單元具有高於第一讀取電壓R1的閾值電壓，所以該記憶體單元可被讀取為截止單元。
第二讀取電壓R2至第七讀取電壓R7可以是用於區分第一編程狀態P1至第七編程狀態P7中的每一個的讀取電壓。第二讀取電壓R2可以是用於區分第一編程狀態P1與第二編程狀態P2的讀取電壓。第三讀取電壓R3可以是用於區分第二編程狀態P2與第三編程狀態P3的讀取電壓。以類似的方法，第七讀取電壓R7可以是用於區分第六編程狀態P6與第七編程狀態P7的讀取電壓。
隨著存儲在一個記憶體單元中的數據位元的數量增加，編程狀態的數量和用於區分各個編程狀態的讀取電壓的數量可增加。
圖5A和圖5B是示出根據本揭示內容的實施方式的編程操作的圖。
參照圖5A和圖5B，第一編程操作可以是根據要存儲在各個記憶體單元中的數據對記憶體單元進行編程以使得連接到所選字線的記憶體單元的閾值電壓具有與擦除狀態E和中間狀態IM中的任一個對應的閾值電壓的操作。在實施方式中，與中間狀態IM對應的閾值電壓的大小可大於與擦除狀態E對應的閾值電壓的大小。在實施方式中，在第一編程操作中要編程為中間狀態IM的記憶體單元可以是目標編程狀態為第四編程狀態P4至第七編程狀態P7中的任一個的記憶體單元。相反，在第一編程操作中維持擦除狀態E的記憶體單元的目標編程狀態可以是擦除狀態E和第一編程狀態P1至第三編程狀態P3中的任一個。
在實施方式中，第一編程操作1st PGM可以是向記憶體單元提供具有預定大小的電壓的固定編程電壓至少一次或更多次的操作。即，最簡單形式的第一編程操作1st PGM可以是向字線提供固定編程電壓一次的操作。在實施方式中，第一編程操作1st PGM還可包括多個編程循環。在這種情況下，即使包括在第一編程操作1st PGM中的編程循環進行，施加到字線的編程電壓的位凖也不增加，並且編程電壓可以是具有固定的電壓位凖的固定編程電壓。在實施方式中，第一編程操作1st PGM可以是不執行驗證步驟的編程操作。本文中針對參數使用的詞語“預定”（例如，預定大小、預定尺寸和預定電壓位凖）意指在處理或算法中使用參數之前確定參數的值。對於一些實施方式，在處理或算法開始之前確定參數的值。在其它實施方式中，在處理或算法期間但是在處理或算法中使用參數之前確定參數的值。
在固定編程電壓被施加到字線時，編程允許電壓或編程禁止電壓中的任一個可被施加到所選記憶體單元分別連接到的位元線。例如，根據固定編程電壓的施加，施加有編程允許電壓的記憶體單元的閾值電壓可具有與中間狀態IM對應的電壓。相反，施加有編程禁止電壓的記憶體單元的閾值電壓可維持擦除狀態E。
第二編程操作2nd PGM可以是將具有與擦除狀態E和中間狀態IM對應的閾值電壓的記憶體單元編程為各自具有與目標編程狀態對應的閾值電壓的操作。
在執行第二編程操作2nd PGM之後，在第一編程操作1st PGM中維持擦除狀態E的記憶體單元可具有與第一編程狀態P1至第三編程狀態P3中的任一個對應的閾值電壓。另選地，在第一編程操作中被編程為中間狀態IM的記憶體單元可具有與第四編程狀態P至第七編程狀態P7中的任一個對應的閾值電壓。
參照圖5B，在執行第二編程操作2nd PGM之後，與擦除狀態E對應的記憶體單元可存儲數據“111”，與第一編程狀態P1至第七編程狀態P7對應的記憶體單元可分別存儲數據“101”、“100”、“110”、“010”、“011”、“001”和“000”。因此，當執行第一編程操作1st PGM時，與擦除狀態E對應的記憶體單元可以是在此後執行第二編程操作2nd PGM之後存儲“111”、“101”、“100”和“110”中的一個的記憶體單元，並且與中間狀態IM對應的記憶體單元可以是在此後執行第二編程操作2nd PGM之後存儲數據“010”、“011”、“001”和“000”的記憶體單元。
即，擦除狀態E和中間狀態IM可以是僅通過頁數據當中的LSB頁數據區分的狀態。這意味著第一編程操作1st PGM可僅利用LSB頁數據來執行。
以下，下面描述讀取完成編程的記憶體單元的數據的讀取操作。
圖6A至圖6C是示出根據本揭示內容的實施方式的存儲在記憶體單元中的數據和讀取方法的圖。
圖6A是示出讀取LSB頁數據的操作的圖。
在參照圖5A和圖5B描述的編程操作的情況下，第一編程操作1st PGM可僅利用LSB頁數據來執行。為此，需要根據一個讀取電壓來區分LSB頁數據，並且作為區分的結果，LSB頁數據為“1”的記憶體單元或LSB頁數據為“0”的記憶體單元的目標編程狀態的數量相似對於可靠性是有幫助的。
因此，考慮到這一點，如圖6A所示，有必要使用第四讀取電壓R4通過一次感測讀取LSB頁數據以執行參照圖5A和圖5B描述的編程操作。
與擦除狀態E和第一編程狀態P1至第三編程狀態P3對應的記憶體單元的LSB頁數據可為“1”，並且與第四編程狀態P4至第七編程狀態P7對應的記憶體單元的LSB頁數據可為“0”。
圖6B是示出讀取CSB頁數據的操作的圖。
參照圖6B，可根據三個不同的讀取電壓通過感測操作獲得CSB頁數據。
例如，可使用第一讀取電壓R1、第三讀取電壓R3和第六讀取電壓R6通過感測獲得CSB頁數據。通過第一讀取電壓R1確定為導通單元的記憶體單元的CSB數據可為“1”。通過讀取電壓R1確定為截止單元並且通過第三讀取電壓R3確定為導通單元的記憶體單元的CSB數據可為“0”。通過第三讀取電壓R3確定為截止單元並且通過第六讀取電壓R6確定為導通單元的記憶體單元的CSB數據可為“1”。通過第六讀取電壓R6確定為截止單元的記憶體單元的CSB數據可為“0”。
圖6C是示出讀取MSB頁數據的操作的圖。
參照圖6C，可根據三個不同的讀取電壓通過感測操作獲得MSB頁數據。
例如，可使用第二讀取電壓R2、第五讀取電壓R5和第七讀取電壓R7通過感測獲得MSB頁數據。通過第二讀取電壓R2確定為導通單元的MSB數據可為“1”。通過第二讀取電壓R2確定為截止單元並且通過第五讀取電壓R5確定為導通單元的記憶體單元的MSB數據可為“0”。通過第五讀取電壓R5確定為截止單元並且通過第七讀取電壓R7確定為導通單元的記憶體單元的MSB數據可為“1”。通過第七讀取電壓R7確定為截止單元的記憶體單元的CSB數據可為“0”。
當根據參照圖6A至圖6C描述的格雷碼存儲數據時，與其它類型的格雷碼相比，在執行讀取操作時可能不存在缺點。
即，用於執行以獲得CSB頁數據的CSB讀取操作的讀取電壓的數量和用於執行以獲得MSB頁數據的MSB讀取操作的讀取電壓的數量中的每一個為3。然而，考慮到用於LSB讀取、CSB讀取和MSB讀取的讀取電壓與7相同以讀取存儲在TLC中的數據，第一編程操作1st PGM可僅利用LSB頁數據來執行而不會降低整個讀取性能，因此編程速度可改進。
圖7是示出根據本揭示內容的實施方式的在編程操作期間施加到字線和位元線的電壓的圖。
參照圖7，第一編程操作1st PGM可以是根據要存儲在各個記憶體單元中的數據對記憶體單元進行編程以使得連接到所選字線的記憶體單元的閾值電壓具有與擦除狀態E和中間狀態IM中的任一個對應的閾值電壓的操作。在實施方式中，與中間狀態IM對應的閾值電壓的大小可大於與擦除狀態E對應的閾值電壓的大小。在實施方式中，在第一編程操作1st PGM中要編程為中間狀態IM的記憶體單元可以是目標編程狀態為第四編程狀態P至第七編程狀態P7中的任一個的記憶體單元。相反，在第一編程操作中維持擦除狀態E的記憶體單元的目標編程狀態可以是擦除狀態E和第一編程狀態P1至第三編程狀態P3中的任一個。
在圖7中，假設連接到第一位元線BL1、第二位元線BL2和第四位元線BL4的記憶體單元的目標閾值電壓處於第三編程狀態P3。
在第一編程操作1st PGM中，具有預定大小的電壓的固定編程電壓VPGMx可被施加到所選字線。圖7示出在第一編程操作1st PGM期間施加固定編程電壓VPGMx一次的情況，在各種實施方式中，固定編程電壓VPGMx可被提供給記憶體單元兩次或更多次。在實施方式中，第一編程操作1st PGM還可包括多個編程循環。在這種情況下，即使包括在第一編程操作1st PGM中的編程循環進行，施加到字線的編程電壓的位凖也不增加，並且編程電壓可以是具有固定電壓位凖的固定編程電壓。在實施方式中，第一編程操作1st PGM可以是不執行驗證步驟的編程操作。
當固定編程電壓VPGMx被施加到字線時，編程禁止電壓Vinh可被施加到具有擦除狀態E和第一編程狀態P1至第三編程狀態P3作為目標編程狀態的記憶體單元連接至的位元線BL1、BL2和BL4。在實施方式中，編程禁止電壓Vinh可具有記憶體裝置的電源電壓Vcc的位凖。當固定編程電壓VPGMx被施加到字線時，編程允許電壓（0V）可被施加到具有第四編程狀態P4至第七編程狀態P7中的任一個作為目標編程狀態的記憶體單元連接至的位元線BL3和BL5。
在各種實施方式中，可通過施加一次固定編程電壓VPGMx、執行驗證步驟並施加附加編程電壓來執行第一編程操作1st PGM。即，根據參照圖7描述的實施方式，在第一編程操作1st PGM期間施加編程電壓的次數和是否執行驗證步驟不受限制。
第二編程操作2nd PGM可包括多個編程循環PL1至PLn。一個編程循環包括將編程電壓施加到所選字線的編程電壓施加步驟PGM Step以及感測各個記憶體單元的閾值電壓是否達到與目標編程狀態對應的閾值電壓的驗證步驟。每次編程循環進行，施加到字線的編程電壓的大小與先前編程循環中的編程電壓相比可增加階躍電壓Vstep。這裡，階躍電壓可以是預設電壓值。這被稱為增量階躍脈衝編程（ISPP）方案。即使執行與預設最大循環數量對應的編程循環，當連接到所選字線的所有記憶體單元沒有達到目標編程狀態時，也可確定編程操作失敗。在各種實施方式中，在各個編程循環中驗證的編程狀態的數量可為至少兩個或更多個編程狀態。
圖8是示出包括在記憶體塊中的頁的編程順序的圖。
參照圖8，記憶體塊BLKx可連接到多條物理字線。一條物理字線可共同連接到四條邏輯字線。連接到任一條邏輯字線的記憶體單元可配置一個頁。例如，第一物理字線WL1至第四物理字線WL4中的每一個可共同連接到第一邏輯字線LWL1至第四邏輯字線LWL4。
在實施方式中，第一串ST1至第四串ST4可共同連接到同一位元線。第五串ST5至第八串ST8可共同連接到同一位元線。
圖8作為示例示出包括在一個記憶體塊中的四個串連接到同一位元線的結構，但這是為了描述方便，共同連接到位元線的串的數量可少於或多於四個。
例如，連接到一條物理字線的邏輯字線的數量可根據共同連接到一條位元線的串的數量來確定。例如，當五個串共同連接到一條位元線時，一條物理字線可共同連接到五條局部字線。在這種情況下，一條物理字線可包括五個頁。在這五個頁當中，可根據串選擇信號（例如，施加到圖3的汲極選擇線或源極選擇線的信號）來確定編程的串和未編程的串。
第一邏輯字線LWL1可由第一串ST1和第五串ST5選擇。第二邏輯字線LWL2可由第二串ST2和第六串ST6選擇。第三邏輯字線LWL3可由第三串ST3和第七串ST7選擇。第四邏輯字線LWL4可由第四串ST4和第八串ST8選擇。一個頁可由一條邏輯字線和一條物理字線選擇。
即，第一物理字線WL1可包括第一頁PG1至第四頁PG4。第二物理字線WL2可包括第五頁PG5至第八頁PG8。第三物理字線WL3可包括第九頁PG9至第十二頁PG12。第四物理字線WL4可包括第十三頁PG13至第十六頁PG16。
圖9A是示出根據本揭示內容的實施方式的編程順序信息的圖。
參照圖9A，編程順序信息可包括關於圖2的記憶體塊BLK1至BLKz中所包括的頁的編程順序的信息。
在實施方式中，編程順序信息可被存儲在參照圖2描述的控制邏輯中。例如，控制邏輯可包括存儲編程順序信息的編程順序信息存儲部。這裡，編程順序信息存儲部可被實現為暫存器。
參照圖2描述的編程操作控制器可根據存儲在編程順序信息存儲部中的編程順序信息來執行編程操作。
參照圖8和圖9A，首先，可依次執行對第一頁PG1至第四頁PG4的第一編程操作1st PGM（1至4）。此後，在執行對第一頁PG1至第四頁PG4的第二編程操作2nd PGM之後，可執行對第五頁PG5至第八頁PG8的第一編程操作1st PGM（5-8）。接下來，可執行對第一頁PG1至第四頁PG4的第二編程操作2nd PGM（9-12）。即，根據依據圖9A的實施方式的編程順序，在對包括在所選物理字線中的多條邏輯字線中的每一條所配置的頁依次執行第一編程操作1st PGM之後，可對在所選物理字線之前執行第一編程操作1st PGM的物理字線中所包括的多條邏輯字線中的每一條所配置的頁執行第二編程操作2nd PGM。在根據依據圖9A的實施方式的編程順序存儲數據的情況下，在執行對一條物理字線的第一編程操作1st PGM或第二編程操作2nd PGM之後，執行對下一物理字線的編程操作。因此，由於物理字線之間的編程擾動或通過擾動而引起的閾值電壓的改變可減小。
圖9B是示出根據本揭示內容的另一實施方式的編程順序信息的圖。
參照圖9B，編程順序信息可包括關於圖2的記憶體塊BLK1至BLKz中所包括的頁的編程順序的信息。
在實施方式中，編程順序信息可被存儲在參照圖2描述的控制邏輯中。例如，控制邏輯可包括存儲編程順序信息的編程順序信息存儲部。這裡，編程順序信息存儲部可被實現為暫存器。
參照圖2描述的編程操作控制器可根據存儲在編程順序信息存儲部中的編程順序信息來執行編程操作。
參照圖8和圖9B，首先，可依次執行對第一頁PG1至第四頁PG4的第一編程操作1st PGM（1至4）。此後，在交替地選擇第二物理字線WL2和第一物理字線WL1時，可針對邏輯字線LWL1至LWL4中的每一條依次執行編程操作。
例如，在執行對第一頁PG1至第四頁PG4的第二編程操作2nd PGM之前，可執行對連接到第二物理字線WL2的第一邏輯字線的第五頁PG5的第一編程操作1st PGM。此後，可執行對第一頁PG1的第二編程操作2nd PGM。接下來，可執行對第六頁PG6的第一編程操作1st PGM、對第二頁PG2的第二編程操作2nd PGM、對第七頁PG7的第一編程操作1st PGM、對第三頁PG3的第二編程操作2nd PGM、對第八頁PG8的第一編程操作1st PGM和對第四頁PG4的第二編程操作2nd PGM。
即，根據依據圖9B的實施方式的編程順序，對包括在所選物理字線中的多條邏輯字線中的每一條所配置的頁的第一編程操作1st PGM可與對之前執行第一編程操作1st PGM的各條邏輯字線所配置的頁的第二編程操作2nd PGM交替地執行。
在根據依據圖9B的實施方式的編程順序存儲數據的情況下，與根據依據圖9A的實施方式的編程順序存儲數據的情況一樣，在執行對一條物理字線的第一編程操作1st PGM或第二編程操作2nd PGM之後，執行對下一物理字線的編程操作。因此，由於物理字線之間的編程擾動或通過擾動而引起的閾值電壓的改變可減小。
圖10是示出根據本揭示內容的實施方式的2-8編程方法的類型的圖。
參照圖10，S1001指示在執行第一編程操作1st PGM和第二編程操作2nd PGM時需要所有LSB頁數據、CSB頁數據和MSB頁數據的情況下的編程操作時間T1。
S1003指示在第一編程操作1st PGM中僅需要LSB頁數據並且在第二編程操作2nd PGM中需要所有LSB頁數據、CSB頁數據和MSB頁數據的情況下的編程操作時間T2。
比較S1001與S1003，在兩種情況下用於執行第一編程操作1st PGM和第二編程操作2nd PGM的時間相似。然而，根據本揭示內容的實施方式，由於僅需要LSB頁數據來執行第一編程操作1st PGM，所以在第一編程操作1st PGM之前數據輸入時段的長度比S1001短。
結果，根據依據本揭示內容的實施方式的編程方法，編程操作時間可減少T3。
圖11是示出圖1的記憶體控制器與多個記憶體裝置之間的連接關係的示例的方塊圖。
參照圖11，記憶體控制器200可通過多個通道CH0至CH3連接到多個記憶體裝置（記憶體裝置_00至記憶體裝置_33）。在實施方式中，將理解，通道的數量或連接到各個通道的記憶體裝置的數量可不同地改變。然而，為了描述方便，在本說明書中，假設記憶體控制器200通過四個通道連接到記憶體裝置並且四個記憶體裝置連接到各個通道。
記憶體裝置_00、記憶體裝置_01、記憶體裝置_02和記憶體裝置_03可共同連接到通道0 CH0。記憶體裝置_00、記憶體裝置_01、記憶體裝置_02和記憶體裝置_03可通過通道0 CH0與記憶體控制器200通信。由於記憶體裝置_00、記憶體裝置_01、記憶體裝置_02和記憶體裝置_03共同連接到通道0 CH0，所以一次僅一個記憶體裝置可與記憶體控制器200通信。然而，記憶體裝置_00、記憶體裝置_01、記憶體裝置_02和記憶體裝置_03中的每一個可同時內部執行操作。
記憶體裝置_10、記憶體裝置_11、記憶體裝置_12和記憶體裝置_13可共同連接到通道1 CH1。記憶體裝置_10、記憶體裝置_11、記憶體裝置_12和記憶體裝置_13可通過通道1 CH1與記憶體控制器200通信。由於記憶體裝置_10、記憶體裝置_11、記憶體裝置_12和記憶體裝置_13共同連接到通道1 CH1，所以一次僅一個記憶體裝置可與記憶體控制器200通信。然而，記憶體裝置_10、記憶體裝置_11、記憶體裝置_12和記憶體裝置_13中的每一個可同時內部執行操作。
記憶體裝置_20、記憶體裝置_21、記憶體裝置_22和記憶體裝置_23可共同連接到通道2 CH2。記憶體裝置_20、記憶體裝置_21、記憶體裝置_22和記憶體裝置_23可通過通道2 CH2與記憶體控制器200通信。由於記憶體裝置_20、記憶體裝置_21、記憶體裝置_22和記憶體裝置_23共同連接到通道2 CH2，所以一次僅一個記憶體裝置可與記憶體控制器200通信。然而，記憶體裝置_20、記憶體裝置_21、記憶體裝置_22和記憶體裝置_23中的每一個可同時內部執行操作。
記憶體裝置_30、記憶體裝置_31、記憶體裝置_32和記憶體裝置_33可共同連接到通道3 CH3。記憶體裝置_30、記憶體裝置_31、記憶體裝置_32和記憶體裝置_33可通過通道3 CH3與記憶體控制器200通信。由於記憶體裝置_30、記憶體裝置_31、記憶體裝置_32和記憶體裝置_33共同連接到通道3 CH3，所以一次僅一個記憶體裝置可與記憶體控制器200通信。然而，記憶體裝置_30、記憶體裝置_31、記憶體裝置_32和記憶體裝置_33中的每一個可同時內部執行操作。
使用多個記憶體裝置的儲存裝置可使用數據交織（使用交織方法的數據通信）來改進性能。數據交織可以在兩個或更多個路徑共享一個通道的結構中在移動路徑的同時執行讀取操作或寫入操作。對於數據交織，記憶體裝置可以通道和路徑為單位來管理。為了使連接到各個通道的記憶體裝置的並行度最大化，記憶體控制器200可將連續的邏輯記憶體區域分佈到通道和路徑中並分配連續的邏輯記憶體區域。
例如，記憶體控制器200可通過通道0 CH0將包括命令和位址的控制信號以及數據發送到記憶體裝置_00。在記憶體裝置_00將發送的數據編程在包括在其中的記憶體單元中時，記憶體控制器200將包括命令和位址的控制信號以及數據發送到記憶體裝置_01。
如圖11所示，多個記憶體裝置可由四個路徑WAY0至WAY3配置。路徑0 WAY0可包括記憶體裝置_00、記憶體裝置_10、記憶體裝置_20和記憶體裝置_30。路徑1 WAY1可包括記憶體裝置_01、記憶體裝置_11、記憶體裝置_21和記憶體裝置_31。路徑2 WAY2可包括記憶體裝置_02、記憶體裝置_12、記憶體裝置_22和記憶體裝置_32。路徑3 WAY3可包括記憶體裝置_03、記憶體裝置_13、記憶體裝置_23和記憶體裝置_33。
通道CH0至CH3中的每一個可以是由連接到對應通道的記憶體裝置共享和使用的信號的匯流排。
參照圖11描述4通道/4路徑結構的數據交織。然而，隨著通道的數量增加並且路徑的數量增加，交織效率可更高效。
圖12是示出根據數據交織的編程操作的時序圖。
在圖12中，為了描述方便，假設對共同連接到圖11的通道0 CH0的記憶體裝置_00至記憶體裝置_03執行編程操作。
在t0至t1中，可執行向記憶體裝置_00的數據輸入DIN#00。在執行數據輸入DIN#00時，記憶體裝置_00可通過通道0 CH0接收編程命令、位址和數據。由於記憶體裝置_00、記憶體裝置_01、記憶體裝置_02和記憶體裝置_03共同連接到通道0 CH0，所以在執行向記憶體裝置_00的數據輸入DIN#00時，作為剩餘記憶體裝置的記憶體裝置_01、記憶體裝置_02和記憶體裝置_03可能不使用通道0 CH0。
在t1至t2中，可執行向記憶體裝置_01的數據輸入DIN#01。在執行數據輸入DIN#01時，記憶體裝置_01可通過通道0 CH0接收編程命令、位址和數據。由於記憶體裝置_00、記憶體裝置_01、記憶體裝置_02和記憶體裝置_03共同連接到通道0 CH0，所以在執行向記憶體裝置_01的數據輸入DIN#01時，作為剩餘記憶體裝置的記憶體裝置_00、記憶體裝置_02和記憶體裝置_03可能不使用通道0 CH0。然而，由於記憶體裝置_00在時段t0至t1中接收數據（DIN#00），所以記憶體裝置_00可從t1開始執行編程操作（tPROG#00）。
在t2至t3中，可執行向記憶體裝置_02的數據輸入DIN#02。在執行數據輸入DIN#02時，記憶體裝置_02可通過通道0 CH0接收編程命令、位址和數據。由於記憶體裝置_00、記憶體裝置_01、記憶體裝置_02和記憶體裝置_03共同連接到通道0 CH0，所以在執行向記憶體裝置_02的數據輸入DIN#02時，作為剩餘記憶體裝置的記憶體裝置_00、記憶體裝置_01和記憶體裝置_03可能不使用通道0 CH0。然而，由於記憶體裝置_00在時段t0至t1中接收數據（DIN#00），所以記憶體裝置_00可從t1開始執行編程操作（tPROG#00）。另外，由於記憶體裝置_01在時段t1至t2中接收數據（DIN#01），所以記憶體裝置_01可從t2開始執行編程操作（tPROG#01）。
在t3至t4中，可執行向記憶體裝置_03的數據輸入DIN#03。在執行數據輸入DIN#03時，記憶體裝置_03可通過通道0 CH0接收編程命令、位址和數據。由於記憶體裝置_00、記憶體裝置_01、記憶體裝置_02和記憶體裝置_03共同連接到通道0 CH0，所以在執行向記憶體裝置_03的數據輸入DIN#03時，作為剩餘記憶體裝置的記憶體裝置_00、記憶體裝置_01、記憶體裝置_02可能不使用通道0 CH0。然而，由於記憶體裝置_00在時段t0至t1中接收數據（DIN#00），所以記憶體裝置_00可從t1開始執行編程操作（tPROG#00）。另外，由於記憶體裝置_01在時段t1至t2中接收數據（DIN#01），所以記憶體裝置_01可從t2開始執行編程操作（tPROG#01）。另外，由於記憶體裝置_02在時段t2至t3中接收數據（DIN#02），所以記憶體裝置_02可從t3開始執行編程操作（tPROG#02）。
在t4，記憶體裝置_00的編程操作可完成（tPROG#00）。
此後，在t4至t8，可按照與t0至t4中執行的方法相同的方法執行向記憶體裝置_00至記憶體裝置_03的數據輸入DIN#00、DIN#01、DIN#02和DIN#03。
參照圖10至圖12，當根據依據圖10的實施方式的數據輸入方法執行根據第一編程操作1st PGM和第二編程操作2nd PGM的操作時，由於具有相對短的數據輸入時段的第一編程操作1st PGM，可能發生記憶體控制器與記憶體裝置之間的瓶頸現象。
然而，在這根據通過圖8以及圖9A和圖9B確定的編程順序執行的情況下，當第N頁的CSB數據和MSB數據和第(N+1)頁的LSB頁被組合時，輸入完整頁數據。因此，當通過交織方法執行第一編程操作1st PGM和第二編程操作2nd PGM時，數據存儲效率可更快。
在各種實施方式中，記憶體裝置可獨立地使用在第一編程操作中使用的電壓和在第二編程操作中使用的電壓。
以下，參照圖13至圖18詳細描述控制在第一編程操作和第二編程操作中使用的電壓的方法。
圖13是示出執行本揭示內容的編程操作的記憶體裝置的配置的圖。
參照圖13，記憶體裝置100可包括記憶體單元陣列110、周邊電路120和控制邏輯130。
記憶體單元陣列110和周邊電路120可與參照圖2描述的記憶體單元陣列110和周邊電路120相同地配置和操作。
控制邏輯130可包括編程操作控制器131和編程信息存儲部132。編程操作控制器131可控制記憶體裝置100的編程操作。編程操作控制器131可包括控制第一編程操作的第一編程操作控制器131_1和控制第二編程操作的第二編程操作控制器131_2。
編程信息存儲部132可存儲用於編程操作的各種信息。編程信息存儲部132可包括編程順序信息存儲部132_1、編程電壓信息存儲部132_2和編程時間信息存儲部132_3。
編程順序信息存儲部132_1可存儲參照圖9A和圖9B描述的編程順序信息。編程順序信息可被預先存儲在作為包括在記憶體單元陣列110中的多個記憶體塊中的一個的內容可尋址記憶體（CAM）塊中，然後當記憶體裝置100被引導時可被加載在編程順序信息存儲部132_1中。編程操作控制器131可根據存儲在編程順序信息存儲部132_1中的編程順序信息來控制周邊電路120執行第一編程操作和第二編程操作。
編程電壓信息存儲部132_2可存儲關於在編程操作中使用的電壓的信息。在實施方式中，關於在編程操作中使用的電壓的信息可包括偏移電壓信息、第二編程操作起始電壓信息、階躍電壓信息和通過電壓信息。
在第一編程操作期間施加到所選字線的電壓可以是具有預定大小的電壓的固定編程電壓。在各種實施方式中，在第一編程操作期間施加到所選字線的電壓可以是通過將預定偏移電壓與在第二編程操作期間施加的編程起始電壓相加而獲得的電壓。在實施方式中，在第一編程操作期間施加到所選字線的電壓可以是通過將根據所選字線的位置而具有不同大小的預定偏移電壓與在第二編程操作期間施加的編程起始電壓相加而獲得的電壓。
在第一編程操作期間，第一通過電壓可被施加到未選字線。在第二編程操作期間，第二通過電壓可被施加到未選字線。在實施方式中，第一通過電壓的大小可具有與第二通過電壓不同的電壓大小。例如，第一通過電壓的大小可具有高於第二通過電壓的電壓位凖。另選地，第一通過電壓的大小可具有低於第二通過電壓的電壓位凖。
當執行第一編程操作和第二編程操作時，記憶體裝置可將具有與施加到與所選字線相鄰的未選字線的通過電壓不同的電壓位凖的通過電壓施加到剩餘未選字線。此時，在第一編程操作期間施加的通過電壓和在第二編程操作期間施加的通過電壓的大小可不同。
編程時間信息存儲部132_3可存儲關於在編程操作期間施加的電壓的施加時間的信息。
圖14是示出在第一編程操作和第二編程操作期間施加的電壓的圖。
參照圖14，在t0至t4期間，記憶體裝置可執行第一編程操作，並且在t5至t9期間，記憶體裝置可執行第二編程操作的第一編程循環的編程電壓施加步驟。
在t0，第一預充電電壓VPRE1可被施加到記憶體單元連接至的位元線當中的要禁止編程的記憶體單元連接至的位元線。可在t0至t3期間施加第一預充電電壓VPRE1，此時段可以是第一預充電時段Tpre1。
在t1，第一通過電壓VPASS1可被施加到所選字線Selected WL和未選字線Unselected WLs。可在t1至t3期間施加第一通過電壓VPASS1，此時段可以是第一通過電壓時段Tpass1。
在t2至t3期間，第一編程電壓1ST PGM VPGM可被施加到所選字線Selected WL。第一編程電壓1ST PGM VPGM的大小可以是位凖比第二編程電壓2ND PGM VPGM1（在第二編程操作的第一編程循環中施加的編程電壓）高偏移電壓VOFFSET的電壓。
在t3至t4期間，施加到位元線Bit Line、所選字線Selected WL和未選字線Unselected WLs的電壓可被放電。此時段可以是第一放電時段Tdis1。
在t5，第二預充電電壓VPRE2可被施加到記憶體單元連接至的位元線當中的要禁止編程的記憶體單元連接至的位元線。可在t5至t8期間施加第二預充電電壓VPRE2，並且此時段可以是第二預充電時段Tpre2。
在實施方式中，第二預充電電壓VPRE2可以是具有與第一預充電電壓VPRE1不同的電壓位凖的電壓。例如，第二預充電電壓VPRE2可以是低於第一預充電電壓VPRE1的電壓。然而，在圖14的實施方式中，第二預充電電壓VPRE2的大小不受限制。在各種實施方式中，第二預充電電壓VPRE2的大小可高於第一預充電電壓VPRE1的大小。
在第二編程操作中施加第二預充電電壓VPRE2的第二預充電時段Tpre2的長度可具有與在第一編程操作中施加第一預充電電壓VPRE1的第一預充電時段Tpre1的長度不同的長度。例如，第二預充電時段Tpre2的長度可以是比第一預充電時段Tpre1的長度更長的時間。然而，根據圖14的實施方式，第二預充電時段Tpre2的長度不受限制，並且第二預充電時段Tpre2的長度可以是比第一預充電時段Tpre1的長度更短的時間。
在t6，第二通過電壓VPASS2可被施加到所選字線Selected WL和未選字線Unselected WLs。可在t6至t8期間施加第二通過電壓VPASS2，並且此時段可以是第二通過電壓時段Tpass2。
在實施方式中，第二通過電壓VPASS2可以是具有與第一通過電壓VPASS1不同的電壓位凖的電壓。例如，第二通過電壓VPASS2可以是高於第一通過電壓VPASS1的電壓。然而，在圖14的實施方式中，第二通過電壓VPASS2的大小不受限制。在各種實施方式中，第二通過電壓VPASS2的大小可低於第一通過電壓VPASS1的大小。
在第二編程操作中施加第二通過電壓VPASS2的第二通過電壓時段Tpass2的長度可具有與在第一編程操作中施加第一通過電壓VPASS1的第一通過電壓時段Tpass1的長度不同的長度。例如，第二通過電壓時段Tpass2的長度可以是比第一通過電壓時段Tpass1的長度更長的時間。然而，根據圖14的實施方式，第二通過電壓時段Tpass2的長度不受限制，並且第二通過電壓時段Tpass2的長度可以是比第一通過電壓時段Tpass1的長度更短的時間。
在t7至t8期間，作為在第二編程操作的第一編程循環中施加的編程電壓的第二編程電壓2ND PGM VPGM1可被施加到所選字線WL。第二編程電壓2ND PGM VPGM1的大小可以是位凖比第一編程電壓1ST PGM VPGM的位凖低偏移電壓VOFFSET的電壓。
在t8至t9期間，施加到位元線Bit Line、所選字線Selected WL和未選字線Unselected WLs的電壓可被放電。此時段可以是第二放電時段Tdis2。
在第二編程操作中對每條線的電壓放電的第二放電時段Tdis2的長度可具有與在第一編程操作中對每條線的電壓放電的第一放電時段Tdis1的長度不同的長度。例如，第二放電時段Tdis2的長度可以是比第一放電時段Tdis1的長度更長的時間。然而，根據圖14的實施方式，第二放電時段Tdis2的長度不受限制，第二放電時段Tdis2的長度可以是比第一放電時段Tdis1的長度更短的時間。
圖15是示出圖13的編程電壓信息存儲部的實施方式的圖。
參照圖15，編程電壓信息存儲部132_2可包括偏移電壓信息OFFSET VOLTAGE、第二編程操作起始電壓信息2ND PGM START VOLTAGE、階躍電壓信息STEP VOLTAGE以及通過電壓信息1ST PASS VOLTAGE和2ND PASS VOLTAGE。
偏移電壓信息OFFSET VOLTAGE可包括關於用於確定在第一編程操作期間施加到所選字線的編程電壓的偏移電壓的大小的信息VOFFSET。例如，在第一編程操作期間施加到所選字線的編程電壓可以是通過將偏移電壓與在第二編程操作期間施加的編程起始電壓相加而獲得的電壓。
第二編程起始電壓信息2ND PGM START VOLTAGE可包括關於在第二編程操作的第一編程循環中施加的編程電壓的大小的信息VPGM_START。
階躍電壓信息STEP VOLTAGE可包括關於針對第二編程操作中的各個編程循環增加的階躍電壓的大小的信息VSTEP。
通過電壓信息1ST PASS VOLTAGE和2ND PASS VOLTAGE可包括第一通過電壓信息1ST PASS VOLTAGE和第二通過電壓信息2ND PASS VOLTAGE。
第一通過電壓信息1ST PASS VOLTAGE可包括關於在第一編程操作期間施加到未選字線的通過電壓的大小的信息VPASS1。第二通過電壓信息2ND PASS VOLTAGE可包括關於在第二編程操作期間施加到未選字線的通過電壓的大小的信息VPASS2。第二通過電壓可以是具有與第一通過電壓不同的電壓位凖的電壓。例如，第二通過電壓可高於第一通過電壓。另選地，第二通過電壓的大小可低於第一通過電壓。
圖16是示出圖13的編程電壓信息存儲部的另一實施方式的圖。
圖16的編程電壓信息存儲部132_2’可包括用於根據所選字線施加不同的偏移電壓的偏移電壓信息OFFSET VOLTAGE。
連接到記憶體塊的多個記憶體單元可根據所連接的字線的位置而具有不同的電特性。因此，為了確定最優編程操作電壓，可在製造記憶體裝置時通過測試工藝根據各條字線的位置來確定最優偏移電壓。
參照圖16，字線00 WL00至字線16 WL16的各個偏移電壓可具有不同的電壓值作為偏移電壓00 VOFFSET00至偏移電壓16 VOFFSET16。在實施方式中，包括在記憶體塊中的字線可被分成多個組，並且不同的偏移電壓可用於各個組。
可如圖16的實施方式中一樣使用編程電壓信息執行更優化的第一編程電壓的操作。
圖17是示出圖13的編程電壓信息存儲部的另一實施方式的圖。
圖17的編程電壓信息存儲部132_2’’可包括通過電壓信息1ST PASS VOLTAGE(N+1, N-1)、1ST PASS VOLTAGE(OTHER)、2ND PASS VOLTAGE(N+1, N-1)和2ND PASS VOLTAGE(OTHER)。
參照圖17，通過電壓信息1ST PASS VOLTAGE(N+1, N-1)、1ST PASS VOLTAGE(OTHER)、2ND PASS VOLTAGE(N+1, N-1)和2ND PASS VOLTAGE(OTHER)可包括關於在第一編程操作期間施加到相鄰未選字線的通過電壓的信息1ST PASS VOLTAGE(N+1, N-1)、關於在第一編程操作期間施加到剩餘未選字線的通過電壓的信息1ST PASS VOLTAGE(OTHER)、關於在第二編程操作期間施加到相鄰未選字線的通過電壓的信息2ND PASS VOLTAGE(N+1, N-1)以及關於在第二編程操作期間施加到剩餘未選字線的通過電壓的信息2ND PASS VOLTAGE(OTHER)。
假設所選字線是第N字線，則與第N字線相鄰的第(N+1)字線和第(N-1)字線可以是與所選字線相鄰的未選字線。在未選字線當中，除了相鄰未選字線之外的剩餘字線可以是剩餘未選字線(OTHER)。
不同大小的通過電壓可分別被施加到相鄰未選字線和剩餘未選字線。在各種實施方式中，不同大小的通過電壓也可分別在第一編程操作和第二編程操作中被施加到相鄰未選字線和剩餘未選字線。
例如，在第一編程操作期間，第三通過電壓VPASS3可被施加到相鄰未選字線，並且第四通過電壓VPASS4可被施加到剩餘未選字線。在第二編程操作期間，第五通過電壓VPASS5可被施加到相鄰未選字線，並且第六通過電壓VPASS6可被施加到剩餘未選字線。
圖18是示出圖13的編程時間信息存儲部的實施方式的圖。
參照圖18，編程時間信息存儲部132_3可包括關於指示在第一編程操作1ST PROGRAM和第二編程操作2ND PROGRAM期間施加預充電電壓的時段的預充電時段PRECHARGE TIME、施加通過電壓的通過電壓時段PASS VOLTAGE APPLICATION TIME以及對每條線的電壓放電的放電時段DISCHARGE TIME的長度的信息。
如參照圖14描述的，第一編程操作1ST PROGRAM中的預充電時段PRECHARGE TIME可以是第一預充電時段Tpre1，通過電壓時段PASS VOLTAGE APPLICATION TIME可以是第一通過電壓時段Tpass1，放電時段DISCHARGE TIME可以是第一放電時段Tdis1。
另外，第二編程操作2ND PROGRAM中的預充電時段PRECHARGE TIME可以是第二預充電時段Tpre2，通過電壓時段PASS VOLTAGE APPLICATION TIME可以是第二通過電壓時段Tpass2，放電時段DISCHARGE TIME可以是第二放電時段Tdis2。
在第一編程操作1ST PROGRAM和第二編程操作2ND PROGRAM期間，預充電時段PRECHARGE TIME、通過電壓時段PASS VOLTAGE APPLICATION TIME和放電時段DISCHARGE TIME的長度可具有不同的長度。在第一編程操作1ST PROGRAM和第二編程操作2ND PROGRAM期間不同地施加電壓被施加或放電的時間長度的情況下，記憶體裝置可高效地控制整個編程操作的執行時間。
圖19是示出圖1的記憶體控制器的另一實施方式的圖。
參照圖1和圖19，記憶體控制器1200可包括處理器1210、RAM 1220、錯誤校正電路1230、ROM 1260、主機介面1270和快閃記憶體介面1280。
處理器1210可控制記憶體控制器1200的總體操作。RAM 1220可用作記憶體控制器1200的緩衝記憶體、快取記憶體(cache memory)、操作記憶體等。
ROM 1260可按韌體形式存儲記憶體控制器1200操作所需的各種信息。
記憶體控制器1200可通過主機介面1270與外部裝置（例如，參照圖1描述的主機300、應用處理器等）通信。
記憶體控制器1200可通過快閃記憶體介面1280與參照圖1描述的記憶體裝置100通信。記憶體控制器1200可通過快閃記憶體介面1280將命令CMD、位址ADDR、控制信號CTRL等發送到記憶體裝置100並接收數據DATA。例如，快閃記憶體介面1280可包括NAND介面。
圖20是示出應用了根據本揭示內容的實施方式的儲存裝置的記憶卡系統的方塊圖。
參照圖20，記憶卡系統2000包括記憶體控制器2100、記憶體裝置2200和連接器2300。
記憶體控制器2100連接到記憶體裝置2200。記憶體控制器2100被配置為存取記憶體裝置2200。例如，記憶體控制器2100可被配置為控制記憶體裝置2200的讀取操作、寫入操作、擦除操作和後臺操作。記憶體控制器2100被配置為提供記憶體裝置2200與主機之間的介面。記憶體控制器2100被配置為驅動用於控制記憶體裝置2200的韌體。記憶體控制器2100可與參照圖1描述的記憶體控制器200等同地實現。
例如，記憶體控制器2100可包括諸如隨機存取記憶體（RAM）、處理器、主機介面、記憶體介面和錯誤校正器的組件。
記憶體控制器2100可通過連接器2300與外部裝置通信。記憶體控制器2100可根據特定通信標準來與外部裝置（例如，主機）通信。例如，記憶體控制器2100被配置為通過諸如通用串列匯流排（USB）、多媒體卡（MMC）、嵌入式MMC（eMMC）、周邊組件互連（PCI）、高速PCI（PCI-E）、高級技術附件（ATA）、串列ATA、平行ATA、小型計算機系統介面（SCSI）、增強小型磁盤介面（ESDI）、整合式驅動電子設備（IDE）、FireWire、通用快閃記憶體（UFS）、Wi-Fi、藍牙和NVMe的各種通信標準中的至少一種來與外部裝置通信。例如，連接器2300可由上述各種通信標準中的至少一種定義。
例如，記憶體裝置2200可由諸如電可擦除可編程ROM（EEPROM）、NAND快閃記憶體、NOR快閃記憶體、相變RAM（PRAM）、電阻RAM（ReRAM）、鐵電RAM（FRAM）和自旋轉移矩磁性RAM（STT-MRAM）的各種非揮發性記憶體元件配置。
記憶體控制器2100和記憶體裝置2200可被整合到一個半導體裝置中以配置記憶卡。例如，記憶體控制器2100和記憶體裝置2200可被整合到一個半導體裝置中以配置諸如PC卡（個人計算機記憶卡國際協會（PCMCIA））、緊湊快閃記憶體卡（CF）、智慧型媒體卡（SM或SMC）、記憶棒、多媒體卡（MMC、RS-MMC、MMCmicro或eMMC）、SD卡（SD、miniSD、microSD或SDHC）和通用快閃記憶體（UFS）的記憶卡。
圖21是示出應用了根據本揭示內容的實施方式的儲存裝置的固態驅動器（SSD）系統的方塊圖。
參照圖21，SSD系統3000包括主機3100和SSD 3200。SSD 3200通過信號連接器3001來與主機3100交換信號SIG，並且通過電源連接器3002來接收電力PWR。SSD 3200包括SSD控制器3210、多個快閃記憶體3221至322n、輔助電源裝置3230和緩衝記憶體3240。
根據本揭示內容的實施方式，SSD控制器3210可執行參照圖1描述的記憶體控制器200的功能。
SSD控制器3210可響應於從主機3100接收的信號SIG來控制多個快閃記憶體3221至322n。例如，信號SIG可以是基於主機3100與SSD 3200之間的介面的信號。例如，信號SIG可以是由諸如通用串列匯流排（USB）、多媒體卡（MMC）、嵌入式MMC（eMMC）、周邊組件互連（PCI）、高速PCI（PCI-E）、高級技術附件（ATA）、串列ATA、平行ATA、小型計算機系統介面（SCSI）、增強小型磁盤介面（ESDI）、整合式驅動電子設備（IDE）、FireWire、通用快閃記憶體（UFS）、Wi-Fi、藍牙和NVMe的介面中的至少一種限定的信號。
輔助電源裝置3230通過電源連接器3002連接到主機3100。輔助電源裝置3230可從主機3100接收電力PWR並且可用電力進行充電。當來自主機3100的電力供應不平穩時，輔助電源裝置3230可提供SSD 3200的電力。例如，輔助電源裝置3230可設置在SSD 3200中或者可設置在SSD 3200外部。例如，輔助電源裝置3230可設置在主板上並且可向SSD 3200提供輔助電力。
緩衝記憶體3240作為SSD 3200的緩衝記憶體操作。例如，緩衝記憶體3240可暫時存儲從主機3100接收的數據或從多個快閃記憶體3221至322n接收的數據，或者可暫時存儲快閃記憶體3221至322n的元數據（例如，映射表）。緩衝記憶體3240可包括諸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的揮發性記憶體或者諸如FRAM、ReRAM、STT-MRAM和PRAM的非揮發性記憶體。
圖22是示出應用了根據本揭示內容的實施方式的儲存裝置的使用者系統的方塊圖。
參照圖22，使用者系統4000包括應用處理器4100、記憶體模組4200、網路模組4300、存儲模組4400和使用者介面4500。
應用處理器4100可驅動包括在使用者系統4000中的組件、操作系統（OS）、使用者程序等。例如，應用處理器4100可包括控制包括在使用者系統4000中的組件的控制器、介面、圖形引擎等。應用處理器4100可作為系統晶片（SoC）提供。
記憶體模組4200可作為使用者系統4000的主記憶體、工作記憶體、緩衝記憶體或快取記憶體操作。記憶體模組4200可包括諸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM的揮發性隨機存取記憶體或者諸如PRAM、ReRAM、MRAM和FRAM的非揮發性隨機存取記憶體。例如，應用處理器4100和記憶體模組4200可基於堆疊式封裝（POP）來封裝並作為一個半導體封裝提供。
網路模組4300可與外部裝置通信。例如，網路模組4300可支持諸如分碼多重存取（CDMA）、全球移動通信系統（GSM）、寬帶CDMA（WCDMA）、CDMA-2000、分時多重存取（TDMA）、長期演進技術、Wimax、WLAN、UWB、藍牙和Wi-Fi的無線通信。例如，網路模組4300可被包括在應用處理器4100中。
存儲模組4400可存儲數據。例如，存儲模組4400可存儲從應用處理器4100接收的數據。另選地，存儲模組4400可將存儲在存儲模組4400中的數據發送到應用處理器4100。例如，存儲模組4400可被實現為諸如相變RAM（PRAM）、磁性RAM（MRAM）、電阻RAM（RRAM）、NAND快閃記憶體、NOR快閃記憶體和三維NAND快閃記憶體的非揮發性半導體記憶體元件。例如，存儲模組4400可作為諸如記憶卡的可移除儲存裝置（可移除驅動器）以及使用者系統4000的外部驅動器來提供。
例如，存儲模組4400可包括多個非揮發性記憶體裝置，並且多個非揮發性記憶體裝置可與參照圖1描述的記憶體裝置100相同地操作。存儲模組4400可與參照圖1描述的儲存裝置50相同地操作。
使用者介面4500可包括用於向應用處理器4100輸入數據或指令或者用於向外部裝置輸出數據的介面。例如，使用者介面4500可包括諸如鍵盤、小鍵盤、按鈕、觸摸面板、觸摸螢幕、觸摸板、觸摸球、相機、麥克風、陀螺儀感測器、振動感測器和壓電元件的使用者輸入介面。使用者介面4500可包括諸如液晶顯示器（LCD）、有機發光二極體（OLED）顯示裝置、主動矩陣OLED（AMOLED）顯示裝置、LED、揚聲器和監視器的使用者輸出介面。 相關申請案的交叉引用
本申請案主張2020年8月3日提交於韓國知識產權局的韓國專利申請號10-2020-0097006和2021年1月11日提交於韓國知識產權局的韓國專利申請號10-2021-0003589的優先權，其完整揭示內容通過引用併入本文。
50:儲存裝置 100:記憶體裝置 110:記憶體單元陣列 120:周邊電路 121:列解碼器 122:電壓產生器 123:頁緩衝器組 124:行解碼器 125:輸入/輸出電路 126:感測電路 127:溫度感測器 130:控制邏輯 131:編程操作控制器 131_1:第一編程操作控制器 131_2:第二編程操作控制器 132:編程信息存儲部 132_1:編程順序信息存儲部 132_2:編程時間信息存儲部 132_2’:編程時間信息存儲部 132_2”:編程時間信息存儲部 132_3:編程時間信息存儲部 200:記憶體控制器 300:主機 1200:記憶體控制器 1210:處理器 1220:RAM 1230:錯誤校正電路 1260:主機介面 1270:主機介面 1280:快閃記憶體介面 2000:記憶卡系統 2100:記憶體控制器 2200:記憶體裝置 2300:連接器 3000:SSD系統 3001:信號連接器 3002:電源連接器 3100:主機 3200:SSD 3210:SSD控制器 3221:快閃記憶體 3222:快閃記憶體 322n:快閃記憶體 3230:輔助電源裝置 3240:緩衝記憶體 4000:使用者系統 4100:應用處理器 4200:記憶體模組 4300:網路模組 4400:存儲模組 4500:使用者介面 ADDR:位址 BL1-BLn:位元線 BLK1-BLKz:記憶體塊 CADD:行位址 CH0-CH3:通道 CL:行線 CMD:命令 CSB:中央有效位元 DL:數據線 DSL:汲極選擇線 DST:汲極選擇電晶體 E:擦除狀態 IM:中間狀態 LSB:最低有效位元 MC1-MC16:記憶體單元 MSB:最高有效位元 OPSIG:輸出操作信號 PBSIGNALS:頁緩衝器控制信號 P1-P7:編程狀態 PG: R1-R7:讀取電壓 RADD:列位址 RL:列線 SL:源極線 SSL:源極選擇線 SST:源極選擇電晶體 ST:串 TEMP:溫度信號 Vop:操作電壓 VPB:感測電壓 WAY0-WAY3:路徑 WL1-WL16:字線
[圖1]是示出根據本揭示內容的實施方式的儲存裝置的圖。
[圖2]是示出圖1的記憶體裝置的結構的圖。
[圖3]是示出圖2的記憶體塊當中的任一個記憶體塊的結構的圖。
[圖4A和圖4B]是示出TLC的閾值電壓分佈的圖。
[圖5A和圖5B]是示出根據本揭示內容的實施方式的編程操作的圖。
[圖6A]是示出讀取LSB頁數據的操作的圖。
[圖6B]是示出讀取CSB頁數據的操作的圖。
[圖6C]是示出讀取MSB頁數據的操作的圖。
[圖7]是示出根據本揭示內容的實施方式的在編程操作期間施加到字線和位元線的電壓的圖。
[圖8]是示出包括在記憶體塊中的頁的編程順序的圖。
[圖9A]是示出根據本揭示內容的實施方式的編程順序信息的圖。
[圖9B]是示出根據本揭示內容的另一實施方式的編程順序信息的圖。
[圖10]是示出根據本揭示內容的實施方式的2-8編程方法的類型的圖。
[圖11]是示出圖1的記憶體控制器與多個記憶體裝置之間的連接關係的示例的方塊圖。
[圖12]是示出根據數據交織的編程操作的時序圖。
[圖13]是示出本揭示內容的執行編程操作的記憶體裝置的配置的圖。
[圖14]是示出在第一編程操作和第二編程操作期間施加的電壓的圖。
[圖15]是示出圖13的編程電壓信息存儲部的實施方式的圖。
[圖16]是示出圖13的編程電壓信息存儲部的另一實施方式的圖。
[圖17]是示出圖13的編程電壓信息存儲部的另一實施方式的圖。
[圖18]是示出圖13的編程時間信息存儲部的實施方式的圖。
[圖19]是示出圖1的記憶體控制器的另一實施方式的圖。
[圖20]是示出應用了根據本揭示內容的實施方式的儲存裝置的記憶卡系統的方塊圖。
[圖21]是示出應用了根據本揭示內容的實施方式的儲存裝置的固態驅動器（SSD）系統的方塊圖。
[圖22]是示出應用了根據本揭示內容的實施方式的儲存裝置的使用者系統的方塊圖。
50:儲存裝置
100:記憶體裝置
200:記憶體控制器
300:主機

Claims (39)

  1. 一種記憶體裝置，該記憶體裝置包括： 記憶體塊，該記憶體塊包括多個記憶體單元； 周邊電路，該周邊電路被配置為執行將數據存儲在所述多個記憶體單元當中的連接到所選字線的多個選擇記憶體單元中的第一編程操作和第二編程操作；以及 編程操作控制器，該編程操作控制器被配置為控制所述第一編程操作和所述第二編程操作， 其中，所述第一編程操作使用要存儲在所述選擇記憶體單元中的頁數據當中的一個邏輯頁數據來執行，並且 所述第二編程操作使用所述頁數據當中的除了所述一個邏輯頁數據之外的剩餘邏輯頁數據來執行。
  2. 根據請求項1所述的記憶體裝置，其中，所述第一編程操作是將所述選擇記憶體單元的閾值電壓編程為與擦除狀態或中間狀態中的任一個對應的操作。
  3. 根據請求項1所述的記憶體裝置，其中，所述第二編程操作包括多個編程循環，各個編程循環包括將編程電壓施加到所述所選字線的編程電壓施加步驟以及驗證所述選擇記憶體單元的目標編程狀態的驗證步驟，並且 所述第一編程操作包括將具有預定電壓位凖的固定編程電壓施加到所述所選字線的編程脈衝施加步驟。
  4. 根據請求項3所述的記憶體裝置，其中，所述第一編程操作是將所述固定編程電壓施加到所述所選字線至少兩次的操作。
  5. 根據請求項3所述的記憶體裝置，其中，所述第一編程操作是將所述固定編程電壓施加到所述所選字線僅一次的操作。
  6. 根據請求項3所述的記憶體裝置，其中，所述第一編程操作不包括驗證步驟。
  7. 根據請求項2所述的記憶體裝置，其中，多個所述選擇記憶體單元當中的要編程為所述擦除狀態的記憶體單元的目標編程狀態的數量和要編程為所述中間狀態的記憶體單元的目標編程狀態的數量相同。
  8. 根據請求項1所述的記憶體裝置，其中，所述選擇記憶體單元具有擦除狀態和第一編程狀態至第n編程狀態中的任一個作為目標編程狀態，其中，n是等於或大於2的自然數。
  9. 根據請求項8所述的記憶體裝置，其中，所述周邊電路執行讀取存儲在所述選擇記憶體單元中的數據的讀取操作。
  10. 根據請求項9所述的記憶體裝置，該記憶體裝置還包括： 控制邏輯，該控制邏輯被配置為控制所述讀取操作。
  11. 根據請求項10所述的記憶體裝置，其中，存儲在所述選擇記憶體單元中的所述數據包括多個邏輯頁數據，並且 所述控制邏輯控制所述周邊電路在讀取所述多個邏輯頁數據中的任一個時使用一個讀取電壓來讀取。
  12. 根據請求項1所述的記憶體裝置，其中，所述一個邏輯頁數據對應於最低有效位元(LSB)頁數據。
  13. 根據請求項12所述的記憶體裝置，其中，所述剩餘邏輯頁數據對應於中央有效位元(CSB)頁數據和最高有效位元(MSB)頁數據中的至少一個。
  14. 根據請求項1所述的記憶體裝置，其中，所述第二編程操作包括多個編程循環，各個編程循環包括將編程電壓施加到多個所述選擇記憶體單元共同連接至的字線的編程電壓施加步驟以及驗證所述選擇記憶體單元的目標編程狀態的驗證步驟，並且 所述第一編程操作包括施加位凖比在所述多個編程循環當中的第一編程循環中施加到所述字線的電壓大偏移電壓的編程電壓的編程脈衝施加步驟。
  15. 根據請求項14所述的記憶體裝置，其中，所述偏移電壓根據所述字線的位置而具有不同的電壓位凖。
  16. 根據請求項3所述的記憶體裝置，其中，在所述第一編程操作期間施加到所述多個記憶體單元當中的未選字線的通過電壓的大小和在所述第二編程操作期間施加到所述多個記憶體單元當中的未選字線的通過電壓的大小具有不同的電壓位凖。
  17. 根據請求項16所述的記憶體裝置，其中，所述編程操作控制器將具有不同電壓位凖的通過電壓施加到所述未選字線當中的與所述所選字線相鄰的未選字線以及剩餘未選字線。
  18. 根據請求項3所述的記憶體裝置，其中，所述編程操作控制器不同地控制在所述第一編程操作中施加所述固定編程電壓的時間和在所述第二編程操作中施加所述編程電壓的時間。
  19. 一種記憶體裝置，該記憶體裝置包括： 記憶體塊，該記憶體塊連接到各自包括多個頁的多條物理字線； 周邊電路，該周邊電路被配置為執行將數據存儲在所述多個頁中的編程操作；以及 控制邏輯，該控制邏輯被配置為控制所述周邊電路， 其中，所述編程操作包括將包括在所述多個頁中的記憶體單元的閾值電壓編程為具有擦除狀態或中間狀態的狀態的閾值電壓的第一編程操作以及將所述記憶體單元編程為具有所述擦除狀態和第一編程狀態至第n編程狀態中的任一個的閾值電壓的第二編程操作，其中，n是等於或大於2的自然數，並且 所述控制邏輯控制所述周邊電路對多條所述物理字線當中的所選物理字線中所包括的多個頁中的一個執行第一編程操作，然後對在所述所選物理字線之前執行第一編程操作的物理字線中所包括的多個頁中的一個執行第二編程操作。
  20. 根據請求項19所述的記憶體裝置，其中，所述第一編程操作包括一個編程循環，並且 所述第二編程操作包括多個編程循環。
  21. 根據請求項20所述的記憶體裝置，其中，所述第一編程操作不包括對包括在所述多個頁中的所述記憶體單元的所述閾值電壓是否對應於所述擦除狀態或所述中間狀態中的任一個進行驗證的驗證步驟。
  22. 根據請求項21所述的記憶體裝置，其中，包括在所述第二編程操作中的所述多個編程循環中的每一個包括編程電壓施加操作和驗證操作。
  23. 根據請求項19所述的記憶體裝置，其中，所述多個頁共同連接到多條所述物理字線中的任一條。
  24. 根據請求項19所述的記憶體裝置，其中，各條所述物理字線包括分別連接到所述多個頁的多條邏輯字線。
  25. 根據請求項20所述的記憶體裝置，其中，所述控制邏輯控制所述周邊電路在所述第一編程操作期間將位凖比在所述多個編程循環當中的第一編程循環中施加到在所述所選物理字線之前執行第一編程操作的物理字線的編程電壓大偏移電壓的編程電壓施加到所述所選物理字線。
  26. 根據請求項25所述的記憶體裝置，其中，所述偏移電壓根據所述物理字線的位置而具有不同的電壓位凖。
  27. 根據請求項19所述的記憶體裝置，其中，在所述第一編程操作期間施加到所述多個頁當中的未選頁的通過電壓的大小和在所述第二編程操作期間施加到所述多個頁當中的未選頁的通過電壓的大小具有不同的電壓位凖。
  28. 根據請求項27所述的記憶體裝置，其中，所述控制邏輯在所述編程操作期間將具有不同電壓位凖的通過電壓施加到所述未選頁當中的與所述物理字線所對應的所選頁相鄰的未選頁以及剩餘未選頁。
  29. 根據請求項25所述的記憶體裝置，其中，所述控制邏輯不同地控制在所述第一編程操作中施加編程電壓的時間和在所述第二編程操作中施加所述編程電壓的時間。
  30. 一種儲存裝置，該儲存裝置包括： 多個記憶體裝置；以及 記憶體控制器，該記憶體控制器被配置為提供指示將數據存儲在所述記憶體裝置中的編程命令， 其中，各個所述記憶體裝置包括： 記憶體單元塊，該記憶體單元塊包括多個記憶體單元； 周邊電路，該周邊電路被配置為響應於所述編程命令而執行將所述數據存儲在多個選擇記憶體單元中的第一編程操作和第二編程操作，所述選擇記憶體單元是從所述多個記憶體單元當中選擇的記憶體單元；以及 編程操作控制器，該編程操作控制器被配置為控制所述第一編程操作和所述第二編程操作， 所述第一編程操作使用要存儲在所述選擇記憶體單元中的頁數據當中的一個邏輯頁數據來執行，並且 所述第二編程操作使用所述頁數據當中的除了所述一個邏輯頁數據之外的剩餘邏輯頁數據來執行。
  31. 根據請求項30所述的儲存裝置，其中，所述第一編程操作是將所述選擇記憶體單元的閾值電壓編程為與擦除狀態或中間狀態中的任一個對應的操作。
  32. 根據請求項30所述的儲存裝置，其中，所述第二編程操作包括多個編程循環，各個編程循環包括將編程電壓施加到多個所述選擇記憶體單元共同連接至的字線的編程電壓施加步驟以及驗證所述選擇記憶體單元的目標編程狀態的驗證步驟，並且 所述第一編程操作包括將具有預定電壓位凖的固定編程電壓施加到所述字線的編程脈衝施加步驟。
  33. 根據請求項32所述的儲存裝置，其中，所述第一編程操作是將所述固定編程電壓施加到所述字線至少兩次的操作。
  34. 根據請求項31所述的儲存裝置，其中，多個所述選擇記憶體單元當中的要編程為所述擦除狀態的記憶體單元的目標編程狀態的數量和要編程為所述中間狀態的記憶體單元的目標編程狀態的數量相同。
  35. 根據請求項30所述的儲存裝置，其中，所述第二編程操作包括多個編程循環，各個編程循環包括將編程電壓施加到多個所述選擇記憶體單元共同連接至的字線的編程電壓施加步驟以及驗證所述選擇記憶體單元的目標編程狀態的驗證步驟，並且 所述第一編程操作包括施加位凖比在所述多個編程循環當中的第一編程循環中施加到所述字線的電壓大偏移電壓的編程電壓的編程脈衝施加步驟。
  36. 根據請求項35所述的儲存裝置，其中，所述偏移電壓根據所述字線的位置而具有不同的電壓位凖。
  37. 根據請求項32所述的儲存裝置，其中，在所述第一編程操作期間施加到所述多個記憶體單元當中的未選字線的通過電壓的大小和在所述第二編程操作期間施加到所述多個記憶體單元當中的未選字線的通過電壓的大小具有不同的電壓位凖。
  38. 根據請求項37所述的儲存裝置，其中，所述編程操作控制器將具有不同電壓位凖的通過電壓施加到所述未選字線當中的與所選字線相鄰的未選字線以及剩餘未選字線。
  39. 根據請求項32所述的儲存裝置，其中，所述編程操作控制器不同地控制在所述第一編程操作中施加所述固定編程電壓的時間和在所述第二編程操作中施加所述編程電壓的時間。
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