KR20150041260A - 반도체 장치 및 그것의 동작 방법 - Google Patents

반도체 장치 및 그것의 동작 방법 Download PDF

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Abstract

반도체 장치는 다수의 페이지 버퍼들, 및 검증신호 제어부들을 포함한다. 각 페이지 버퍼는 비트라인과 연결되고 검증 동작을 수행하여 검증신호를 검증단으로 출력하고, 특정 수의 페이지 버퍼들이 서브 페이지 버퍼 그룹을 이루며, 각 검증신호 제어부는 각 서브 페이지 버퍼 그룹 내의 페이지 버퍼들과 연결되고, 페일 컬럼 데이터에 기반하여 페이지 버퍼로부터 검증단으로 검증신호가 출력되는 것을 제어한다.

Description

반도체 장치 및 그것의 동작 방법{Semiconductor apparatus and operating method thereof}
본 발명은 반도체 장치 및 반도체 장치의 동작 방법에 관한 것이다.
반도체 장치 중 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
반도체 장치가 높은 데이터 신뢰성을 갖도록 하는 것이 바람직하다.
본 발명의 실시예는 높은 데이터 신뢰성을 갖는 반도체 장치 및 반도체 장치의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 다수의 페이지 버퍼들, 및 검증신호 제어부들을 포함한다. 각 페이지 버퍼는 비트라인과 연결되고 검증 동작을 수행하여 검증신호를 검증단으로 출력하고, 특정 수의 페이지 버퍼들이 서브 페이지 버퍼 그룹을 이루며, 각 검증신호 제어부는 각 서브 페이지 버퍼 그룹 내의 페이지 버퍼들과 연결되고, 페일 컬럼 데이터에 기반하여 페이지 버퍼로부터 검증단으로 검증신호가 출력되는 것을 제어할 수 있다.
상기 검증신호 제어부는 상기 페일 컬럼 데이터를 래치하는 제3 래치부, 및 상기 검증부와 연결되고 상기 페일 컬럼 데이터에 기반하여 상기 검증부로 전압이 입력되는 것을 제어하는 전압 제어부를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은 메모리 셀에 검증 동작을 수행하는 단계, 상기 검증 동작 수행 결과 생성된 검증결과 데이터에 기반하여 검증신호를 생성하는 단계, 및 상기 메모리 셀이 페일 컬럼에 포함되는 메모리 셀인 경우, 검증단에 상기 검증신호가 출력되는 것을 차단하는 단계를 포함할 수 있다.
상기 메모리 셀이 페일 컬럼에 포함되는 메모리 셀인 경우, 상기 검증 동작 수행 후에 상기 검증결과 데이터가 생성되는 것을 차단하는 단계를 더 포함할 수 있다.
반도체 장치 및 반도체 장치의 동작 방법은 페이지 버퍼 내부의 래치보다 물리적 페일에 내성이 강한 래치를 페이지 버퍼 외부에 포함하여 페일 컬럼 마스킹 동작을 수행한다. 따라서 검증 동작 중 페이지 버퍼의 래치에서 페일이 발생하여 페이지 버퍼가 페일 컬럼 마스킹 동작을 제대로 수행되지 못하더라도 페이지 버퍼 외부에서 페일 컬럼 마스킹 동작을 수행할 수 있다. 따라서 데이터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 페이지 버퍼 그룹을 설명하기 위한 블록도이다.
도 4는 도 3에 도시된 페이지 버퍼를 설명하기 위한 블록도이다.
도 5는 도 4에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 6은 도 3에 도시된 검증신호 제어부를 설명하기 위한 회로도이다.
도 7은 도 3에 도시된 페이지 버퍼 그룹의 세부 구성을 설명하기 위한 회로도이다.
도 8 및 도 9는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 10은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 11은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 12는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 어레이(110), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 소거 동작 및 검증 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 제어회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 디코더(150), 입출력 회로(160) 및 패스/페일 체크 회로(170)를 포함한다.
도 2를 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 이러한 페이지는 프로그램 동작 또는 검증 동작의 기본 단위가 된다.
제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 소거 동작, 또는 검증 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 제어 회로(120)가 페이지 버퍼 그룹(140)을 제어하는 동작은 후술하기로 한다. 또한, 제어 회로(120)는 입출력 회로(160)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 소거 동작 및 검증 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(130)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 소거 동작 및 검증 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 생성 회로는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압을 글로벌 라인들로 출력한다. 검증 동작을 위해 전압 생성 회로는 선택된 페이지의 메모리 셀들에 인가하기 위한 검증 전압 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압을 글로벌 라인들로 출력한다. 소거 동작을 위해 전압 생성 회로는 선택된 메모리 블록의 메모리 셀들에 인가하기 위한 소거 전압을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C01)과 연결된 로컬 워드라인(예, WL0)에는 전압 생성 회로로부터 글로벌 워드라인을 통해 프로그램 전압 또는 검증 전압이 인가된다. 그리고, 선택되지 않은 셀들(C11~Cn1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 생성 회로로부터 글로벌 워드라인들을 통해 패스 전압이 인가된다. 소거 동작에서는 블록 내의 메모리 셀들 전체에 소거 전압이 인가될 수 있다. 이에 따라, 선택된 셀(C01)에 데이터가 프로그램 전압에 의해 저장되거나, 선택된 셀(C01)에 데이터가 저장되었는지가 검증 전압에 의해 검증된다.
페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 포함한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(C01~C0k)에 프로그램 검증 동작을 수행하기 위하여 비트라인들(BL1~BLk)을 프리차지하거나 비트라인들(BL1~BLk)의 전압 변화를 센싱한다. 프로그램 검증 동작에서, 페이지 버퍼 그룹(140)은 선택된 비트라인들을 모두 프리차지한다. 그리고, 전압 공급 회로(130)로부터 선택된 워드라인(WL0)에 검증 전압이 인가되면, 프로그램이 완료된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 프로그램이 완료되지 않은 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 검증결과 데이터를 래치한다.
페이지 버퍼의 구체적인 구성은 후술하기로 한다.
컬럼 디코더(150)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(150)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(160)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(140)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 컬럼 디코더(150)에 전달한다. 컬럼 디코더(150)는 입출력 회로(160)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(160)는 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(150)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(170)는 프로그램 동작 후에 실시되는 프로그램 검증 동작에서 페이지 버퍼들(PB1~PBk)로부터 각각 출력되는 검증 신호들에 응답하여 패스/페일 신호(P/FS)를 출력한다. 구체적으로 설명하면, 프로그램 검증 동작에서 메모리 셀의 문턱전압과 목표 전압을 비교하고 그 결과값이 검증결과 데이터로서 페이지 버퍼들(PB1~PBk)의 래치부에 래치된다. 그리고, 래치된 검증결과 데이터들은 패스/페일 체크 회로(170)로 검증신호로서 출력된다. 패스/페일 체크 회로(170)는 검증신호들에 응답하여 프로그램 동작의 완료 여부를 나타내는 패스/페일 신호(P/FS)를 제어 회로(120)로 출력한다. 제어 회로(120)는 패스/페일 신호(P/FS)에 응답하여 프로그램 데이터가 저장되는 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 메모리 셀이 존재하는지를 판단하고, 그 결과에 따라 프로그램 동작의 재실시 여부를 결정한다.
도 3은 도 1에 도시된 페이지 버퍼 그룹을 설명하기 위한 블록도이다.
페이지 버퍼 그룹은 비트라인들(BL1~BLk)을 통해 메모리 어레이와 연결되는 다수의 페이지 버퍼들(PB1~PBk)과 검증신호 제어부들(180<1>~180<i>)을 포함한다.
페이지 버퍼들(PB1~PBk)은 제어 회로의 PB 제어 신호에 응답하여 메모리 셀들에 프로그램 검증 동작을 수행하고 검증신호를 검증단(STATUS)으로 출력한다.
특정 수의 페이지 버퍼들(PB1~PB8, PB9~PB16, PBk-7~PBk)이 서브 페이지 버퍼 그룹(SPG<1>~SPG<i>)을 이룬다. 서브 페이지 버퍼 그룹(SPG<1>~SPG<i>) 내의 페이지 버퍼들(PB1~PB8, PB9~PB16, PBk-7~PBk)은 같은 컬럼 어드레스에 의해 선택되는 페이지 버퍼들이다. 검증신호 제어부들(180<1>~180<i>)은 서브 페이지 버퍼 그룹(SPG<1>~SPG<i>) 내의 페이지 버퍼들(PB1~PB8, PB9~PB16, PBk-7~PBk)과 공통노드(CO)에서 연결된다.
검증신호 제어부들(180<1>~180<i>)은 페일 컬럼 데이터(FDATA)에 기반하여 페이지 버퍼들(PB1~PBk)로부터 검증단(STATUS)으로 검증신호가 출력되는 것을 제어한다.
검증신호 제어부들은 서브 페이지 버퍼 그룹마다(예: 컬럼마다) 하나씩 배치되기 때문에 서브 페이지 버퍼 그룹 내의 페이지 버퍼보다 물리적 페일(예를 들면, 소자들 사이의 거리가 너무 가까움으로 인해 발생하는 동작 페일)에 내성이 강하다. 따라서 검증 동작 중 페이지 버퍼 내에서 페일이 발생하더라도 검증신호 제어부를 통해 검증신호가 출력되는 것을 제어함으로써 데이터의 신뢰성을 향상시킬 수 있다.
도 4는 도 3에 도시된 페이지 버퍼를 설명하기 위한 블록도이다. 도 5는 도 4에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 4 및 도 5를 참조하면, 페이지 버퍼는 제어 회로(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, TRANC, TRANM, CRST, CSET, MRST, MSET, PBSENSE, STATUS_EN)은 제어 회로에서 출력될 수 있다.
페이지 버퍼(PB1)는 비트라인 연결회로(N1), 프리차지 회로(P1), 제1 래치부(210), 제2 래치부(220) 및 검증부(230)을 포함한다.
비트라인 연결 회로(N1)는 비트라인(BL)과 래치부들 중 하나의 래치부를 연결신호(PBSENSE)에 응답하여 연결하는 동작을 수행한다. 래치부들은 비트라인 연결 회로(N1)에 병렬로 연결되며, 비트라인 연결 회로(N1)와 래치부들의 접속 노드가 센싱 노드(SO)가 된다.
프리차지 회로(P1)는 프리차지 신호(PRECHb)에 응답하여 센싱 노드(SO)를 프리차지하는 동작을 수행한다.
래치부들의 수는 설계에 따라 변경될 수 있으며, 도 3에서는 2개의 래치부들이 구비된 경우를 예로써 설명하기로 한다.
제1 래치부(210)는 프로그램 동작 시 메모리 셀에 프로그램할 데이터에 기반하여 비트라인에 프로그램 금지 전압 또는 프로그램 허용 전압(0V)을 인가할 수 있다. 제1 래치부(210)는 프로그램 동작 후 실시하는 프로그램 검증동작에서 메모리 셀의 문턱전압이 목표 검증전압 이상인지 아니면 목표 검증전압보다 작은지에 따라 초기 저장된 데이터('0')를 변경('1')하거나 유지함으로써 검증결과 데이터를 저장한다.
제1 래치부(210)는 메모리 셀에 프로그램할 데이터 및 검증결과 데이터를 래치하기 위한 제1 래치(MLAT), 전송 신호(TRANM)에 응답하여 제1 래치(MLAT)의 제1 노드(QM)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N4), 제1 래치(MLAT)의 제2 노드(QM_N) 및 제1 노드(QM)와 각각 연결되고 셋 신호(MSET)와 리셋 신호(MRST)에 응답하여 각각 동작하는 스위칭 소자들(N7, N8), 스위칭 소자들(N7, N8)과 접지 단자 사이에 연결되고 센싱 노드(SO)의 전위에 따라 동작하는 스위칭 소자(N9)를 포함한다.
제2 래치부(220)는 페일 컬럼 데이터(FDATA)에 기반하여 검증결과 데이터의 생성을 제어한다.
제2 래치부(220)는 페일 컬럼 데이터(FDATA)를 래치하기 위한 제2 래치(CLAT), 전송 신호(TRANC)에 응답하여 접지 단자를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N2), 페일 컬럼 데이터(FDATA)에 기반하여 스위칭 소자(N2)와 접지 단자를 연결시키도록 구성된 스위칭 소자(N3), 제2 래치(CLAT)의 제2 노드(QC_N) 및 제1 노드(QC)와 연결되고 셋 신호(CSET)와 리셋 신호(CRST)에 응답하여 각각 동작하는 스위칭 소자들(N5, N6), 스위칭 소자들(N5, N6)과 접지 단자 사이에 연결되고 센싱 노드(SO)의 전위에 따라 동작하는 스위칭 소자(N9)를 포함한다.
검증부(230)는 검증결과 데이터에 기반하여 검증신호를 생성하고, 생성된 검증신호를 검증단(STATUS)으로 출력한다.
검증부(230)는 검증 인에이블 신호(STATUS_EN)에 응답하여 검증단(STATUS)과 공통 노드(CO)를 연결하도록 구성된 스위칭 소자(N10), 제1 래치(MLAT)의 제2 노드(QM_N)의 전위에 따라 스위칭 소자(N10)와 공통 노드(CO)를 연결하도록 구성된 스위칭 소자(N11)를 포함한다.
메모리 셀에 제1 데이터('0')를 저장하는 경우 제1 래치부(210)의 제1 노드(QM)는 로직 로우가 되고, 메모리 셀에 제2 데이터('1')를 저장하는 경우 제1 래치부(210)의 제1 노드(QM)는 로직 하이가 된다.
프로그램 동작 및 프로그램 검증 동작을 수행한 후, 제1 데이터('0')를 저장하는 메모리 셀의 문턱전압이 검증전압(목표전압) 이상인 경우에는 센싱 노드(SO)가 로직 하이가 되어 스위칭 소자(N9)가 턴온되고, 셋 신호(MSET)에 응답하여 스위칭 소자(N7)이 턴온되어 제1 래치부(310)의 제2 노드(QM_N)는 로직 하이에서 로직 로우로 변경된다.
검증 인에이블 신호(STATUS_EN)가 입력되더라도 제1 래치부(310)의 제2 노드(QM_N)가 로직 로우이므로 검증부(230)의 스위칭 소자(N11)이 턴온되지 않아서 검증신호는 검증단(STATUS)으로 출력되지 않는다. 나중에 설명하겠지만 검증단(STATUS)은 프리차지되어 있다. 따라서 페이지의 모든 메모리 셀들의 문턱전압이 검증전압 이상으로 상승한 경우에는 검증단(STATUS)이 로직 하이를 유지한다. 이 경우 프로그램 검증 동작이 패스된 것으로 판단할 수 있다.
페이지의 메모리 셀들 중 문턱전압이 검증전압 미만인 메모리 셀이 하나라도 존재하면, 검증 동작 후 센싱 노드(SO)는 로직 로우가 되고, 스위칭 소자(N9)는 턴온되지 않는다. 따라서 제1 래치부의 제2 노드(OM_N)는 로직 하이를 유지한다.
검증 인에이블 신호(STATUS_EN)가 입력되면 스위칭 소자들(N10, N11)이 턴온되므로 공통노드(CO)와 검증단(STATUS)이 연결된다. 종래에는 공통 노드(CO)가 접지 단자와 연결되었기 때문에 검증단(STATUS)이 디스차지된다. 이 경우 프로그램 검증 동작이 페일된 것으로 판단할 수 있다.
제2 래치부(220)는 페일 컬럼 데이터(FDATA)를 임시 저장한다. 프로그램 검증 동작을 수행하는 메모리 셀이 페일 컬럼에 포함될 경우 제2 래치부(220)의 제1 노드(QC)는 로직 하이가 된다. 전송신호(TRANC)가 입력되면 스위칭 소자들(N2, N3)이 턴온되어 센싱 노드(SO)가 디스차지된다. 스위칭 소자(N9)가 턴온되지 않으므로 제1 래치부의 제2 노드(OM_N)는 로직 하이를 유지한다.
페일 컬럼의 경우 리던던시 컬럼으로 대체하여 사용한다. 상기와 같은 동작을 통해 페일 컬럼의 경우 페이지 전체 검증 결과에 영향을 미치지 않도록 할 수 있다. 이를 페일 컬럼 마스킹 동작이라 한다.
집적도가 증가함에 따라 메모리 셀들의 간격이 작아진다. 페이지 버퍼에 포함되는 소자들의 사이즈가 작아진다. 이로 인해 검증 동작 시 페이지 버퍼 내부의 래치에서 물리적 페일이 발생할 수 있다. 이러한 페이지 버퍼 내부에서 발생한 페일은 페이지 버퍼가 페일 컬럼 마스킹 동작을 제대로 수행하지 못하게 한다. 페일 컬럼에 포함된 메모리 셀의 검증 동작이 페이지 전체 검증 결과에 영향을 미치게 되므로 문제가 된다.
이를 해결하기 위해 본 발명의 반도체 장치는 검증신호 제어부를 포함한다.
도 6은 도 3에 도시된 검증신호 제어부를 설명하기 위한 회로도이다.
도 6을 참조하면, 검증신호 제어부(180)는 제3 래치부(182) 및 전압 제어부(184)를 포함한다.
제3 래치부(182)는 페일 컬럼 데이터를 래치하기 위한 제3 래치(FLAT)를 포함한다.
전압 제어부(184)는 페일 컬럼 데이터에 기반하여 공통 노드(CO)와 접지 단자의 연결을 제어한다. 전압 제어부(184)는 제3 래치(FLAT)의 제1 노드(QF)의 전위에 따라 공통 노드(CO)와 접지 단자의 연결을 제어하는 스위칭 소자(N12)를 포함한다.
제3 래치부(182)는 페일 컬럼 데이터를 임시 저장한다. 프로그램 검증 동작을 수행하는 메모리 셀이 페일 컬럼에 포함될 경우 제3 래치부(182)의 제1 노드(QF)는 로직 로우가 된다. 스위칭 소자(N12)가 턴온되지 않으므로 공통 노드(CO)는 디스차지되지 않는다.
앞서 설명한 바와 같이, 검증신호 제어부(180)는 서브 페이지 버퍼 그룹마다 하나씩 배치되기 때문에 검증신호 제어부(180)에 포함되는 제3 래치(FLAT)는 페이지 버퍼에 포함되는 제2 래치(CLAT)보다 물리적 페일에 내성이 강하다. 따라서 검증 동작 중 페이지 버퍼의 제2 래치(CLAT)에서 페일이 발생하여 페이지 버퍼가 페일 컬럼 마스킹 동작을 제대로 수행되지 못하더라도 검증신호 제어부(180)에서 페일 컬럼 마스킹 동작을 수행하여 검증신호가 출력되는 것을 제어함으로써 페일 컬럼에 포함된 메모리 셀의 검증 동작이 페이지 전체 검증 결과에 영향을 미치지 않게 할 수 있다. 따라서 데이터의 신뢰성을 향상시킬 수 있다.
도 7은 도 3에 도시된 페이지 버퍼 그룹의 세부 구성을 설명하기 위한 회로도이다.
도 7을 참조하면, 페이지 버퍼 그룹은 검증단(STATUS)과 연결되고 검증단 프리차지 신호(VSSI)에 응답하여 검증단(STATUS)을 프리차지하는 검증단 프리차지부(190)를 더 포함한다.
검증단 프리차지부(190)는 검증단 프리차지 신호(VSSI)에 응답하여 내부 전원 단자(VDD)와 검증단(STATUS)을 연결하는 스위칭 소자(P2)를 포함한다.
패스/페일 체크 회로(170)는 검증단(STATUS)과 연결되고 검증단의 전위에 따라 검증패스 또는 검증페일 신호(P/FS)를 생성한다.
도 8 및 도 9는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 8을 참조하면, 반도체 장치의 동작 방법에서는 우선 메모리 셀에 검증 동작을 수행한다(S310). 검증 동작은 프로그램 검증 동작과 소거 검증 동작을 포함할 수 있다.
다음으로, 검증 동작 수행 결과 생성된 검증결과 데이터에 기반하여 검증단에 출력할 검증신호를 생성한다(S320).
메모리 셀이 페일 컬럼에 포함되는 메모리 셀인지를 확인하고(S330), 메모리 셀이 페일 컬럼에 포함되는 메모리 셀인 경우, 검증단에 검증신호가 출력되는 것을 차단한다(S340).
메모리 셀이 페일 컬럼에 포함되는 메모리 셀이 아닌 경우, 검증단에 검증신호를 출력한다(S350). 검증단에 검증신호가 출력되면 검증 동작이 페일된 것으로 판단할 수 있다.
따라서 페일 컬럼에 포함되는 메모리 셀의 검증 동작 시 검증신호가 출력되는 것을 차단함으로써 페일 컬럼에 포함된 메모리 셀의 검증 동작이 페이지 전체 검증 결과에 영향을 미치지 않게 할 수 있다. 따라서 데이터의 신뢰성을 향상시킬 수 있다.
도 9를 참조하면, 메모리 셀에 검증 동작을 수행한 후(S310), 메모리 셀이 페일 컬럼에 포함되는 메모리 셀인지를 확인한다(S410). 메모리 셀이 페일 컬럼에 포함되는 메모리 셀인 경우, 검증결과 데이터가 생성되는 것을 차단한다(S420).
도 10은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 메모리 컨트롤러(610)와의 호환성을 위해 앞서 설명한 반도체 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(615)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 11은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 12에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 메모리 어레이 MB1~MBm: 메모리 블록
PAGE0: 페이지 ST1~STk: 스트링
120: 제어 회로 130: 전압 공급 회로
140: 페이지 버퍼 그룹 150: 컬럼 디코더
160: 입출력 회로 170: 패스/페일 체크 회로

Claims (10)

  1. 다수의 페이지 버퍼들; 및
    각 페이지 버퍼는 비트라인과 연결되고 검증 동작을 수행하여 검증신호를 검증단으로 출력하며,
    특정 수의 페이지 버퍼들이 서브 페이지 버퍼 그룹을 이룸;
    검증신호 제어부들;
    각 검증신호 제어부는 각 서브 페이지 버퍼 그룹 내의 페이지 버퍼들과 연결되고, 페일 컬럼 데이터에 기반하여 페이지 버퍼로부터 검증단으로 검증신호가 출력되는 것을 제어함;
    을 포함하는 반도체 장치.
  2. 제1항에 있어서, 각 페이지 버퍼는
    상기 검증동작의 수행에 따른 검증결과 데이터를 생성하는 제1 래치부; 및
    상기 검증결과 데이터에 기반하여 상기 검증신호를 생성하는 검증부를 포함하는 반도체 장치.
  3. 제2항에 있어서, 각 페이지 버퍼는
    상기 페일 컬럼 데이터에 기반하여 상기 검증결과 데이터의 생성을 제어하는 제2 래치부를 더 포함하는 반도체 장치.
  4. 제3항에 있어서, 상기 검증신호 제어부는
    상기 페일 컬럼 데이터를 래치하는 제3 래치부; 및
    상기 검증부와 연결되고 상기 페일 컬럼 데이터에 기반하여 상기 검증부로 전압이 입력되는 것을 제어하는 전압 제어부를 포함하는 반도체 장치.
  5. 제1항에 있어서, 상기 서브 페이지 버퍼 그룹 내의 페이지 버퍼들은
    같은 컬럼 어드레스에 의해 선택되는 반도체 장치.
  6. 제1항에 있어서, 상기 검증단과 연결되고, 상기 검증신호에 기반하여 검증패스 또는 검증페일 신호를 생성하는 패스/페일 체크 회로를 더 포함하는 반도체 장치.
  7. 제1항에 있어서, 상기 검증단과 연결되고, 검증단 프리차지 신호에 응답하여 상기 검증단을 프리차지하는 검증단 프리차지부를 더 포함하는 반도체 장치.
  8. 메모리 셀에 검증 동작을 수행하는 단계; 및
    상기 검증 동작 수행 결과 생성된 검증결과 데이터에 기반하여 검증단에 검증신호를 출력하는 단계를 포함하고,
    상기 메모리 셀이 페일 컬럼에 포함되는 메모리 셀인 경우, 상기 검증단에 상기 검증신호가 출력되는 것을 차단하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  9. 제8항에 있어서, 상기 메모리 셀이 페일 컬럼에 포함되는 메모리 셀인 경우,
    상기 검증 동작 수행 후에 상기 검증결과 데이터가 생성되는 것을 차단하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  10. 제8항에 있어서, 상기 검증신호가 상기 검증단에 출력되면 상기 검증 동작이 페일된 것으로 판단하는 것을 특징으로 하는 반도체 장치의 동작 방법.
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