KR100994713B1 - 비휘발성 메모리 소자 및 그 프로그램 검증 방법 - Google Patents

Abstract

본 기술은 비휘발성 메모리 소자 및 그 프로그램 검증 방법에 관한 것이다. 본 기술은 비휘발성 메모리 소자에 있어서, 메모리 셀의 프로그램 동작 완료 여부를 나타내는 완료 신호를 각각 출력하는 복수의 프로그램 구동부; 복수의 상기 출력된 완료 신호에 따라 패스 또는 페일을 판단하는 판단부; 및 리페어된 컬럼의 프로그램 구동부로부터 출력되는 완료 신호에 근거하여 상기 판단부가 페일을 판단하려는 경우, 상기 판단부가 패스로 판단하도록 하는 검증부를 포함한다.

본 기술에 의하면, 프로그램 동작시, 일부 컬럼의 프로그램 동작이 완료되지 않더라도 그것이 리페어된 컬럼에 근거한 경우에는 페일이 아닌 패스로 판단할 수 있다. 따라서, 해당 칩이 불필요하게 페일로 처리되거나, 최대 크기의 프로그램 전압이 인가되는 것을 방지할 수 있으며, 이를 통해, 메모리 소자의 제조 수율을 증가시킬 수 있다.

프로그램 구동부, 컬럼 리페어, 프로그램 검증

Description

비휘발성 메모리 소자 및 그 프로그램 검증 방법{NON-VOLATILE MEMORY DEVICE AND METHOD FOR VERIFYNG THE PROGRAM OF THE SAME}

본 발명은 반도체 소자 및 그 프로그램 검증 방법에 관한 것으로서, 보다 상세히는 비휘발성 메모리 소자 및 그 프로그램 검증 방법에 관한 것이다.

메모리 소자는 전원공급 차단시 데이터의 유지 여부에 따라 휘발성 메모리 소자와 비휘발성 메모리 소자로 나누어진다. 휘발성 메모리 소자는 전원공급 차단시 데이터가 소멸되는 메모리 소자로서, 디램 및 에스램이 이에 속한다. 비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 플래시 메모리 소자가 이에 속한다.

이하, 도면을 참조하여 비휘발성 메모리 소자의 구성, 프로그램 동작 및 검증 동작에 대해 상세히 살펴보도록 한다.

도 1은 종래 기술에 따른 비휘발성 메모리 소자의 셀 어레이 및 페이지 버퍼의 상세 실시도이다. 여기서, DSL은 드레인 선택 라인, SSL은 소스 선택 라인을 나 타낸다.

도시된 바와 같이, 비휘발성 메모리 소자 특히, 낸드 플래시 메모리 소자의 셀 어레이(100)는 데이터를 저장하는 복수의 메모리 셀, 메모리 셀을 선택하여 활성화하는 워드라인(WL) 및 메모리 셀의 데이터를 입출력하는 비트라인(BL)을 포함하며, 복수의 워드라인(WL)과 비트라인(BL)이 매트릭스 형태로 배열된다. 여기서, 복수의 메모리 셀은 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬 연결되어 스트링 구조를 형성하며, 메모리 셀의 게이트 전극은 워드라인(WL)과 연결된다. 이때, 동일한 워드라인(WL)에 공통으로 연결된 메모리 셀들의 집합을 페이지라 하는데, 페이지는 이븐 비트라인(BLe)과 연결되는 이븐 페이지 및 오드 비트라인(BLo)과 연결되는 오드 페이지로 나누어질 수 있으며, 이븐 비트라인(BLe)과 오드 비트라인(BLo)은 하나의 페이지 버퍼(110_1~N)에 연결될 수 있다. 각각의 비트라인(BL)에 연결된 복수의 스트링은 공통 소스라인에 병렬 연결되어 메모리 블록을 구성한다.

페이지 버퍼(110_1~N)는 셀 어레이(100)와 연결되며, 비트라인 선택부(111), 프리차지부(112) 및 레지스터부(113)를 포함한다. 여기서, 비트라인 선택부(111)는 셀 어레이(100)의 비트 라인(BL)에 연결되고, 비트라인 선택 신호에 응답하여 비트라인(BL)과 감지 노드(SO)를 연결한다. 프리차지부(112)는 감지 노드(SO)와 전원 전압(Vcc) 사이에 연결되는데, 프리차지 동작시 감지 노드(SO)에 전원 전압을 연결하여 프리차지시킨다. 레지스터부(113)는 감지 노드(SO)와 입출력 단자(YA) 사이에 연결되며, 데이터를 임시 저장하는 래치를 포함하한다.

이와 같은 구조의 낸드 플래시 메모리 소자는 페이지 단위로 프로그램 동작 및 읽기 동작이 수행되고, 메모리 블록 단위로 소거 동작이 수행된다. 이하, 페이지 버퍼(110_1~N)의 동작에 따른 프로그램 동작 및 읽기 동작의 전반적인 과정을 살펴보도록 한다.

낸드 플래시 메모리 소자의 프로그램 동작을 살펴보면 다음과 같다. 먼저, 레지스터부(113)의 래치에 저장되는 값(이하, 래치값이라 한다.)을 초기화한다. 리셋(RESET) 신호가 '하이' 레벨로 인가되면, 래치의 노드(QA)가 접지(Vss)되어, 노드(QA) 값이 '로우' 레벨로 초기화된다. 이어서, '1'데이터를 프로그램하고자 하는 경우에는, 데이터 입력 신호(DI)가 '하이' 레벨로 인가되어 접지 전압에 연결된 입출력 단자(YA)와 노드(QAb)를 연결시킨다. 그에 따라 노드(QAb)는 '로우' 레벨이 되고 노드(QA)는 '하이' 레벨이 된다. 또한, '0'데이터를 프로그램하고자하는 경우에는, 반전 데이터 입력 신호(nDI)가 '하이' 레벨로 인가되어 입출력 단자(YA)와 래치의 노드(QA)가 연결되며, 그에 따라 노드(QAb)는 '하이' 레벨을 유지하고, 노드(QA)는 '로우' 레벨을 유지한다.

이어서, 프리차지부(112)는 감지 노드(SO)를 프리차지한다. '로우' 레벨의 프리차지 신호(PRECHb)가 인가되면, 전원 전압(Vcc)이 감지 노드(SO)로 인가되어 감지노드(SO)를 전원 전압(Vcc) 레벨로 프리차지 시킨다.

이어서, 비트라인 선택부(111)는 선택된 비트라인과 감지 노드(SO)를 연결시킨다. '로우' 레벨의 디스차지 신호(DISCHe)가 인가되면 이에 응답하여 비트라 인(BLe)에 인가되던 바이어스 전압(VIRPWR)이 차단된다. 또한, '하이' 레벨의 비트라인 선택 신호(BSLe)가 인가되면 이에 응답하여 비트라인(BLe)이 감지 노드(SO)와 연결된다.

이어서, '하이' 레벨의 프로그램 신호(PGM)가 인가되면 래치의 노드(QA)와 감지 노드(SO)가 연결되어, 레지스터부(113)에 저장된 래치 값이 감지 노드(SO)로 전달된다. 감지 노드(SO)로 전달된 데이터는 연결된 비트라인(BLe)을 통해 해다 컬럼으로 전달되며 메모리 셀의 워드라인(WL)에 인가되는 프로그램 전압에 따라 해당 컬럼이 프로그램 동작을 수행한다.

낸드 플래시 메모리 소자의 읽기 동작을 살펴보면 다음과 같다. 먼저, 리셋(RESET) 신호가 '하이' 레벨로 인가되어 노드(QA)를 '로우' 레벨로 초기화 한다. 이어서, 프리차지 신호(PRECHb)가 '로우' 레벨로 인가되어 감지 노드(SO)를 '하이' 레벨로 프리차지한 후에, 디스차지 신호(DISCHe)가 '로우' 레벨로 인가되어 비트 라인(BL)에 인가되던 바이어스 전압(VIRPWR)이 차단된다.

이어서, 비트라인 선택 신호(BSLe)가 '하이' 레벨로 인가되면 비트라인(BLe)과 감지 노드(SO)가 연결된다. 이때, 비트라인(BLe)에 연결된 컬럼의 프로그램 상태에 따라 감지 노드(SO)의 전위가 변화되는데, 컬럼이 프로그램된 상태인 경우에는 감지 노드(SO)의 전위가 '하이' 레벨로 변경되고, 컬럼이 프로그램 되지 않은 상태인 경우에는 감지 노드(SO)의 전위가 '로우' 레벨로 변경된다. 이와 같은 감지 노드(SO)의 전위에 따라, 트랜지스터(N1)가 턴온되거나 턴오프된다.

이어서, 리드 신호(READ)가 '하이' 레벨로 인가되어 트랜지스터(N2)가 턴온된다. 따라서, 트랜지스터(N1)과 트랜지스터(N2)가 모두 턴온된 경우에는 노드(QAb)가 '로우' 레벨로 변경되고, 노드(QA)가 '하이' 레벨로 변경된다. 또한, 트랜지스터(N1)가 턴 오프된 경우에는 노드(QAb)가 '하이' 레벨을 유지하며, 노드(QA)는 '로우' 레벨을 유지한다.

이어서, 페이지 버퍼 데이터 출력 신호(PBDO)가 '하이' 레벨로 인가되면, 노드(QA)의 전위가 입출력 단자(YA)를 통해 외부로 출력된다.

한편, 낸드 플래시 메모리 소자의 프로그램 동작은 일반적으로 ISPP(Incremental Step Pulse Program) 방식에 의해 수행된다. ISPP 방식은 펄스 형태의 전압을 일정 레벨만큼 증가시켜 반복적으로 인가시키되, 그 사이에 검증(verify) 동작을 수행하여 프로그램이 완료된 컬럼은 프로그램 방지(inhibit) 상태로 변경한다. 따라서, ISPP 방식에 따르면, 프로그램 속도가 빠른 메모리 셀은 상대적으로 낮은 프로그램 전압에서 프로그램을 수행하고, 프로그램 속도가 느린 메모리 셀은 상대적으로 높은 프로그램 전압에서 프로그램을 수행하게 된다.

여기서, 검증(verify) 동작은 앞서 설명한 읽기 동작에 의해 수행된다. 전술한 바와 같이, 읽기 동작시, 해당 컬럼이 프로그램되지 않은 경우에는 노드(QA)가 '로우' 레벨을 유지하고, 프로그램된 경우에는 노드(QA)의 전위가 '하이' 레벨로 변경된다. 따라서, 해당 컬럼의 프로그램이 완료되지 않은 경우에는 트랜지스터(P1)를 턴 온시켜 노드(nWDo)를 '하이' 레벨로 구동한다. 반면에, 해당 컬럼의 프로그램 동작이 완료된 경우에는 트랜지스터(P1)를 턴오프시켜 노드(nWDo)에 영향을 주지 않는다. 이에 따르면, 노드(nWDo)의 전위를 통해 프로그램 동작 완료 여부를 확인할 수 있다.

단, 프로그램 전압의 크기가 증가할수록 인접 메모리 셀에 대한 간섭 효과가 증가하게 되며 이는 메모리 소자의 신뢰성을 저하시키게 된다. 따라서, ISPP 방식에 의해 프로그램 동작을 수행하더라도, 인가 가능한 프로그램 전압의 최대 크기가 정해져 있다. 또한, 최대 크기의 프로그램 전압이 인가된 후에도, 프로그램 동작이 미완료된 것으로 판단(페일)되는 경우 즉, 해당 컬럼이 프로그램되지 않은 것으로 판단되는 경우에는 해당 칩을 페일 처리하게 된다.

도 2는 종래기술에 따른 비휘발성 메모리 소자의 프로그램 검증 동작을 설명하기 위한 도면이다. 단, 페이지 버퍼(110_1~N)의 상세 회로도는 생략하고 간략하게 레지스터부(113)의 래치만으로 표현하였다.

앞서 설명한 바와 같이, 비휘발성 메모리 소자는 페이지 단위로 프로그램 동작을 수행하므로, 하나의 페이지에 대해 프로그램 동작을 수행하는 경우에는 각 컬럼에 연결된 복수의 페이지 버퍼(110_1~N)에 의해 프로그램 동작이 수행된다. 여기서, 복수의 페이지 버퍼(110_1~N)는 프로그램 동작 완료 여부를 나타내는 완료 신호(COMPLETE_1~N)를 각각 출력하며, 복수의 완료 신호(COMPLETE_1~N)를 통해 해당 페이지의 프로그램 동작에 대해 패스 또는 페일이 판단된다. 이하, 도면을 참조하여 프로그램 검증 동작을 보다 상세히 살펴보도록 한다.

1. 최대 크기의 프로그램 전압이 인가되기 전,

하나의 페이지에 속하는 복수의 컬럼 중, 적어도 하나의 컬럼이 프로그램 동작을 완료하지 않은 경우에는 해당 페이지 버퍼(110_1~N)의 래치 값(QA_1~N)이 '로우' 레벨을 갖는다. 따라서, 해당 트랜지스터(P1)가 턴 온되어 노드(nWDo)가 '하이' 레벨로 구동되며, 그에 따라 페일 정보(fail)가 출력된다. 이러한 경우, 페이지 버퍼(110_1~N)는 프로그램 전압을 소정 값 증가시켜 다시 프로그램 동작을 수행하도록 한다.

또한, 하나의 페이지에 속하는 복수의 메모리 셀 모두의 프로그램 동작이 완료된 경우에는, 래치 값(QA_1~N)이 모두 '하이' 레벨을 갖는다. 따라서, 트랜지스터(P1)가 모두 턴 오프되며 노드(nWDo)는 '로우' 레벨을 갖게되며, 그에 따라 패스 정보(pass)가 출력된다.

2. 최대 크기의 프로그램 전압이 인가된 후,

하나의 페이지에 속하는 복수의 컬럼 중, 적어도 하나의 컬럼이 프로그램 동작을 완료하지 않은 경우에는 페일 정보(fail)가 출력되고, 해당 칩은 페일 처리된다.

그러나, 전술한 바와 같은 프로그램 동작 및 검증 동작에 따르면, 나머지 컬럼이 모두 프로그램 완료되었음에도 불구하고, 리페어된 컬럼에 의하여 프로그램 동작을 페일로 판단하게되는 문제점이 발생하게 된다. 이를 보다 상세히 살펴보면 다음과 같다.

최근 메모리 소자의 집적도 향상에 따른 셀 면적 감소로 인하여, 셀 결함이 증가하는 문제점이 발생하고 있다. 따라서, 종래기술은 메모리 소자 제조 수율을 향상시키기 위하여 결함이 있는 셀을 리던던시 셀로 교체하는 리페어(repair)를 제시한다. 이때, 컬럼 방향성을 갖는 결함을 리페어하는 것을 컬럼 리페어라 하는데, 리페어된 컬럼을 포함하는 페이지에 대하여 프로그램 동작 또는 카피백 동작을 수행하는 경우, 문제점이 발생할 수 있다.

첫째, 리페어된 컬럼의 페이지 버퍼에서 리키지(leakage)가 발생하는 경우, 해당 칩을 무조건 페일 처리하게 되는 문제점이 발생하게 된다. 리페어된 컬럼은 프로그램 동작 수행시 실질적으로 프로그램을 수행하지 않으므로, 프로그램 동작을 수행하기에 앞서 리페어된 컬럼의 페이지 버퍼는 레지스터부의 래치 값을 강제적으로 '하이' 레벨로 변경시켜 놓는다.

그러나, 리페어된 컬럼의 페이지 버퍼에서 리키지가 발생하는 경우, 리페어된 컬럼의 래치 값이 '로우' 레벨로 변경되기 때문에, 다른 컬럼이 모두 정상적으로 프로그램이 완료된 경우에도 프로그램 동작을 페일(fail)로 판단하게 된다. 즉, 리페어된 컬럼의 페이지 버퍼에서 리키지가 발생된 경우와 실제로 일부 컬럼이 프로그램되지 않은 경우를 구별하지 못하기 때문에, 리페어된 컬럼이 포함된 칩을 페일로 처리할 확률이 높아진다.

둘째, 카피백 동작시, 리페어된 컬럼의 페이지 버퍼를 '하이' 레벨로 세팅하지 않고, 소스 페이지에 기록된 데이터를 리드하여 타깃 페이지에 프로그램하는 경우, 해당 페이지의 프로그램이 완료되어도 리페어된 컬럼의 래치값은 '로우' 레벨 로 유지된다. 따라서, 리페어된 컬럼을 포함하는 페이지에 대하여 카피백 프로그램 을 수행하는 경우, 필연적으로 ISPP 방식에 의한 최대 크기의 프로그램 전압이 인가되게 되며, 이로 인하여 인접한 메모리 셀 간에 간섭 효과를 유발하게 된다.

특히, 메모리 소자의 집적도 향상에 따라 리페어된 컬럼의 수가 증가하게 되고, 리페어된 컬럼에서 리키지가 발생할 확률이 높아지므로, 전술한 바와 같은 문제점은 더욱 심화된다.

따라서, 프로그램 동작시, 일부 컬럼의 프로그램 동작이 완료되지 않더라도 그것이 리페어된 컬럼에 근거한 경우에는 페일이 아닌 패스로 판단할 수 있는 비휘발성 메모리 소자 및 그 프로그램 검증 방법이 요구된다.

본 발명은 상기와 같은 요구에 부응하기 위한 것으로서, 리페어된 컬럼으로 인한 프로그램 페일을 방지하는데 적합한 비휘발성 메모리 소자 및 그 프로그램 검증 방법을 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위해 제안된 본 발명은, 비휘발성 메모리 소자에 있어서, 메모리 셀의 프로그램 동작 완료 여부를 나타내는 완료 신호를 각각 출력하는 복수의 프로그램 구동부; 복수의 상기 출력된 완료 신호에 따라 패스 또는 페일을 판단하는 판단부; 및 리페어된 컬럼의 프로그램 구동부로부터 출력되는 완료 신호에 근거하여 상기 판단부가 페일을 판단하려는 경우, 상기 판단부가 패스로 판단하도록 하는 검증부를 포함하는 것을 일 특징으로 한다.

또한, 본 발명은 비휘발성 메모리 소자에 있어서, 메모리 셀의 프로그램 동작 완료 여부에 따른 완료 신호를 각각 출력하는 복수의 프로그램 구동부; 복수의 상기 출력된 완료 신호에 따라 패스 또는 페일 정보를 출력하는 판단부; 및 상기 판단부가 리페어된 컬럼의 프로그램 구동부로부터 출력되는 상기 완료 신호에 근거하여 페일 정보를 출력한 경우, 상기 출력된 페일 정보를 상기 패스 정보로 변경시키는 검증부를 포함하는 것을 다른 특징으로 한다.

또한, 본 발명은 비휘발성 메모리 소자의 프로그램 검증 방법에 있어서, 각 각의 컬럼 별로 프로그램 동작 완료 여부를 나타내는 완료 신호가 출력되는 단계; 및 상기 출력된 완료 신호에 따라 패스 또는 페일을 판단하되, 리페어된 컬럼의 프로그램 구동부로부터 디스에이블된 완료 신호가 출력되는 경우에는 패스로 판단하는 단계를 포함하는 것을 다른 특징으로 한다.

본 발명에 따르면, 프로그램 동작시, 일부 컬럼의 프로그램 동작이 완료되지 않더라도 그것이 리페어된 컬럼에 근거한 경우에는 페일이 아닌 패스로 판단할 수 있다. 따라서, 해당 칩이 불필요하게 페일로 처리되거나, 최대 크기의 프로그램 전압이 인가되는 것을 방지할 수 있으며, 이를 통해, 메모리 소자의 제조 수율을 증가시킬 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 구성을 나타내는 도면이다. 이하, 프로그램 구동부(310_1)가 리페어된 컬럼에 연결된 경우를 가정하여 설명하도록 한다. 물론, 리페어된 프로그램 구동부는 하나 이상 존재할 수 있다.

도시된 바와 같이, 비휘발성 메모리 소자는 메모리 셀이 프로그램 동작을 수행하도록 하며, 메모리 셀의 프로그램 동작 완료 여부를 나타내는 완료 신호(COMPLETE_1~N)를 각각 출력하는 프로그램 구동부(310_1~N), 프로그램 구동부(310_1~N)로부터 출력된 복수의 완료 신호(COMPLETE_1~N)에 따라 패스 또는 페일을 판단하는 판단부(320) 및 리페어된 컬럼의 프로그램 구동부(310_1)로부터 출력되는 완료 신호(COMPLETE_1~N)에 근거하여 판단부(320)가 페일을 판단하려는 경우, 판단부(320)가 패스로 판단하도록 하는 검증부(330)를 포함한다.

프로그램 구동부(310_1~N)는 예를 들어, 페이지 버퍼일 수 있으며, 전술한 바와 같은 ISPP 방식에 의해 메모리 셀이 프로그램 동작을 수행하도록 하는 것이 바람직하다.

판단부(320)는 노드(nWDo)의 전위에 근거하여 패스 또는 페일(pass/fail)을 판단하는 것이 바람직하다. 여기서, 노드(nWDo)는 복수의 완료 신호(COMPLETE_1~N)에 따라 전위가 변경된다.

검증부(330)는 프로그램 구동부(310_1~N)로부터 출력된 복수의 완료 신호(COMPLETE_1~N) 중 일부의 완료 신호(COMPLETE_1)가 프로그램되지 않았음을 나타내는 경우, 그것이 리페어된 컬럼의 프로그램 구동부(310_1)에 의한 것인지를 검증한다.

검증 결과, 리페어된 컬럼의 프로그램 구동부(310_1)에 근거하여 프로그램되지 않았음을 나타내는 완료 신호(COMPLETE_1)가 출력된 것으로 확인되는 경우에는 판단부(320)가 패스로 판단하도록 한다. 예를 들어, 검증부(330)의 검증 결과, 리페어된 컬럼의 프로그램 구동부(310_1)에 의해 프로그램되지 않았음을 나타내는 완료 신호(COMPLETE_1)가 출력된 것으로 확인되면, 검증부(330)는 노드(nWDo)의 전위를 변경시키는 변경 신호(CHANGE)를 출력하여 노드(nWDo)의 전위를 변경시킨다. 그에 따라, 판단부(320)는 패스(pass)로 판단하게 된다.

일 실시예로서, 리페어된 컬럼이 한개 존재하고, 리페어된 컬럼은 프로그램 구동부(310_1)에 연결된 경우를 가정해보자. 최대 크기의 프로그램 전압 인가후에 하나의 완료 신호(COMPLETE_1)가 디스에이블되어 출력되더라도, 이는 리페어된 컬럼의 프로그램 구동부(310_1)에 의한 것으로 볼 수 있다. 따라서, 판단부(320)가 패스(pass)로 판단하도록 한다. 그러나, 최대 크기의 프로그램 전압 인가 후에 두개 이상의 완료 신호(310_1, 310_2)가 디스에이블되어 출력되는 경우에는, 리페어된 컬럼 외의 컬럼(310_2)에서도 결함이 발생한 것임을 알 수 있다. 따라서, 이러한 경우에는 판단부(320)가 페일(fail)로 판단하도록 한다.

전술한 바와 같은 본 발명에 따르면, 검증부(330)의 검증 과정을 통해, 실제로 프로그램되지 않은 컬럼이 존재하는 경우에만 판단부(320)가 페일(fail)을 판단하고, 리페어된 컬럼의 프로그램 구동부(310_1)에서 리키지가 발생하거나 리페어된 컬럼을 포함하는 페이지에 대해 카피백 동작을 수행하는 경우에는 패스로 판단하도록 함으로써, 메모리 소자 제조의 수율을 향상시킬 수 있다.

여기서, ISPP 방식에 의한 프로그램 동작의 경우, 최대 크기의 프로그램 전압이 인가된 후에 판단부(320)가 프로그램 동작을 패스로 판단하는지 또는 페일 판 단하는지에 따라 칩의 페일 처리 여부가 결정된다. 또한, 카피백 동작시, 최대 크기의 프로그램 전압이 인가된 후 다음 페이지로 넘어가 카피백 동작을 수행하게 된다. 따라서, 검증부(330)는 최대 크기의 프로그램 전압이 인가된 경우에 한해 검증 동작을 수행하는 것이 바람직하다.

도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 상세 실시도로서, 도 3의 구성도에 대응하여 각 프로그램 구동부(310_1~N), 판단부(320) 및 검증부(330)의 상세 회로 구성의 예를 나타낸다. 이하, 두 개의 리페어된 컬럼이 존재하고, 리페어된 컬럼은 프로그램 구동부(310_1, 310_2)에 연결된 경우를 가정하여 설명하도록 한다. 물론, 리페어된 컬럼은 두 개 이상 존재할 수 있다.

먼저, 회로 구성을 간단히 살펴보면 다음과 같다.

프로그램 구동부(310_1~N)의 상세 회로 구성은 앞서 설명한 바와 동일하므로, 상세 회로 구성은 생략하고 간략하게 레지스터부의 래치 회로만을 표현하였다.

판단부(320)는 복수의 완료 신호(COMPLETE_1~N)에 따라 전위가 변경되는 노드(nWDo)에 근거하여 패스 또는 페일(pass/fail)을 판단하도록 구성된다.

검증부(330)는 노드(nWDo)의 전위를 감지하여, 노드(nWDo)의 전위가 리페어된 컬럼(310_1, 310_2)에 근거한 것인지를 판단하는 노드 전위 감지부(330A) 및 노드 전위 감지부(330A)의 판단 결과에 따라, 노드(nWDo)의 전위가 리페어된 컬럼에 근거한 경우에는 상기 노드(nWDo)의 전위를 변경시키는 변경 신호(CHANGE)를 인 에이블하여 출력하는 노드전위 변경부(330B)를 포함하여 구성된다.

이하, 검증부(330)에 의해 수행되는 검증 동작의 전반적인 과정을 설명한다. 특히, ISPP 방식에 의해 최대 크기의 프로그램 전압이 인가되기 전과 후로 나누어 검증부(330)의 동작을 설명하되, 일반적인 프로그램 동작 및 읽기 동작은 앞서 설명한 바와 동일하므로 이에 대한 설명은 생략하도록 한다.

1. 최대 크기의 프로그램 전압이 인가되기 전,

프로그램 동작이 시작되면, 복수의 프로그램 구동부(310_1~N)는 완료 신호(COMPLETE_1~N)를 각각 출력한다. 이때, 해당 컬럼의 프로그램 동작이 완료되면 완료 신호(COMPLETE_1~N)를 인에이블하여 출력하고, 해당 컬럼의 프로그램 동작이 완료되지 않으면 완료 신호(COMPLETE_1~N)를 디스에이블하여 출력한다.

따라서, 프로그램 동작이 완료되지 않은 컬럼의 프로그램 구동부(310_1~N)는 완료 신호(COMPLETE_1~N)를 디스에이블하여 출력함으로써 트랜지스터(P2)를 턴 온시켜 노드(nWDo)를 '하이' 레벨로 구동시키고, 프로그램 동작이 완료된 컬럼의 프로그램 구동부(310_1~N)는 완료 신호(COMPLETE_1~N)를 인에이블하여 출력함으로써 트랜지스터(P2)를 턴 오프시켜 노드(nWDo)의 전위에 영향을 주지 않게 된다.

따라서, 완료 신호(COMPLETE_1~N)를 디스에이블하여 출력하는 프로그램 구동부(310_1~N)의 갯수에 따라 노드(nWDo)가 구동되는 정도가 달라진다. 즉, 노드(nWDo)는 디스에이블되어 출력되는 완료 신호(COMPLETE_1~N)의 갯수에 비례하여 전위가 높아지므로, 다수의 프로그램 구동부(310_1~N)가 완료 신호(COMPLETE_1~N)를 디스에이블하여 출력할수록 노드(nWDo)가 강하게 구동되며, 그에 따라, 노드(nWDo)에 흐르는 전류의 양이 증가하게 된다.

여기서, 노드 전위 감지부(330A)의 트랜지스터(N3)는 노드(nWDo)가 구동되는 정도 또는 노드(nWDo)에 흐르는 전류의 양에 따라 턴 온되거나 턴 오프되도록 설계된다(이는 트랜지스터(N3)의 문턱 전압을 통해 조절될 수 있으며, 이러한 사항은 당업자에게 자명하다.).

이때, 리페어된 컬럼의 개수를 확인하여, 모든 리페어된 컬럼의 프로그램 구동부(320)에서 완료 신호(COMPLETE_1~N)를 디스에이블하여 출력하는 경우의 노드(nWDo)의 전위 값을 기준 값으로 결정하고, 노드(nWDo)의 전위 값이 기준 값 이하인 경우에는 트랜지스터(N3)가 턴 오프된 상태를 유지하고, 노드(nWDo)의 전위 값이 기준 값 이상인 경우에는 트랜지스터(N3)가 턴 온 되도록 한다. 이와 같이 트랜지스터(N3)의 턴 온 여부를 통해, 노드 전위 감지부(330A)는 노드(nWDo)의 전위 값이 기준 값 이하인지를 판단할 수 있다.

노드 전위 변경부(330B)는 노드 전위 감지부(330A)의 판단 결과, 노드(nWDo)의 전위 값이 기준 값 이하인 경우에는 변경 신호(CHANGE)를 인에이블하여 출력한다. 이러한 경우, 트랜지스터(N5)가 턴 온되어 노드(nWDo)의 전위를 변경시키게 되며, 그에 따라 판단부(320)는 패스(pass)로 판단하게 된다. 또한, 노드 전위 감지부(330A)의 판단 결과, 노드(nWDo)의 전위 값이 기준 값 이상인 경우에는 변경 신호(CHANGE)를 디스에이블하여 출력한다. 이러한 경우, 트랜지스터(N5)가 턴 오프되 므로 노드(nWDo)의 전위 값은 그대로 유지된다. 즉, 판단부(320)는 페일(fail)로 판단하게 된다.

이와 같은 구성에 따르면, 검증부(330)는 완료 신호(COMPLETE_1~N)를 디스에이블하여 출력하는 프로그램 구동부(310_1~N)의 갯수가 리페어된 컬럼의 갯수 이하인 경우에 한해 동작하게 된다.

예를 들어, 한개의 완료 신호(COMPLETE_1~N)가 디스에이블되어 출력되면 노드(nWDo)가 1만큼 구동된다고 가정하자. 리페어된 컬럼이 2개 있는 경우, 기준 값은 2가된다. 따라서, 트랜지스터(N3)는 노드(nWDo)가 2 이하로 구동될 때는 턴 오프 상태이고, 노드(nWDo)가 2를 초과하여 구동될 때는 턴 온 되도록 설계된다.

첫째, 노드(nWDo)가 충분히 높게 구동되어 트랜지스터(N3)를 턴온시키는 경우, 노드(A)는 '하이' 레벨로 변동된다. 이때, 맥스 신호(MAX)는 '로우' 레벨로 인가되므로, 그에 따라 트랜지스터(N5)는 턴 오프된 상태로 유지된다.

둘째, 노드(nWDo)가 약하게 구동되어 트랜지스터(N3)가 턴오프되는 경우, 노드(A)는 '로우' 레벨로 변동되며, 맥스 신호(MAX)는 '로우' 레벨로 인가되므로, 트랜지스터(N5)는 턴 오프된 상태로 유지된다.

여기서, 맥스 신호(MAX)는 ISPP 방식에 의한 프로그램 동작시, 최대 크기의 프로그램 전압이 인가되었는지 여부를 나타내는 신호로서, 당업자에 의해 용이하게 생성될 수 있는 신호를 말한다. 따라서, 검증부(330)는 ISPP 방식에 의한 최대 프로그램 전압이 인가된 경우에만 동작하며, 그 외의 경우에 프로그램 구동 부(310_1~N)는 검증부(330)의 영향없이 종래와 동일하게 프로그램 동작을 수행할 수 있다.

2. 최대 크기의 프로그램 전압이 인가된 후,

첫째, 노드(nWDo)가 1만큼 구동된 경우를 가정하자. 트랜지스터(N3)는 턴 오프되므로, 노드(A)는 '로우' 레벨이 된다. 이때, 맥스 신호(MAX)는 '하이' 레벨로 인가되므로 트랜지스터(N5)가 턴 온된다. 따라서, 노드(nWDo)가 '로우' 레벨로 변동되며, 그에 따라, 판단부(320)는 패스(pass)로 파단하게 된다.

즉, 하나의 완료 신호가 디스에이블되어 출력되는 경우, 이는 리페어된 컬럼의 프로그램 구동부(310_1 또는 310_2)에 의한 것으로 볼 수 있으므로, 전술한 바와 같이 노드 전위 변경부(330B)에 의해 노드(nWDo)의 전위를 변경시킴으로써, 판단부(320)가 패스로 판단하도록 할 수 있다.

둘째, 노드(nWDo)가 3만큼 구동된 경우를 가정하자. 여기서, 노드(nWDo)가 3만큼 구동된 것은, 리페어된 컬럼의 프로그램 구동부(310_1, 310_2)에 의해 2개의 완료 신호(COMPLETE_1, COMPLETE_2)가 디스에이블되어 출력되었다고 하더라도, 그외의 프로그램 구동부(310_3~N)에서도 완료 신호(COMPLETE3~N)가 디스에이블되어 출력된 것을 의미한다. 즉, 일부 컬럼에서 결함이 발생한 것을 의미하므로, 이러한 경우 판단부(320)는 종래와 마찬가지로 페일(fail)로 판단하여야 한다.

이때, 트랜지스터(N3)는 턴 온되므로, 노드(A)는 '하이' 레벨이 된다. 또한, 맥스 신호(MAX)는 '하이' 레벨로 인가되므로 트랜지스터(N5)가 턴 오프된다. 따라 서, 노드(nWDo)의 전위가 유지되며, 그에 따라 판단부(320)는 페일(fail)로 판단하게 된다.

즉, 검증부(330)는 완료 신호(COMPLETE)를 디스에이블해 출력하는 프로그램 구동부(310)의 갯수가 리페어된 컬럼의 프로그램 구동부(310_1, 310_2)의 갯수 이하인 경우에 동작하게 된다. 다시 말해, 리페어된 컬럼의 프로그램 구동부(320)에 의해서만 디스에이블된 완료 신호가 출력된 경우에 한해 동작하게 된다.

도 5는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 구성을 나타내는 도면이다. 이하, 프로그램 구동부(510_1)가 리페어된 컬럼에 연결된 경우를 가정하여 설명하도록 한다. 물론, 리페어된 프로그램 구동부는 하나 이상 존재할 수 있다.

도시된 바와 같이, 비휘발성 메모리 소자는 메모리 셀의 프로그램 동작 완료 여부에 따른 완료 신호(COMPLETE_1~N)를 각각 출력하는 복수의 프로그램 구동부(510_1~N), 복수의 출력된 완료 신호(COMPLETE_1~N)에 따라 패스 또는 페일 정보(pass/fail_OLD)를 출력하는 판단부(520) 및 판단부(520)가 리페어된 컬럼의 프로그램 구동부(510_1)로부터 출력되는 완료 신호(COMPLETE_1)에 근거하여 페일 정보(fail_OLD)를 출력한 경우, 출력된 페일 정보(fail_OLD)를 패스 정보(pass_NEW)로 변경시키는 검증부(530)를 포함한다.

프로그램 구동부(510_1~N)는 예를 들어, 페이지 버퍼일 수 있으며, 전술한 바와 같은 ISPP 방식에 의해 메모리 셀이 프로그램 동작을 수행하도록 하는 것이 바람직하다.

판단부(520)는 노드(nWDo)의 전위에 근거하여 패스 또는 페일(pass/fail)을 판단하는 것이 바람직하다. 여기서, 노드(nWDo)는 복수의 완료 신호(COMPLETE_1~N)에 따라 전위가 변경된다.

검증부(530)는 판단부(520)에 의해 페일 정보(fail/OLD)가 출력되는 경우, 해당 페일 정보(fail_OLD)가 리페어된 컬럼의 프로그램 구동부(510_1)로부터 출력되는 완료 신호(COMPLETE_1)에 의한 것인지를 검증한다. 또한, 검증 결과, 리페어된 컬럼의 프로그램 구동부(510_1)로부터 출력된 완료 신호(COMPLETE_1)에 근거한 것으로 확인되는 경우에는 패스 정보(pass_NEW)를 출력한다.

전술한 바와 같은 본 발명에 따르면, 검증부(530)의 검증 과정을 통해, 실제로 프로그램되지 않은 컬럼이 존재하는 경우에만 페일 정보(fail_NEW)을 출력하고, 페일 정보(fail/OLD)가 리페어된 컬럼에 의한 경우에는 패스 정보(pass_NEW)를 출력함으로써, 메모리 소자 제조의 수율을 향상시킬 수 있다.

특히, ISPP 방식에 의한 프로그램 동작의 경우, 최대 크기의 프로그램 전압이 인가된 경우에 한해 검증부(530)가 검증 동작을 수행하도록 하는 것이 바람직하다.

도 6은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 상세 실시도로서, 도 5의 구성도에 대응하여 각 프로그램 구동부(510_1~N), 판단부(520) 및 검증부(530)의 상세 회로 구성의 예를 나타낸다. 이하, 두 개의 리페어된 컬럼이 존재 하고, 리페어된 컬럼은 프로그램 구동부(510_1, 510_2)에 연결된 경우를 가정하여 설명하도록 한다. 물론, 리페어된 컬럼은 두 개 이상 존재할 수 있다.

먼저, 회로 구성을 간단히 살펴보면 다음과 같다.

프로그램 구동부(510_1~N)의 상세 회로 구성은 앞서 설명한 바와 동일하므로, 상세 회로 구성은 생략하고 간략하게 레지스터부의 래치 회로만을 표현하였다.

판단부(520)는 복수의 완료 신호(COMPLETE_1~N)에 따라 전위가 변경되는 노드(nWDo)에 근거하여 패스 또는 페일(pass/fail)을 판단하도록 구성된다.

검증부(530)는 노드(nWDo)의 전위를 감지하여, 노드(nWDo)의 전위가 리페어된 컬럼에 근거한 것인지를 판단하는 노드 전위 감지부(530A) 및 노드 전위 감지부(530A)의 판단 결과에 따라, 노드(nWDo)의 전위가 리페어된 컬럼에 근거한 경우에는 판단부(530A)에 의해 출력된 페일 정보(fail_OLD)를 패스 정보(pass_NEW)로 변경시키는 변경 신호(CHANGE)를 인에이블하여 출력하는 판단정보 변경부(530B)를 포함하여 구성된다.

이하, 검증부(530)에 의해 수행되는 검증 동작의 전반적인 과정을 설명한다. 특히, ISPP 방식에 의해 최대 크기의 프로그램 전압이 인가되기 전과 후로 나누어 검증부(530)의 동작을 설명하되, 일반적인 프로그램 동작 및 읽기 동작은 앞서 설명한 바와 동일하므로 이에 대한 설명은 생략하도록 한다.

1. 최대 크기의 프로그램 전압이 인가되기 전,

앞서 설명한 바와 같이, 완료 신호(COMPLETE_1~N)를 디스에이블하여 출력하는 프로그램 구동부(510_1~N)의 갯수에 비례하여 노드(nWDo)의 전위가 높아지게 된다.

여기서, 노드 전위 감지부(530A)의 트랜지스터(N6)는 앞서 설명한 바와 같이, 노드(nWDo)의 구동 정도에 따라 턴 온 또는 턴 오프되도록 설계된다. 즉, 노드(nWDo)의 전위 값이 기준 값 이하인 경우에는 트랜지스터(N6)가 턴 오프된 상태를 유지하고, 기준 값 이상인 경우에는 트랜지스터(N6)가 턴 온 되도록 설계된다. 이와 같이 트랜지스터(N6)의 턴 온 여부를 통해, 노드 전위 감지부(330A)는 노드(nWDo)의 전위 값이 기준 값 이하인지를 판단할 수 있다.

판단 정보 변경부는, 노드 전위 감지부(530A)의 판단 결과, 노드(nWDo)의 전위 값이 기준 값 이하인 경우에는 변경 신호(CHANGE)를 인에이블하여 출력하고, 그에 따라, 판단부(520)에 의해 출력된 페일 정보(fail_OLD)를 패스 정보(pass_NEW)로 변경시켜 출력한다. 또한, 노드 전위 감지부(530A)의 판단 결과, 노드(nWDo)의 전위 값이 기준 값 이상인 경우에는 변경 신호(CHANGE)를 디스에이블하여 출력하므로, 판단부(520)에 의해 출력된 페일 정보(fail_OLD)를 유지시켜 페일 정보(fail_NEW)를 출력한다.

이와 같은 구성에 따르면, 검증부(530)는 완료 신호(COMPLETE_1~N)를 디스에이블하여 출력하는 프로그램 구동부(510_1~N)의 갯수가 리페어된 컬럼의 갯수 이하인 경우에 한해 동작하게 된다.

첫째, 노드(nWDo)가 충분히 높게 구동되어 트랜지스터(N6)를 턴온시키는 경우, 노드(B)는 '로우' 레벨로 변동된다. 이때, 맥스 신호(MAX)는 '로우' 레벨로 인가되므로, 판단부(520)로부터 출력된 판단 정보(pass/fail_OLD)와 동일하게 검증부(530)로부터 판단 정보(pass/fail_NEW)가 출력된다.

둘째, 노드(nWDo)가 약하게 구동되어 트랜지스터(N6)가 턴오프되는 경우, 노드(A)는 '하이' 레벨로 변동되며, 맥스 신호(MAX)는 '로우' 레벨로 인가되므로, 판단부(520)로부터 출력된 판단 정보(pass/fail_NEW)와 동일하게 검증부(530)로부터 판단 정보(pass/fail_NEW)가 출력된다.

따라서, 검증부(530)는 ISPP 방식에 의한 최대 프로그램 전압이 인가된 경우에만 동작하며, 그외의 경우에 프로그램 구동부(510_1~N)는 검증부(530)의 영향없이 종래와 동일하게 프로그램 동작을 수행할 수 있다.

2. 최대 크기의 프로그램 전압이 인가된 후,

첫째, 노드(nWDo)가 1만큼 구동된 경우를 가정하자. 트랜지스터(N6)는 턴 오프되므로, 노드(B)는 '하이' 레벨이 된다. 이때, 맥스 신호(MAX)는 '하이' 레벨로 인가되므로 검증부(530)는 패스 정보(pass_NEW)를 출력하게 된다.

즉, 하나의 완료 신호가 디스에이블되어 출력되는 경우, 이는 리페어된 컬럼(510_1 또는 510_2)에 의한 것으로 볼 수 있으므로, 전술한 바와 같은 검증부(530)의 검증 동작을 통해 판단부(520)로부터 출력된 페일 정보(fail_OLD)를 패스 정보(pass_NEW)로 변경할 수 있다.

둘째, 노드(nWDo)가 3만큼 구동된 경우를 가정하자. 트랜지스터(N6)는 턴 온되므로, 노드(B)는 '로우' 레벨이 된다. 또한, 맥스 신호(MAX)는 '하이' 레벨로 인가되므로 판단부(520)로부터 출력된 판단 정보(fail_OLD)가 유지되어, 검증부(530)로부터 페일 정보(fail_NEW)가 출력된다.

즉, 검증부(530)는 완료 신호를 디스에이블해 출력하는 프로그램 구동부(520)의 갯수가 리페어된 컬럼의 프로그램 구동부(520_1, 520_2)의 갯수 이하인 경우에 동작하게 된다. 다시 말해, 리페어된 컬럼의 프로그램 구동부(520_1, 520_2)에 의해서만 디스에이블된 완료 신호가 출력된 경우에 한해 동작하게 된다.

도 7은 본 발명이 적용되는 프로그램 검증 방법의 순서를 나타내는 순서도이다. 이하, 일 실시예로서, 각각의 컬럼에 연결된 복수의 프로그램 구동부로부터 출력된 복수의 완료신호(COMPLETE_1~N) 중 하나의 완료신호(COMPLETE_1)가 디스에이블되어 출력되는 경우에 대해 살펴본다. 물론 디스에이블되어 출력되는 완료신호(COMPLETE_1~N)의 갯수는 한 개 이상일 수 있다.

먼저, 각 컬럼의 프로그램구동부로부터 프로그램 동작 완료 여부를 나타내는 완료 신호(COMPLETE_1~N)가 출력된다(S710). 이때, 해당 컬럼이 프로그램된 경우에는 해당 프로그램 구동부로부터 완료 신호(COMPLETE_2~N)가 인에이블되어 출력되고, 해당 컬럼이 프로그램되지 않은 경우에는 해당 프로그램 구동부로부터 완료 신호(COMPLETE_1)가 디스에이블되어 출력된다.

이어서, 검증부(330, 530)는 출력된 완료 신호(COMPLETE_1~N)에 따라 패스 또는 페일을 판단하되, 리페어된 컬럼의 프로그램 구동부로부터 디스에이블된 완료 신호(COMPLETE_1)가 출력되는 경우에는 패스로 판단한다. 이하, 검증부(330, 530)에 의한 패스 또는 페일 판단 단계에 대해 살펴보도록 한다. 검증부(330, 530)의 상세한 동작은 앞서 도 3 내지 도 6에서 설명한 바와 동일하다.

우선, 출력된 복수의 완료 신호(COMPLETE_1~N) 중에 디스에이블되어 출력된 완료 신호(COMPLETE_1~N)가 존재하는지 여부를 검증한다(S720). 이때, 검증부(330, 530)는 디스에이블되어 출력되는 완료신호(COMPLETE_1)의 갯수에 비례하여 전위가 높아지는 노드(nWDo)의 전위를 감지함으로써, 디스에이블되어 출력된 완료 신호(COMPLETE_1)가 존재하는지 여부를 검증할 수 있다.

검증 결과, 복수의 완료 신호(COMPLETE_1~N)가 모두 인에이블되어 출력된 경우, 즉, 모든 컬럼이 프로그램된 경우에는 패스로 판단한다(S740).

검증 결과, 적어도 하나의 완료 신호(COMPLETE_1~N)가 디스에이블되어 출력된 경우, 검증부(330, 530)는 해당 신호가 리페어된 컬럼의 프로그램 구동부에 의해 출력된 것인지를 검증한다(S730).

예를 들어, 검증부(330, 530)는 노드(nWDo)의 전위를 감지하여, 노드(nWDo)의 전위 값이 기준 값 이하이면, 해당 신호가 리페어된 컬럼의 프로그램 구동부에 의해 출력된 것으로 보고, 패스로 판단한다(S740). 또한, 노드(nWDo)의 전위 값이 기준 값 이상이면, 리페어된 컬럼의 프로그램 구동부 외의 프로그램 구동부에 의해서도 완료신호(COMPLETE_~N)가 디스에이블되어 출력된 것이므로, 페일로 판단한다(S750). 여기서, 기준 값은 리페어된 컬럼의 프로그램 구동부로부터 모두 디스에 이블된 완료 신호(COMPLETE_1)가 출력되는 경우의 전위 값을 의미한다.

여기서, 프로그램 동작은 ISPP 방식에 의해 수행되는 것이 바람직하며, 전술한 바와 같은 검증 단계는 ISPP 방식에 의한 최대 크기의 프로그램 전압이 인가되는 경우에 한해 수행되는 것이 바람직하다. 또한, 검증 단계는 디스에이블된 완료 신호의 갯수가 리페어된 컬럼 갯수 이하인 경우에 한해 수행되는 것이 바람직하다.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1은 종래 기술에 따른 비휘발성 메모리 소자의 셀 어레이 및 페이지 버퍼의 상세 실시도.

도 2는 종래기술에 따른 비휘발성 메모리 소자의 프로그램 검증 동작을 설명하기 위한 도면.

도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 구성을 나타내는 도면.

도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 상세 실시도.

도 5는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 구성을 나타내는 도면.

도 6은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 상세 실시도.

도 7은 본 발명이 적용되는 프로그램 검증 방법의 순서를 나타내는 순서도.

[도면의 주요 부분에 대한 부호의 설명]

310: 프로그램 구동부 510: 프로그램 구동부

320: 판단부 520: 판단부

330:검증부 530: 검증부

330A: 노드전위 감지부 530A: 노드전위 감지부

330B: 노드전위 변경부 530B: 판단정보 변경부

Claims (22)

1. ISPP 방식에 의해 프로그램 동작을 수행하고, 메모리 셀의 프로그램 동작 완료 여부를 나타내는 완료 신호를 각각 출력하는 복수의 프로그램 구동부;

   복수의 상기 출력된 완료 신호에 따라 패스 또는 페일을 판단하는 판단부; 및

   상기 ISPP 방식에 의한 최대 크기의 프로그램 전압이 인가된 경우에 동작하며, 리페어된 컬럼의 프로그램 구동부로부터 출력되는 완료 신호에 근거하여 상기 판단부가 페일을 판단하려는 경우, 상기 판단부가 패스로 판단하도록 하는 검증부

   를 포함하는 비휘발성 메모리 소자.
2. 삭제
3. 제 1 항에 있어서,

   상기 검증부는,

   상기 완료 신호를 디스에이블해 출력하는 프로그램 구동부의 갯수가 상기 리페어된 컬럼의 프로그램 구동부의 갯수 이하인 경우에 한해 동작하는

   비휘발성 메모리 소자.
4. 제 1 항에 있어서,

   상기 프로그램 구동부는,

   상기 메모리 셀의 프로그램 동작이 완료되면 상기 완료 신호를 인에이블해 출력하고, 상기 메모리 셀의 프로그램 동작이 완료되지 않으면 상기 완료 신호를 디스에이블해 출력하는

   비휘발성 메모리 소자.
5. 제 4 항에 있어서,

   상기 판단부는,

   복수의 상기 완료 신호가 모두 인에이블되면 패스로 판단하고, 적어도 하나의 상기 완료 신호가 디스에이블되면 페일로 판단하는

   비휘발성 메모리 소자.
6. 제 5 항에 있어서,

   상기 검증부는,

   상기 리페어된 컬럼의 프로그램 구동부에 의해서만 디스에이블된 완료 신호가 출력된 경우에 한해 동작하는

   비휘발성 메모리 소자.
7. 제 1 항에 있어서,

   상기 판단부는,

   상기 복수의 완료 신호에 따라 전위가 변경되는 노드에 근거하여 패스 또는 페일을 판단하고,

   상기 검증부는,

   상기 노드의 전위를 감지하여, 상기 노드의 전위가 상기 리페어된 컬럼에 근거한 것인지를 판단하는 노드 전위 감지부; 및

   상기 노드 전위 감지부의 판단 결과에 따라, 상기 노드의 전위가 상기 리페어된 컬럼에 근거한 경우에는 상기 노드의 전위를 변경시키는 변경 신호를 인에이블하여 출력하는 노드전위 변경부를 포함하는

   비휘발성 메모리 소자.
8. 제 7 항에 있어서,

   상기 노드는,

   디스에이블되어 출력되는 상기 완료 신호의 갯수에 비례하여 전위가 높아지고,

   상기 노드 전위 감지부는,

   상기 노드의 전위 값이 기준 값 이하인지를 판단하고,

   상기 노드 전위 변경부는,

   상기 노드 전위 감지부의 판단 결과, 상기 노드의 전위 값이 상기 기준 값 이하인 경우에는 상기 변경 신호를 인에이블하여 출력하고,

   상기 노드 전위 감지부의 판단 결과, 상기 노드의 전위 값이 상기 기준 값 이상인 경우에는 상기 변경 신호를 디스에이블하여 출력하는

   비휘발성 메모리 소자.
9. 제 8 항에 있어서,

   상기 기준 값은,

   상기 리페어된 컬럼의 프로그램 구동부로부터 모두 디스에이블된 완료 신호 가 출력되는 경우의 전위 값인

   비휘발성 메모리 소자.
10. 제 8 항에 있어서,

    상기 노드 전위 변경부는,

    ISPP 방식에 의한 프로그램 동작에 있어서 최대 크기의 프로그램 전압이 인가되는 경우에만 동작하는

    비휘발성 메모리 소자.
11. ISPP 방식에 의해 프로그램 동작을 수행하고, 메모리 셀의 프로그램 동작 완료 여부에 따른 완료 신호를 각각 출력하는 복수의 프로그램 구동부;

    복수의 상기 출력된 완료 신호에 따라 패스 또는 페일 정보를 출력하는 판단부; 및

    상기 ISPP 방식에 의한 최대 크기의 프로그램 전압이 인가되는 경우에 동작하며, 상기 판단부가 리페어된 컬럼의 프로그램 구동부로부터 출력되는 상기 완료 신호에 근거하여 페일 정보를 출력한 경우, 상기 출력된 페일 정보를 상기 패스 정보로 변경시키는 검증부

    를 포함하는 비휘발성 메모리 소자.
12. 삭제
13. 제 11 항에 있어서,

    상기 검증부는,

    상기 리페어된 컬럼의 프로그램 구동부에 의해서만 디스에이블된 완료 신호가 출력된 경우에 한해 동작하는

    비휘발성 메모리 소자.
14. 제 11 항에 있어서,

    상기 판단부는,

    상기 복수의 완료 신호에 따라 전위가 변경되는 노드에 근거하여 패스 또는 페일을 판단하고,

    상기 검증부는,

    상기 노드의 전위를 감지하여, 상기 노드의 전위가 상기 리페어된 컬럼에 근거한 것인지를 판단하는 노드 전위 감지부; 및

    상기 노드 전위 감지부의 판단 결과에 따라, 상기 노드의 전위가 상기 리페어된 컬럼에 근거한 경우에는 상기 판단부에 의해 출력된 페일 정보를 패스 정보로 변경시키는 변경 신호를 인에이블하여 출력하는 판단정보 변경부를 포함하는

    비휘발성 메모리 소자.
15. 제 14 항에 있어서,

    상기 노드는,

    디스에이블되어 출력되는 상기 완료 신호의 갯수에 비례하여 전위가 높아지고,

    상기 노드 전위 감지부는,

    상기 노드의 전위 값이 기준 값 이하인지를 판단하고,

    상기 판단정보 변경부는,

    상기 노드 전위 감지부의 판단 결과, 상기 노드의 전위 값이 상기 기준 값 이하인 경우에는 상기 변경 신호를 인에이블하여 출력하고,

    상기 노드 전위 감지부의 판단 결과, 상기 노드의 전위 값이 상기 기준 값 이상인 경우에는 상기 변경 신호를 디스에이블하여 출력하는

    비휘발성 메모리 소자.
16. 제 15 항에 있어서,

    상기 기준 값은,

    상기 리페어된 컬럼의 프로그램 구동부로부터 모두 디스에이블된 완료 신호가 출력되는 경우의 전위 값인

    비휘발성 메모리 소자.
17. 제 15 항에 있어서,

    상기 판단 정보 변경부는,

    ISPP 방식에 의한 프로그램 동작에 있어서 최대 크기의 프로그램 전압이 인가되는 경우에만 동작하는 비휘발성 메모리 소자.
18. 각 컬럼의 프로그램 구동부로부터 프로그램 동작 완료 여부를 나타내는 완료 신호가 출력되는 단계; 및

    상기 출력된 완료 신호에 따라 패스 또는 페일을 판단하되, 리페어된 컬럼의 프로그램 구동부로부터 디스에이블된 완료 신호가 출력되는 경우에는 패스로 판단하는 단계를 포함하고,

    상기 프로그램 동작은 ISPP 방식에 의해 수행되고,

    상기 판단 단계는 상기 ISPP 방식에 의한 최대 크기의 프로그램 전압이 인가되는 경우에 한해 판단을 수행하는

    비휘발성 메모리 소자의 프로그램 검증 방법.
19. 삭제
20. 제 18 항에 있어서,

    상기 판단 단계는,

    디스에이블된 완료 신호의 갯수가 상기 리페어된 컬럼 갯수 이하인 경우에 한해 판단을 수행하는

    비휘발성 메모리 소자의 프로그램 검증 방법.
21. 제 18 항에 있어서,

    상기 판단 단계는,

    디스에이블되어 출력되는 상기 완료 신호의 개수에 비례하여 전위가 높아지는 노드의 전위를 감지하여, 상기 노드 전위 값이 기준 값 이하이면 패스로 판단하고, 상기 노드 전위 값이 기준 값 이상이면 페일로 판단하는

    비휘발성 메모리 소자의 프로그램 검증 방법.
22. 제 21 항에 있어서,

    상기 기준 값은,

    상기 리페어된 컬럼의 프로그램 구동부로부터 모두 디스에이블된 완료 신호가 출력되는 경우의 전위 값인

    비휘발성 메모리 소자의 프로그램 검증 방법.

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