JP2004171619A - 不揮発性半導体メモリ - Google Patents
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Abstract
【解決手段】メモリセルの閾値電圧の変動が検出されたとき、その情報がセル情報記憶部に記憶される。セル情報記憶部に記憶されているエラーアドレスに対する読み出し動作が実行されるとき、エラーメモリセルから読み出されるデータはマスクされ、セル情報記憶部に記憶されたセル情報に応じた論理値が、外部端子に強制的に出力される。このため、メモリセルの閾値電圧がずれた時点で、読み出しデータをリアルタイムで補正でき、閾値電圧の変動により誤ったデータが読み出されることが防止される。メモリセルの閾値電圧が変動しても、メモリセルにデータを再書き込みする必要はないため、不揮発性半導体メモリを搭載するシステムの読み出し動作におけるデータ転送レートが、データの補正により低下することはない。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、不揮発性半導体メモリのメモリセルに記憶されるデータの信頼性を向上する技術に関する。
【0002】
【従来の技術】
フラッシュメモリ等の不揮発性半導体メモリは、メモリセルトランジスタ(以下、メモリセルとも称する)のフローティングゲートに電子を保持するか否かで、2値データを記憶する。例えば、論理”1”は、フローティングゲートに電子がトラップされておらず、メモリセルトランジスタの閾値電圧が低い状態(消去状態)である。論理”0”は、フローティングゲートに電子がトラップされており、メモリセルトランジスタの閾値電圧が高い状態(書き込み状態)である。メモリセルトランジスタは、高電圧をコントロールゲートで受けたときに、電子をフローティングゲートにトラップする。すなわち、高電圧をコントロールゲートで受けることで論理”0”が書き込まれる。
【0003】
一般に、フローティングゲートを有するメモリセルは、チャージゲイン特性およびチャージロス特性を有している。チャージゲインは、コントロールゲートに相対的に高い電圧が繰り返し与えられることにより、フローティングゲートに予期せぬ電子が注入され、閾値電圧が高くなる現象である。チャージゲインは、メモリセルからデータを繰り返し読み出すことにより発生する。チャージロスは、コントロールゲートに相対的に低い電圧が繰り返し与えられることにより、フローティングゲートから予期せぬ電子が放出され、閾値電圧が低くなる現象である。チャージロスは、メモリセルにデータを繰り返し書き込むことにより発生する。
【0004】
フラッシュメモリでは、チャージゲイン特性およびチャージロス特性による閾値電圧の変動を考慮して、プログラム電圧および基準電圧が設定されている。しかし、チャージゲインまたはチャージロスが過度に発生した場合、メモリセルトランジスタに記憶しているデータが破壊(反転)するおそれがある。
チャージゲインおよびチャージロスによるデータの破壊を防止するために、データの読み出し時にメモリセルトランジスタの閾値電圧の変動を検出し、閾値電圧が過度に変動している場合に、正しいデータを再書き込みする不揮発性半導体メモリが提案されている(例えば、特許文献1参照)。
【0005】
【特許文献1】
特開平9−320289(図1および図2、4ページ)
【0006】
【発明が解決しようとする課題】
しかしながら、フラッシュメモリ等の不揮発性半導体メモリでは、データの消去に長時間を要する。また、消去動作は、セクタ単位で実行される。このため、チャージゲインにより閾値電圧が上昇したメモリセルトランジスタに論理”1”を再書き込みする場合(消去動作)、セクタ内の全てのメモリセルのデータを消去した後、論理”0”を記憶していたメモリセルに対して再度書き込み動作を実行しなくてはならない。
【0007】
データの書き換えに長時間を要するため、読み出し動作等によりメモリセルがアクセスされているときに、そのアクセスを妨げることなくデータを書き換えることは不可能である。このため、データの書き換えは、不揮発性半導体メモリをテストモード等に移行して行わなくてはならない。この結果、不揮発性半導体メモリを搭載するシステムの性能が低下してしまう。
【0008】
本発明の目的は、メモリセルの閾値電圧の変動によるデータ破壊を未然に防止することにある。
本発明の別の目的は、閾値電圧が変動したメモリセルのデータを、不揮発性半導体メモリを搭載するシステムが認識することなく修正することにある。
本発明の別の目的は、不揮発性半導体メモリを試験モード等に移行することなく、データ破壊を未然に防止することで、不揮発性半導体メモリを搭載するシステムの性能を向上することにある。
【0009】
【課題を解決するための手段】
請求項1の不揮発性半導体メモリでは、電気的に書き換え可能な不揮発性のメモリセルは、ビット線に接続されている。電流電圧変換回路は、メモリセルからデータを読み出すときに、メモリセルの閾値電圧に対応してビット線に流れるメモリセル電流をセル電圧に変換する。すなわち、メモリセルに記憶されている論理値に応じて、セル電圧が生成される。データ判定回路は、メモリセルからデータを読み出す読み出し動作において、セル電圧が、第1基準電圧とこの第1基準電圧より低い第2基準電圧との間の第1領域に含まれること、およびセル電圧が、第1基準電圧とこの第1基準電圧より高い第3基準電圧の間の第2領域に含まれることを判定する。
【0010】
セル情報記憶部は、エラーアドレスおよびセル情報を記憶する。エラーアドレスは、セル電圧が第1または第2領域に含まれるエラーメモリセルを示すアドレスである。セル情報は、エラーメモリセルのセル電圧が第1領域または第2領域のいずれに含まれるかを示す。データ補正回路は、エラーアドレスに対する読み出し動作において、エラーメモリセルから読み出されるデータをマスクし、セル情報記憶部に記憶されたセル情報に応じて、第2基準電圧に対応する第1論理値または第3基準電圧に対応する第2論理値を出力する。第1論理値または第2論理値は、外部端子を介して不揮発性半導体メモリの外部に出力される。
【0011】
このように、メモリセルが、閾値電圧の変動によってエラーメモリセルと判定されたときに、エラーメモリセルから読み出されるデータはマスクされ、セル情報記憶部に記憶されたセル情報に応じた論理値が強制的に外部端子に出力される。このため、メモリセルの閾値電圧がずれた時点で、読み出しデータをリアルタイムで補正でき、閾値電圧の変動により誤ったデータが読み出されることが防止される。すなわち、メモリセルに記憶されているデータの破壊を防止できる。
【0012】
メモリセルの閾値電圧が変動しても、メモリセルにデータを再書き込みする必要はない。このため、例えば、読み出し動作中に、不揮発性半導体メモリを搭載するシステムに認識されることなく、リアルタイムで読み出しデータを補正できる。したがって、読み出し動作時のデータ転送レートが、データの補正により低下することはない。
【0013】
請求項2の不揮発性半導体メモリでは、データ補正回路は、読み出し動作において、セル電圧が第1または第2領域に含まれることでエラーメモリセルを検出し、かつエラーメモリセルを示す読み出しアドレスが、セル情報記憶部にエラーアドレスとして記憶されていないときに、前記読み出しアドレスおよび前記エラーメモリセルが記憶している論理値を前記エラーアドレスおよび前記セル情報としてセル情報記憶部に書き込む。このため、メモリセルの閾値電圧の変動を検出した次の読み出し動作からセル情報に応じて読み出しデータを補正できる。この結果、誤ったデータが読み出されることを確実に防止できる。
【0014】
請求項3の不揮発性半導体メモリでは、セル情報記憶部は、電気的に書き換え可能な複数の不揮発性のメモリセルで構成されている。このため、セル情報記憶部は、半導体メモリに電源が供給されない状態でもエラーアドレスおよびセル情報を失うことなく記憶できる。セル情報記憶部は、メモリセルと同じ製造プロセスを使用して形成可能である。このため、セル情報記憶部を形成することにより、製造コストが増加することはない。
【0015】
請求項4の不揮発性半導体メモリでは、セル情報記憶部は、メモリセルにデータを書き込む書き込み動作において、セル情報記憶部に記憶しているセル情報に対応する論理値と逆の論理値が、エラーメモリセルに書き込まれるときに、逆の論理値を出力するためにセル情報を書き換える。例えば、第1論理値に対応して設定された閾値電圧が変動する場合(セル電圧が第2基準電圧から第1基準電圧に向けて変動する場合)、第2論理値に対応して設定される閾値電圧も変動する可能性がある。このため、逆の論理値が書き込まれる際に、データ判定回路の判定前に、予めデータを補正するためにセル情報を書き込むことで、逆の論理値に対するデータ破壊を未然に防止できる。
【0016】
請求項5の不揮発性半導体メモリでは、セル情報記憶部は、メモリセルにデータを書き込む書き込み動作において、セル情報記憶部に記憶されているセル情報に対応する論理値と逆の論理値が、エラーメモリセルに書き込まれるときに、セル情報をマスクする。その後、データ補正回路は、エラーアドレスに対する読み出し動作において、セル情報記憶部に記憶されたセル情報がマスクされているときに、セル情報によらず、メモリセルから読み出される論理値を外部端子に出力する。例えば、第1論理値に対応して設定された閾値電圧が変動する場合でも(セル電圧が第2基準電圧から第1基準電圧に向けて変動する場合)、第2論理値に対応して設定される閾値電圧は、変動しない場合がある。すなわち、チャージゲインとチャージロスに相関関係がない場合、第2論理値に書き換えられたメモリセル(第1論理値に対するエラーメモリセル)から読み出されるデータを、補正することなく外部端子に直接出力できる。
【0017】
請求項6の不揮発性半導体メモリでは、この半導体メモリの不良を救済するための不揮発性の冗長メモリセルが形成されている。冗長制御回路は、メモリセルのデータを消去する消去動作において、エラーメモリセルを冗長メモリセルに置き換え、セル情報記憶部に記憶されているエラーアドレスおよびこのエラーアドレスに対応するセル情報を消去する。一般に、冗長メモリセルは、半導体メモリの製造工程においてメモリセルから置き換えられる。半導体メモリの出荷後に、新たな冗長メモリセルが使用されることはない。エラーメモリセルを、使用されていない冗長メモリセルに置き換えることで、セル情報記憶部の使用率を下げることができる。この結果、エラーメモリセルの許容数を増加できる。
【0018】
請求項7の不揮発性半導体メモリでは、冗長制御回路は、冗長メモリセルが使用されており、エラーメモリセルを冗長メモリセルに置き換えできないとき、消去動作において、消去を示す論理値に対応するセル情報の消去およびこのセル情報に対応するエラーアドレスの消去を禁止する。このため、エラーメモリセルを置き換えるための冗長メモリセルがないときにも、セル情報に応じて読み出しデータを確実に補正できる。
【0019】
請求項8の不揮発性半導体メモリでは、冗長制御回路は、冗長メモリセルが使用されているためエラーメモリセルを冗長メモリセルに置き換えできず、かつ消去を示す論理値と逆の論理値のセル情報がセル情報記憶部に記憶されているときに、消去動作において、エラーアドレスを消去せずにセル情報のみを消去する。データ補正回路は、消去後の書き込み動作において、エラーメモリセルに消去を示す論理値と逆の論理値が書き込まれるときに、この逆の論理値に対応するセル情報を書き込む。エラーメモリセルについて、消去動作時にエラーアドレスを消去せずに残しておくことで、新たなデータが書き込まれるときにエラーアドレスに基づいてセル情報を容易に書き換えられる。このため、その後の読み出し動作において、データ判定回路の判定を待つことなく、常に正しいデータを出力できる。
【0020】
請求項9の不揮発性半導体メモリでは、データ補正回路は、セル電圧が第1領域に含まれるときに第1補正信号を出力し、セル電圧が第2領域に含まれるときに第2補正信号を出力する。データ出力回路は、第1または第2補正信号を受けたとき、メモリセルからのデータの出力を禁止し、第1または第2論理値を強制的に出力する。このため、簡易な論理回路により第1または第2論理値を強制的に出力でき、メモリセルから読み出されるデータを補正できる。
【0021】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数ビットで構成されている。図の二重丸は、外部端子を示している。
図1は、本発明の不揮発性半導体メモリの第1の実施形態を示している。この実施形態は、請求項1〜請求項4、請求項6、請求項7、および請求項9に対応している。この不揮発性半導体メモリは、シリコン基板上にCMOSプロセスを使用してNOR型フラッシュメモリとして形成されている。
【0022】
フラッシュメモリは、昇圧回路10、動作制御回路12、コマンドレジスタ14、アドレスラッチ16、メモリコア18、データ判定回路20、データ補正回路22、入出力回路24、冗長制御回路26、およびセル情報記憶部28を有している。
昇圧回路10は、動作制御回路14からの制御信号PGに応答して動作し、電源電圧VCCに応じて電源電圧VCCより高い高電圧VPPを生成し、生成した高電圧VPPを高電圧線(VPP)に出力する。制御信号PGは、例えば、アドレス信号ADの遷移エッジに同期して生成されるパルス信号である。高電圧VPPは、ワード線制御回路24に供給され、プログラム電圧等に使用される。
【0023】
動作制御回路12は、外部から供給される制御信号CNT(チップイネーブル信号、ライトイネーブル信号など)、およびコマンドレジスタ14からのコマンド信号CMDを受け、これ等制御信号に応じて読み出し動作、書き込み動作(プログラム動作)、および消去動作を実行するための制御信号RD、WR、ER等を生成する。
【0024】
コマンドレジスタ14は、入出力端子I/O(外部端子)に供給されるコマンド信号CMDを、入出力回路24を介して受け、受けた信号を動作制御回路12に出力する。
アドレスラッチ16は、アドレス端子に供給されるアドレス信号ADを、動作制御回路12からの制御信号に同期してラッチし、ラッチした信号を内部アドレス信号IADとしてセル情報記憶部28、ワード線制御回路30、およびビット線制御回路34に出力する。アドレス信号ADは、メモリセルアレイ32のメモリセルMC(後述する図2に示す)を選択するために供給される。
【0025】
メモリコア18は、ワード線制御回路30、メモリセルアレイ32、ビット線制御回路34、およびセンスアンプ/ラッチ36を有している。
ワード線制御回路30は、ワードデコーダを有している。ワード線制御回路30は、内部アドレス信号IAD(ロウアドレス信号)に応じてワード線CG(後述する図2に示すCG0−CG511の少なくともいずれか)を選択し、動作制御回路12からの制御信号に応じて、選択したワード線CGに所定の電圧を与える。
【0026】
メモリセルアレイ32は、マトリックス状に配置された電気的に書き換え可能な複数の不揮発性のメモリセルMCおよび冗長メモリセルRMCを有している。メモリセルアレイ32の詳細は、図2で説明する。
ビット線制御回路34は、コラムデコーダを有している。ビット線制御回路34は、内部アドレス信号IAD(コラムアドレス信号)に応じてビット線BL(後述する図2に示すBL0−BL63の少なくともいずれか)を選択し、選択したビット線BLをセンスアンプ/ラッチ26に接続する。
【0027】
センスアンプ/ラッチ36は、選択されたビット線BLを介して供給されるメモリセル電流をセル電圧に変換し、変換したセル電圧に応じてセンスアンプ出力信号SAO1、SAO2、SAO3を出力する。
冗長メモリセルRMC、およびビット線制御回路34とセンスアンプ/ラッチ36との一部により、冗長回路が形成されている。冗長回路により、例えば、不良のメモリセルMCが救済される。冗長回路は、フラッシュメモリの製造工程(テスト工程)で設定され、あるいは製造されたフラッシュメモリの消去動作時に、冗長制御回路によって設定される。
【0028】
データ判定回路20は、読み出し動作時にセンスアンプ/ラッチ28から出力されるセンスアンプ出力信号SAO1、SAO2、SAO3に応じて、メモリセルMCの閾値電圧が変動しているか否かを判定し、判定結果を判定信号JDG0、JDG1として出力する。すなわち、データ判定回路20は、読み出しデータにマージンがあるか否かを判定する。
【0029】
データ補正回路22は、読み出し動作時に、データ判定回路20から出力される判定信号JDG0、JDG1が読み出しエラーを示すときに、エラー信号HERR(第1補正信号)またはエラー信号LERR(第2補正信号)のいずれかと、エラー信号CERRとを出力する。データ補正回路22は、読み出し動作時に、セル情報記憶部28から出力されるセル情報信号CINFに応答してエラー信号HERR、LERRのいずれかを出力する。なお、判定信号JDG0、JDG1とセル情報信号CINFが競合したとき、セル情報信号CINFが優先される。また、データ補正回路22は、論理”0”をメモリセルに書き込む書き込み動作時に、書き込み信号WRTをセル情報記憶部28に出力する。
【0030】
入出力回路24は、入出力端子I/Oを介してコマンド信号CMDを入力し、あるいはデータ信号を入出力する。入出力回路24は、読み出し動作において、高レベルのエラー信号HERRを受けたときに、センスアンプ/ラッチからの読み出しデータ(SAO1信号)をマスクして、論理”1”(第1論理値)のデータ信号を入出力端子I/Oに強制的に出力する。また、入出力回路24は、読み出し動作において、高レベルのエラー信号LERRを受けたときに、センスアンプ/ラッチからの読み出しデータ(SAO1信号)をマスクして、論理”0”(第2論理値)のデータ信号を入出力端子I/Oに強制的に出力する。
【0031】
セル情報記憶部28は、読み出し動作において、エラー信号CERRに応答して、内部アドレス信号IADをエラーアドレスEADDとして記憶し、エラーアドレスEADDに対応するメモリセルMC(エラーメモリセル)が本来記憶するべき論理値に対応するセル情報(後述する図3に示すHFLG、LFLG)を記憶する。ここで、エラーメモリセルとは、閾値電圧が所定以上変動したメモリセルである。セル情報記憶部28は、読み出し動作において、アドレス端子に供給されるアドレス信号ADをエラーアドレスEADDとして記憶しているとき、そのアドレスのセル情報をセル情報信号CINFとして出力する。
【0032】
また、セル情報記憶部28は、消去動作が実行されるときに、フル信号FULが低レベルの期間、エラーアドレスEADDを冗長制御回路26に順次転送し、転送できたエラーアドレスEADDを消去する。
冗長制御回路26は、消去動作が実行されるときに、セル情報記憶部24から受信したエラーアドレスEADDに対応するメモリセルMCを冗長メモリセルRMCに置き換える。すなわち、エラーメモリセルが救済される。冗長制御回路26は、冗長メモリセルが全て使用されているときに、フル信号FULを出力する(低レベルから高レベルに変化)。
【0033】
図2は、図1に示したメモリセルアレイ32の詳細を示している。なお、メモリセルアレイ32は、複数のセクタにより構成されている。図2は、1つのセクタを示している。冗長メモリセルRMCは、メモリセルMCと同じであるため、図2ではその記載を省略している。
メモリセルアレイ24は、マトリックス状に配置された電気的に書き換え可能な複数の不揮発性のメモリセルMCを有している。メモリセルMCは、フローティングゲートと、ワード線CG(CG0−CG511)に接続されたコントロールゲートを有するトランジスタ(メモリセルトランジスタ)で構成されている。各メモリセルMCは、ソースをソース線VSに接続し、ドレインをビット線BL(BL0−BL63)に接続している。1本のワード線CGには、64個のメモリセルMCが接続されている。
【0034】
隣接する2本のビット線BLは、それぞれ選択トランジスタを介してグローバルビット線GBL(GBL0−GBL31)に接続されている。選択トランジスタのゲートは、選択ゲート線SG1、SG2にそれぞれ接続されている。選択ゲート線SG1に高レベル電圧が供給されるときに、奇数の番号のビット線BL(BL1、BL3、...、BL63)がグローバルビット線GBL(GBL0−GBL31)にそれぞれ接続される。選択ゲート線SG2に高レベル電圧が供給されるときに、偶数の番号のビット線BL(BL0、BL2、...、BL62)がグローバルビット線GBL(GBL0−GBL31)にそれぞれ接続される。
【0035】
上述したメモリセルアレイ32では、メモリセルMCに論理”1”を設定する消去動作は、図2に示したセクタ単位またはチップ単位で実行される。消去動作において、ビット線BL0−BL63は、フローティングにされ、ワード線CG0−511は−10Vに設定され、ソース線VSは5Vに設定される。メモリセルMCのフローティングゲートに蓄積された電子は、ソース線VSに放出され、セクタ内の全てのメモリセルMCの閾値電圧は、低くなる。すなわち、メモリセルMCに記憶されているデータは、消去される(論理”1”)。
【0036】
メモリセルMCに論理”0”を設定する書き込み動作では、アドレス信号ADに応じて選択されるワード線CG、ビット線BL、および選択ゲート線SGは、8V、5V、5Vにそれぞれ設定される。選択されないワード線CGおよび選択ゲート線SGは、0Vに設定され、ソース線VSは0Vに設定される。選択されたワード線CGおよび選択されたビット線BLに接続されているメモリセルMCは、フローティングゲートに電子が注入され、閾値電圧は高くなる。すなわち、メモリセルMCに論理”0”が書き込まれる。
【0037】
メモリセルMCからデータを読み出す読み出し動作では、アドレス信号ADに応じて選択される選択ゲート線SGは5Vに設定され、ビット線BLは所定の電圧にプリチャージされる。この後、アドレス信号ADに応じて選択されるワード線CGおよびソース線VSは、5Vおよび0Vにそれぞれ設定される。そして、センスアンプ/ラッチ26が、選択されたメモリセルMCのソース・ドレイン間に流れるメモリセル電流を検出することで、論理”1”または論理”0”が読み出される。
【0038】
より詳細には、メモリセルMCの閾値電圧が低い場合(消去状態=論理”1”)、ビット線BLがソース線VSに接続されることで、ビット線BLにメモリセル電流が流れる。メモリセルMCの閾値電圧が高い場合(書き込み状態、プログラム状態=論理”0”)、ビット線BLはソース線VSに接続されないため、ビット線BLにメモリセル電流は流れない。
【0039】
図3は、図1の要部を示すブロック図である。図3に示したセンスアンプ/ラッチ34および入出力回路28は、1ビットのデータ信号(=1ビットの入出力端子I/O)に対応する構成を示している。
センスアンプ/ラッチ34は、3つの基準メモリセルRMC1、RMC2、RMC3、4つの電流電圧変換回路C/C0、C/C1、C/C2、C/C3、および3つのセンスアンプS/A1、S/A2、S/A3を有している。なお、センスアンプ/ラッチ36は、センスアンプS/A1、S/A2、S/A3で増幅したデータをラッチするラッチ回路を有している。しかし、ラッチ回路は、発明の主要部でないため、図示および説明を省略する。
【0040】
基準メモリセルRMC1、RMC2、RMC3は、メモリセルアレイ32内のメモリセルMCと同様にフローティングゲートおよびコントロールゲートを有するトランジスタ(メモリセルトランジスタ)で構成されている。すなわち、基準メモリセルRMC1、RMC2、RMC3は、電気的に書き換え可能な不揮発性のメモリセルである。
基準メモリセルRMC1、RMC2、RMC3は、フラッシュメモリの製造工程において、フローティングゲートに所定量の電子がそれぞれ注入され、所定の閾値電圧に設定されている。フラッシュメモリが製造された後において、基準メモリセルRMC1、RMC2、RMC3の閾値電圧は、固定値であり変化しない。読み出し動作時に、基準メモリセルRMC1、RMC2、RMC3のコントロールゲートには、データを読み出すメモリセルMCのコントロールゲートに与えられる電圧と同じ電圧(=5V)が与えられる。
【0041】
電流電圧変換回路C/C0は、読み出し動作においてグローバルビット線GBLを介して供給されるメモリセル電流をセル電圧V0に変換する。電流電圧変換回路C/C1は、読み出し動作において基準メモリセルRMC1から基準ビット線RBL1を介して供給される基準メモリセル電流を基準セル電圧VR1(第1基準電圧)に変換する。電流電圧変換回路C/C2は、読み出し動作において基準メモリセルRMC2から基準ビット線RBL2を介して供給されるメモリセル電流を基準セル電圧VR2(第2基準電圧)に変換する。電流電圧変換回路C/C3は、読み出し動作において基準メモリセルRMC3から基準ビット線RBL3を介して供給されるメモリセル電流を基準セル電圧VR3(第3基準電圧)に変換する。基準メモリセルRMC1、RMC2、RMC3の閾値電圧は変化しない。このため、電流電圧変換回路C/C0、C/C1、C/C2から出力される基準セル電圧VR1、VR2、VR3は、固定値である。
【0042】
センスアンプS/A1は、セル電圧V0を基準セル電圧VR1と比較し、比較結果に応じてセンスアンプ出力信号SAO1(第1比較結果信号)を出力する。センスアンプS/A2は、セル電圧V0を基準セル電圧VR2と比較し、比較結果に応じてセンスアンプ出力信号SAO2(第2比較結果信号)を出力する。センスアンプS/A3は、セル電圧V0を基準セル電圧VR3と比較し、比較結果に応じてセンスアンプ出力信号SAO3(第3比較結果信号)を出力する。
【0043】
入出力回路26は、出力バッファOBUF(データ出力回路)、出力ドライバOBUFDR(データ出力回路)、入力バッファIBUF、および入出力制御回路IOXを有している。
出力バッファOBUFは、エラー信号HERRまたはLERRを受けたときに、メモリセルMCからの読み出しデータROUTの出力を禁止(マスク)し、入出力端子I/Oに論理”1”または論理”0”を強制的に出力するために、出力ドライバOBUFDRを制御する制御信号を出力する。また、出力バッファOBUFは、エラー信号HERRまたはLERRを受けないときに、メモリセルMCからの読み出しデータROUTを出力するために、出力ドライバOBUFDRを制御する制御信号を出力する。
【0044】
出力ドライバOBUFDRは、出力バッファOBUFからの制御信号に応じて、入出力端子I/Oに高レベル電圧(論理”1”)または低レベル電圧(論理”0”)を出力し、あるいは入出力端子I/Oを高インピーダンス状態にする。
入力バッファIBUFは、入出力端子I/Oを介してフラッシュメモリの外部から供給される書き込みデータを入出力制御回路IOXに出力する。入出力制御回路IOXは、読み出し動作時にセンスアンプ出力信号SAO1を読み出しデータROUTとして出力し、書き込み動作時に入力バッファIBUFからの書き込みデータを書き込み制御回路に出力する。
【0045】
セル情報記憶部28は、閾値電圧が所定値以上変化したメモリセルMC(エラーメモリセル)を示すアドレスをエラーアドレスEADDとして記憶する複数の領域と、エラーアドレスEADDにそれぞれ対応して、エラーメモリセルに記憶されている論理値をセル情報HFLG、LFLGとして記憶する複数の領域とを有している。エラーアドレスEADDおよびセル情報HFLG、LFLGの記憶領域は、メモリセルMCと同じ構造を有する電気的に書き換え可能な不揮発性のメモリセルで構成されている。このため、一度書き込んだエラーアドレスEADDおよびセル情報HFLG、LFLGは、フラッシュメモリに電源が供給されていなくても、記憶され続ける。また、エラーアドレスEADDおよびセル情報HFLG、LFLGをメモリセルMCと同じメモリセルに記憶させるため、製造プロセスを変更する必要はない。このため、セル情報記憶部24を形成することにより、製造コストが増加することはない。
【0046】
図4および図5は、センスアンプ/ラッチ36の詳細を示している。
図4において、電流電圧変換回路C/C0は、電源線VCCと接地線VSSとの間に直列に接続されたpMOSトランジスタPM1、nMOSトランジスタNM1、NM2と、電源線VCCとグローバルビット線GBLとの間に直列に接続されたpMOSトランジスタPM2、nMOSトランジスタNM3、NM4とを有している。pMOSトランジスタPM1、PM2のゲートは、パワーオン時に所定期間低レベルに変化するパワーオン信号/PWONの信号線に接続されている。pMOSトランジスタPM1、PM2は、パワーオン後に僅かにオンすることで負荷回路として動作する。nMOSトランジスタNM1のゲートは電源電圧VCCに接続されている。nMOSトランジスタNM3、NM4のゲートは、nMOSトランジスタNM1、NM2の接続ノードに接続されている。nMOSトランジスタNM2のゲートは、グローバルビット線GBLに接続されている。
【0047】
電流電源変換回路C/C0は、グローバルビット線GBLの電圧がメモリセル電流に応じて低くなるときにセル電圧V0を高くし、グローバルビット線GBLの電圧がメモリセル電流に応じて高くなるときにセル電圧V0を低くする。すなわち、セル電圧V0は、図2に示したメモリセルMCの閾値電圧が低いときに(消去状態)、高くなり、メモリセルMCの閾値電圧が高いときに(プログラム状態)、低くなる。
【0048】
電流電源変換回路C/C1は、電流電源変換回路C/C0と同じ回路である。電流電圧変換回路C/C1は、読み出し動作時に、メモリセルMCが消去状態にあるときのセル電圧V0とメモリセルMCがプログラム状態にあるときのセル電圧V0の中間の値を有する基準セル電圧VR1を生成する。なお、基準メモリセルRMC1のコントロールゲートには、読み出し動作時に、5Vの基準ワード電圧RCGが与えられる。
【0049】
センスアンプS/A1は、一般的な差動増幅回路と出力回路とを有している。センスアンプS/A1は、基準セル電圧VR1より低いセル電圧V0を受けたときに、高レベルのセンスアンプ出力信号SAO1を出力し、基準セル電圧VR1より高いセル電圧V0を受けたときに、低レベルのセンスアンプ出力信号SAO1を出力する。
図5において、電流電圧変換回路C/C2、C/C3は、電流電圧変換回路C/C0と同じ回路である。センスアンプS/A2、S/A3は、センスアンプS/A1と同じ回路である。
【0050】
電流電圧変換回路C/C2は、読み出し動作時に、メモリセルMCが消去状態にあるときのセル電圧V0と基準セル電圧VR1とのほぼ中間の値を有する基準セル電圧VR2を生成する。電流電圧変換回路C/C3は、読み出し動作時に、メモリセルMCがプログラム状態にあるときのセル電圧V0と基準セル電圧VR1とのほぼ中間の値を有する基準セル電圧VR3を生成する。なお、基準メモリセルRMC2、RMC3のコントロールゲートには、読み出し動作時に、5Vの基準ワード電圧RCGが与えられる。
【0051】
センスアンプS/A2は、基準セル電圧VR2より低いセル電圧V0を受けたときに、高レベルのセンスアンプ出力信号SAO2を出力し、基準セル電圧VR2より高いセル電圧V0を受けたときに、低レベルのセンスアンプ出力信号SAO2を出力する。センスアンプS/A3は、基準セル電圧VR3より低いセル電圧V0を受けたときに、高レベルのセンスアンプ出力信号SAO3を出力し、基準セル電圧VR3より高いセル電圧V0を受けたときに、低レベルのセンスアンプ出力信号SAO3を出力する。
【0052】
図6は、第1の実施形態におけるフラッシュメモリの動作の概要を示している。
図において、VT1は、消去状態(論理”1”)のメモリセルMCの閾値電圧である。VT1’は、基準メモリセルRMC2の閾値電圧である。VT1’は、VT1とVTRの中央値から僅かにVT1側に設定されている。VTRは、基準メモリセルRMC1の閾値電圧である。VTRは、VT1とVT0の中央の値に設定されている。VT0’は、基準メモリセルRMC3の閾値電圧である。VT0’は、VTRとVT0の中央値から僅かにVT0側に設定されている。VT0は、消去状態(論理”0”)のメモリセルMCの閾値電圧である。
【0053】
メモリセルMCの閾値電圧が、VT1’より高くVTRより低い第1領域に含まれるとき、消去状態のメモリセルMCの閾値電圧がチャージゲインにより高くなったと判定される。すなわち、そのメモリセルMCは、データの補正が必要なエラーメモリセルと判定される。このとき、センスアンプ出力信号SAO1、SAO2は、それぞれ高レベル”H”および低レベル”L”に変化する。図3に示したデータ判定回路20は、センスアンプ出力信号SAO1、SAO2に応答して高レベルの判定信号JDG0および低レベルの判定信号JDG1を出力する。図3に示したデータ補正回路22は、セル情報信号CINFを受けていないとき、判定信号JDG0、JDG1に応答して高レベルのエラー信号HERRおよび低レベルのエラー信号LERRを出力する。なお、第1領域は、基準セル電圧がVR2(第2基準電圧)より高くVTR(第1基準電圧)より低い領域にも対応している。第2領域は、基準セル電圧がVTR(第1基準電圧)より高くVR3(第3基準電圧)より低い領域にも対応している。
【0054】
メモリセルMCの閾値電圧が、VTRより高くVT0’より低い第2領域に含まれるとき、プログラム状態のメモリセルMCの閾値電圧がチャージロスにより低くなったと判定される。すなわち、そのメモリセルMCは、データの補正が必要なエラーメモリセルと判定される。このとき、センスアンプ出力信号SAO1、SAO3は、それぞれ低レベル”L”および高レベル”H”に変化する。データ判定回路20は、センスアンプ出力信号SAO1、SAO3に応答して低レベルの判定信号JDG0および高レベルの判定信号JDG1を出力する。データ補正回路22は、セル情報信号CINFを受けていないとき、判定信号JDG0、JDG1に応答して低レベルのエラー信号HERRおよび高レベルのエラー信号LERRを出力する。
【0055】
図3に示した入出力回路24は、上述したように、高レベルのエラー信号HERRを受けたとき、メモリセルMCからの読み出しデータROUT(センスアンプS/A1から出力されるセンスアンプ出力信号SAO1)をマスクし、入出力端子I/Oに強制的に論理”1”(第1論理値)を出力する。入出力回路24は、高レベルのエラー信号LERRを受けたとき、読み出しデータROUTをマスクし、入出力端子I/Oに強制的に論理”0”(第2論理値)を出力する。
【0056】
また、入出力回路24は、エラー信号HERR、LERRがともに低レベルのとき、メモリセルMCから読み出されるデータROUTに応じて、入出力端子I/Oに論理”1”または論理”0”を出力する。すなわち、メモリセルMCの閾値電圧がVT1’より低いとき、あるいはVT0’より高いとき、メモリセルMCに記憶されているデータに応じて読み出しデータが入出力端子I/Oから外部に出力される。
【0057】
なお、エラーメモリセルを示すアドレスが、図3に示したセル情報記憶部28に記憶されていないとき、セル情報記憶部28は、そのアドレスをエラーアドレスEADDとして記憶する。セル情報記憶部28は、読み出し動作においてアドレス端子に供給されるアドレス信号ADをエラーアドレスEADDとして記憶しているとき、セル情報HFLG、LFLGをセル情報信号CINFとして出力する。データ補正回路22は、セル情報信号CINFを受けたときに、データ判定回路20からの判定信号JDG0、JDG1によらず、セル情報信号CINFに応じてエラー信号ERRH、ERRLを出力する。入出力回路24は、エラー信号ERRH、ERRLに応じた論理を出力する。このように、セル情報記憶部28に記憶されているエラーアドレスEADDに対応するメモリセルMCが読み出されるときにも、入出力端子I/Oから論理”1”または論理”0”が強制的に出力される。なお、セル情報記憶部28の機能は、後述する図7〜図9で詳細に説明する。
【0058】
図7は、第1の実施形態における読み出し動作を示している。ここでは、セル情報記憶部28にエラーアドレスEADDとして記憶されていないアドレスAD1に対応するメモリセルMCからデータが読み出される例について説明する。
まず、ステップS11において、データ補正回路22は、データ判定回路20の判定結果に基づいて、メモリセルMCの閾値電圧VTがVT1’〜VT0’に含まれるか否かを判断する。閾値電圧VTがVT1’〜VT0’に含まれる場合、処理はステップS12に移行する。閾値電圧VTがVT1’〜VT0’に含まれない場合、処理はステップS13に移行する。
【0059】
ステップS13において、閾値電圧VTは正常なため、入出力回路24は、メモリセルMCから読み出されるデータを直接出力する。
ステップS12において、セル情報記憶部28は、データ補正回路22からのセルエラー信号CERRに基づいて、閾値電圧VTがVT1’〜VTRに含まれるか否かを判断する。閾値電圧VTがVT1’〜VTRに含まれる場合、処理はステップS14に移行する。閾値電圧VTがVT1’〜VTRに含まれない場合、閾値電圧VTはVTR〜VT0’に含まれると判断され、処理はステップS16に移行する。
【0060】
ステップS14において、セル情報記憶部28は、アドレスAD1をエラーアドレスEADDとして記憶し、エラーアドレスEADDに対応するセル情報HFLGを”1”から”0”に書き換える。読み出し動作において、セル情報記憶部28が、閾値電圧が高くなったメモリセルMCに対応するエラーアドレスEADDおよびセル情報HFLGを記憶することで、その後の読み出し動作において、読み出しデータは、セル情報記憶部28の情報に基づいて補正される。
【0061】
この後、処理はステップS15に移行する。
ステップS15において、データ補正回路22は、データ判定回路20から出力される判定信号JDG0、JDG1に応じて、高レベルのエラー信号HERRを出力する。入出力回路24は、エラー信号HERRに応じて論理”1”を強制的に入出力端子I/Oに出力する。すなわち、消去状態のメモリセルMCの閾値電圧が、フローティングゲートのチャージゲインによりVT1’より高くなったときに、メモリセルMCに記憶されているデータに代わって強制的に論理”1”が出力される。
【0062】
一方、ステップS16において、セル情報記憶部28は、アドレスAD1をエラーアドレスEADDとして記憶し、エラーアドレスEADDに対応するセル情報LFLGを”1”から”0”に書き換える。ステップS14と同様に、読み出し動作において、セル情報記憶部28が、閾値電圧が低くなったメモリセルMCに対応するエラーアドレスEADDおよびセル情報LFLGを記憶することで、その後の読み出し動作において、読み出しデータは、セル情報記憶部28の情報に基づいて補正される。この後、処理はステップS17に移行する。
【0063】
ステップS17において、データ補正回路22は、データ判定回路20から出力される判定信号JDG0、JDG1に応じて、高レベルのエラー信号LERRを出力する。入出力回路24は、エラー信号LERRに応じて論理”0”を強制的に入出力端子I/Oに出力する。すなわち、プログラム状態のメモリセルMCの閾値電圧が、フローティングゲートのチャージロスによりVT0’より低くなったときに、メモリセルMCに記憶されているデータに代わって強制的に論理”0”が出力される。
【0064】
図8は、第1の実施形態における読み出し動作の別の例を示している。ここでは、セル情報記憶部28にエラーアドレスEADDとして記憶されているアドレスAD2に対応するメモリセルMCからデータが読み出される例について説明する。
ステップS21において、セル情報記憶部28は、受信した内部アドレス信号IAD(AD2)をエラーアドレスEADDとして記憶しているか否かを判断する。アドレスAD2がエラーアドレスEADDの場合、処理はステップS22に移行する。アドレスAD2がエラーアドレスEADDでない場合、処理は上述した図7のステップS11に移行する。
【0065】
ステップS22において、セル情報記憶部28は、アドレスAD2に対応するセル情報HFLGまたはセル情報LFLGに応じて論理”1”または論理”0”を示すセル情報信号CINFを出力する。この際、セル情報記憶部28は、セル情報HFLG、LFLGがともに論理”0”のとき、チャージゲインにより論理”1”不良を有するメモリセルMCに論理”0”が書き込まれていると判断し、論理”0”を示すセル情報信号CINFを出力する。すなわち、チャージゲインによるエラーメモリセルに論理”0”が書き込まれたときに、その後の読み出し動作において、入出力端子I/Oに強制的に論理”0”が出力される。これは、チャージゲインにより閾値電圧が変動するメモリセルMCは、チャージロスによっても閾値電圧が変動する可能性があるためである。この後、処理はステップS23に移行する。
【0066】
ステップS23において、データ補正回路22は、セル情報信号CINFに応じてエラー信号HERRまたはLERRを出力する。この後、処理はステップS24に移行する。
ステップS24において、入出力回路24は、エラー信号HERRまたはLERRに応じて論理”1”または論理”0”を強制的に入出力端子I/Oに出力する。そして、読み出し動作が完了する。このように、読み出しアドレスがエラーアドレスEADDとしてセル情報記憶部28に記憶されているとき、
図9は、第1の実施形態における書き込み動作を示している。ここでは、アドレスAD1に対応するメモリセルMCにデータ(論理”0”)が書き込まれる例について説明する。
【0067】
ステップS31において、セル情報記憶部28は、受信した内部アドレス信号IAD(AD1)をエラーアドレスEADDとして記憶しているか否かを判断する。アドレスAD1がエラーアドレスEADDの場合、処理はステップS32に移行する。アドレスAD1がエラーアドレスEADDでない場合、処理はステップS34に移行する。
ステップS32において、セル情報記憶部28は、エラーアドレスEADDに対応するセル情報HFLGが論理”0”か否かを判断する。セル情報HFLGが論理”0”の場合、チャージゲインによるエラーメモリセルに対する書き込み動作が要求されたと判断され、処理はステップS33に移行する。セル情報HFLGが論理”0”でない場合、セル情報LFLGに論理”0”が記憶されているため、処理は終了する。
【0068】
ステップS33において、セル情報記憶部28は、エラーアドレスEADDに対応するセル情報LFLGに論理”0”を書き込む。この結果、チャージゲインによるエラーメモリセルに対する書き込み動作が要求された場合、セル情報HFLG、LFLGは、ともに論理”0”になる。そして、処理は終了する。図8のステップS22で説明したように、チャージゲインにより閾値電圧が変動するメモリセルMCは、チャージロスによっても閾値電圧が変動する可能性がある。このため、本ステップS33において、チャージゲインによるエラーメモリセルに論理”0”が書き込まれたとき、強制的に論理”0”を出力するための処置をする。この結果、チャージロスによるデータ破壊を未然に防止できる。
【0069】
ステップS34において、アドレスAD1に対応するメモリセルMCに論理”0”が書き込まれ、書き込み動作は終了する。
図10は、第1の実施形態における消去動作を示している。
ステップS41において、セル情報記憶部28にエラーアドレスEADDが記憶されているか否かが判断される。エラーアドレスEADDが記憶されている場合、処理はステップS42に移行する。エラーアドレスEADDが記憶されていない場合、処理はステップS46に移行する。
【0070】
ステップS42において、セル情報記憶部28は、冗長制御回路26にエラーアドレスEADDを出力する。冗長制御回路26は、冗長回路に空きがある場合、フル信号FULを低レベルに保持し、冗長回路に空きがない場合、フル信号FULを高レベルに変化させる。そして、冗長回路に空きがある場合、処理はステップS43に移行する。冗長回路に空きがない場合、処理はステップS45に移行する。
【0071】
ステップS43において、冗長制御回路26は、エラーアドレスEADDに対応するメモリセルMC(エラーメモリセル)を冗長メモリセルRMCに置き換える。すなわち、エラーアドレスEADDに対する救済が実施される。エラーメモリセルを冗長メモリセルRMCに置き換えることで、セル情報記憶部28に記憶されるエラーアドレスEADDおよびセル情報HFLG、LFLGを減らすことができ、セル情報記憶部28の使用率を下げることができる。この後、処理はステップS44に移行する。
【0072】
ステップS44において、セル情報記憶部28は、救済されたエラーアドレスEADDを消去し(=論理”1”)、このエラーアドレスEADDに対応するセル情報HFLG、LFLGを消去(=論理”1”)する。この後、処理はステップS45に移行する。
ステップS45において、ステップS42〜S44を繰り返し実行するために、処理していないエラーアドレスEADDがあるか否かが判断される。全てのエラーアドレスEADDが処理されている場合、処理は、ステップS46に移行する。
【0073】
ステップS46において、フラッシュメモリは、メモリセルMCに記憶しているデータを論理”1”に変化させる消去動作を実行する。冗長回路に空きがなく、セル情報記憶部28の全てのエラーアドレスEADDに対応するエラーメモリセルを冗長メモリセルRMCに置き換えできなかった場合、消去動作のおいて、論理”0”が書き込まれているセル情報HFLGおよびそのセル情報HFLGに対応するエラーアドレスEADDは、消去されない。このため、消去動作後の読み出し動作において、フラッシュメモリは、冗長メモリセルRMCに置き換えられないエラーメモリセルからの読み出しデータを、セル情報HFLGに応じて補正できる。なお、論理”0”が書き込まれているセル情報LFLGおよびそのセル情報LFLGに対応するエラーアドレスEADDは、消去される(全て、論理”1”に設定される)。
【0074】
以上、本実施形態では、メモリセルMCの閾値電圧がずれた時点で、そのメモリセルから読み出されるデータをマスクし、強制的に論理”1”または論理”0”を出力することで、読み出しデータをリアルタイムで補正できる。このため、メモリセルMCの閾値電圧の変動によるデータ破壊を未然に防止できる。
閾値電圧が変動したメモリセルMCにデータを再書き込みしないため、読み出しサイクル期間内に読み出しデータを補正できる。したがって、フラッシュメモリを搭載するシステムは、データの補正を認識する必要がなく、読み出し動作時のデータ転送レートが、データの補正により低下することはない。
【0075】
読み出し動作において、エラーメモリセルが検出されたときに、セル情報記憶部28にそのエラーアドレスEADDおよびセル情報HFLG、LFLGを記憶するので、次の読み出し動作からセル情報HFLG、LFLGに応じて読み出しデータを補正できる。この結果、誤ったデータが読み出されることを確実に防止できる。
セル情報記憶部28を構成する不揮発性のメモリセルを、メモリセルMCと同じ製造プロセスを使用して形成するため、フラッシュメモリの製造プロセスを変更することなく、本発明を適用できる。この結果、製造コストの増加を防止できる。
【0076】
チャージゲインによって不良になるメモリセルMCに論理”0”が書き込まれるとき、セル情報LFLGに論理”0”を書き込むことで、チャージロスによるメモリセルMCの読み出し不良を予め防止できる。
消去動作時に、エラーメモリセルを冗長メモリセルRMCに置き換えることで、セル情報記憶部28の使用率を下げることができる。このため、エラーメモリセルの許容数を増加できる。
【0077】
消去動作時に、エラーメモリセルを冗長メモリセルRMCに置き換えできないときに、論理”0”が記憶されているセル情報HFLGに対応するエラーアドレスEADDの消去を禁止することで、冗長メモリセルRMCに空きがないときにも、セル情報HFLGに応じて読み出しデータを確実に補正できる。
データ補正回路22は、データ判定回路20の判定結果またはセル情報記憶部28に記憶された情報に応じて、エラー信号HERR、LERRを出力する。入出力回路24は、エラー信号HERR、LERRを受けたときに、メモリセルMCからの読み出しデータの出力を禁止し、論理”1”または論理”0”を強制的に出力する。このため、簡易な論理回路によりデータ補正回路22および入出力回路24を構成できる。
【0078】
図11は、本発明の不揮発性半導体メモリの第2の実施形態を示している。この実施形態は、請求項1〜請求項3、請求項5、請求項6、および請求項9に対応している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第1の実施形態のデータ補正回路22およびセル情報記憶部28の代わりにデータ補正回路22Aおよびセル情報記憶部28Aが形成されている。その他の構成は、第1の実施形態と同じである。
【0079】
図12は、第2の実施形態における書き込み動作を示している。ここでは、アドレスAD1に対応するメモリセルMCにデータ(論理”0”)が書き込まれる例について説明する。
ステップS51において、セル情報記憶部28Aは、受信した内部アドレス信号IAD(AD1)をエラーアドレスEADDとして記憶しているか否かを判断する。アドレスAD1がエラーアドレスEADDの場合、処理はステップS52に移行する。アドレスAD1がエラーアドレスEADDでない場合、処理はステップS54に移行する。
【0080】
ステップS52において、セル情報記憶部28Aは、エラーアドレスEADDに対応するセル情報HFLGが論理”0”か否かを判断する。セル情報HFLGが論理”0”の場合、チャージゲインによるエラーメモリセルに対する書き込み動作が要求されたと判断され、処理はステップS53に移行する。セル情報HFLGが論理”0”でない場合、セル情報LFLGに論理”0”が既に記憶されているため、処理は終了する。
【0081】
ステップS53において、セル情報記憶部28Aは、エラーアドレスEADDに対応するセル情報LFLGに論理”0”を書き込む。この結果、チャージゲインによるエラーメモリセルに対する書き込み動作が要求された場合、セル情報HFLG、LFLGは、ともに論理”0”になる。この後、処理はステップS54に移行する。
ステップS34において、アドレスAD1に対応するメモリセルMCに論理”0”が書き込まれ、書き込み動作は終了する。
【0082】
図13は、第2の実施形態における読み出し動作を示している。ここでは、セル情報記憶部28AにエラーアドレスEADDとして記憶されているアドレスAD1に対応するメモリセルMCからデータが読み出される例について説明する。
ステップS61において、セル情報記憶部28Aは、受信した内部アドレス信号IAD(AD2)をエラーアドレスEADDとして記憶しているか否かを判断する。アドレスAD2がエラーアドレスEADDの場合、処理はステップS62に移行する。アドレスAD2がエラーアドレスEADDでない場合、処理は第1の実施形態における図7のステップS11に移行する。
【0083】
ステップS62において、セル情報記憶部28Aは、アドレスAD2に対応するセル情報HFLGまたはLFLGに応じて論理”1”または論理”0”を示すセル情報信号CINFを出力する。この際、セル情報記憶部28Aは、セル情報HFLG、LFLGがともに論理”0”のとき、チャージゲインにより論理”1”不良を有するメモリセルMCに論理”0”が書き込まれたと判断し、セル情報信号CINFを出力しない。すなわち、チャージゲインによるエラーメモリセルに論理”0”が書き込まれたときに、セル情報HFLG、LFLGはマスクされ、その後の読み出し動作において、メモリセルMCから読み出されたデータが入出力端子I/Oに直接出力される。この実施形態は、チャージゲインにより閾値電圧が変動するメモリセルMCが、チャージロスを起こさないことが明らかな場合に有効である。この後、処理はステップS63に移行する。
【0084】
ステップS63において、データ補正回路22は、セル情報信号CINFに応じてエラー信号HERR、LERRを所定のレベルにする。この後、処理はステップS64に移行する。
ステップS24において、入出力回路24は、エラー信号HERRが高レベルのときに論理”1”を強制的に入出力端子I/Oに出力し、エラー信号LERRが高レベルのときに論理”0”を強制的に入出力端子I/Oに出力し、エラー信号HERR、LERRがともに低レベルのときにメモリセルMCから読み出されたデータを入出力端子I/Oに出力する。そして、読み出し動作が完了する。
【0085】
この実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、チャージゲインとチャージロスに相関関係がない場合、チャージゲインによるエラーメモリセルに論理”0”が書き込まれるとき、セル情報HFLG、LFLGはマスクされることで、その後の読み出し動作において、セル情報HFLG、LFLGによらず、メモリセルMCから読み出されるデータを、入出力端子I/Oに直接出力できる。
【0086】
図14は、本発明の不揮発性半導体メモリの第3の実施形態を示している。この実施形態は、請求項1〜請求項3、請求項6、請求項8、および請求項9に対応している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第1の実施形態のデータ補正回路22およびセル情報記憶部28の代わりにデータ補正回路22Bおよびセル情報記憶部28Bが形成されている。その他の構成は、第1の実施形態と同じである。
【0087】
図15は、第3の実施形態における消去動作を示している。ステップS71〜S75は、第1の実施形態(図10)のステップS41〜S45と同じであるため、説明を省略する。なお、読み出し動作は、第1の実施形態と同じである。
ステップS76において、フラッシュメモリは、消去動作を実行する。消去動作により、全てのメモリセルMCのデータは論理”1”に変化する。また、消去動作の際に、論理”0”が書き込まれているセル情報LFLGは、消去され、論理”1”に設定される。この際、セル情報LFLGに対応するエラーアドレスEADDは、消去されず残される。また、論理”0”が書き込まれているセル情報HFLGおよびそのセル情報HFLGに対応するエラーアドレスEADDは、消去されない。
【0088】
図16は、第3の実施形態における書き込み動作を示している。ここでは、アドレスAD1に対応するメモリセルMCにデータ(論理”0”)が書き込まれる例について説明する。ステップS81〜S83、S86は、第1の実施形態(図9)のステップS31〜S34と同じであるため、詳細な説明は省略する。
ステップS82において、セル情報HFLGが論理”0”の場合、処理はステップS83に移行する。セル情報HFLGが論理”0”でない場合、セル情報HFLGに論理”1”が記憶され、セル情報LFLGに論理”1”または論理”0”が記憶されている。このとき、処理はステップS84に移行する。
【0089】
ステップS84において、セル情報記憶部28Bは、エラーアドレスEADDに対応するセル情報LFLGが論理”0”か否かを判断する。セル情報LFLGが論理”0”の場合、チャージロスによるエラーメモリセルに対する書き込み動作が要求されたと判断され、処理は終了する。セル情報LFLGが論理”0”でない場合、セル情報LFLG、HFLGはともに論理”1”である。この状態は、図15に示した消去動作のステップS76により、チャージロスによるエラーメモリセルに対して消去動作が実行されたときに発生する。この場合、処理はステップS85に移行する。
【0090】
ステップS85において、セル情報記憶部28Bは、エラーアドレスEADDに対応するセル情報LFLGに論理”0”を書き込む。この結果、消去動作前にチャージロスによるエラーメモリセルであったメモリセルMCは、再び、チャージロスによるエラーメモリセルとして認識される。そして、書き込み動作は終了する。
この実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、消去動作時に、論理”0”が書き込まれているセル情報LFLGに対応するエラーアドレスEADDを消去せずに残しておくことで、新たなデータ(論理”0”)が書き込まれるときに、エラーアドレスEADDに基づいてセル情報LFLGを論理”0”に容易に書き換えられる。このため、その後の読み出し動作において、データ判定回路20の判定を待つことなく、常に正しいデータを出力できる。
【0091】
なお、上述した実施形態では、本発明をNOR型フラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、NAND形フラッシュメモリに適用してもよい。
上述した実施形態では、本発明をフローティングゲートを有するメモリセルで構成されるフラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、トラップゲートを有するフラッシュメモリに適用してもよい。
【0092】
以上の実施形態において説明した発明を整理して、付記として開示する。
(付記1) 電気的に書き換え可能な複数の不揮発性のメモリセルを含むメモリセルアレイと、
前記メモリセルに接続されたビット線と、
前記各メモリセルからデータを読み出すときに、前記各メモリセルの閾値電圧に対応して前記ビット線に流れるメモリセル電流をセル電圧に変換する電流電圧変換回路と、
読み出し動作において、前記セル電圧が、第1基準電圧とこの第1基準電圧より低い前記第2基準電圧との間の第1領域に含まれること、および前記セル電圧が、前記第1基準電圧とこの第1基準電圧より高い前記第3基準電圧の間の第2領域に含まれることを判定するデータ判定回路と、
前記メモリセルのうち前記セル電圧が前記第1または第2領域に含まれるエラーメモリセルを示すアドレスをエラーアドレスとして記憶するとともに、前記エラーメモリセルの前記セル電圧が前記第1または第2領域のいずれに含まれるかを示すセル情報を記憶するセル情報記憶部と、
前記エラーアドレスに対する読み出し動作において、前記エラーメモリセルから読み出されるデータをマスクし、前記セル情報記憶部に記憶された前記セル情報に応じて、前記第2基準電圧に対応する第1論理値または前記第3基準電圧に対応する第2論理値を外部端子に出力するためのデータ補正回路とを備えていることを特徴とする不揮発性半導体メモリ。
【0093】
(付記2) 付記1記載の不揮発性半導体メモリにおいて、
前記データ補正回路は、前記読み出し動作において検出される前記エラーメモリセルを示す読み出しアドレスが、前記セル情報記憶部に前記エラーアドレスとして記憶されていないときに、前記読み出しアドレスおよび前記エラーメモリセルが記憶している論理値を前記エラーアドレスおよび前記セル情報として前記セル情報記憶部に書き込むことを特徴とする不揮発性半導体メモリ。
【0094】
(付記3) 付記1記載の不揮発性半導体メモリにおいて、
前記セル情報記憶部は、電気的に書き換え可能な複数の不揮発性のメモリセルで構成されていることを特徴とする不揮発性半導体メモリ。
(付記4) 付記3記載の不揮発性半導体メモリにおいて、
前記メモリセルは、フローティングゲートと、ワード線に接続されたコントロールゲートとを備えていることを特徴とする不揮発性半導体メモリ。
【0095】
(付記5) 付記3記載の不揮発性半導体メモリにおいて、
前記メモリセルアレイの前記メモリセルと、前記セル情報記憶部の前記メモリセルとは、同じ構造であることを特徴とする不揮発性半導体メモリ。
(付記6) 付記1記載の不揮発性半導体メモリにおいて、
前記セル情報記憶部は、前記メモリセルにデータを書き込む書き込み動作において、前記セル情報記憶部に記憶している前記セル情報に対応する論理値と逆の論理値が、前記エラーメモリセルに書き込まれるときに、前記逆の論理値を出力するために前記セル情報を書き換えることを特徴とする不揮発性半導体メモリ。
【0096】
(付記7) 付記1記載の不揮発性半導体メモリにおいて、
前記セル情報記憶部は、前記メモリセルにデータを書き込む書き込み動作において、前記セル情報記憶部に記憶されている前記セル情報に対応する論理値と逆の論理値が、前記エラーメモリセルに書き込まれるときに、前記セル情報をマスクし、
前記データ補正回路は、その後、前記エラーアドレスに対する読み出し動作において、前記セル情報記憶部に記憶された前記セル情報がマスクされているときに、前記セル情報によらず、前記エラーメモリセルから読み出されるデータを前記外部端子に出力することを特徴とする不揮発性半導体メモリ。
【0097】
(付記8) 付記1記載の不揮発性半導体メモリにおいて、
前記不揮発性半導体メモリの不良を救済するための不揮発性の冗長メモリセルと、
前記メモリセルのデータを消去する消去動作において、前記エラーメモリセルを前記冗長メモリセルに置き換え、前記セル情報記憶部に記憶されている前記エラーアドレスおよび前記セル情報を消去する冗長制御回路とを備えていることを特徴とする不揮発性半導体メモリ。
【0098】
(付記9) 付記8記載の不揮発性半導体メモリにおいて、
前記冗長制御回路は、前記冗長メモリセルが使用されており前記エラーメモリセルを前記冗長メモリセルに置き換えできないとき、前記消去動作において、消去を示す論理値に対応する前記セル情報およびこのセル情報に対応する前記エラーアドレスの消去を禁止することを特徴とする不揮発性半導体メモリ。
【0099】
(付記10) 付記8記載の不揮発性半導体メモリにおいて、
前記冗長制御回路は、前記冗長メモリセルの使用により前記エラーメモリセルを前記冗長メモリセルに置き換えできず、かつ消去を示す論理値と逆の論理値の前記セル情報が前記セル情報記憶部に記憶されているときに、消去動作において、前記エラーアドレスを消去せずに前記セル情報のみを消去し、
前記データ補正回路は、消去後の書き込み動作において、前記エラーメモリセルに逆の論理値が書き込まれるときに、前記逆の論理に対応する前記セル情報を書き込むことを特徴とする不揮発性半導体メモリ。
【0100】
(付記11) 付記1記載の不揮発性半導体メモリにおいて、
前記メモリセルから読み出されるデータを出力するデータ出力回路を備え、
前記データ補正回路は、前記セル電圧が、前記第1領域に含まれるときに第1補正信号を出力し、前記第2領域に含まれるときに第2補正信号を前記データ出力回路に出力し、
前記データ出力回路は、第1または第2補正信号を受けたとき、前記メモリセルからのデータの出力を禁止し、前記第1または第2論理値を強制的に出力することを特徴とする不揮発性半導体メモリ。
【0101】
(付記12) 付記1記載の不揮発性半導体メモリにおいて、
第1基準電圧を生成する第1電圧生成回路と、
第2基準電圧を生成する第2電圧生成回路と、
第3基準電圧を生成する第3電圧生成回路とを備えていることを特徴とする不揮発性半導体メモリ。
【0102】
(付記13) 付記12記載の不揮発性半導体メモリにおいて、
前記第1電圧生成回路は、製造工程において予め所定の閾値電圧に設定された不揮発性の第1基準メモリセルと、前記第1基準メモリセルから読み出される第1基準メモリセル電流を前記第1基準電圧に変換する第1電流電圧変換回路とを備え、
前記第2電圧生成回路は、製造工程において予め所定の閾値電圧に設定された不揮発性の第2基準メモリセルと、前記第2基準メモリセルから読み出される第2基準メモリセル電流を前記第2基準電圧に変換する第2電流電圧変換回路とを備え、
前記第3電圧生成回路は、製造工程において予め所定の閾値電圧に設定された不揮発性の第3基準メモリセルと、前記第3基準メモリセルから読み出される第3基準メモリセル電流を前記第3基準電圧に変換する第3電流電圧変換回路とを備えていることを特徴とする不揮発性半導体メモリ。
【0103】
(付記14) 付記13記載の不揮発性半導体メモリにおいて、
前記各第1、第2および第3基準メモリセルは、フローティングゲートと、ワード線に接続されたコントロールゲートとを備えていることを特徴とする不揮発性半導体メモリ。
(付記15) 付記1記載の不揮発性半導体メモリにおいて、
前記セル電圧を前記第1、第2および第3基準電圧とそれぞれ比較し、比較結果を第1、第2および第3比較結果信号としてそれぞれ出力するする第1、第2および第3センスアンプを備え、
前記データ判定回路は、前記第1、第2および第3比較結果信号に応じて、前記セル電圧が含まれる領域を判定することを特徴とする不揮発性半導体メモリ。
【0104】
(付記16) 付記1記載の不揮発性半導体メモリにおいて、
前記メモリセルは、フローティングゲートと、ワード線に接続されたコントロールゲートとを備えていることを特徴とする不揮発性半導体メモリ。
(付記17) 付記1記載の不揮発性半導体メモリにおいて、
前記メモリセルアレイは、前記メモリセルが直列に接続されたNAND型であることを特徴とする不揮発性半導体メモリ。
【0105】
(付記18) 付記1記載の不揮発性半導体メモリにおいて、
前記メモリセルアレイは、複数のセクタで構成され、
前記メモリセルに書き込まれたデータを消去する消去動作は、一括でセクタ単位で実行されることを特徴とする不揮発性半導体メモリ。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【0106】
【発明の効果】
請求項1の不揮発性半導体メモリでは、メモリセルの閾値電圧がずれた時点で、読み出しデータをリアルタイムで補正でき、閾値電圧の変動により誤ったデータが読み出されることを防止できる。すなわち、メモリセルに記憶されているデータの破壊を防止できる。
閾値電圧が変動したメモリセルにデータを再書き込みする必要はないため、読み出し動作時のデータ転送レートが、データの補正により低下することはない。
【0107】
請求項2の不揮発性半導体メモリでは、メモリセルの閾値電圧の変動を検出した次の読み出し動作からセル情報に応じて読み出しデータを補正できるため、誤ったデータが読み出されることを確実に防止できる。
請求項3の不揮発性半導体メモリでは、セル情報記憶部は、半導体メモリに電源が供給されない状態でもエラーアドレスおよびセル情報を失うことなく記憶できる。セル情報記憶部をメモリセルと同じ製造プロセスを使用して形成を形成することで、製造コストの増加を防止できる。
【0108】
請求項4の不揮発性半導体メモリでは、セル情報記憶部に記憶されたセル情報に対応するデータと逆のデータがエラーメモリセルに書き込まれるときに、逆データに対応するセル情報をセル情報記憶部に書き込むことで、逆データに対するデータ破壊を未然に防止できる。
請求項5の不揮発性半導体メモリでは、セル情報記憶部に記憶されたセル情報に対応するデータと逆のデータが、エラーメモリセルに書き込まれるときに、セル情報をマスクし、その後の読み出し動作において、メモリセルから読み出されるデータを外部端子に出力することで、逆データに書き換えられたメモリセルから読み出されるデータを、補正されることなく外部端子に直接出力できる。
【0109】
請求項6の不揮発性半導体メモリでは、エラーメモリセルを、使用されていない冗長メモリセルに置き換えることで、セル情報記憶部の使用率を下げることができる。この結果、エラーメモリセルの許容数を増加できる。
請求項7の不揮発性半導体メモリでは、エラーメモリセルを置き換えるための冗長メモリセルがないときにも、セル情報に応じて読み出しデータを確実に補正できる。
【0110】
請求項8の不揮発性半導体メモリでは、冗長制御回路は、冗長メモリセルが使用されているためエラーメモリセルを冗長メモリセルに置き換えできず、かつ消去を示す論理と逆論理のセル情報がセル情報記憶部に記憶されているときに、消去動作において、エラーアドレスを消去せずにセル情報のみを消去する。データ補正回路は、消去後の書き込み動作において、エラーメモリセルに消去を示す論理と逆論理のデータが書き込まれるときに、この逆論理に対応するセル情報を書き込む。エラーメモリセルについて、消去動作時にエラーアドレスを消去せずに残しておくことで、新たなデータが書き込まれるときにデータ判定回路の判定を待つことなく、常に正しいデータを出力できる。
【0111】
請求項9の不揮発性半導体メモリでは、簡易な論理回路により第1または第2論理値を強制的に出力でき、メモリセルから読み出されるデータを補正できる。
【図面の簡単な説明】
【図1】本発明の不揮発性半導体メモリの第1の実施形態を示すブロック図である。
【図2】図1に示したメモリセルアレイの詳細を示す回路図である。
【図3】図1の要部の詳細を示すブロック図である。
【図4】図3に示したセンスアンプ/ラッチの詳細を示す回路図である。
【図5】図3に示したセンスアンプ/ラッチの詳細を示す回路図である。
【図6】第1の実施形態における動作の概要を示す説明図である。
【図7】第1の実施形態における読み出し動作を示すフローチャートである。
【図8】第1の実施形態における読み出し動作の別の例を示すフローチャートである。
【図9】第1の実施形態における書き込み動作を示すフローチャートである。
【図10】第1の実施形態における消去動作を示すフローチャートである。
【図11】本発明の不揮発性半導体メモリの第2の実施形態を示すブロック図である。
【図12】第2の実施形態における書き込み動作を示すフローチャートである。
【図13】第1の実施形態における読み出し動作を示すフローチャートである。
【図14】本発明の不揮発性半導体メモリの第3の実施形態の要部を示すブロック図である。
【図15】第3の実施形態における消去動作を示すフローチャートである。
【図16】第3の実施形態における書き込み動作を示すフローチャートである。
【符号の説明】
10 昇圧回路
12 動作制御回路
14 コマンドレジスタ
16 アドレスラッチ
18 メモリコア
20 データ判定回路
22、22A、22B データ補正回路
24 入出力回路
26 冗長制御回路
28、28A、28B セル情報記憶部
30 ワード線制御回路
32 メモリセルアレイ
34 ビット線制御回路
36 センスアンプ/ラッチ
AD アドレス信号
BL(BL0−BL63) ビット線
C/C0、C/C1、C/C2、C/C3 電流電圧変換回路
CERR エラー信号
CG(CG0−CG511) ワード線
CINF セル情報信号
CMD コマンド信号
CNT 制御信号
EADD エラーアドレス
HERR、LERR エラー信号
FUL フル信号
GBL(GBL0−GBL31) グローバルビット線
HFLG セル情報
IAD 内部アドレス信号
IBUF 入力バッファ
I/O 入出力端子
IOX 入出力制御回路
JDG0、JDG1 判定信号
LFLG セル情報
MC メモリセル
OBUF 出力バッファ
OBUFDR 出力ドライバ
RBL1、RBL2、RBL3 基準ビット線
RMC1、RMC2、RMC3 基準メモリセル
ROUT 読み出しデータ
S/A1、S/A2、S/A3 センスアンプ
SAO1、SAO2、SAO3 センスアンプ出力信号
SG1、SG2 選択ゲート線
V0、VR1、VR2、VR3 セル電圧
VPP 高電圧
VS ソース線
WRT 書き込み信号
Claims (9)
- 電気的に書き換え可能な複数の不揮発性のメモリセルを含むメモリセルアレイと、
前記メモリセルに接続されたビット線と、
前記各メモリセルからデータを読み出すときに、前記各メモリセルの閾値電圧に対応して前記ビット線に流れるメモリセル電流をセル電圧に変換する電流電圧変換回路と、
読み出し動作において、前記セル電圧が、第1基準電圧とこの第1基準電圧より低い前記第2基準電圧との間の第1領域に含まれること、および前記セル電圧が、前記第1基準電圧とこの第1基準電圧より高い前記第3基準電圧の間の第2領域に含まれることを判定するデータ判定回路と、
前記メモリセルのうち前記セル電圧が前記第1または第2領域に含まれるエラーメモリセルを示すアドレスをエラーアドレスとして記憶するとともに、前記エラーメモリセルの前記セル電圧が前記第1または第2領域のいずれに含まれるかを示すセル情報を記憶するセル情報記憶部と、
前記エラーアドレスに対する読み出し動作において、前記エラーメモリセルから読み出されるデータをマスクし、前記セル情報記憶部に記憶された前記セル情報に応じて、前記第2基準電圧に対応する第1論理値または前記第3基準電圧に対応する第2論理値を外部端子に出力するためのデータ補正回路とを備えていることを特徴とする不揮発性半導体メモリ。 - 請求項1記載の不揮発性半導体メモリにおいて、
前記データ補正回路は、前記読み出し動作において検出される前記エラーメモリセルを示す読み出しアドレスが、前記セル情報記憶部に前記エラーアドレスとして記憶されていないときに、前記読み出しアドレスおよび前記エラーメモリセルが記憶している論理値を前記エラーアドレスおよび前記セル情報として前記セル情報記憶部に書き込むことを特徴とする不揮発性半導体メモリ。 - 請求項1記載の不揮発性半導体メモリにおいて、
前記セル情報記憶部は、電気的に書き換え可能な複数の不揮発性のメモリセルで構成されていることを特徴とする不揮発性半導体メモリ。 - 請求項1記載の不揮発性半導体メモリにおいて、
前記セル情報記憶部は、前記メモリセルにデータを書き込む書き込み動作において、前記セル情報記憶部に記憶している前記セル情報に対応する論理値と逆の論理値が、前記エラーメモリセルに書き込まれるときに、前記逆の論理値を出力するために前記セル情報を書き換えることを特徴とする不揮発性半導体メモリ。 - 請求項1記載の不揮発性半導体メモリにおいて、
前記セル情報記憶部は、前記メモリセルにデータを書き込む書き込み動作において、前記セル情報記憶部に記憶されている前記セル情報に対応する論理値と逆の論理値が、前記エラーメモリセルに書き込まれるときに、前記セル情報をマスクし、
前記データ補正回路は、その後、前記エラーアドレスに対する読み出し動作において、前記セル情報記憶部に記憶された前記セル情報がマスクされているときに、前記セル情報によらず、前記エラーメモリセルから読み出されるデータを前記外部端子に出力することを特徴とする不揮発性半導体メモリ。 - 請求項1記載の不揮発性半導体メモリにおいて、
前記不揮発性半導体メモリの不良を救済するための不揮発性の冗長メモリセルと、
前記メモリセルのデータを消去する消去動作において、前記エラーメモリセルを前記冗長メモリセルに置き換え、前記セル情報記憶部に記憶されている前記エラーアドレスおよび前記セル情報を消去する冗長制御回路とを備えていることを特徴とする不揮発性半導体メモリ。 - 請求項6記載の不揮発性半導体メモリにおいて、
前記冗長制御回路は、前記冗長メモリセルが使用されており前記エラーメモリセルを前記冗長メモリセルに置き換えできないとき、前記消去動作において、消去を示す論理値に対応する前記セル情報およびこのセル情報に対応する前記エラーアドレスの消去を禁止することを特徴とする不揮発性半導体メモリ。 - 請求項6記載の不揮発性半導体メモリにおいて、
前記冗長制御回路は、前記冗長メモリセルの使用により前記エラーメモリセルを前記冗長メモリセルに置き換えできず、かつ消去を示す論理値と逆の論理値の前記セル情報が前記セル情報記憶部に記憶されているときに、消去動作において、前記エラーアドレスを消去せずに前記セル情報のみを消去し、
前記データ補正回路は、消去後の書き込み動作において、前記エラーメモリセルに逆の論理値が書き込まれるときに、前記逆の論理に対応する前記セル情報を書き込むことを特徴とする不揮発性半導体メモリ。 - 請求項1記載の不揮発性半導体メモリにおいて、
前記メモリセルから読み出されるデータを出力するデータ出力回路を備え、
前記データ補正回路は、前記セル電圧が、前記第1領域に含まれるときに第1補正信号を出力し、前記第2領域に含まれるときに第2補正信号を前記データ出力回路に出力し、
前記データ出力回路は、第1または第2補正信号を受けたとき、前記メモリセルからのデータの出力を禁止し、前記第1または第2論理値を強制的に前記外部端子に出力することを特徴とする不揮発性半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002333254A JP2004171619A (ja) | 2002-11-18 | 2002-11-18 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002333254A JP2004171619A (ja) | 2002-11-18 | 2002-11-18 | 不揮発性半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004171619A true JP2004171619A (ja) | 2004-06-17 |
Family
ID=32698022
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002333254A Pending JP2004171619A (ja) | 2002-11-18 | 2002-11-18 | 不揮発性半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004171619A (ja) |
-
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