CN114974368A - 存储装置、其操作方法以及页缓冲器 - Google Patents

存储装置、其操作方法以及页缓冲器 Download PDF

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Abstract

本公开涉及一种存储装置、其操作方法以及页缓冲器。一种具有提高的操作速度的存储装置包括：存储单元；页缓冲器，其通过位线连接到存储单元；以及编程操作控制器，其用于控制页缓冲器的操作。页缓冲器包括：位线电压供应器，其用于向位线提供预充电电压；感测节点电压供应器，其用于向连接到位线的感测节点提供感测节点预充电电压；第一锁存器，其用于存储第一验证数据；感测节点连接器，其用于在存储第一验证数据后解除位线与感测节点之间的连接；以及第二锁存器，其用于在位线与感测节点之间的连接被解除之后存储根据感测节点的电压确定的第二验证数据。

Description

存储装置、其操作方法以及页缓冲器
技术领域
本公开总体上涉及一种电子装置，更具体地涉及一种存储装置及其操作方法。
背景技术
储存装置是在诸如计算机或智能手机之类的主机装置的控制下存储数据的装置。储存装置可以包括用于存储数据的存储装置和用于控制存储装置的存储控制器。存储装置分为易失性存储装置和非易失性存储装置。
易失性存储装置是仅在供电时才存储数据并且当供电中断时存储的数据消失的存储装置。易失性存储装置可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储装置是其中即使在电力供应中断时数据也不会消失的存储装置。非易失性存储装置可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除ROM(EEROM)、闪存等。
发明内容
实施方式提供了一种具有提高的可靠性和提高的操作速度的存储装置以及该存储装置的操作方法。
根据本公开的一个方面，提供了一种存储装置，所述存储装置包括：存储单元；页缓冲器，所述页缓冲器通过位线连接到所述存储单元；以及编程操作控制器，所述编程操作控制器控制所述页缓冲器的操作，其中，所述页缓冲器包括：位线电压供应器，所述位线电压供应器在验证电压被施加到所述存储单元时向所述位线提供预充电电压；感测节点电压供应器，所述感测节点电压供应器在所述位线被预充电时向连接到所述位线的感测节点提供感测节点预充电电压；第一锁存器，所述第一锁存器在所述感测节点被充电之后存储根据所述感测节点的电压电平确定的第一验证数据；感测节点连接器，所述感测节点连接器在所述第一验证数据被存储之后解除所述位线与所述感测节点之间的连接；以及第二锁存器，所述第二锁存器在所述位线和所述感测节点之间的连接被解除之后存储根据所述感测节点的所述电压电平确定的第二验证数据。
根据本公开的另一方面，提供了一种用于操作存储装置的方法，所述存储装置包括存储单元和通过位线连接到所述存储单元的页缓冲器，所述页缓冲器包括用于存储根据与所述位线连接的感测节点的电压电平确定的验证数据的多个锁存器，所述方法包括以下步骤：向所述存储单元施加验证电压；在施加所述验证电压时向所述位线和所述页缓冲器的感测节点提供预充电电压；在所述感测节点被充电之后直到所述位线与所述感测节点之间的连接被解除，在第一锁存器中存储根据所述感测节点的所述电压电平确定的第一验证数据；以及在所述位线与所述感测节点之间的连接被解除之后，将根据所述感测节点的所述电压电平确定的第二验证数据存储在第二锁存器中。
根据本公开的又一方面，提供了一种通过位线与存储单元连接的页缓冲器，所述页缓冲器包括：位线电压供应器，所述位线电压供应器在验证电压被施加到所述存储单元时向所述位线提供预充电电压；感测节点电压供应器，所述感测节点电压供应器在所述位线被预充电时向连接到所述位线的感测节点提供感测节点预充电电压；第一锁存器，所述第一锁存器在所述感测节点被充电之后存储根据所述感测节点的电压电平确定的第一验证数据；感测节点连接器，所述感测节点连接器在所述第一验证数据被存储之后解除所述位线与所述感测节点之间的连接；以及第二锁存器，所述第二锁存器在所述位线和所述感测节点之间的连接被解除之后存储根据所述感测节点的所述电压电平确定的第二验证数据。
附图说明
下面将参照附图更全面地描述示例实施方式；然而，它们可能以不同的形式实现，不应被解释为仅限于本文规定的实施方式。相反，提供这些实施方式是为了使本公开是透彻和完整的，并将向本领域技术人员传达示例实施方式的范围。
在附图中，为了图示清楚，尺寸可能被夸大。应当理解，当一元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相似的附图标记始终指代相似的元件。
图1是例示根据本公开的实施方式的包括存储装置的储存装置的图。
图2是例示图1所示的存储装置的图。
图3是例示图2所示的存储块当中的任何一个存储块的结构的图。
图4A和图4B是例示单级单元的阈值电压分布的图。
图5A和图5B是例示多级单元的阈值电压分布的图。
图6A和图6B是例示三级单元的阈值电压分布的图。
图7A和图7B是例示四级单元的阈值电压分布的图。
图8是例示编程操作的图。
图9是例示双重验证操作和位线电压调节的图。
图10是例示包括在图2所示的输入/输出电路中的任一个页缓冲器的图。
图11是根据本公开的实施方式的页缓冲器的内部电路图。
图12是例示施加到图11所示的电路的各种控制信号的图。
图13是例示根据本公开的实施方式的通过一次感测节点预充电来执行双重验证操作的方法的图。
图14是例示根据本公开的实施方式的存储装置的操作方法的流程图。
图15是例示根据本公开的实施方式的用于执行编程验证操作的方法的图。
图16是例示根据本公开的实施方式的应用存储装置的存储卡系统的框图。
图17是例示根据本公开的实施方式的应用储存装置的固态驱动器(SSD)系统的框图。
图18是例示根据本公开的实施方式的应用储存装置的用户系统的框图。
具体实施方式
本文公开的具体结构或功能描述仅仅是出于描述根据本公开的概念的各个实施方式的目的。根据本公开的概念的实施方式可以以各种形式实现，并且本发明不应被解释为限于本文阐述的实施方式。
图1是例示根据本公开的实施方式的包括存储装置的储存装置的图。
参照图1，储存装置50可以包括存储装置100和用于控制存储装置100的操作的存储控制器200。储存装置50可以是在诸如移动电话、智能电话、MP3播放器、笔记本电脑、台式电脑、游戏机、电视、平板电脑或车载信息娱乐系统的主机300的控制下存储数据的装置。
根据作为与主机300的通信方案的主机接口，储存装置50可以被制造为各种类型的储存装置中的任一种。储存装置50可以用诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)、micro-MMC、安全数字(SD)卡、mini-SD卡、micro-SD卡、通用串行总线(USB)存储装置、通用闪存储存器(UFS)装置、紧凑型闪存(CF)卡、智能媒体卡(SMC)、记忆棒等的各种类型的储存装置中的任一种来实现。
储存装置50可以制造为各种封装类型中的任一种。储存装置50可以制造为诸如层叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)的各种封装类型中的任一种。
存储装置100可以存储数据。存储装置100可以在存储控制器200的控制下操作。存储装置100可以包括包含用于存储数据的多个存储单元的存储单元阵列(未示出)。
每个存储单元可以被配置为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)和存储四个数据位的四级单元(QLC)中的任一种。
存储单元阵列(未示出)可以包括多个存储块。存储块可以包括多个存储单元。一个存储块可以包括多个页。在一个实施方式中，页可以是用于在存储装置100中存储数据或读取存储在存储装置100中的数据的单位。存储块可以是擦除数据的单位。
在一个实施方式中，存储装置100可以是例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、第四代低功耗双倍数据速率(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功耗DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、竖直NAND闪存存储器、NOR闪存存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电式随机存取存储器(FRAM)、自旋转移力矩式随机存取存储器(STT-RAM)等。在本说明书中，假设存储装置100为NAND闪存存储器等进行描述。
存储装置100可以从存储控制器200接收命令CMD和地址ADDR，并访问存储单元阵列中由地址ADDR选择的区域。存储装置100可以对由地址ADDR选择的区域执行由命令CMD指示的操作。例如，存储装置100可以执行编程操作、读取操作和擦除操作。在编程操作中，存储装置100可以在由地址ADDR选择的区域中编程数据。在读取操作中，存储装置100可以从由地址ADDR选择的区域读取数据。在擦除操作中，存储装置100可以擦除存储在由地址ADDR选择的区域中的数据。
在一个实施方式中，存储装置100可以包括多个平面。平面可以是独立执行操作的单位。例如，存储装置100可以包括2个、4个或8个平面。多个平面可以同时独立地执行编程、读取或擦除操作。
存储控制器200可以控制储存装置50的整体操作。
当向储存装置50供电时，存储控制器200可以执行例如编码在固件(FW)中的指令。当存储装置100是闪存存储装置时，FW可以包括用于控制与主机300进行的通信的主机接口层(HIL)、用于控制主机和存储装置100之间的通信的闪存转换层(FTL)以及用于控制与存储装置100的通信的闪存接口层(FIL)。
存储控制器200可以从主机300接收数据和逻辑块地址(LBA)，并且将LBA转换成物理块地址(PBA)，该物理块地址(PBA)表示存储装置100中所包括的、数据将被存储在其中的存储单元的地址。在本说明书中，LBA和“逻辑地址”可以以相同含义使用。在本说明书中，PBA和“物理地址”可以以相同含义使用。
存储控制器200可以响应于来自主机300的请求来控制存储装置100执行编程操作、读取操作和擦除操作等。在编程操作中，存储控制器200可以向存储装置100提供编程命令、PBA和数据。在读取操作中，存储控制器200可以向存储装置100提供读取命令和PBA。在擦除操作中，存储控制器200可以向存储装置100提供擦除命令和PBA。
在一个实施方式中，无论来自主机300的任何请求，存储控制器200都可以自主生成命令、地址和数据，并且将命令、地址和数据发送到存储装置100。例如，存储控制器200可以向存储装置100提供用于执行读取和编程操作的命令、地址和数据，伴随执行耗损均衡、读取回收、垃圾收集等。
在一个实施方式中，存储控制器200可以控制至少两个存储装置100。存储控制器200可以根据交织方案控制存储装置以提高操作性能。交织方案可以是用于控制对至少两个存储装置100的操作彼此交叠的方案。另选地，交织方案可以是其中至少两个存储装置100并行操作的方案。
缓冲存储器可以临时存储从主机300提供的数据(即，要存储在存储装置100中的数据)，或者临时存储从存储装置100读取的数据。在一个实施方式中，缓冲存储器可以是易失性存储装置。例如，缓冲存储器可以是动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。
主机300可以使用各种通信方式中的至少一种与储存装置50进行通信，诸如通用串行总线(USB)、串行AT附件(SATA)、高速互连芯片(HSIC)、小型计算机系统接口(SCSI)、火线(Firewire)、外围组件互连(PCI)、PCI express(PCIe)、非易失性存储器express(NVMe)、通用闪存储存器(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式内存模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。
图2是例示图1所示的存储装置的图。
参照图2，存储装置100可以包括存储单元阵列110、电压发生器120、地址解码器130、输入/输出(I/O)电路140和控制逻辑150。
存储单元阵列110包括多个存储块BLK1至BLKi。多个存储块BLK1至BLKi通过行线RL连接到地址解码130。多个存储块BLK1至BLKi可以通过列线CL连接到I/O电路140。在一个实施方式中，行线RL可以包括字线、源极选择线和漏极选择线。在一个实施方式中，列线CL可以包括位线。
多个存储块BLK1至BLKi包括多个存储单元。在一个实施方式中，多个存储单元可以是非易失性存储单元。多个存储单元当中连接到同一字线的存储单元可以被定义为一个物理页。也就是说，存储单元阵列110可以包括多个物理页。存储装置100的存储单元可以被配置为例如存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)和存储四个数据位的四级单元(QLC)中的任何一个。
在一个实施方式中，电压发生器120、地址解码器130和I/O电路140可以被共同指定为外围电路。外围电路可以在控制逻辑150的控制下驱动存储单元阵列110。外围电路可以驱动存储单元阵列110执行编程操作、读取操作和擦除操作。
电压发生器120通过使用提供给存储装置100的外部电源电压来生成多个操作电压。电压发生器120在控制逻辑150的控制下工作。
在一个实施方式中，电压发生器120可以通过调节外部电源电压来生成内部电源电压。由电压发生器120生成的内部电源电压用作存储装置100的操作电压。
在一个实施方式中，电压发生器120可以通过使用外部电源电压或内部电源电压来生成多个工作电压。电压发生器120可以生成存储装置100中所需的各种电压。例如，电压发生器120可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压和多个未选读取电压。
为了生成具有各种电压电平的多个工作电压，电压发生器120可以包括接收内部电源电压的多个泵浦电容器，并且通过在控制逻辑150的控制下选择性地激活多个泵浦电容器来生成多个操作电压。
所生成的多个操作电压可以由地址解码器130提供给存储单元阵列110。
地址解码器130通过行线RL连接到存储单元阵列110。地址解码器130在控制逻辑150的控制下操作。地址解码器130可以从控制逻辑150接收地址ADDR。地址解码器130可以对接收到的地址ADDR中的块地址进行解码。地址解码器130根据所解码的块地址从存储块BLK1至BLKi中选择至少一个存储块。地址解码器130可以对接收到的地址ADDR中的行地址进行解码。地址解码器130可以根据所解码的行地址选择所选存储块的至少一条字线。在实施方式中，地址解码器130可以对接收到的地址ADDR中的列地址进行解码。地址解码器130可以根据所解码的列地址将I/O电路140和存储单元阵列110彼此连接。
在一个实施方式中，地址解码器130可以包括诸如行解码器、列解码器和地址解码器的组件。
I/O电路140可以包括多个页缓冲器。所述多个页缓冲器可以通过位线连接到存储单元阵列110。在编程操作中，可以根据存储在所述多个页缓冲器中的数据将数据存储在所选存储单元中。
在读取操作中，可以通过位线感测存储在所选存储单元中的数据，并且可以将感测到的数据存储在页缓冲器中。
在一个实施方式中，控制逻辑150可以控制地址解码器130、电压发生器120和/或I/O电路140。控制逻辑150可以响应于从外部装置传送的命令CMD而操作。控制逻辑150可以通过响应于命令CMD和地址ADDR生成控制信号来控制外围电路。
图3是例示图2所示的存储块当中的任何一个存储块的结构的图。
存储块BLKi表示图2所示的存储块BLK1至BLKi中的任何一个存储块BLKi。
参照图3，在存储块BLKi中，彼此平行布置的多条字线可以连接在第一选择线和第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，存储块BLKi可以包括连接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可以分别连接到串ST，并且源极线SL可以共同连接到串ST。串ST可以彼此相同地配置，并且因此，将作为示例详细描述连接到第一位线BL1的串ST。
串ST可以包括在源极线SL和第一位线BL1之间彼此串联连接的源极选择晶体管SST、多个存储单元MC1至MC16和漏极选择晶体管DST。至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST可以被包括在一个串ST中，并且包括在一个串ST中的存储单元的数量可以大于图中所示的存储单元MC1至MC16的数量。
源极选择晶体管SST的源极可以连接到源极线SL，并且漏极选择晶体管DST的漏极可以连接到第一位线BL1。存储单元MC1至MC16可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可以连接到源极选择线SSL，并且包括在不同串ST中的漏极选择晶体管DST的栅极可以连接到漏极选择线DSL。存储单元MC1至MC16的栅极可以连接到多条字线WL1至WL16。包括在不同串ST中的存储单元当中的连接到同一字线的一组存储单元可以被称为物理页PG。因此，存储块BLKi中可以包括与字线WL1至WL16的数量相对应的物理页PG。
一个存储单元可以存储一位数据。所述一个存储单元通常被称为单级单元(SLC)。一个物理页PG可以存储一个逻辑页(LPG)数据。一个LPG数据可以包括与包括在一个物理页PG中的单元的数量相对应的数据位。
一个存储单元可以存储两位或更多位的数据。一个物理页PG可以存储两个或更多个LPG数据。
图4A和图4B是例示单级单元的阈值电压分布的图。
参照图4A和图4B，横轴表示存储单元的阈值电压，并且纵轴表示存储单元的数量。
存储装置可以以字线为单位执行编程操作。连接到一条字线的多个存储单元可以构成一个物理页。物理页可以是编程操作或读取操作的单位。
存储装置可以执行编程操作以将数据存储在连接到多条字线当中的所选字线的存储单元中。
在执行编程操作之前，作为连接到所选字线的存储单元的所选存储单元可以具有图4A所示的与擦除状态E相对应的阈值电压分布。
当存储单元存储与一位相对应的数据时，存储单元可以被编程为具有与擦除状态E和第一编程状态P1中的任一个相对应的阈值电压。
擦除状态E可以与数据“1”相对应，并且第一编程状态P1可以与数据“0”相对应。然而，与第一编程状态P1相对应的数据仅是说明性的。擦除状态E可以与数据“0”相对应，并且第一编程状态P1可以与数据“1”相对应。
当编程操作结束时，所选存储单元可以具有图4B所示的与擦除状态E和第一编程状态P1中的任一个相对应的阈值电压。存储装置在擦除状态E和第一编程状态P1之间使用第一读取电压R1执行读取操作，从而可以读取存储在所选存储单元中的数据。
图5A和图5B是例示多级单元的阈值电压分布的图。
参照图5A和图5B，横轴表示存储单元的阈值电压，并且纵轴表示存储单元的数量。
在执行编程操作之前，作为连接到所选字线的存储单元的所选存储单元可以具有图5A所示的与擦除状态E相对应的阈值电压分布。
当存储单元存储与两位相对应的数据时，存储单元可以被编程为具有与擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3中的任一个相对应的阈值电压。
擦除状态E可以与数据“11”相对应，第一编程数据P1可以与数据“10”相对应，第二编程数据P2可以与数据“00”相对应，并且第三编程状态P3可以与数据“01”相对应。然而，与每个编程状态相对应的数据仅仅是说明性的，并且可以进行各种改变。
当编程操作结束时，所选存储单元可以具有与如图5B所示的擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3中的任一个相对应的阈值电压。存储装置使用第一读取电压R1至第三读取电压R3执行读取操作，从而可以读取存储在所选存储单元中的数据。
第一读取电压R1可以是用于将擦除状态E和第一编程状态Pl彼此区分的读取电压，第二读取电压R2可以是用于将第一编程状态P1和第二编程状态P2彼此区分开的读取电压并且第三读取电压R3可以是用于将第二编程状态P2和第三编程状态P3彼此区分开的读取电压。
图6A和图6B是例示三级单元的阈值电压分布的图。
参照图6A和图6B，横轴表示存储单元的阈值电压，并且纵轴表示存储单元的数量。
在执行编程操作之前，作为连接到所选字线的存储单元的所选存储单元可以具有图6A所示的与擦除状态E相对应的阈值电压分布。
当存储单元存储与三位相对应的数据时，存储单元可以被编程为具有与擦除状态E、第一编程状态P1、第二编程状态P2、第三编程状态P3、第四编程状态P4、第五编程状态P5、第六编程状态P6和第七编程状态P7中的任一个相对应的阈值电压。
擦除状态E可以与数据“111”相对应，第一编程状态P1可以与数据“110”相对应，第二编程状态P2可以与数据“101”相对应，第三编程状态P3可以与数据“100”相对应，第四编程状态P4可以与数据“011”相对应，第五编程状态P5可以与数据“101”相对应，第六编程数据P6可以与数据“001”相对应并且第七编程数据P7可以与数据“000”相对应。然而，与每个编程状态相对应的数据仅仅是说明性的，并且可以进行各种改变。
当编程操作结束时，所选存储单元可以具有图6B所示的与擦除状态E、第一编程状态P1、第二编程状态P2、第三编程状态P3、第四编程状态P4、第五编程状态P5、第六编程状态P6和第七编程状态P7中的任一个相对应的阈值电压。存储装置使用第一读取电压R1至第七读取电压R7执行读取操作，从而可以读取存储在所选存储单元中的数据。
第一读取电压R1可以是用于将擦除状态E和第一编程状态P1彼此区分开的读取电压，第二读取电压R2可以是用于将第一编程状态P1和第二编程状态P2彼此区分开的读取电压，第三读取电压R3可以是用于将第二编程状态P2和第三编程状态P3彼此区分开的读取电压，第四读取电压R4可以是用于将第三编程状态P3和第四编程状态P4彼此区分开的读取电压，第五读取电压R5可以是用于将第四编程状态P4和第五编程状态P5彼此区分开的读取电压，第六读取电压R6可以是用于将第五编程状态P5和第六编程状态P6彼此区分开的读取电压并且第七读取电压R7可以是用于将第六编程状态P6和第七编程状态P7彼此区分开的读取电压。
图7A和图7B是例示四级单元的阈值电压分布的图。
参照图7A和图7B，横轴表示存储单元的阈值电压，并且纵轴表示存储单元的数量。
在执行编程操作之前，作为连接到所选字线的存储单元的所选存储单元可以具有图7A所示的与擦除状态E相对应的阈值电压分布。
当存储单元存储与四位相对应的数据时，存储单元可以被编程为具有与擦除状态E和第一编程状态P1至第十五编程状态P15中的任一个相对应的阈值电压。
擦除状态E可以与数据“1111”相对应，第一编程状态P1可以与数据“1110”相对应，第二编程状态P2可以与数据“1101”相对应，第三编程状态P3可以与数据“1100”相对应，第四编程状态P4可以与数据“1011”相对应，第五编程状态P5可以与数据“1010”相对应，第六编程状态P6可以与数据“1001”相对应并且第七编程状态P7可以与数据“1000”相对应。此外，第八编程状态P8可以与数据“0111”相对应，第九编程状态P9可以与数据“0110”相对应，第十编程状态P10可以与数据“0101”相对应，第十一编程状态P11可以与数据“0100”相对应，第十二编程状态P12可以与数据“0011”相对应，第十三编程状态P13可以与数据“0010”相对应，第十四编程状态P14可以与数据“0001”相对应并且第十五编程状态P15可以与数据“0000”相对应。然而，与每个编程状态相对应的数据仅仅是说明性的，并且可以进行各种改变。
当编程操作结束时，所选存储单元可以具有图7B所示的与擦除状态E和第一至第十五编程状态P1至P15中的任一个相对应的阈值电压。存储装置使用第一读取电压R1至第十五读取电压R15执行读取操作，从而可以读取存储在所选存储单元中的数据。
第一读取电压R1可以是用于将擦除状态E和第一编程状态P1彼此区分开的读取电压，第二读取电压R2可以是用于将第一编程状态P1和第二编程状态P2彼此区分开的读取电压，第三读取电压R3可以是用于将第二编程状态P2和第三编程状态P3彼此区分开的读取电压，第四读取电压R4可以是用于将第三编程状态P3和第四编程状态P4彼此区分开的读取电压，第五读取电压R5可以是用于将第四编程状态P4和第五编程状态P5彼此区分开的读取电压，第六读取电压R6可以是用于将第五编程状态P5和第六编程状态P6彼此区分开的读取电压，第七读取电压R7可以是用于将第六编程状态P6和第七编程状态P7彼此区分开的读取电压，第八读取电压R8可以是用于将第七编程状态P7和第八编程状态P8彼此区分开的读取电压，第九读取电压R9可以是用于将第八编程状态P8和第九编程状态P9彼此区分开的读取电压，第十读取电压R10可以是用于将第九编程状态P9和第十编程状态P10彼此区分开的读取电压，第十一读取电压R11可以是用于将第十编程状态P10和第十一编程状态P11彼此区分开的读取电压，第十二读取电压R12可以是用于将第十一编程状态P11和第十二编程状态P12彼此区分开的读取电压，第十三读取电压R13可以是用于将第十二编程状态P12和第十三编程状态P13彼此区分开的读取电压，第十四读取电压R14可以是用于将第十三编程状态P13和第十四编程状态P14彼此区分开的读取电压，并且第十五读取电压R15可以是用于将第十四编程状态P14和第十五编程状态P15彼此区分开的读取电压。
在从图8开始的以下附图中，假设多个存储单元中的每一个是存储2位数据的多级单元(MLC)。然而，本公开的范围不限于此，并且所述多个存储单元可以是存储3位数据的三级单元(TLC)或存储4位数据的四级单元(QLC)。
图8是例示编程操作的图。
在图8中，存储装置100的编程操作可以包括多个编程循环PL1至PLn。也就是说，存储装置100可以通过执行多个编程循环PL1至PLn将所选存储单元编程为具有与多个编程状态P1、P2和P3中的任一种状态相对应的阈值电压。
多个编程循环PL1至PLn可以包括施加编程电压的编程电压施加步骤PGM步骤和通过施加验证电压确定存储单元是否已经被编程的验证步骤Verify步骤。
例如，当执行第一编程循环PL1时，在施加第一编程脉冲Vpgm1之后依次施加第一验证电压Vvfy1至第三验证电压Vvfy3以验证多个存储单元的编程状态。目标编程状态是第一编程状态P1的存储单元可以通过第一验证电压Vvfy1验证，目标编程状态是第二编程状态P2的存储单元可以通过第二验证电压Vvfy2验证并且目标编程状态是第三编程状态P3的存储单元可以通过第三验证电压Vvfy3验证。
当存储单元的阈值电压高于验证电压Vvfy1至Vvfy3中的对应一个并且因此存储单元被读取为关断单元时，可以确定存储单元具有对应的目标编程状态，因此可以确定通过验证操作，这被称为存储单元的验证通过。也就是说，存储单元的验证通过指示存储单元被对应的验证电压读取为关断单元并因此验证通过。然后，通过验证的存储单元可以在第二编程循环PL2中被禁止编程。施加比第一编程脉冲Vpgm1高单位电压ΔVpgm的第二编程脉冲Vpgm2，以便于对除了在第二编程循环PL2中被禁止编程的存储单元之外的其它存储单元进行编程。随后，与第一编程循环PL1的验证操作相同地执行验证操作。
如上所述，当存储装置对存储两个数据位的多级单元(MLC)进行编程时，存储装置100通过分别使用第一验证电压Vvfy1至第三验证电压Vvfy3来验证具有作为目标编程状态的编程状态的存储单元。
在验证操作中，将验证电压施加到作为所选存储单元连接到的字线的所选字线，并且页缓冲器可以基于流过分别与所选存储单元连接的位线的电流或者基于施加到分别与所选存储单元连接的位线的电压来确定存储单元是否已经通过验证。
图9是例示双重验证操作和位线电压调节的图。
参照图9，横轴表示存储单元的阈值电压，并且纵轴表示存储单元的数量。
在图9中，将作为示例描述参照图4A至图7B描述的多个编程状态当中的任一个编程状态的验证步骤。
当通过使用一个验证电压来验证编程状态时，由于存储单元的编程速度彼此不同，所以在完成编程操作之后阈值电压分布的宽度可能会被加宽。为了形成更窄的阈值电压分布宽度，可以使用其中当验证一个编程状态时使用两个验证电压的方法。这种方法被称为双重验证编程(DPGM)。
针对传统的DPGM，在验证步骤中，可以将辅助验证电压Vprevfy和主验证电压Vverify依次施加到所选字线。主验证电压Vverify可以是参照图8描述的验证电压中的任一种。当通过使用辅助验证电压Vprevfy和主验证电压Vverify执行验证步骤时，存储单元的阈值电压可以包括在区A、区B和区C中的任一个中。
在一个实施方式中，具有属于区A的阈值电压vth1的存储单元具有甚至低于辅助验证电压Vprevfy的阈值电压。因此，在下一个编程循环中，具有属于区A的阈值电压vth1的存储单元被施加相对较高的编程电压。具有属于区B的阈值电压vth2的存储单元具有高于辅助验证电压Vprevfy并且低于主验证电压Vverify的阈值电压。因此，当具有属于区B的阈值电压vth2的存储单元在下一个编程循环中被施加有相对较低的编程电压时，阈值电压可以增加到vth4。因此，具有属于区B的阈值电压vth2的存储单元将被施加与具有属于区A的阈值电压vth1的存储单元的编程电压相比相对较低的编程电压。具有属于区C的阈值电压vth3的存储单元具有高于主验证电压Vverify的阈值电压。因此，具有属于区C的阈值电压vth3的存储单元已经被完全编程并且在下一个编程循环中将不再被施加任何编程电压。编程电压通常被施加到与所选字线连接的存储单元，并且因此，存储装置可以通过调整位线电压来调节施加到存储单元的编程电压的影响，这被称为位线强制。
在执行验证步骤之后，在下一个编程循环中可以将增加了单位电压ΔVpgm的编程电压施加到所选字线。在编程电压被施加到所选字线时，可以将编程允许电压施加到与具有属于区A的阈值电压vth1的存储单元连接的位线。在一个实施方式中，编程允许电压可以是0V。编程禁止电压可以被施加到与具有属于区C的阈值电压vth3的存储单元连接的位线。在实施方式中，编程禁止电压可以具有电源电压Vcc的大小。编程控制电压可以被施加到与具有属于区B的阈值电压vth2的存储单元连接的位线。在一个实施方式中，编程控制电压的大小可以高于0V并且小于电源电压Vcc的大小。
如上所述，当在验证步骤中使用多个验证电压来确定存储单元的阈值电压，并且基于验证结果在下一编程循环中向与存储单元连接的位线施加电压时，阈值电压分布的宽度能够变窄。然而，验证步骤中所需的时间随着验证电压数量的增加而增加。
在一个实施方式中，即使当通过仅施加一个主验证电压Vverify来执行验证步骤时，验证结果也会根据位线电压随时间流逝的变化而存储两次。因此，可以实现与通过使用两个验证电压执行验证步骤的情况相同的结果。
图10是例示包括在图2所示的输入/输出电路中的任一个页缓冲器1000的图。
参照图10，存储单元可以通过位线BL连接到页缓冲器1000。
页缓冲器1000可以包括位线连接器1001、位线电压供应器1003、感测节点连接器1005、感测节点电压供应器1007和验证数据储存器1009。
位线连接器1001可以控制连接到存储单元的位线BL和公共感测节点CSO之间的连接关系。位线连接器1001可以接收位线连接信号BL_CN，并且响应于接收到的位线连接信号BL_CN来控制存储单元到页缓冲器1000中的公共感测节点CSO的连接。
位线电压供应器1003可以向连接到位线的公共感测节点CSO提供位线预充电电压。位线电压供应器1003可以接收位线充电信号BLprech，并基于接收到的位线充电信号BLprech对连接到位线的公共感测节点CSO充电。
感测节点连接器1005可以将(连接到位线的)公共感测节点CSO连接到页缓冲器1000的感测节点SO。感测节点连接器1005可以接收感测节点连接信号SO_CN，并且可以基于接收到的感测节点连接信号SO_CN来控制公共感测节点CSO和感测节点SO之间的连接。
感测节点电压供应器1007可以向感测节点SO提供感测节点预充电电压。例如，感测节点电压供应器1007可以在例如晶体管TR5的栅极(如下所述)处接收感测节点充电信号SOprech，并且如果例如图11中所示的晶体管TR4的栅极具有作为导通TR4的高电压电平提供给其的信号QS，则可以激活晶体管TR5，从而允许电荷流过晶体管TR4，以对感测节点SO充电。
验证数据储存器1009可以存储根据感测节点SO的电压确定的验证数据。验证数据储存器1009可以接收验证数据存储信号VFY，并基于接收到的验证数据存储信号VFY存储根据感测节点SO的电压确定的验证数据。验证数据可以存储在锁存器中。
根据本公开的一个实施方式，在通过位线BL向连接到页缓冲器1000的存储单元的字线施加验证电压时，位线电压供应器1003和感测节点电压供应器1007可以分别给位线和感测节点充电，并且感测节点连接器1005可以将感测节点SO连接到与位线连接的公共感测节点CSO。感测节点SO通过公共感测节点CSO连接到位线BL，并且因此，感测节点SO的电压可以与位线BL的电压链接。随后，可以根据连接到位线BL的存储单元是开启单元还是关断单元来改变位线BL的电压。类似地，连接到位线BL的感测节点SO的电压可以改变。验证数据储存器1009可以基于在位线BL和感测节点SO之间的连接被感测节点连接器1005解除之前接收到的第一验证数据存储信号VFY_1来存储根据感测节点SO的电压确定的第一验证数据，并且基于在位线BL和感测节点SO之间的连接被感测节点连接器1005解除之后接收到的第二验证数据存储信号VFY_2来存储根据感测节点SO的电压确定的第二验证数据。
图11是根据本公开的一个实施方式的页缓冲器1000的内部电路图。
参照图11，图10中所示的位线连接器1001、位线电压供应器1003、感测节点连接器1005、感测节点供应器1007和验证数据储存器1009可以用第一晶体管TR1至第十二晶体管TR12来实现。
位线连接器1001可以包括第一晶体管TR1。位线连接信号BL_CN可以输入到第一晶体管TR1的栅极。第一晶体管TR1可以根据位线连接信号BL_CN来控制位线BL和公共感测节点CSO之间的连接。第一晶体管TR1可以是NMOS晶体管。
位线电压供应器1003可以包括第二晶体管TR2和第三晶体管TR3。位线充电信号BLprech可以输入到第二晶体管TR2的栅极。公共感测节点连接信号CSO_CN可以连接到第三晶体管TR3的栅极。第二晶体管TR2可以根据位线充电信号BLprech充电，并且第三晶体管TR3可以通过根据公共感测节点连接信号CSO_CN控制第二晶体管TR2和公共感测节点CSO之间的连接来对公共感测节点CSO充电。第二晶体管TR2可以是PMOS晶体管，并且第三晶体管TR3可以是NMOS晶体管。
感测节点连接器1005可以包括第六晶体管TR6。感测节点连接信号SO_CN可以被输入到第六晶体管TR6的栅极。第六晶体管TR6可以根据感测节点连接信号SO_CN控制公共感测节点CSO和感测节点SO之间的连接。第六晶体管TR6可以是NMOS晶体管。
感测节点电压供应器1007可以包括第四晶体管TR4和第五晶体管TR5。感测节点电荷信号SOprech可以输入到第五晶体管TR5的栅极。第五晶体管TR5可以根据感测节点充电信号SOprech对感测节点SO充电。第五晶体管TR5可以是NMOS晶体管。
验证数据储存器1009可以包括第七晶体管TR7、第八晶体管TR8、第九晶体管TR9、第十晶体管TR10、第十一晶体管TR11、第十二晶体管TR12、S锁存器和M锁存器。S锁存器复位信号SRST可以输入到第七晶体管TR7的栅极。第一验证数据存储信号VFY_1可以输入到第八晶体管TR8的栅极。页缓冲器复位信号PB_RST可以输入到第九晶体管TR9的栅极。M锁存器复位信号MRST可以被输入到第十晶体管TR10的栅极。当清除锁存在S锁存器和M锁存器中的数据时，S锁存器复位信号SRST和M锁存器复位信号MRST以及页缓冲器复位信号PB_RST可以分别导通晶体管TR7和TR10以及晶体管TR9。第二验证数据存储信号VFY_2可以输入到第十一晶体管TR11的栅极。感测节点SO的电压可以输入到第十二晶体管TR12的栅极。第八晶体管TR8可以根据第一验证数据存储信号VFY_1控制是否在S锁存器中存储数据。第十一晶体管TR11可以根据第二验证数据存储信号VFY_2控制是否在M锁存器中存储数据。这些S锁存器和M锁存器将分别称为第一锁存器和第二锁存器。第七晶体管TR7可以是NMOS晶体管。第八晶体管TR8可以是NMOS晶体管。第九晶体管TR9可以是NMOS晶体管。第十晶体管TR10可以是NMOS晶体管。第十一晶体管TR11可以是NMOS晶体管。第十二晶体管TR12可以是NMOS晶体管。
验证数据储存器1009的第十二晶体管TR12可以根据感测节点SO的电压而具有不同的操作。当第十二晶体管TR12由于感测节点SO的电压而导通，并且验证数据储存器1009接收验证数据存储信号VFY_1和VFY_2时，存储在锁存器中的数据可以改变。当第十二晶体管TR12由于感测节点SO的电压而截止时，即使当验证数据储存器1009接收验证到数据存储信号VFY_1和VFY_2时，存储在锁存器中的数据也不会改变。
图12是例示施加到图11所示的电路的各种控制信号的图。
参照图11和图12，从初始时间点t0到第三时间点t3，验证电压Vvfy可以被施加到存储单元的字线Word Line。在初始时间点t0，具有逻辑高电平的位线连接信号BL_CN可以被施加到第一晶体管TR1。第一晶体管TR1可以根据位线连接电压Vb1_cn导通，并且位线BL和公共感测节点CSO可以彼此连接。
在时间t0处位线充电信号BLprech(具有充电电压Vb1_ch)可以变为逻辑低电平并导通第二晶体管TR2，并且具有逻辑高电平的公共感测节点连接信号CSO_CN可以作为电压Vcso_cn施加到第三晶体管TR3。第三晶体管TR3可以导通。通过导通的第二晶体管TR2和第三晶体管TR3连接到位线的公共感测节点CSO可以被充电。
在时间t0处感测节点充电信号SOprech(具有感测节点充电电压Vso_ch)可以变为逻辑低电平并且导通第五晶体管TR5。感测节点SO可以被充电。
在时间t0处具有逻辑高电平的感测节点连接信号SO_CN可以作为感测节点连接电压Vso_cn施加到第六晶体管TR6。第六晶体管TR6可以导通，并且公共感测节点CSO和感测节点SO可以彼此连接。由于公共感测节点CSO和感测节点SO之间的连接，感测节点SO可以被充电以具有公共感测节点CSO的电压电平。
在第一时间点t1处，具有逻辑高电平的感测节点充电信号SOprech可以作为感测节点充电电压Vso_ch施加到第五晶体管TR5。第五晶体管TR5可以截止，并且感测节点SO可以被完全充电。
在第二时间点t2处，感测节点连接信号SO_CN(具有感测节点连接电压Vso_cn)可以变为逻辑低电平并且截止第六晶体管TR6。可以解除公共感测节点CSO和感测节点SO之间的连接。
在第三时间点t3处，由于验证操作完成，可以暂停向存储单元的字线Word Line输入验证电压Vvfy。位线连接信号BL_CN(具有位线电压Vb1_cn)可以变为逻辑低电平并且截止第一晶体管TR1。可以解除位线BL和公共感测节点CSO之间的连接。公共感测节点连接信号CSO_CN可以具有逻辑低电平以截止第三晶体管TR3。公共感测节点CSO的充电可以被切断。
参照图10和图11，在初始时间点t0至第二时间点t2之间的时段期间，感测节点SO可以通过第六晶体管TR6连接到公共感测节点CSO(参见图12中的信号SO_CN)，并且在初始时间点t0至第三时间点t3之间的时段期间，公共感测节点CSO可以通过第一晶体管TR1连接到位线BL(参见图12中的信号BL_CN)。也就是说，只要第一晶体管TR1和第六晶体管TR6二者都导通(即，在初始时间点t0至第二时间点t2之间的时段期间)，感测节点SO和位线BL可以彼此连接，并且因此位线BL和感测节点SO二者都可以被充电以具有公共感测节点CSO的电压电平。
从感测节点SO被完全充电的第一时间点t1之后，位线BL的电压可以根据连接到页缓冲器的存储单元的阈值电压而改变。连接到位线BL的感测节点SO的电压也可以改变。当存储单元的阈值电压低于验证电压Vvfy时，可以减小位线BL的电压。随着存储单元的阈值电压和验证电压Vvfy之间的差变大，位线BL的电压减小量可以变大。参照图9，可以看出，包括在存储单元的区A中的存储单元的阈值电压最低。包括在区A中的存储单元的位线电压可以被最大程度地减小。包括在区B中的存储单元的位线电压的减小量可以小于包括在区A中的存储单元的位线电压的减小量。包括在区C中的存储单元的位线电压几乎不会减小。连接到位线BL的感测节点SO的电压也可以减小。
验证数据储存器1009可以存储根据第一时间点t1和第三时间点t3之间的感测节点SO的电压确定的验证数据。具体地，验证数据储存器1009可以在第一时间点t1和第二时间点t2之间接收第一验证数据存储信号VFY_1，并将根据感测节点SO的电压确定的第一验证数据存储在第一锁存器(即，图11所示的S锁存器)中。随后，验证数据储存器1009可以在第二时间点t2和第三时间点t3之间接收第二验证数据存储信号VFY_2，并且将根据感测节点SO的电压确定的第二验证数据存储在第二锁存器(即，图11所示的M锁存器)中。
从初始时间点t0到第一时间点t1的时段可以是感测节点SO的预充电时段P1，从第一时间点t1到第二时间点t2的时段可以是第一验证时段P2并且第二时间点t2至第三时间点t3的时段可以是第二验证时间点P3。
根据本公开的一个实施方式，可以在作为感测节点SO被完全充电之后(t1)并且在感测节点SO与公共感测节点CSO之间的连接并因此感测节点SO与位线BL之间的连接被解除(t2)之前的时段的第一验证时段P2中执行第一验证，并且可以在作为感测节点SO和位线BL之间的连接被解除之后的时段的第二验证时段P3中执行第二验证。在一个实施方式中，双重验证操作是通过感测节点SO的一次预充电来执行的，并因此可以减少双重验证操作的操作时间。
图13是例示根据本公开的一个实施方式的通过一次感测节点预充电来执行双重验证操作的方法的图。
参照图13，横轴表示时间，并且纵轴表示感测节点SO的电压。
感测节点SO的电压可以从感测节点SO被完全充电的第一时间点t1之后到感测节点SO与位线BL之间的连接被解除的第二时间点t2，根据连接到页缓冲器的存储单元的阈值电压而改变。具体地，当验证电压Vvfy被施加到与存储单元联接的字线时，尚未完全编程到目标编程状态的存储单元的感测节点SO的电压减小。感测节点SO的电压减小程度根据存储单元的阈值电压而改变。随着存储单元的阈值电压变为更高，电压减量可以变为更小。当存储单元的感测节点SO的电压没有明显减小时，可以认为存储单元被编程到目标编程状态。
参照图10和图11，在根据本公开的一个实施方式的双重验证操作中，可以在从第一时间点t1经过第一参考时间量Q1之后施加第一验证数据存储信号VFY_1。验证数据储存器1009基于第一验证数据存储信号VFY_1将根据感测节点SO的电压确定的第一验证数据存储在第一锁存器(即，图11所示的S锁存器)中。可以在从第二时间点t2经过第二参考时间量Q2之后施加第二验证数据存储信号VFY_2。验证数据储存器1009基于第二验证数据存储信号VFY_2将根据感测节点SO的电压确定的第二验证数据存储在第二锁存器(即，图11中所示的M锁存器)中。
在图13中，实线1301可以表示具有图9所示的Vverify作为阈值电压的存储单元的感测节点SO的电压，并且虚线1303可以表示具有图9所示的Vprevfy作为阈值电压的存储单元的感测节点SO的电压。图13中所示的虚线1303可以是与第一验证数据相关联的第一参考电压。图13中所示的实线1301可以是与第二验证数据相关联的第二参考电压。
通过实线1301和虚线1303，可以将图表的内部区域划分为区域①、区域②和区域③。图13中的区域①可以与图9中所示的区A相对应，图13中的区域②可以与图9中所示的区B相对应，并且图13中的区域③可以与图9中所示的区C相对应。根据当前编程循环中的双重验证操作，可以在下一编程循环中保持属于区域①的存储单元的阈值电压增量，并且可以在下一编程循环中调整属于区域②的存储单元的阈值电压增量。由于可以看出属于区域③的存储单元在当前编程循环中被认为编程到目标编程状态，因此该存储单元可以被视为通过验证，并且因此在下一编程循环中不会进一步向存储单元施加任何编程电压。
当第一验证数据存储信号VFY_1被施加到图11所示的第八晶体管TR8时，验证数据储存器1009可以将感测节点SO的电压与第一参考电压1303进行比较。当感测节点SO的电压低于第一参考电压1303时，验证数据储存器1009可以在第一锁存器中存储意味着低值或开启单元数据的第一验证数据。此外，当感测节点SO的电压高于或等于第一参考电压1303时，验证数据储存器1009可以在第一锁存器中存储意味着高值或关断单元数据的第一验证数据。
当第二验证数据存储信号VFY_2被施加到图11所示的第十一晶体管TR11时，验证数据储存器1009可以将感测节点SO的电压与第二参考电压1301进行比较。当感测节点SO的电压低于第二参考电压1301时，验证数据储存器1009可以在第二锁存器中存储意味着低值或开启单元数据的第二验证数据。此外，当感测节点SO的电压高于或等于第二参考电压1301时，验证数据储存器1009可以在第二锁存器中存储意味着高值或关断单元数据的第二验证数据。
可以基于存储在第一锁存器和第二锁存器中的验证数据来确定在下一编程循环中施加到位线的电压。例如，当第一验证数据和第二验证数据二者都为低值时，存储单元可以与区域①相对应，并且可以不调整存储单元的阈值电压增量。在该下一编程循环中可以将接地电压(0V)施加到位线。当施加接地电压(0V)时，存储单元的阈值电压增量没有如图9的“X”所示被调整。当第一验证数据为高值并且第二验证数据为低值时，存储单元可以与区域②相对应，并且可以调整存储单元的阈值电压增量。在该下一编程循环中，可以向位线施加预定的编程允许电压。当施加编程允许电压时，存储单元的阈值电压增量可以如图9的“Y”所示进行调整。当第一验证数据和第二验证数据二者都为高值时，可以在该下一编程循环中向位线施加预定编程禁止电压。当施加编程禁止电压时，对应的存储单元被验证通过，并因此对应的存储单元的阈值电压不再增加。
在本公开的另一实施方式中，可以根据第一验证数据和第二验证数据是对应于关断单元数据还是对应于开启单元数据来确定在下一编程循环中施加到位线的电压。关断单元数据可以意味着存储单元的阈值电压高于预定参考电压，并且开启单元数据可以意味着存储单元的阈值电压低于预定参考电压。第一验证数据的参考电压可以是第一参考电压1303。第二验证数据的参考电压可以是第二参考电压1301。具体地，当第一验证数据为开启单元数据并且第二验证数据为开启单元数据时，可以向位线施加接地电压(0V)。当施加接地电压(0V)时，存储单元的阈值电压增量没有如图9的“X”所示被调整。当第一验证数据是关断单元数据并且第二验证数据是开启单元数据时，可以向位线施加预定的编程允许电压。当施加编程允许电压时，存储单元的阈值电压增量可以如图9的“Y”所示进行调整。当第一验证数据是关断单元数据并且第二验证数据是关断单元数据时，可以向位线施加预定的编程禁止电压。当施加编程禁止电压时，对应存储单元验证通过，并且因此对应存储单元的阈值电压不再增加。
根据本公开的一个实施方式，作为从第一时间点t1到施加第一验证数据存储信号VFY_1之前的时段的第一参考时间量Q1可以等于作为从第二时间点t2到施加第二验证数据存储信号VFY_2之前的时段的第二参考时间量Q2。在另一实施方式中，第一参考时间量Q1可以长于或短于第二参考时间量Q2。在第一时间点t1之后，随着第一参考时间量Q1变为更长，感测节点SO的电压改变可以进一步增大。在第二时间点t2之后，感测节点SO的电压变化与第二参考时间量Q2的长度无关。
图14是例示根据本公开的一个实施方式的存储装置的操作方法的流程图。
在该实施方式中，可以向存储单元施加编程电压Vpgm。根据存储单元的编程验证通过，可以结束编程循环，或者可以执行下一编程循环。
首先，在步骤S1401中，存储装置100向存储单元施加编程电压Vpgm。由于存储单元具有不同的特性，因此即使施加相同的编程电压Vpgm，存储单元也可以具有不同的阈值电压。在步骤S1403中，存储装置100确定存储单元的编程验证通过。存储装置100可以通过在步骤S1403中执行双重验证操作来确定编程验证通过。在下面的图15中将详细描述步骤S1403。
针对未通过验证的存储单元，存储装置100可以在下一编程循环中将编程电压Vpgm增加预定单位电压ΔVpgm(S1405)。在步骤S1405中，存储装置100可以基于存储单元的编程状态改变在下一编程循环中施加到位线的电压。施加到位线的电压的改变可以与图9和图13中所示的描述相对应。
当存储单元在当前编程循环中验证通过时，存储装置100可以通过确定当前编程循环是否是最后一个编程循环(S1407)来结束当前编程循环或在下一编程循环(S1401)中向存储单元施加编程电压Vpgm。
图15是例示根据本公开的一个实施方式的用于执行编程验证操作的方法的图。
根据该实施方式的编程验证操作可以由存储装置100执行，并且由包括在存储装置100中的页缓冲器1000执行。图15可以被认为是确定图14所示的存储单元的编程验证通过的步骤S1403的详细实施方式。
首先，在步骤S1501中，存储装置100向存储单元施加验证电压。验证电压与图12所示的验证电压Vvfy相对应。在步骤S1503中，存储装置100向位线和页缓冲器1000的感测节点SO中的每一个提供预充电电压。施加预充电电压的方法与图10和图11以及图12所示的位线电压供应器1003和感测节点电压供应器1007的描述相对应。
在步骤S1505中，在感测节点被完全充电(t1)之后直到位线与感测节点之间的连接被解除(t2)，存储装置100将根据感测节点的电压确定的第一验证数据存储在第一锁存器中。在步骤S1507中，在位线与感测节点之间的连接被解除(t2)之后，存储装置100将根据感测节点的电压确定的第二验证数据存储在第二锁存器中。步骤S1505和S1507与图10和图11以及图12所示的感测节点连接器1005、感测节点电压源1007和验证数据存储器1009的描述相对应。
在步骤S1509中，存储装置100在下一编程循环中向位线施加基于第一验证数据和第二验证数据对应于关断单元数据还是对应于开启单元数据而确定的位线电压。在下一编程循环中施加的位线电压与图9和图13中所示的描述相对应。
图16是例示根据本公开的一个实施方式的应用存储装置的存储卡系统的框图。
参照图16，存储卡系统2000包括存储控制器2100、存储装置2200和连接器2300。
存储控制器2100连接到存储装置2200。存储控制器2100可以访问存储装置2200。例如，存储控制器2100可以控制存储装置2200的读取操作、编程操作、擦除操作和后台操作。存储控制器2100提供存储装置2200和诸如图1中的主机300的主机之间的接口。存储控制器2100驱动用于控制存储装置2200的指令(例如，固件)。存储控制器2100可以与参照图1描述的存储控制器200相同地实现。
在一个实施方式中，存储控制器2100可以包括诸如随机存取存储器(RAM)、处理单元、主机接口、存储器接口和ECC电路的组件。
存储控制器2100可以通过连接器2300与外部装置进行通信。存储控制器2100可以根据特定通信协议与外部装置(例如，主机)进行通信。存储控制器2100可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI express(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子装置(IDE)、火线(firewire)、通用闪存储存器(UFS)、Wi-Fi、蓝牙和NVMe的各种通信协议中的至少一种与外部装置进行通信。示例性地，连接器2300可以由上述各种通信协议中的至少一种定义。
在一个实施方式中，存储装置2200可以用诸如电可擦除可编程ROM(EEPROM)、NAND闪存存储器、NOR闪存存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋扭矩转移磁性RAM(STT-MRAM)的各种非易失性存储装置实现。
在一个实施方式中，存储控制器2100和存储装置2200可以被集成为单个半导体装置，以构成存储卡。存储控制器2100和存储装置2200可以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro和eMMC)、SD卡(SD、迷你SD、微型SD和SDHC)以及通用闪存储存器(UFS)的存储卡。
图17是例示根据本公开的实施方式的应用储存装置的固态驱动器(SSD)系统的框图。
参照图17，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号，并通过电源连接器3002接收电力。SSD 3200包括SSD控制器3210、多个闪存存储器3221至322n、辅助电源3230和缓冲存储器3240。
在一个实施方式中，SSD控制器3210可以用作参照图1描述的存储控制器200。
SSD控制器3210可以响应于从主机3100接收到的信号来控制多个闪存存储器3221至322n。该信号可以是基于主机3100和SSD 3200之间的接口的信号。该信号可以是由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI express(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子装置(IDE)、火线(firewire)、通用闪存储存器(UFS)、WI-FI、蓝牙和NVMe的接口中的至少一个定义的信号。
辅助电源3230通过电源连接器3002连接到主机3100。辅助电源3230可以接收从主机3100输入的电力PWR，并对电力PWR充电。当来自主机3100的供电不顺畅时，辅助电源3230可以为SSD 3200提供电力。辅助电源3230可以位于SSD 3200中，或者位于SSD 3200的外部。例如，辅助电源3230可以位于主板上，并且向SSD 3200提供辅助电源。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者临时存储闪存存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图18是例示根据本公开的一个实施方式的应用储存装置的用户系统的框图。
参照图18，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、储存模块4400和用户接口4500。
应用处理器4100可以驱动包括在用户系统4000、操作系统(OS)、用户程序等中的组件。应用处理器4100可以包括例如用于控制包括在用户系统4000中的组件、接口、图形引擎等的控制器。应用处理器4100可以被提供为片上系统(SoC)。
存储器模块4200可以作为用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓冲存储器操作。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRM、DDR3 SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性随机存取存储器或诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。应用处理器4100和存储器模块4200可以通过基于层叠封装(PoP)进行封装而被提供为一个半导体封装。
网络模块4300可以与外部装置进行通信。网络模块4300可以支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙和Wi-Fi的无线通信。网络模块4300可以被包括在应用处理器4100中。
储存模块4400可以存储数据。例如，储存模块4400可以存储从应用处理器4100接收的数据。另选地，储存模块4400可以将存储在其中的数据发送到应用处理器4100。储存模块4400可以用诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存或具有三维结构的NAND闪存的非易失性半导体存储装置来实现。储存模块4400可以被提供为诸如用户系统4000的存储卡或外部驱动器的可移动驱动器。
在一个实施方式中，储存模块4400可以包括多个非易失性存储装置，并且多个非易失性存储装置可以与参照图1描述的存储装置100相同地操作。储存模块4400可以与参照图1描述的储存装置50相同地操作。
用户接口4500可以包括用于将数据或命令输入到应用处理器4100或将数据输出到外部装置的接口。用户接口4500可以包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像头、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口。用户接口4500可以包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器的用户输出接口。
根据本公开，可以提供一种具有提高的可靠性和提高的操作速度的存储装置以及该存储装置的操作方法。
虽然已经参考本公开的各种实施方式示出和描述了本公开，本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。因此，本发明的范围不应限于上述内容。
在上述实施方式中，可以选择性地执行所有步骤，或者可以省略部分步骤。在各个实施方式中，步骤不一定按照所描述的顺序执行，而是可以重新排列。本说明书和附图中公开的实施方式仅为便于理解本公开的示例，并且本发明不限于此。也就是说，对于本领域技术人员来说显而易见的是，可以在本公开的技术范围的基础上进行各种修改。
此外，在附图和说明书中已经描述了本公开的实施方式。尽管此处使用了特定的术语，但仅用于解释本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可以有许多变化。本领域技术人员应当清楚，除了本文公开的实施方式之外，还可以在本公开的技术范围的基础上进行各种修改。
相关申请的交叉引用
本申请要求于2021年2月25日向韩国知识产权局提交的韩国专利申请10-2021-0025570的优先权，其全部公开内容通过引用并入本文。

Claims (22)

1.一种存储装置，所述存储装置包括：
存储单元；
页缓冲器，所述页缓冲器通过位线连接到所述存储单元；以及
编程操作控制器，所述编程操作控制器控制所述页缓冲器的操作，
其中，所述页缓冲器包括：
位线电压供应器，所述位线电压供应器在验证电压被施加到所述存储单元时向所述位线提供预充电电压；
感测节点电压供应器，所述感测节点电压供应器在所述位线被预充电时向连接到所述位线的感测节点提供感测节点预充电电压；
第一锁存器，所述第一锁存器在所述感测节点被充电之后存储根据所述感测节点的电压电平确定的第一验证数据；
感测节点连接器，所述感测节点连接器在所述第一验证数据被存储之后解除所述位线与所述感测节点之间的连接；以及
第二锁存器，所述第二锁存器在所述位线和所述感测节点之间的连接被解除之后存储根据所述感测节点的所述电压电平确定的第二验证数据。
2.根据权利要求1所述的存储装置，其中，在从所述感测节点被完全充电起经过第一参考时间量之后，所述第一锁存器存储根据所述感测节点的所述电压电平确定的所述第一验证数据。
3.根据权利要求2所述的存储装置，其中，在从所述位线和所述感测节点之间的连接被解除时起经过第二参考时间量之后，所述第二锁存器存储根据所述感测节点的所述电压电平确定的所述第二验证数据。
4.根据权利要求3所述的存储装置，其中，所述第一参考时间量与所述第二参考时间量相同。
5.根据权利要求3所述的存储装置，其中，所述第一参考时间量长于所述第二参考时间量。
6.根据权利要求3所述的存储装置，其中，所述第一参考时间量短于所述第二参考时间量。
7.根据权利要求1所述的存储装置，其中，在向所述存储单元施加编程电压时，所述编程操作控制器向所述位线施加基于所述第一验证数据和所述第二验证数据是对应于关断单元数据还是对应于开启单元数据而确定的位线电压。
8.根据权利要求7所述的存储装置，
其中，所述开启单元数据意味着所述存储单元的阈值电压低于预定参考电压，并且
其中，所述关断单元数据意味着所述存储单元的阈值电压高于所述预定参考电压。
9.根据权利要求7所述的存储装置，其中，所述编程操作控制器响应于所述第一验证数据为所述开启单元数据而向所述位线施加零电压0V。
10.根据权利要求7所述的存储装置，其中，所述编程操作控制器响应于所述第一验证数据是所述关断单元数据并且所述第二验证数据是所述开启单元数据而向所述位线施加预定编程允许电压。
11.根据权利要求7所述的存储装置，其中，所述编程操作控制器响应于所述第一验证数据是所述关断单元数据并且所述第二验证数据是所述关断单元数据而向所述位线施加预定编程禁止电压。
12.一种用于操作存储装置的方法，所述存储装置包括存储单元和通过位线连接到所述存储单元的页缓冲器，所述页缓冲器包括用于存储根据与所述位线连接的感测节点的电压电平确定的验证数据的多个锁存器，所述方法包括以下步骤：
向所述存储单元施加验证电压；
在施加所述验证电压时向所述位线和所述页缓冲器的感测节点提供预充电电压；
在所述感测节点被充电之后直到所述位线与所述感测节点之间的连接被解除，在第一锁存器中存储根据所述感测节点的所述电压电平确定的第一验证数据；以及
在所述位线与所述感测节点之间的连接被解除之后，在第二锁存器中存储根据所述感测节点的所述电压电平确定的第二验证数据。
13.根据权利要求12所述的方法，其中，在从所述感测节点被完全充电起经过第一参考时间量之后，在所述第一锁存器中存储根据所述感测节点的所述电压电平确定的所述第一验证数据。
14.根据权利要求13所述的方法，其中，在从所述位线和所述感测节点之间的连接被解除时起经过第二参考时间量之后，在所述第二锁存器中存储根据所述感测节点的所述电压电平确定的所述第二验证数据。
15.根据权利要求14所述的方法，其中，所述第一参考时间量与所述第二参考时间量相同。
16.根据权利要求14所述的方法，其中，所述第一参考时间量长于所述第二参考时间量。
17.根据权利要求14所述的方法，其中，所述第一参考时间量短于所述第二参考时间量。
18.根据权利要求12所述的方法，
所述方法还包括施加步骤：在向所述存储单元施加编程电压时，向所述位线施加基于所述第一验证数据和所述第二验证数据是对应于关断单元数据还是对应于开启单元数据而确定的位线电压，
其中，所述开启单元数据意味着所述存储单元的阈值电压低于预定参考电压，并且
其中，所述关断单元数据意味着所述存储单元的阈值电压高于所述预定参考电压。
19.根据权利要求18所述的方法，其中，所述施加步骤包括当所述第一验证数据为所述开启单元数据时，将零电压0V确定为所述位线电压。
20.根据权利要求18所述的方法，其中，所述施加步骤包括当所述第一验证数据为所述关断单元数据并且所述第二验证数据为所述开启单元数据时，将预定编程允许电压确定为所述位线电压。
21.根据权利要求18所述的方法，其中，所述施加步骤包括当所述第一验证数据为所述关断单元数据并且所述第二验证数据为所述关断单元数据时，将预定编程禁止电压确定为所述位线电压。
22.一种通过位线与存储单元连接的页缓冲器，所述页缓冲器包括：
位线电压供应器，所述位线电压供应器在验证电压被施加到所述存储单元时向所述位线提供预充电电压；
感测节点电压供应器，所述感测节点电压供应器在所述位线被预充电时向连接到所述位线的感测节点提供感测节点预充电电压；
第一锁存器，所述第一锁存器在所述感测节点被充电之后存储根据所述感测节点的电压电平确定的第一验证数据；
感测节点连接器，所述感测节点连接器在所述第一验证数据被存储之后解除所述位线与所述感测节点之间的连接；以及
第二锁存器，所述第二锁存器在所述位线和所述感测节点之间的连接被解除之后存储根据所述感测节点的所述电压电平确定的第二验证数据。
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