KR20230071506A - 페이지 버퍼 회로, 페이지 버퍼 회로를 포함하는 반도체 메모리 장치, 및 반도체 메모리 장치의 동작 방법 - Google Patents

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Abstract

페이지 버퍼 회로는 센싱 래치 회로, 캐싱 래치 회로를 포함한다. 센싱 래치 회로는 노말 리드 동작시 메모리 셀에 저장된 데이터를 전달받아 센싱한다. 캐싱 래치 회로는 서스펜드 리드 동작시 메모리 셀에 저장된 데이터를 전달받아 센싱한다.

Description

페이지 버퍼 회로, 페이지 버퍼 회로를 포함하는 반도체 메모리 장치, 및 반도체 메모리 장치의 동작 방법{PAGE BUFFER CIRCUIT, SEMICONDUCTOR MEMORY APPARATUS INCLUDING PAGE BUFFER CIRCUIT, AND OPERATING METHOD OF SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 페이지 버퍼 회로, 페이지 버퍼 회로를 포함하는 반도체 메모리 장치, 및 반도체 메모리 장치의 동작 방법에 관한 것으로, 더욱 상세하게는 캐싱 래치 회로를 이용하여 데이터 리드(read) 동작을 수행할 수 있는 페이지 버퍼 회로, 페이지 버퍼 회로를 포함하는 반도체 메모리 장치, 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(non-volatile memory device)로 구분된다. 휘발성 메모리 장치와 비휘발성 메모리 장치는 전원을 인가 받아 데이터를 저장하거나 저장된 데이터를 출력하는 데이터 처리 동작이 가능하다. 여기서, 휘발성 메모리 장치는 데이터 처리 동작 속도가 빠른 장점이 있는데 반하여 저장된 데이터를 유지하기 위하여 전원을 계속적으로 공급받아야 하는 단점이 있다. 그리고 비휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 전원을 계속적으로 공급받지 않아도 되는 장점이 있는데 반하여 데이터 처리 속도가 느린 단점이 있다.
요즈음 반도체 메모리 장치에 대한 공정 및 설계 기술이 눈부시게 발전함에 따라 휘발성 메모리 장치의 데이터 처리 속도와 비휘발성 메모리 장치의 데이터 처리 속도의 차이는 많이 줄어들게 되었다. 따라서, 최근에는 저장된 데이터를 유지하는데 있어서 전원으로부터 자유로운 비휘발성 메모리 장치에 대한 사용이 늘어나고 있다.
비휘발성 메모리 장치는 복수의 메모리 셀(memory cell)이 직렬로 접속되어 스트링(string) 구조를 가지는 NAND 타입 플래쉬 메모리 장치(NAND type flash memory device)가 대표적이다. NAND 타입 플래쉬 메모리 장치의 메모리 셀은 플로팅 게이트(floating gate)를 포함한다. 그래서 메모리 셀은 파울러 노드하임 터널링(Fowler-Nordheim Tunneling) 방법을 통해 플로팅 게이트에 전자를 주입하거나 방출함으로써 논리 '하이' 데이터 또는 논리 '로우' 데이터를 저장하는 것이 가능하다.
NAND 타입 플래쉬 메모리 장치를 비롯한 비휘발성 메모리 장치는 메모리 셀에 데이터를 저장하기 위하여 프로그램(program) 동작을 수행하고, 메모리 셀에 저장된 데이터를 출력하기 위하여 리드 동작을 수행한다. 그리고 비휘발성 메모리 장치는 프로그램 동작 이전에 메모리 셀에 저장된 데이터를 지우기 위하여 소거(erase) 동작을 수행한다. 이러한 프로그램 동작, 리드 동작, 및 소거 동작 각각은 검증 동작을 수반한다. 여기서, 검증 동작은 프로그램 동작, 리드 동작, 및 소거 동작에 따라 메모리 셀에 원하는 데이터가 정확히 저장되었는지에 대하여 확인하는 동작이다.
한편, 비휘발성 메모리 장치의 메모리 셀은 프로그램 동작시 하나의 메모리 셀에 저장되는 데이터 분포의 개수에 따라 싱글 레벨 셀(single level cell), 멀티 레벨 셀(multi level cell), 트리플 레벨 셀(triple level cell), 및 쿼드러플 레벨 셀(quadruple level cell) 등으로 정의된다. 싱글 레벨 셀은 1비트에 대응하여 논리 '하이' 데이터 또는 논리 '로우' 데이터에 대응하는 2개의 데이터 분포를 가진다. 그리고, 멀티 레벨 셀은 2비트에 대응하는 4개의 데이터 분포를 가지고, 트리플 레벨 셀은 3비트에 대응하는 8개의 데이터 분포를 가지며, 쿼드러플 레벨 셀은 4비트에 대응하는 16개의 데이터 분포를 가진다.
다른 한편, 비휘발성 메모리 장치는 일반적으로 복수의 래치 회로를 사용하여 데이터에 대한 프로그램 동작, 리드 동작, 및 검증 동작을 수행한다. 여기서, 메모리 셀에 저장되는 데이터 분포의 개수가 많아 질수록 복수의 래치 회로의 개수 역시 많아지는 것이 일반적이다. 하지만, 복수의 래치 회로의 개수는 칩 면적을 고려하여 그 개수를 늘리는데 한계가 있다.
이와 관련하여, 비휘발성 메모리 장치는 프로그램 동작 중 서스펜드 리드 동작(suspend read operation)을 지원한다. 일반적으로 서스펜드 리드 동작을 위해서는 서스펜드 리드 동작을 위한 별도의 저장 공간이 추가적으로 필요하다. 다시 말하면, 비휘발성 메모리 장치는 추가적인 저장 공간을 위하여 별도의 래치 회로 또는 별도의 저장 회로를 포함한다. 따라서, 비휘발성 메모리 장치는 서스펜드 리드 동작을 위하여 추가적인 저장 공간이 필요하고, 추가적인 저장 공간을 구동하기 위한 별도의 동작이 요구된다.
본 발명의 일 실시예는 별도의 래치 회로 또는 별도의 저장 회로 없이 서스펜드 리드 동작을 수행할 수 있는 페이지 버퍼 회로, 페이지 버퍼 회로를 포함하는 반도체 메모리 장치, 및 반도체 메모리 장치의 동작 방법을 제공할 수 있다.
본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 노말 리드 동작시 메모리 셀에 저장된 데이터를 전달받아 센싱하는 센싱 래치 회로; 및 상기 노말 리드 동작시 상기 센싱 래치 회로에 저장된 데이터를 전달받아 최종 데이터로 출력하고, 서스펜드 리드 동작시 상기 메모리 셀에 저장된 데이터를 전달받아 센싱하여 상기 최종 데이터로 출력하는 캐싱 래치 회로를 포함하는 페이지 버퍼 회로가 제공될 수 있다.
본 발명의 일 실시예에 따르면, 데이터가 저장되며 복수의 페이지 버퍼 회로를 포함하는 메모리 장치; 상기 메모리 장치를 제어하는 메모리 컨트롤 장치를 포함하되, 상기 복수의 페이지 버퍼 회로 각각은 노말 리드 동작시 메모리 셀에 저장된 데이터를 전달받아 센싱하는 센싱 래치 회로; 및 상기 노말 리드 동작시 상기 센싱 래치 회로에 저장된 데이터를 전달받아 최종 데이터로 출력하고, 서스펜드 리드 동작시 상기 메모리 셀에 저장된 데이터를 전달받아 센싱하여 상기 최종 데이터로 출력하는 캐싱 래치 회로를 포함하는 반도체 메모리 장치가 제공될 수 있다.
본 발명의 일 실시예에 따르면, 메모리 장치가 프로그램 동작을 수행하는 단계; 상기 메모리 장치에 서스펜드 리드 동작을 요청하는 단계; 메모리 셀에 저장된 데이터를 센싱 노드로 전달하는 단계; 상기 센싱 노드로 전달된 데이터를 캐싱 래치 회로에서 센싱하는 단계; 및 상기 서스펜드 리드 동작에 대응하는 데이터를 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법이 제공될 수 있다.
본 발명의 일 실시예는 서스펜드 동작시 추가적인 저장 공간이 필요하지 않음으로써 추가적인 저장 공간에 대응하는 면적 이득 및 동작 효율을 높여줄 수 있는 효과가 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1 은 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 구성을 보여주기 위한 블록도이다.
도 2 는 도 1 의 메모리 컨트롤 장치의 내부 구성을 보여주기 위한 블록도이다.
도 3 은 도 1 의 메모리 장치의 내부 구성을 보여주기 위한 블록도이다.
도 4 는 도 3 의 복수의 페이지 버퍼 회로의 내부 구성을 보여주기 위한 블록도이다.
도 5 는 도 4 의 제1 페이지 버퍼 회로의 다양한 동작을 설명하기 위한 개략도이다.
도 6 은 도 5 의 제1 페이지 버퍼 회로의 구성을 보여주기 위한 회로도이다.
도 7 은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 보여주기 위한 순서도이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1 은 본 발명의 일 실시예에 따른 반도체 메모리 시스템(100)의 구성을 보여주기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 시스템(100)은 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등에 탑재될 수 있다. 반도체 메모리 시스템(100)은 호스트 장치(110), 반도체 메모리 장치(120)를 포함할 수 있다.
호스트 장치(110)는 반도체 메모리 장치(120)를 제어하기 위한 구성일 수 있다. 호스트 장치(110)는 요청 정보(REQ)에 기초하여 반도체 메모리 장치(120)를 제어할 수 있다. 예컨대, 호스트 장치(110)는 요청 정보(REQ)와 함께 데이터 신호(DAT)를 송신할 수 있다. 그리고 호스트 장치(110)는 요청 정보(REQ)에 대응하는 데이터 신호(DAT)를 반도체 메모리 장치(120)로부터 수신할 수 있다.
호스트 장치(110)와 반도체 메모리 장치(120)는 다양한 통신 방식을 포함할 수 있다. 여기서, 다양한 통신 방식에는 USB(Universal Serial Bus), SATA(Serial AT Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), HSIC(High Speed Inter Chip), PCI(Peripheral Component Interconnection), PCIe (PCI express), NVMe(Non-Volatile Memory express), UFS(Universal Flash Storage), SD(Secure Digital), MMC(Multi-Media Card), eMMC(embedded MMC), DIMM(Dual In-line Memory Module), RDIMM(Registered DIMM), LRDIMM (Load Reduced DIMM) 등을 포함할 수 있다.
반도체 메모리 장치(120)는 호스트 장치(110)의 제어에 기초하여 다양한 동작을 수행하기 위한 구성일 수 있다. 예컨대, 반도체 메모리 장치(120)는 호스트 장치(110)의 제어에 기초하여 데이터 신호(DAT)에 대응하는 데이터를 저장하는 프로그램 동작을 수행하거나 저장된 데이터를 데이터 신호(DAT)로 출력하는 리드 동작을 수행할 수 있다.
반도체 메모리 장치(120)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi-media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털 카드(secure digital card), USB(Universal Storage Bus) 장치, UFS(Universal Flash Storage) 장치, PCMCIA(Personal Computer Memory Card International Association) 장치, PCI(Peripheral Component Interconnection) 장치, PCI-E(PCI Express) 장치, CF(Compact Flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
여기서, 반도체 메모리 장치(120)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 반도체 메모리 장치(120)는 POP(Package On Package), SIP(System In Package), SOC(System On Chip), MCP(Multi Chip Package), COB(Chip On Board), WFP(Wafer-level Fabricated Package), WSP(Wafer-level Stack Package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
반도체 메모리 장치(120)는 메모리 컨트롤 장치(121), 메모리 장치(122)를 포함할 수 있다.
메모리 컨트롤 장치(121)는 호스트 장치(110)에서 송신되는 요청 정보(REQ)에 기초하여 메모리 장치(122)를 제어하기 위한 구성일 수 있다. 메모리 컨트롤 장치(121)는 메모리 장치(122)에 대한 프로그램 동작, 리드 동작, 및 소거 동작 등을 제어할 수 있다. 메모리 컨트롤 장치(121)는 프로그램 동작, 리드 동작, 및 소거 동작에 대응하는 커맨드 신호(CMD)와 어드레스 신호(ADD)를 메모리 장치(122)로 송신할 수 있다. 여기서, 리드 동작은 노말 리드 동작과 서스펜드 리드 동작을 포함할 수 있다. 노말 리드 동작은 노말 동작에 대응하는 데이터를 출력하기 위한 동작일 수 있다. 그리고 서스펜드 리드 동작은 메모리 장치(122)가 예컨대, 프로그램 동작 중인 경우 서스펜드 리드 동작에 대응하는 데이터를 출력하기 위한 동작일 수 있다. 다시 말하면, 메모리 컨트롤러 장치(121)는 메모리 장치(122)에 대한 노말 리드 동작과 서스펜드 리드 동작에 대응하는 커맨드 신호(CMD)를 생성하여 메모리 장치(122)에 제공할 수 있다.
이어서, 메모리 장치(122)는 커맨드 신호(CMD)와 어드레스 신호(ADD)에 기초하여 데이터 신호(DAT)에 대응하는 데이터를 저장하거나 저장된 데이터를 데이터 신호(DAT)로 출력하기 위한 구성일 수 있다. 도면에는 도시되지 않았지만, 메모리 장치(122)는 데이터 신호(DAT)에 대응하는 데이터를 저장하기 위한 복수의 메모리 셀을 포함할 수 있다. 메모리 셀은 어레이 형태로 구성된 메모리 블록으로 구성될 수 있다. 그리고 메모리 블록은 복수의 페이지로 구성할 수 있다. 여기서, 복수의 페이지는 데이터를 프로그램하거나 리드할 수 있는 단위일 수 있다. 그리고 메모리 블록은 소거할 수 있는 단위일 수 있다. 그리고, 메모리 장치(122)는 메모리 셀에 대한 프로그램 동작과 리드 동작을 수행하기 위하여 이후 설명될 복수의 페이지 버퍼 회로를 포함할 수 있다.
메모리 장치(122)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spintransfer torque random access memory: STT-RAM) 등이 될 수 있다.
설명의 편의를 위하여 본 발명의 일 실시예에 따른 메모리 장치(122)는 낸드 플래시 메모리인 경우를 일례로 한다. 그리고, 메모리 장치(122)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(threedimensional array structure)로 구현될 수 있다. 또한, 메모리 장치(122)는 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)로 구현될 수 있다.
메모리 장치(122)는 메모리 컨트롤 장치(121)로부터 커맨드 신호(CMD)와 어드레스 신호(ADD)를 수신할 수 있다. 여기서, 어드레스 신호(ADD)는 데이터가 저장될 또는 저장된 메모리 셀의 위치일 수 있다. 다시 말하면, 메모리 장치(122)는 커맨드 신호(CMD)가 프로그램 동작일 경우 어드레스 신호(ADD)에 대응하는 메모리 셀에 데이터를 저장할 수 있다. 그리고 메모리 장치(122)는 커맨드 신호(CMD)가 노말 리드 동작일 경우 어드레스 신호(ADD)에 대응하는 메모리 셀에 저장된 데이터를 출력할 수 있다. 그리고 메모리 장치(122)는 커맨드 신호(CMD)가 서스펜드 리드 동작일 경우 어드레스 신호(ADD)에 대응하는 메모리 셀에 저장된 데이터를 출력할 수 있다. 그리고, 메모리 장치(122)는 커맨드 신호(CMD)가 소거 동작일 경우 어드레스 신호(ADD)에 대응하는 메모리 셀을 소거할 수 있다.
도 2 는 도 1 의 메모리 컨트롤 장치(121)의 내부 구성을 보여주기 위한 블록도이다.
도 1 및 도 2 를 참조하면, 메모리 컨트롤 장치(121)는 요청 전송 회로(210), 커맨드 제어 회로(220), 및 데이터 제어 회로(230)를 포함할 수 있다.
요청 전송 회로(210)는 호스트 장치(110, 도 1 참조)로부터 요청 정보(REQ)를 수신할 수 있다. 요청 전송 회로(210)는 메모리 장치(122, 도 1 참조)가 프로그램 동작을 수행하는 중에도 요청 정보(REQ)를 수신할 수 있다. 이때 수신되는 요청 정보(REQ)는 일례로 서스펜스 리드 동작에 대응하는 요청 정보(REQ)일 수 있다. 요청 전송 회로(210)는 요청 정보(REQ)를 수신하여 커맨드 제어 회로(220)로 전달할 수 있다.
요청 전송 회로(210)는 메모리 장치(122, 도 1 참조)에서 수행되는 동작이 완료되는데 소모되는 시간을 연산하여 서스펜드 리드 동작을 제어할 수 있다. 다시 말하면, 요청 전송 회로(210)는 메모리 장치(122)에서 수행 중인 동작에 대응하는 레이턴시(latency) 값과 현재 입력되는 서스펜드 리드 동작에 대응하는 레이턴시 값을 비교하여 서스펜드 리드 동작을 제어할 수 있다. 요청 전송 회로(210)는 서스펜드 리드 동작시 레이턴시 값을 비교한 결과를 커맨드 제어 회로(220)에 제공할 수 있다.
커맨드 제어 회로(220)는 요청 전송 회로(210)로부터 수신된 출력 신호에 기초하여 커맨드 신호(CMD)를 생성할 수 있다. 여기서, 커맨드 신호(CMD)는 프로그램 동작, 노말 리드 동작, 소거 동작, 및 서스펜드 리드 동작에 대응하는 신호일 수 있다. 커맨드 제어 회로(220)는 이렇게 생성된 커맨드 신호(CMD)를 메모리 장치(122, 도 1 참조)로 전달할 수 있다.
한편, 데이터 제어 회로(230)는 호스트 장치(110, 도 1 참조)와 데이터 신호(DAT)를 송수신할 수 있다. 그리고 데이터 제어 회로(230)는 메모리 장치(122, 도 1 참조)와 데이터 신호(DAT)를 송수신할 수 있다. 도면에는 도시되지 않았지만, 데이터 제어 회로(230)는 데이터 신호(DAT)를 송수신하기 위한 데이터 입출력 회로와, 데이터 신호(DAT)에 포함된 에러를 보정하기 위한 에러 보정 회로 등을 포함할 수 있다. 이후, 도 5 에서 다시 설명하겠지만, 데이터 제어 회로(230)는 서스펜드 리드 동작시 서스펜드 리드 동작에 대응하는 데이터(D_SPD)를 메모리 장치(122)로부터 제공받을 수 있다.
도 3 은 도 1 의 메모리 장치(122)의 내부 구성을 보여주기 위한 블록도이다.
도 3 을 참조하면, 메모리 장치(122)는 메모리 셀 어레이 회로(310)와, 동작 구동 회로(320), 및 동작 제어 회로(330)를 포함할 수 있다.
우선, 메모리 셀 어레이 회로(310)는 데이터를 저장하기 위한 구성일 수 있다. 메모리 셀 어레이 회로(310)는 복수의 메모리 블록 회로(BK1~BKn, 여기서, n은 자연수임)를 포함할 수 있다. 복수의 메모리 블록 회로(BK1~BKn) 각각은 데이터를 저장하기 위한 복수의 메모리 셀을 포함할 수 있다. 복수의 메모리 셀은 직렬 접속되는 스트링 구조를 가질 수 있다. 그리고 복수의 메모리 셀 각각은 복수의 워드 라인(WL1~WLn) 각각과 복수의 비트 라인(BL1~BLm, 여기서, m은 자연수임) 각각으로 연결되어 행렬 구조를 가질 수 있다. 이후 다시 설명하겠지만, 복수의 워드 라인(WL1~WLn)은 워드 라인 구동 회로(322)에 의하여 프로그램 동작, 리드 동작, 소거 동작, 및 검증 동작에 따라 기 설정된 전압으로 구동될 수 있다. 이어서, 복수의 비트 라인(BL1~BLm)은 메모리 셀에 저장된 데이터 또는 저장될 데이터에 따라 기 설정된 전압으로 구동될 수 있다.
다음으로, 동작 구동 회로(320)는 메모리 셀 어레이 회로(310) 중 목표로 하는 메모리 셀에 대한 프로그램 동작, 리드 동작, 소거 동작, 및 검증 동작을 수행하기 위하여 구동되는 구성일 수 있다. 동작 구동 회로(320)는 전압 생성 회로(321), 워드 라인 구동 회로(322), 복수의 페이지 버퍼 회로(323), 컬럼 디코딩 회로(324), 및 데이터 입출력 회로(325)를 포함할 수 있다. 이하, 동작 구동 회로(320)에 포함되는 각 구성에 대하여 살펴보기로 한다.
전압 생성 회로(321)는 프로그램 동작, 리드 동작, 소거 동작, 및 검증 동작 각각에 필요한 내부 전압(V_INN)을 생성하기 위한 구성일 수 있다. 전압 생성 회로(321)는 동작 제어 회로(330)에서 생성되는 전압 제어 신호(CTR_V)에 기초하여 각 동작에 대응하는 다양한 전압 레벨의 내부 전압(V_INN)을 생성할 수 있다.
워드 라인 구동 회로(322)는 전압 생성 회로(321)에서 생성된 내부 전압(V_INN)을 복수의 워드 라인(WL1~WLn)에 선택적으로 인가하기 위한 구성일 수 있다. 워드 라인 구동 회로(322)는 전압 생성 회로(321)로부터 내부 전압(V_INN)을 인가 받을 수 있고 동작 제어 회로(330)로부터 구동 어드레스 신호(ADD_D)를 인가 받을 수 있다. 여기서, 구동 어드레스 신호(ADD_D)는 복수의 워드 라인(WL1~WLn) 중 해당 워드 라인을 선택적으로 활성화시키기 위한 신호일 수 있다. 그래서 워드 라인 구동 회로(322)는 구동 어드레스 신호(ADD_D)와 내부 전압(V_INN)에 기초하여 복수의 워드 라인(WL1~WLn) 각각을 활성화하고 활성화된 워드 라인을 해당하는 내부 전압(V_INN)으로 구동할 수 있다.
도면에는 도시되지 않았지만, 워드 라인 구동 회로(322)는 메모리 셀 어레이 회로(310)에 포함되는 드레인 선택 라인, 소스 선택 라인, 및 공통 소스 라인과도 연결될 수 있다. 그래서 워드 라인 구동 회로(322)는 프로그램 동작, 리드 동작, 소거 동작, 및 검증 동작에 따라 드레인 선택 라인, 소스 선택 라인, 및 공통 소스 라인 각각에 기 설정된 내부 전압(V_INN)을 인가할 수 있다.
예컨대, 프로그램 동작시 워드 라인 구동 회로(322)는 복수의 워드 라인(WL1~WLn) 중 선택된 워드 라인에 내부 전압(V_INN) 중 하나인 프로그램 전압을 인가하고 나머지 비선택된 워드 라인에 프로그램 전압보다 낮은 전압 레벨을 가지는 프로그램 패스 전압을 인가할 수 있다. 또한, 리드 동작시 워드 라인 구동 회로(322)는 선택된 워드 라인에 리드 전압을 인가하고 비선택된 워드 라인에 리드 전압보다 높은 전압 레벨을 가지는 리드 패스 전압을 인가할 수 있다. 또한, 소거 동작시 워드 라인 구동 회로(322)는 선택된 워드 라인에 접지 전압을 인가 할 수 있다. 또한, 검증 동작시 워드 라인 구동 회로(322)는 선택된 워드 라인에 내부 전압(V_INN) 중 하나인 검증 전압을 인가하고 비선택된 워드 라인에 검증 전압보다 높은 전압 레벨을 가지는 복수의 검증 패스 전압을 인가할 수 있다.
복수의 페이지 버퍼 회로(323)는 메모리 셀 어레이 회로(310)와 복수의 비트 라인(BL1~BLm)으로 연결될 수 있다. 복수의 페이지 버퍼 회로(323)는 프로그램 동작시 복수의 비트 라인(BL1~BLm)으로 데이터를 전달하기 위한 구성일 수 있다. 그리고 복수의 페이지 버퍼 회로(323)는 리드 동작시 복수의 비트 라인(BL1~BLm)으로부터 데이터를 전달받기 위한 구성일 수 있다. 복수의 페이지 버퍼 회로(323) 각각은 복수의 래치 회로로 구성될 수 있다. 그리고 각각의 래치 회로는 동작 제어 회로(330)에서 생성되는 동작 제어 신호(CTR_OP)에 기초하여 입출력되는 데이터에 대한 프로그램 동작, 리드 동작, 및 검증 동작을 수행할 수 있다.
다음으로, 컬럼 디코딩 회로(324)는 입출력되는 데이터의 전달 경로를 제어하기 위한 구성일 수 있다. 컬럼 디코딩 회로(324)는 복수의 페이지 버퍼 회로(323)로부터 출력될 데이터를 인가 받을 수 있고, 데이터 입출력 회로(325)로부터 입력될 데이터를 인가 받을 수 있다. 그리고 컬럼 디코딩 회로(324)는 동작 제어 회로(330)로부터 선택 어드레스 신호(ADD_C)를 인가 받아 입출력되는 데이터의 전달 경로를 제어할 수 있다. 여기서, 선택 어드레스 신호(ADD_C)는 복수이 비트 라인(BL1~BLm) 중 해당 비트 라인을 선택하기 위한 신호일 수 있다.
다음으로, 데이터 입출력 회로(325)는 데이터 신호(DAT)에 대한 입출력 동작을 제어하기 위한 구성일 수 있다. 데이터 입출력 회로(325)는 동작 제어 회로(330)에서 생성되는 입출력 제어 신호(CTR_IO)에 기초하여 데이터의 입출력 동작을 수행할 수 있다. 데이터 입출력 회로(325)는 입출력 제어 신호(CTR_IO)에 기초하여 프로그램 동작시 데이터 신호(DAT)를 입력 받아 컬럼 디코딩 회로(324)로 전달할 수 있다. 그리고 데이터 입출력 회로(325)는 입출력 제어 신호(CTR_IO)에 기초하여 리드 동작시 컬럼 디코딩 회로(324)에서 출력되는 데이터를 데이터 신호(DAT)로 출력할 수 있다.
다음으로, 동작 제어 회로(330)는 동작 구동 회로(320)에 포함되는 전압 생성 회로(321), 워드 라인 구동 회로(322), 복수의 페이지 버퍼 회로(323), 컬럼 디코딩 회로(324), 및 데이터 입출력 회로(325)를 제어하기 위한 구성일 수 있다. 동작 제어 회로(330)는 커맨드 신호(CMD)와 어드레스 신호(ADD)에 기초하여 전압 생성 회로(321)를 제어하기 위한 전압 제어 신호(CTR_V)를 생성할 수 있다. 그리고 동작 제어 회로(330)는 워드 라인 구동 회로(322)에 제공되는 구동 어드레스 신호(ADD_D)를 생성할 수 있다. 그리고 동작 제어 회로(330)는 복수의 페이지 버퍼 회로(323)를 제어하기 위한 동작 제어 신호(CTR_OP)를 생성할 수 있다. 그리고 동작 제어 회로(330)는 컬럼 디코딩 회로(324)를 제어하기 위한 선택 어드레스 신호(ADD_C)를 생성할 수 있다. 그리고 동작 제어 회로(330)는 데이터 입출력 회로(325)를 제어하기 위한 입출력 제어 신호(CTR_IO)를 생성할 수 있다. 동작 제어 회로(330)는 메모리 장치(122)의 전반적인 동작을 제어할 수 있다.
다시 말하면, 메모리 장치(122)는 동작 제어 회로(330)에 의하여 프로그램 동작, 리드 동작, 소거 동작, 및 검증 동작 등을 수행할 수 있다. 위에서 설명하였듯이, 리드 동작은 노말 리드 동작과 서스펜드 리드 동작을 포함할 수 있다. 따라서, 반도체 장치(122)는 동작 제어 회로(330)에 의하여 노말 리드 동작과 서스펜드 리드 동작 역시 수행할 수 있다.
이하, 보다 명확한 설명을 위하여 노말 리드 동작과 서스펜드 리드 동작을 구분하여 설명하기로 한다.
도 4 는 도 3 의 복수의 페이지 버퍼 회로(323)의 내부 구성을 보여주기 위한 블록도이다.
도 4 를 참조하면, 복수의 페이지 버퍼 회로(323)는 동작 제어 신호(CTR_OP)에 기초하여 프로그램 동작, 노말 리드 동작, 및 서스펜드 리드 동작에 따라 입출력되는 데이터를 저장하기 위한 구성일 수 있다. 복수의 페이지 버퍼 회로(323)는 복수의 비트 라인(BL1~BLm) 각각에 연결되는 제1 내지 제m 페이지 버퍼 회로(410_1~410_m)를 포함할 수 있다. 이하, 설명의 편의를 위하여 제1 내지 제m 페이지 버퍼 회로(410_1~410_m) 중 제1 비트 라인(BL1)에 연결되는 제1 페이지 버퍼 회로(410_1)를 대표로 설명하기로 한다.
제1 페이지 버퍼 회로(410_1)는 제1 비트 라인(BL1)과 연결되며 프로그램 동작, 노말 리드 동작, 및 서스펜드 리드 동작시 제1 비트 라인(BL1)으로 입출력되는 데이터를 저장하기 위한 구성일 수 있다. 제1 페이지 버퍼 회로(410_1)는 센싱 래치 회로(411), 캐싱 래치 회로(413)를 포함할 수 있다.
센싱 래치 회로(411)는 노말 리드 동작시 메모리 셀에 저장된 데이터를 전달받아 센싱하기 위한 구성일 수 있다. 센싱 래치 회로(411)는 노말 리드 동작시 제1 비트 라인(BL1)을 통해 전달되는 데이터에 따라 기 저장된 데이터를 유지하여 저장하거나 반전하여 저장할 수 있다.
캐싱 래치 회로(413)는 노말 리드 동작시 센싱 래치 회로(411)에 저장된 데이터를 전달받아 최종 데이터로 출력하기 위한 구성일 수 있다. 그리고 캐싱 래치 회로(413)는 서스펜드 리드 동작시 메모리 셀에 저장된 데이터를 전달받아 센싱하여 최종 데이터로 출력하기 위한 구성일 수 있다.
본 발명의 일 실시예에 따른 제1 페이지 버퍼 회로(410_1)는 서스펜드 리드 동작시 센싱 래치 회로(411)를 거치지 않고 캐싱 래치 회로(413)만을 이용하여 최종 데이터를 출력할 수 있다. 따라서, 제1 페이지 버퍼 회로(410_1)는 추가적인 래치 회로 없이도 서스펜드 리드 동작을 수행할 수 있다.
한편, 제1 페이지 버퍼 회로(410_1)는 복수의 데이터 래치 회로(412)를 포함할 수 있다.
복수의 데이터 래치 회로(412)는 프로그램 동작 및 노말 리드 동작시 데이터를 저장하기 위한 구성일 수 있다. 복수의 데이터 래치 회로(412)의 개수는 메모리 셀에 저장되는 데이터 분포의 개수에 따라 다르게 설계될 수 있다. 따라서, 서스펜드 리드 동작시 복수의 데이터 래치 회로(412)는 서스펜드 리드 동작에 대응하는 데이터를 저장할 수 없다. 위에서 설명하였듯이, 본 발명의 일 실시예에 따른 제1 페이지 버퍼 회로(410_1)는 서스펜드 리드 동작시 캐싱 래치 회로(413)를 이용하여 데이터를 출력할 수 있다.
도 5 는 도 4 의 제1 페이지 버퍼 회로(410_1)의 다양한 동작을 설명하기 위한 개략도이다. 설명의 편의를 위하여, 도 4 의 복수의 데이터 래치 회로(412)는 3개로 구성되는 것을 일례로 하였다. 다시 말하면, 복수의 데이터 래치 회로(412)는 제1 내지 제3 데이터 래치 회로(412_1, 412_2, 412_3)를 포함할 수 있다.
도 5 를 참조하면, 노말 리드 동작(A)시 센싱 래치 회로(411)는 메모리 셀에 저장된 데이터를 전달받아 센싱할 수 있다. 도면에는 도시되지 않았지만, 노말 리드 동작(A)시 메모리 셀에 저장된 데이터는 제1 내지 제3 데이터 래치 회로(412_1, 412_2, 412_3)에 저장될 수도 있다. 결과적으로, 센싱 래치 회로(411)는 현재 센싱 중인 데이터(DAT_N)를 저장할 수 있다. 이어서, 캐싱 래치 회로(413)는 센싱 래치 회로(411)에서 센싱된 데이터를 전달받아 최종 데이터로 출력할 수 있다. 이때, 캐싱 래치 회로(413)는 센싱 래치 회로(411)에서 현재 센싱 중인 데이터 이전에 센싱된 데이터(DAT_N-1)를 저장하여 최종 데이터로 출력할 수 있다.
한편, 프로그램 동작시(B)시 제1 내지 제3 데이터 래치 회로(411_1, 411_2, 411_3) 각각에는 프로그램 동작의 검증 동작을 위한 제1 내지 제3 검증 데이터(V1, V2, V3)가 저장될 수 있다. 그리고 센싱 래치 회로(411)는 이중 프로그램 동작의 검증 동작을 위한 검증 데이터(D_DPGM)가 저장될 수 있다.
이때, 서스펜드 리드 동작(C)을 수행하는 경우, 캐싱 래치 회로(413)는 메모리 셀에 저장된 데이터를 전달받아 센싱할 수 있다. 다시 말하면, 캐싱 래치 회로(413)는 서스펜드 리드 동작에 대응하는 데이터(D_SPD)를 메모리 셀로부터 직접 입력받아 센싱하여 최종 데이터로 출력할 수 있다. 캐싱 래치 회로(413)에 저장된 데이터(D_SPD), 즉 최종 데이터는 도 3 의 컬럼 디코딩 회로(324)와 데이터 입출력 회로(325)를 거쳐, 메모리 컨트롤 장치(121, 도 1 참조)로 전달될 수 있다. 참고로, 서스펜드 리드 동작시 출력될 데이터(D_SPD)인 최종 데이터는 도 1 의 메모리 컨트롤 장치(121)를 거치지 않고 바로 호스트 장치(110)로 전달될 수도 있다.
도 6 은 도 5 의 제1 페이지 버퍼 회로(410_1)의 구성을 보여주기 위한 회로도이다.
도 6 을 참조하면, 제1 페이지 버퍼 회로(410_1)는 센싱 래치 회로(411), 제1 내지 제3 데이터 래치 회로(412_1, 412_2, 412_3), 캐싱 래치 회로(413), 비트 라인 연결 회로(414), 및 데이터 센싱 회로(415)를 포함할 수 있다.
설명에 앞서, 제1 페이지 버퍼 회로(410_1)는 도 3 의 동작 제어 회로(330)에서 생성되는 동작 제어 신호(CTR_OP)에 기초하여 제어될 수 있다. 즉, 제1 페이지 버퍼 회로(410_1)를 제어하는 복수의 제어 신호들은 동작 제어 신호(CTR_OP)에 포함될 수 있다.
우선, 센싱 래치 회로(411)는 제1 비트 라인(BL1)을 통해 전달되는 데이터를 센싱하여 저장하기 위한 구성일 수 있다. 센싱 래치 회로(411)는 센싱 리셋 신호(SRST)와 센싱 셋 신호(SSET)에 기초하여 데이터를 저장할 수 있다.
보다 자세히 설명하면, 센싱 래치 회로(411)는 코어 전압단(VCORE)과 접지 전압단(VSS) 사이에 직렬 연결되는 제5 PMOS 트랜지스터(P5)와 제6 NMOS 트랜지스터(N6)를 포함할 수 있다. 그리고 센싱 래치 회로(411)는 코어 전압단(VCORE)과 접지 전압단(VSS) 사이에 직렬 연결되는 제6 PMOS 트랜지스터(P6)와 제7 NMOS 트랜지스터(N7)를 포함할 수 있다. 제5 PMOS 트랜지스터(P5)와 제6 NMOS 트랜지스터(N6)의 게이트는 제6 PMOS 트랜지스터(P6)와 제7 NMOS 트랜지스터(N7)에 공통으로 연결되는 부 센싱 노드(QS_N)에 공통으로 연결될 수 있다. 제6 PMOS 트랜지스터(P6)와 제7 NMOS 트랜지스터(N7)의 게이트는 제5 PMOS 트랜지스터(P5)와 제6 NMOS 트랜지스터(N6)에 공통으로 연결되는 정 센싱 노드(QS)에 공통으로 연결될 수 있다.
이어서, 센싱 래치 회로(411)는 정 센싱 노드(QS)와 접지 전압단(VSS) 사이에 직렬 연결되는 제8 NMOS 트랜지스터(N8)와 제9 NMOS 트랜지스터(N9)를 포함할 수 있다. 여기서, 제8 NMOS 트랜지스터(N8)는 센싱 리셋 신호(SRST)를 게이트로 입력받을 수 있고, 제9 NMOS 트랜지스터(N9)는 페이지 리셋 신호(PBRST)를 게이트로 입력받을 수 있다. 그리고, 센싱 래치 회로(411)는 부 센싱 노드(QS_N)와 제1 공통 노드(COM1) 사이에 제10 NMOS 트랜지스터(N10)를 포함할 수 있다. 여기서, 제10 NMOS 트랜지스터(N10)는 센싱 셋 신호(SSET)를 게이트로 입력받을 수 있다. 그래서 센싱 래치 회로(411)는 노말 리드 동작시 센싱 리셋 신호(SRST)와 센싱 셋 신호(SSET)에 기초하여 데이터를 저장할 수 있다.
다음으로, 제1 내지 제3 데이터 래치 회로(412_1, 412_2, 412_3)는 프로그램 동작시 검증 데이터를 저장하기 위한 구성일 수 있다. 참고로, 제1 내지 제3 데이터 래치 회로(412_1, 412_2, 412_3)는 트리플 레벨 셀에 대응하는 구성일 수 있다. 그래서 예컨대, 트리플 레벨 셀에 대응하는 데이터가 프로그램된다고 가정하면, 제1 데이터 래치 회로(412_1)는 MSB(Most Significant Bit)에 대응하는 검증 데이터를 저장할 수 있고, 제2 데이터 래치 회로(412_2)는 CSB(Central Significant Bit)에 대응하는 검증 데이터를 저장할 수 있으며, 제3 데이터 래치 회로(412_3)는 LSB(Least Significant Bit)에 대응하는 검증 데이터를 저장할 수 있다.
우선, 제1 데이터 래치 회로(412_1)는 코어 전압단(VCORE)과 접지 전압단(VSS) 사이에 직렬 연결되는 제7 PMOS 트랜지스터(P7)와 제11 NMOS 트랜지스터(N11)를 포함할 수 있다. 그리고 제1 데이터 래치 회로(412_1)는 코어 전압단(VCORE)과 접지 전압단(VSS) 사이에 직렬 연결되는 제8 PMOS 트랜지스터(P8)와 제12 NMOS 트랜지스터(N12)를 포함할 수 있다. 제7 PMOS 트랜지스터(P7)와 제11 NMOS 트랜지스터(N11)의 게이트는 제1 부 데이터 노드(Q1_N)와 공통으로 연결될 수 있다. 제8 PMOS 트랜지스터(P8)와 제12 NMOS 트랜지스터(N12)의 게이트는 제1 정 데이터 노드(Q1)와 공통으로 연결될 수 있다. 그리고 제8 PMOS 트랜지스터(P8)와 제12 NMOS 트랜지스터(N12)의 게이트는 제1 정 데이터 노드(Q1)와 공통으로 연결될 수 있다.
이어서, 제1 데이터 래치 회로(412_1)는 센싱 노드(SO)와 접지 전압단(VSS) 사이에 직렬 연결되는 제13 NMOS 트랜지스터(N13)와 제14 NMOS 트랜지스터(N14)를 포함할 수 있다. 제13 NMOS 트랜지스터(N13)는 제1 정 데이터 전달 신호(TRAN1)를 게이트로 입력받을 수 있고, 제14 NMOS 트랜지스터(N14)의 게이트는 제1 정 데이터 노드(Q1)에 연결될 수 있다. 제1 데이터 래치 회로(412_1)는 센싱 노드(SO)와 접지 전압단(VSS) 사이에 직렬 연결되는 제15 NMOS 트랜지스터(N15)와 제16 NMOS 트랜지스터(N16)를 포함할 수 있다. 제15 NMOS 트랜지스터(N15)는 제1 부 데이터 전달 신호(TRAN1_N)를 게이트로 입력받을 수 있고, 제16 NMOS 트랜지스터(N16)의 게이트는 제1 부 데이터 노드(Q1_N)에 연결될 수 있다.
이어서, 제1 데이터 래치 회로(412_1)는 제1 정 데이터 노드(Q1)와 제1 공통 노드(COM1) 사이에 연결되는 제17 NMOS 트랜지스터(N17)를 포함할 수 있다. 제17 NMOS 트랜지스터(N17)는 제1 데이터 리셋 신호(RST1)를 게이트로 입력받을 수 있다. 제1 데이터 래치 회로(412_1)는 제1 부 데이터 노드(Q1_N)와 제1 공통 노드(COM1) 사이에 연결되는 제18 NMOS 트랜지스터(N18)를 포함할 수 있다. 제18 NMOS 트랜지스터(N18)는 제1 데이터 셋 신호(SET1)를 게이트로 입력받을 수 있다.
그래서 제1 데이터 래치 회로(412_1)는 제1 정/부 데이터 전달 신호(TRAN1, TRAN1_N)와 제1 데이터 리셋/셋 신호(RST1, SET1)에 기초하여 데이터를 저장할 수 있다.
한편, 제1 내지 제3 데이터 래치 회로(412_1, 412_2, 412_3)는 입력되는 제어 신호들만 다를 뿐 회로 구성은 서로 유사하기 때문에 제2 및 제3 데이터 래치 회로(412_2, 412_3)에 대한 자세한 구성은 생략하기로 한다. 다만, 제2 데이터 래치 회로(412_2)는 회로 내부에 제2 정/부 데이터 노드(Q2, Q2_N)가 형성되고 제2 정/부 데이터 전달 신호(TRAN2, TRAN2_N)와 제2 데이터 리셋/셋 신호(RST2, SET2)에 기초하여 데이터를 저장할 수 있다. 그리고 제3 데이터 래치 회로(412_3)는 회로 내부에 제3 정/부 데이터 노드(Q3, Q3_N)가 형성되고 제3 정/부 데이터 전달 신호(TRAN3, TRAN3_N)와 제3 데이터 리셋/셋 신호(RST3, SET3)에 기초하여 데이터를 저장할 수 있다.
이어서, 센싱 래치 회로(411)와 제1 데이터 래치 회로(412_1)에 공통으로 연결되는 제1 공통 노드(COM1)와 접지 전압단(VSS) 사이에는 제24 NMOS 트랜지스터(N23)가 연결될 수 있다. 그리고 제2 데이터 래치 회로(412_2)와 제3 데이터 래치 회로(412_3)에 공통으로 연결되는 제2 공통 노드(COM2)와 접지 전압단(VSS) 사이에는 제25 NMOS 트랜지스터(N25)가 연결될 수 있다. 제24 및 제25 NMOS 트랜지스터(N24, N25)의 게이트는 센싱 노드(SO)와 연결될 수 있다. 그래서, 제24 및 제25 NMOS 트랜지스터(N24, N25)는 센싱 노드(SO)의 전압 레벨에 기초하여 접지 전원단(VSS)과 연결되는 전류 경로를 형성할 수 있다.
다음으로, 캐싱 래치 회로(413)는 서프펜드 리드 동작시 센싱 노드(SO)에 연결되며 데이터를 저장하기 위한 구성일 수 있다.
보다 자세히 설명하면, 캐싱 래치 회로(413)는 전원 전압단(VCCI)과 접지 전압단(VSS) 사이에 직렬 연결되는 제1 PMOS 트랜지스터(P1)와 제1 NMOS 트랜지스터(N1)를 포함할 수 있다. 그리고 캐싱 래치 회로(413)는 전원 전압단(VCCI)과 접지 전압단(VSS) 사이에 직렬 연결되는 제3 PMOS 트랜지스터(P3)와 제2 NMOS 트랜지스터(N2)를 포함할 수 있다. 제1 PMOS 트랜지스터(P1)와 제1 NMOS 트랜지스터(N1)의 게이트는 부 캐싱 노드(QC_N)와 공통으로 연결될 수 있다. 제3 PMOS 트랜지스터(P3)와 제2 NMOS 트랜지스터(N2)의 게이트는 정 캐싱 노드(QC)와 공통으로 연결될 수 있다.
이어서, 캐싱 래치 회로(413)는 정 캐싱 노드(QC)와 접지 전압단(VSS) 사이에 제3 NMOS 트랜지스터(N3)를 포함할 수 있다. 제3 NMOS 트랜지스터(N3)는 캐싱 리셋 신호(CRST)를 게이트로 입력받을 수 있다. 따라서, 캐싱 래치 회로(413)는 캐싱 리셋 신호(CTST)에 기초하여 정 캐싱 노드(QC)에 대한 리셋 동작을 수행할 수 있다. 그리고 캐싱 래치 회로(413)는 부 캐싱 노드(QC_N)와 접지 전압단(VSS) 사이에 직렬 연결되는 제4 NMOS 트랜지스터(N4)와 제5 NMOS 트랜지스터(N5)를 포함할 수 있다. 제4 NMOS 트랜지스터(N4)는 제1 캐싱 전달 신호(TRANC)를 게이트로 입력받을 수 있고 제5 NMOS 트랜지스터(N5)는 제2 캐싱 전달 신호(TRANPB)를 게이트로 입력받을 수 있다.
그래서 캐싱 래치 회로(413)는 제1 및 제2 캐싱 전달 신호(TRANC, TRANPB)에 기초하여 센싱 노드(SO)를 통해 전달되는 데이터를 저장할 수 있다. 특히, 캐싱 래치 회로(413)는 서스펜드 리드 동작시 센싱 래치 회로(411)가 아닌 메모리 셀에 저장된 데이터를 센싱 노드(SO)를 통해 직접적으로 전달받아 센싱하여 최종 데이터로 출력할 수 있다. 도면에는 도시되지 않았지만, 캐싱 래치 회로(413)는 도 3 의 컬럼 디코딩 회로(324)에 연결될 수 있다.
다음으로, 비트 라인 연결 회로(414)는 제1 비트 라인(BL1)과 전류 센싱 노드(CSO)를 연결하기 위한 구성일 수 있다. 비트 라인 연결 회로(414)는 비트 라인 선택 신호(SEL_BL)에 기초하여 제1 비트 라인(BL1)과 전류 센싱 노드(CSO)를 연결함으로써 노말 리드 동작과 서스펜드 리드 동작시 데이터를 전류 센싱 노드(CSO)로 전달할 수 있다.
보다 자세히 설명하면, 비트 라인 연결 회로(414)는 제1 비트 라인(BL1)과 접지 전압단(VSS) 사이에 직렬 연결되는 제27 NMOS 트랜지스터(N27)와 제28 NMOS 트랜지스터(N28)를 포함할 수 있다. 제27 NMOS 트랜지스터(N27)는 비트 라인 선택 신호(SEL_BL)를 게이트로 입력받을 수 있고, 제28 NMOS 트랜지스터(N28)는 비트 라인 디스차지 신호(BLDIS)를 게이트로 입력받을 수 있다.
이어서, 비트 라인 연결 회로(414)는 버퍼 전압단(VEXT_PB)과 제1 비트 라인(BL1) 사이에 연결된 제29 NMOS 트랜지스터(N29)를 포함할 수 있다. 제29 NMOS 트랜지스터(N29)는 소거 제어 전압(BL_BIAS)을 게이트로 입력받을 수 있다. 그리고 비트 라인 연결 회로(414)는 제27 NMOS 트랜지스터(N27)와 제28 NMOS 트랜지스터(N28)의 공통 노드(BLCM)와 전류 센싱 노드(CSO) 사이에 연결되는 제30 NMOS 트랜지스터(N30)를 포함할 수 있다. 제30 NMOS 트랜지스터(N30)는 비트 라인 센싱 신호(PB_SENSE)를 게이트로 입력받을 수 있다.
그래서 비트 라인 연결 회로(414)는 비트 라인 선택 신호(SEL_BL)와 비트 라인 센싱 신호(PB_SECSE)에 기초하여 제1 비트 라인(BL1)을 통해 전달되는 데이터를 전류 센싱 노드(CSO)로 전달할 수 있다.
다음으로, 데이터 센싱 회로(415)는 전류 센싱 노드(CSO)와 센싱 노드(SO)를 연결하기 위한 구성일 수 있다. 데이터 센싱 회로(415)는 센싱 제어 신호(SA_SENSE)에 기초하여 전류 센싱 노드(CSO)와 센싱 노드(SO)를 연결함으로써 노말 리드 동작과 서스펜드 리드 동작시 데이터를 센싱 노드(SO)로 전달할 수 있다.
보다 자세히 설명하면, 데이터 센싱 회로(415)는 코어 전압단(VCORE)과 전류 센싱 노드(CSO) 사이에 직렬 연결되는 제11 PMOS 트랜지스터(P11)와, 제12 PMOS 트랜지스터(P12), 제31 NMOS 트랜지스터(N31)를 포함할 수 있다. 제11 PMOS 트랜지스터(P11)의 게이트는 정 센싱 노드(QS)에 연결될 수 있고, 제12 PMOS 트랜지스터(P12)는 프리차지 제어 신호(SA_PRECH_N)를 게이트로 입력받을 수 있으며, 제31 NMOS 트랜지스터(N31)는 센싱 제어 신호(SA_SENSE)를 게이트로 입력받을 수 있다. 이어서, 데이터 센싱 회로(415)는 제11 PMOS 트랜지스터(P11)의 드래인단과 전류 센싱 노드(CSO) 사이에 제32 NMOS 트랜지스터(N32)를 포함할 수 있다. 제32 NMOS 트랜지스터(N32)는 센스 엠프 연결 신호(SA_CSOC)를 게이트로 입력받을 수 있다.
이어서, 데이터 센싱 회로(415)는 센싱 노드(SO)와 접지 전압단(VSS) 사이에 직렬 연결되는 제33 NMOS 트랜지스터(N33)와 제34 NMOS 트랜지스터(N34)를 포함할 수 있다. 제33 NMOS 트랜지스터(N33)는 센스 엠프 디스차지 신호(SA_DISCH)를 게이트로 입력받을 수 있고, 제34 NMOS 트랜지스터(N34)의 게이트는 정 센싱 노드(QS)에 연결될 수 있다.
그래서 데이터 센싱 회로(415)는 센싱 제어 신호(SA_SENSE)와 센스 엠프 연결 신호(SA_CSOC)에 기초하여 전류 센싱 노드(CSO)를 통해 전달되는 데이터를 센싱 노드(SO)로 전달할 수 있다.
결국, 제1 페이지 버퍼 회로(410_1)는 비트 라인 연결 회로(414)와 데이터 센싱 회로(415)를 통해 노말 리드 동작과 서스펜드 리드 동작시 메모리 셀에 저장된 데이터를 센싱 노드(SO)로 전달할 수 있다. 참고로, 비트 라인 연결 회로(414)와 데이터 센싱 회로(415)는 메모리 셀에 저장된 데이터를 센싱 노드(SO)로 전달하는 데이터 전달 회로로 정의할 수 있다.
다음으로, 제1 페이지 버퍼 회로(410_1)는 센싱 노드(SO)를 프리차징하기 위한 제13 PMOS 트랜지스터(P13)를 포함할 수 있다. 제13 PMOS 트랜지스터(P13)는 코어 전압단(VCORE)과 센싱 노드(SO) 사이에 연결되며 프리차지 신호(PRECHSO_N)를 게이트로 입력받을 수 있다. 그래서 제13 PMOS 트랜지스터(P13)는 프리차지 신호(PRECHSO_N)에 기초하여 센싱 노드(SO)를 코어 전압단(VCORE)에 대응하는 전압 레벨로 프리차징할 수 있다.
본 발명의 일 실시예에 따른 제1 페이지 버퍼 회로(410_1)는 서스펜드 리드 동작시 메모리 셀에 저장된 데이터를 전달받아 센싱하여 최종 데이터로 출력할 수 있는 캐싱 래치 회로(413)를 포함할 수 있다. 위에서 설명하였듯이, 캐싱 래치 회로(413)는 노말 리드 동작시 사용되는 래치 회로일 수 있다. 따라서, 제1 페이지 버퍼 회로(410_1)는 서프펜드 리드 동작시 추가적인 저장 공간이 필요하지 않기 때문에 그만큼 면적 이득 및 동작 효율을 높여줄 수 있다.
도 7 은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법(700)을 보여주기 위한 순서도이다.
도 7 을 참조하면, 반도체 메모리 장치의 동작 방법(700)은 프로그램 동작을 수행하는 단계(710), 서스펜드 리드를 요청하는 단계(720), 메모리 셀에 저장된 데이터를 센싱 노드(SO, 도 6 참조)로 전달하는 단계(730), 센싱 노드(SO)로 전달된 데이터를 캐싱 래치 회로(413, 도 6 참조)에서 센싱하는 단계(740), 및 서스펜드 리드 요청에 대응하는 데이터를 출력하는 단계(750)를 포함할 수 있다.
우선, 프로그램 동작을 수행하는 단계(710)는 메모리 장치(122, 도 1 참조)가 프로그램 동작을 수행하기 위한 단계일 수 있다. 도 1 에서 설명하였듯이, 호스트 장치(110)는 메모리 장치(122)에 대한 프로그램 동작에 대응하는 요청 정보(REQ)를 생성할 수 있다. 그리고 반도체 메모리 장치(120)의 메모리 장치(122)는 요청 정보(REQ)에 기초하여 프로그램 동작을 수행할 수 있다.
다음으로, 서스펜드 리드를 요청하는 단계(720)는 메모리 장치(122, 도 1 참조)에 서스펜드 리드 동작을 요청하기 위한 단계일 수 있다. 도 1 에서 설명하였듯이, 호스트 장치(110)는 메모리 장치(122)에 대한 서스펜드 리드 동작에 대응하는 요청 정보(REQ)를 생성할 수 있다. 그리고 반도체 메모리 장치(120)의 메모리 장치(122)는 요청 정보(REQ)에 기초하여 서스펜드 리드 동작을 수행할 수 있다.
다음으로, 메모리 셀에 저장된 데이터를 센싱 노드(SO, 도 6 참조)로 전달하는 단계(730)는 도 6 에서 설명하였듯이, 제1 비트 라인(BL1)을 통해 메모리 셀에 저장된 데이터를 센싱 노드(SO)로 전달하기 위한 단계일 수 있다. 메모리 셀에 저장된 데이터를 센싱 노드(SO)로 전달하는 단계(730)는 비트 라인 연결 회로(414)와 데이터 센싱 회로(415)를 포함하는 데이터 전달 회로에서 수행할 수 있다.
다음으로, 센싱 노드(SO)로 전달된 데이터를 캐싱 래치 회로(413, 도 6 참조)에서 센싱하는 단계(740)는 캐싱 래치 회로(413)에서 수행할 수 있다. 도 6 에서 설명하였듯이, 캐싱 래치 회로(413)는 제1 및 제2 캐싱 전달 신호(TRANC, TRANPB)에 기초하여 센싱 노드(SO)를 통해 전달되는 데이터를 저장할 수 있다.
다음으로, 서스펜드 리드 요청에 대응하는 데이터를 출력하는 단계(750)는 메모리 장치(122)에서 수행할 수 있다. 도 6 에서 설명하였듯이, 캐싱 래치 회로(413)는 서스펜드 리드 요청에 대응하는 데이터를 센싱하여 저장할 수 있다. 그리고 도 1 에서 설명하였듯이, 메모리 장치(122)는 서스펜드 리드 요청에 대응하는 데이터를 출력하여 메모리 컨트롤 장치(121) 또는 호스트 장치(110)에 제공할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(120)는 서스펜드 리드 동작에 대응하는 요청 정보(REQ)에 기초하여 서스펜드 리드 동작에 대응하는 데이터를 제공할 수 있다. 이때, 서스펜드 리드 동작에 대응하는 데이터는 캐싱 래치 회로(413)를 통해 센싱 및 출력될 수 있다. 따라서, 반도체 메모리 장치(120)는 서프펜드 리드 동작시 추가적인 저장 공간이 필요하지 않기 때문에 그만큼 면적 이득 및 동작 효율을 높여줄 수 있다.
본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 반도체 메모리 시스템 110 : 호스트 장치
120 : 반도체 메모리 장치 121 : 메모리 컨트롤 장치
122 : 메모리 장치

Claims (19)

  1. 노말 리드 동작시 메모리 셀에 저장된 데이터를 전달받아 센싱하는 센싱 래치 회로; 및
    상기 노말 리드 동작시 상기 센싱 래치 회로에 저장된 데이터를 전달받아 최종 데이터로 출력하고, 서스펜드 리드 동작시 상기 메모리 셀에 저장된 데이터를 전달받아 센싱하여 상기 최종 데이터로 출력하는 캐싱 래치 회로를 포함하는
    페이지 버퍼 회로.
  2. 제1항에 있어서,
    상기 노말 리드 동작시 상기 센싱 래치 회로는 현재 센싱 중인 데이터를 저장하고, 상기 캐싱 래치 회로는 상기 현재 센싱 중인 데이터 이전에 센싱된 데이터를 저장하는 것을 특징으로 하는
    페이지 버퍼 회로.
  3. 제1항에 있어서,
    프로그램 동작시 검증 데이터를 저장하는 복수의 데이터 래치 회로를 더 포함하는
    페이지 버퍼 회로.
  4. 제1항에 있어서,
    상기 센싱 래치 회로는 프로그램 동작시 검증 동작을 수행하는 것을 특징으로 하는
    페이지 버퍼 회로.
  5. 제1항에 있어서,
    상기 노말 리드 동작과 상기 서스펜드 리드 동작시 상기 메모리 셀에 저장된 데이터를 센싱 노드로 전달하는 데이터 전달 회로를 더 포함하는
    페이지 버퍼 회로.
  6. 데이터가 저장되며 복수의 페이지 버퍼 회로를 포함하는 메모리 장치;
    상기 메모리 장치를 제어하는 메모리 컨트롤 장치를 포함하되,
    상기 복수의 페이지 버퍼 회로 각각은
    노말 리드 동작시 메모리 셀에 저장된 데이터를 전달받아 센싱하는 센싱 래치 회로; 및
    상기 노말 리드 동작시 상기 센싱 래치 회로에 저장된 데이터를 전달받아 최종 데이터로 출력하고, 서스펜드 리드 동작시 상기 메모리 셀에 저장된 데이터를 전달받아 센싱하여 상기 최종 데이터로 출력하는 캐싱 래치 회로를 포함하는
    반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 메모리 컨트롤 장치는 상기 메모리 장치에 대한 상기 노말 리드 동작과 상기 서스펜드 리드 동작에 대응하는 커맨드 신호를 생성하여 상기 메모리 장치에 제공하는 것을 특징으로 하는
    반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 메모리 컨트롤러 장치는
    상기 메모리 장치에 대한 프로그램 동작시 상기 서스펜드 리드 동작에 대응하는 요청 정보를 수신하는 요청 전송 회로; 및
    상기 요청 전송 회로의 출력 신호에 기초하여 상기 서스펜드 리드 동작에 대응하는 커맨드 신호를 생성하는 커맨드 제어 회로를 포함하는
    반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 요청 전송 회로는 상기 메모리 장치에서 수행 중인 동작에 대응하는 레이턴시 값과 상기 서스펜드 리드 동작에 대응하는 레이턴시 값을 비교하여 상기 커맨드 제어 회로에 제공하는 것을 특징으로 하는
    반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 서스펜드 리드 동작시 상기 메모리 장치로부터 상기 서스펜드 리드 동작에 대응하는 데이터를 제공받는 데이터 제어 회로를 더 포함하는
    반도체 메모리 장치.
  11. 제6항에 있어서,
    상기 메모리 장치는
    상기 데이터를 저장하는 메모리 셀 어레이 회로;
    상기 메모리 셀 어레이 회로와 연결되는 상기 복수의 페이지 버퍼 회로를 구동하는 동작 구동 회로; 및
    상기 노말 리드 동작 및 상기 서스펜드 리드 동작시 상기 동작 구동 회로를 제어하는 동작 제어 회로를 포함하는
    반도체 메모리 장치.
  12. 제6항에 있어서,
    상기 노말 리드 동작시 상기 센싱 래치 회로는 현재 센싱 중인 데이터를 저장하고, 상기 캐싱 래치 회로는 상기 현재 센싱 중인 데이터 이전에 센싱된 데이터를 저장하는 것을 특징으로 하는
    반도체 메모리 장치.
  13. 제6항에 있어서,
    상기 복수의 페이지 버퍼 회로 각각은
    프로그램 동작시 검증 데이터를 저장하는 복수의 데이터 래치 회로를 더 포함하는
    반도체 메모리 장치.
  14. 제6항에 있어서,
    상기 센싱 래치 회로는 프로그램 동작시 검증 동작을 수행하는 것을 특징으로 하는
    반도체 메모리 장치.
  15. 제6항에 있어서,
    상기 복수의 페이지 버퍼 회로 각각은
    상기 노말 리드 동작과 상기 서스펜드 리드 동작시 상기 메모리 셀에 저장된 데이터를 센싱 노드로 전달하는 데이터 전달 회로를 더 포함하는
    반도체 메모리 장치.
  16. 메모리 장치가 프로그램 동작을 수행하는 단계;
    상기 메모리 장치에 서스펜드 리드 동작을 요청하는 단계;
    메모리 셀에 저장된 데이터를 센싱 노드로 전달하는 단계;
    상기 센싱 노드로 전달된 데이터를 캐싱 래치 회로에서 센싱하는 단계; 및
    상기 서스펜드 리드 동작에 대응하는 데이터를 출력하는 단계를 포함하는
    반도체 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    노말 리드 동작시 상기 캐싱 래치 회로는 센싱 래치 회로에 저장된 데이터를 전달받아 최종 데이터로 출력하는 것을 특징으로 하는
    반도체 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 프로그램 동작을 수행하는 단계는 검증 데이터를 상기 센싱 래치 회로에 저장하는 것을 특징으로 하는
    반도체 메모리 장치의 동작 방법.
  19. 제16항에 있어서,
    상기 프로그램 동작을 수행하는 단계는 복수의 검증 데이터를 복수의 데이터 래치 회로에 저장하는 것을 특징으로 하는
    반도체 메모리 장치의 동작 방법.
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