KR20120004026A - 비휘발성 메모리 장치, 상기 메모리 장치의 동작 방법, 및 이를 포함하는 반도체 시스템 - Google Patents

비휘발성 메모리 장치, 상기 메모리 장치의 동작 방법, 및 이를 포함하는 반도체 시스템 Download PDF

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Abstract

비휘발성 메모리 장치의 동작 방법이 개시된다. 상기 방법은 양의 전압과 음의 전압 중에서 어느 하나를 동작 전압으로써 선택된 비휘발성 메모리 셀의 워드 라인으로 공급하는 단계와, 상기 워드 라인으로 공급되는 상기 동작 전압에 따라 상기 비휘발성 메모리 셀의 문턱 전압이 상기 동작 전압보다 높은지 또는 낮은지를 판단할 수 있는 동작시간을 조절하는 단계를 포함한다.

Description

비휘발성 메모리 장치, 상기 메모리 장치의 동작 방법, 및 이를 포함하는 반도체 시스템{Non-volatile memory device, method of operating the same, and semiconductor system having the same}
본 발명의 개념에 따른 실시 예는 동작시간 제어기술에 관한 것으로, 특히 선택된 워드 라인으로 공급되는 동작전압이 양의 전압인지 또는 음의 전압인지에 따라 상기 워드 라인에 접속된 비휘발성 메모리 셀이 온-셀(on-cell)인지 또는 오프-셀(off-cell)인지의 여부를 판단할 수 있는 시간을 조절할 수 있는 방법과 상기 방법을 수행할 수 있는 장치들에 관한 것이다.
EEPROM의 일 예로써 사용되는 플래시(flash) 메모리는 데이터의 프로그램과 소거가 자유로운 RAM(Random Access Memory)의 장점과 전원의 공급 없이도 저장된 데이터를 보존할 수 있는 ROM(Read Only Memory)의 장점을 동시에 지니고 있다.
따라서 플래시 메모리는 디지털 카메라, PDA(personal digital assistant), 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명이 이루고자 하는 기술적인 과제는 선택된 워드 라인으로 공급되는 동작 전압이 양의 전압인지 또는 음의 전압인지에 따라 상기 워드 라인에 접속된 비휘발성 메모리 셀이 프로그램되었는지 또는 소거되었는지의 여부를 판단할 수 있는 시간을 조절할 수 있는 방법과 상기 방법을 수행할 수 있는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법은 양의 전압과 음의 전압 중에서 어느 하나를 동작 전압으로써 선택된 비휘발성 메모리 셀의 워드 라인으로 공급하는 단계와, 상기 워드 라인으로 공급되는 상기 동작 전압에 따라 상기 비휘발성 메모리 셀의 문턱 전압이 상기 동작 전압보다 높은지 또는 낮은지를 판단할 수 있는 동작시간을 조절하는 단계를 포함한다.
상기 동작 전압은 읽기 동작 시이퀀스 또는 검증 동작 시이퀀스에 따라 상기 워드 라인으로 공급된다.
실시 예에 따라 상기 문턱 전압은 프로그램 동작에 따라 변동된 문턱 전압이거나 소거 동작에 따라 변동된 문턱 전압이다.
실시 예에 따라 상기 동작시간을 조절하는 단계는 상기 동작 전압에 따라 상기 비휘발성 메모리 셀에 접속된 비트 라인을 프리차지 전압으로 프리차지하기 위한 프리차지 시간을 조절함으로써 상기 동작시간을 조절한다.
상기 양의 전압이 상기 워드 라인으로 공급될 때의 프리차지 시간은 상기 음의 검증 전압이 상기 워드 라인으로 공급될 때의 프리차지 시간보다 짧다.
상기 음의 전압이 낮을수록 상기 프리차지 시간을 증가시킴으로써 상기 동작시간을 조절한다.
다른 실시 예에 따라 상기 동작시간을 조절하는 단계는 상기 동작 전압에 따라 상기 비휘발성 메모리 셀에 접속된 비트 라인을 디스차지 전압으로 디스차지하기 위한 디스차지 시간을 조절함으로써 상기 동작시간을 조절한다.
또 다른 실시 예에 따라 상기 동작시간을 조절하는 단계는 상기 비휘발성 메모리 셀에 접속된 비트 라인으로 공급되는 프리차지 전압을 차단한 후, 상기 비트 라인의 전압이 상기 비휘발성 메모리 셀을 통하여 디스차지되는지를 확인하기 위한 디벨로핑 시간을 상기 동작 전압에 따라 조절함으로써 상기 동작시간을 조절한다.
또 다른 실시 예에 따라 상기 동작시간을 조절하는 단계는 상기 비휘발성 메모리 셀에 접속된 비트 라인의 전압 변화를 감지 증폭하기 위한 감지 시간을 상기 동작 전압에 따라 조절함으로써 상기 동작시간을 조절한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 비휘발성 메모리 셀과, 양의 전압과 음의 전압 중에서 어느 하나를 동작 전압으로써 상기 비휘발성 메모리 셀의 워드 라인으로 공급하고, 상기 워드 라인으로 공급되는 상기 동작 전압에 따라 상기 비휘발성 메모리 셀이 온-셀인지 또는 오프-셀인지의 여부를 판단할 수 있는 동작시간을 조절하기 위한 동작 제어 블록을 포함한다.
실시 예에 따라 상기 동작 제어 블록은 프로그램 동작에 의하여 변동된 상기 비휘발성 메모리 셀의 문턱 전압과 상기 동작 전압의 비교 결과에 따라 상기 비휘발성 메모리 셀이 상기 온-셀인지 또는 상기 오프-셀 인지의 여부를 판단한다.
다른 실시 예에 따라 상기 동작 제어 블록은 소거 동작에 의하여 변동된 상기 비휘발성 메모리 셀의 문턱 전압과 상기 동작 전압의 비교 결과에 따라 상기 비휘발성 메모리 셀이 상기 온-셀인지 또는 상기 오프-셀 인지의 여부를 판단한다.
상기 동작 제어 블록은 동작 시이퀀스에 따라 상기 양의 전압과 상기 음의 전압 중에서 어느 하나를 상기 동작 전압으로써 상기 워드 라인으로 공급할지를 결정하고, 결정 결과에 따라 상기 동작시간을 제어할 수 있는 제어 신호를 발생하기 위한 제어 로직과, 상기 제어 신호에 따라 상기 비휘발성 메모리 셀에 접속된 비트 라인으로 프리차지 전압을 공급하기 위한 프리차지 시간을 조절하는 프리차지 전압 공급 회로를 포함한다.
상기 음의 전압이 상기 워드 라인으로 공급될 때, 상기 프리차지 전압 공급 회로는 상기 제어 신호에 따라 상기 양의 전압이 상기 워드 라인으로 공급될 때의 프리차지 시간보다 긴 프리차지 시간 동안 상기 비트 라인으로 상기 프리차지 전압을 공급한다.
상기 제어 로직은 결정된 상기 동작 전압이 상기 양의 전압일 때에는 제1제어 신호를 출력하고 결정된 상기 동작 전압이 상기 음의 전압일 때에는 제2제어 신호를 출력하고, 상기 프리차지 전압 공급 회로는 상기 제1제어 신호에 따라 제1시간 동안 상기 비트 라인으로 상기 프리차지 전압을 공급하고 상기 제2제어 신호에 따라 제2시간 동안 상기 비트 라인으로 상기 프리차지 전압을 공급하고, 상기 제1시간은 상기 제2시간보다 짧다.
상기 프리차지 전압 공급 회로는, 상기 제어 신호에 따라, 상기 워드 라인으로 공급되는 상기 음의 전압이 낮을수록 상기 프리차지 시간을 증가시킨다.
상기 동작 제어 블록은 전압 선택 정보에 따라 상기 양의 전압과 상기 음의 전압 중에서 어느 하나를 상기 동작 전압으로서 상기 워드 라인으로 공급하기 위한 전압 공급 회로와, 제어 신호에 응답하여 프리차지 전압이 상기 비휘발성 메모리 셀의 비트 라인으로 공급되는 시간을 제어함으로써 상기 동작시간을 제어하는 프리차지 전압 공급 회로와, 동작 시이퀀스에 따라 상기 양의 전압과 상기 음의 전압 중에서 어느 하나를 상기 동작 전압으로써 상기 워드 라인으로 공급할지를 결정하고, 결정 결과에 따라 상기 전압 선택 정보와 상기 동작시간을 제어하기 위한 제어 신호를 생성하는 제어 로직을 포함한다.
상기 제어 로직은 상기 동작 시이퀀스를 해석하고 해석 결과에 따라 상기 전압 선택 정보를 생성하기 위한 결정 로직과, 상기 전압 선택 정보에 따라 상기 동작시간을 조절하기 위한 상기 제어 신호를 생성하는 제어 신호 제어 로직을 포함한다.
본 발명의 실시 예에 따른 메모리 카드는 카드 인터페이스와, 상기 카드 인터페이스와 상기 비휘발성 메모리 장치 사이에서 데이터의 교환을 제어하기 위한 컨트롤러를 포함한다.
상기 동작 제어 블록은 프로그램 동작 또는 소거 동작에 의하여 변동된 상기 비휘발성 메모리 셀의 문턱 전압과 상기 동작 전압의 비교 결과에 따라 상기 비휘발성 메모리 셀이 상기 온-셀인지 또는 상기 오프-셀 인지의 여부를 판단한다.
본 발명의 실시 예에 따른 반도체 시스템은 상기 비휘발성 메모리 장치와, 상기 메모리 장치의 동작을 제어할 수 있는 컨트롤러를 포함한다.
상기 동작 제어 블록은 동작 시이퀀스에 따라 상기 양의 전압과 상기 음의 전압 중에서 어느 하나를 상기 동작 전압으로써 상기 워드 라인으로 공급할지를 결정하고, 결정 결과에 따라 상기 동작시간을 제어할 수 있는 제어 신호를 발생하기 위한 제어 로직과, 상기 제어 신호에 따라 상기 비휘발성 메모리 셀에 접속된 비트 라인으로 프리차지 전압을 공급하기 위한 프리차지 시간을 조절하는 프리차지 전압 공급 회로를 포함한다.
상기 반도체 시스템은 SSD(solid state drive) 또는 이동 통신 장치일 수 있다.
본 발명의 실시 예에 따른 3차원 메모리 장치는 제1레이어에 구현된 제1NAND 스트링과, 상기 제1레이어와 서로 다른 제2레이어에 구현된 제2NAND 스트링과, 동작 시이퀀스에 따라 양의 전압과 음의 전압 중에서 어느 하나를 상기 제1NAND 스트링에 포함된 복수의 NAND 플래시 메모리 셀들 중에서 선택된 NAND 플래시 메모리 셀의 워드 라인으로 공급하고, 상기 워드 라인으로 공급되는 상기 동작 전압에 따라 상기 비휘발성 메모리 셀이 온-셀인지 또는 오프-셀인지의 여부를 판단할 수 있는 동작시간을 조절하기 위한 동작 제어 블록을 포함한다.
본 발명의 실시 예에 따른 데이터 저장 시스템은 RAID 어레이를 구성하며, 각각이 복수의 비휘발성 메모리 장치들과 상기 복수의 비휘발성 메모리 장치들의 동작을 제어하기 위한 메모리 컨트롤러는 포함하는 복수의 메모리 모듈들과, 상기 복수의 메모리 모듈들의 동작을 제어하기 위한 RAID 컨트롤러를 포함한다.
상기 복수의 비휘발성 메모리 장치들 각각은 복수의 비휘발성 메모리 셀들을 포함하는 셀 스트링과, 양의 전압과 음의 전압 중에서 어느 하나를 동작 전압으로써 상기 복수의 비휘발성 메모리 셀들 중에서 선택된 비휘발성 메모리 셀의 워드 라인으로 공급하고, 상기 워드 라인으로 공급되는 상기 동작 전압에 따라 상기 선택된 비휘발성 메모리 셀이 프로그램되었는지의 여부를 판단하기 위한 동작시간을 조절하는 동작 제어 블록을 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 선택된 비휘발성 메모리 셀로 공급되는 동작 전압이 양의 전압인지 음의 전압인지의 여부에 따라 상기 비휘발성 메모리 셀이 프로그램되었는지의 여부 또는 소거되었는지의 여부를 판단하기 위한 동작시간을 적응적으로 조절함으로써 읽기 동작 또는 검증 동작 시에 발생할 수 있는 데이터 오류를 방지할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 블록도를 나타낸다.
도 2는 도 1의 메모리 셀 어레이가 2차원 메모리 셀 어레이로 구현될 때의 메모리 어레이, 로우 디코더, 및 페이지 레지스터와 감지 증폭기 블록의 상세 블록도를 나타낸다.
도 3은 도 1의 메모리 셀 어레이가 3차원 메모리 셀 어레이로 구현될 때의 메모리 어레이, 로우 디코더, 및 페이지 버퍼의 블록도를 나타낸다.
도 4는 도 1에 도시된 제어 로직에 의하여 생성되고 복수의 구간들을 포함하는 제어 신호를 나타낸다.
도 5는 읽기 동작 또는 검증 동작 시 선택된 비휘발성 메모리 셀의 워드 라인으로 양의 전압이 공급될 때의 상기 비휘발성 메모리 셀에 접속된 비트 라인 프리차지 스킴과 셀 스트링으로 공급되는 전압들을 나타낸다.
도 6은 양의 프로그램 검증 전압이 선택된 비휘발성 메모리 셀의 워드 라인으로 공급될 때의 복수의 비휘발성 메모리 셀들의 문턱 전압들의 분포를 관계를 나타낸다.
도 7은 읽기 동작 또는 검증 동작 시 선택된 비휘발성 메모리 셀의 워드 라인으로 음의 전압이 공급될 때의 상기 비휘발성 메모리 셀에 접속된 비트 라인 프리차지 스킴과 셀 스트링으로 공급되는 전압들을 나타낸다.
도 8은 음의 프로그램 검증 전압이 선택된 비휘발성 메모리 셀의 워드 라인으로 공급될 때의 복수의 비휘발성 메모리 셀들의 문턱 전압들의 분포를 관계를 나타낸다.
도 9는 도 1에 도시된 비휘발성 메모리 장치에서 사용되는 복수의 신호들의 동작 타이밍도의 일 실시 예를 나타낸다.
도 10은 도 1에 도시된 비휘발성 메모리 장치에서 사용되는 복수의 신호들의 동작 타이밍도의 다른 실시 예를 나타낸다.
도 11은 양의 전압을 이용한 동작 스킴에서 비트 라인의 프라차지 전압 파형과 음의 전압을 이용한 동작 스킴에서 비트 라인의 프리차지 전압 파형을 나타낸다.
도 12는 도 1에 도시된 비휘발성 메모리 장치에서 수행되는 읽기 동작을 설명하기 위한 문턱 전압에 따른 비휘발성 메모리 셀들의 상태들을 나타낸다.
도 13은 도 1에 도시된 비휘발성 메모리 장치에서 수행되는 소거 검증 동작을 설명하기 위한 문턱 전압에 따른 비휘발성 메모리 셀들의 소거 상태를 나타낸다.
도 14는 도 1에 도시된 비휘발성 메모리 장치의 동작을 나타내는 플로우차트이다.
도 15는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 반도체 시스템의 실시 예를 나타낸다.
도 16은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 반도체 시스템의 다른 실시 예를 나타낸다.
도 17은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 반도체 시스템의 또 다른 실시 예를 나타낸다.
도 18은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 반도체 시스템의 또 다른 실시 예를 나타낸다.
도 19는 도 18에 도시된 반도체 시스템을 포함하는 데이터 저장 장치의 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 블록도를 나타내고, 도 2는 도 1의 메모리 셀 어레이가 2차원 메모리 셀 어레이로 구현될 때의 메모리 어레이, 로우 디코더, 및 페이지 레지스터와 감지 증폭기 블록의 상세 블록도를 나타낸다.
도 1과 도 2를 참조하면, 비휘발성 메모리 장치(10)는 메모리 셀 어레이 (20), 동작 제어 블록, 및 입출력 버퍼 및 래치 블록(90)을 포함한다.
메모리 셀 어레이(20)는 복수의 셀 스트링들(20-1, 20-2, ..., 20-m; m은 자연수)을 포함한다. 복수의 셀 스트링들(20-1, 20-2, ..., 20-m) 각각은 복수의 비휘발성 메모리 셀들을 포함한다.
도 2에 도시된 바와 같이, 각 셀 스트링(20-1, 20-2, ..., 20-m)은 2차원적으로 동일한 평면에 배치(또는 구현)될 수 있고 또한 도 3에 도시된 바와 같이 3차원적으로 서로 다른 평면 또는 레이어(layer)에 배치(또는 구현)될 수 있다.
도 3에 도시된 바와 같이, 제1셀 스트링(20'-1)은 제1레이어(21-1)에 배치될 수 있고, 제2셀 스트링(20'-2)은 제1레이어(21-1)와 서로 다른 제2레이어(21-2)에 배치될 수 있고, 제k셀 스트링(20'-k)은 제2레이어(21-2)와 서로 다른 레이어(21-k)에 3차원적으로 배치될 수 있다.
도 2에 도시된 셀 스트링(20-1)은 비트 라인(BL1)에 접속된 제1선택 트랜지스터(ST1), 접지에 접속된 제2선택 트랜지스터(ST2), 및 제1선택 트랜지스터(ST1)와 제2선택 트랜지스터(ST2) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들을 포함하고, 셀 스트링(20-2)은 비트 라인(BL2)에 접속된 제3선택 트랜지스터(ST3), 접지에 접속된 제4선택 트랜지스터(ST4), 및 제3선택 트랜지스터(ST3)와 제4선택 트랜지스터(ST4) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들을 포함하고, 셀 스트링(20-m)은 비트 라인(BLm)에 접속된 제5선택 트랜지스터(ST5), 접지에 접속된 제6선택 트랜지스터(ST6), 및 제5선택 트랜지스터(ST5)와 제6선택 트랜지스터(ST6) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들을 포함한다.
상기 각 셀 스트링(20-1, 20-2, ..., 20-m)에 포함된 복수의 비휘발성 메모리 셀들 각각은 1-비트 또는 그 이상의 비트들을 저장할 수 있는 EEPROM (Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있다. 실시 예에 따라, 상기 복수의 비휘발성 메모리 셀들 각각은 1-비트 또는 그 이상의 비트들을 저장할 있는 NAND 플래시 메모리, 예컨대 SLC(single level cell) 또는 MLC(multi-level cell)로 구현될 수 있다. 따라서 각 셀 스트링(20-1, 20-2, ..., 20-m)은 NAND 스트링이라고 불릴 수 있다.
도 3은 도 1의 메모리 셀 어레이가 3차원 메모리 셀 어레이로 구현될 때의 메모리 어레이, 로우 디코더, 및 페이지 버퍼의 블록도를 나타낸다. 도 3에 도시된 바와 같이 복수의 레이어들(21-1, 21-2, ..., 21-k; k는 자연수) 각각은 복수의 셀 스트링들을 포함한다.
예컨대, 제1레이어(21-1)에 구현되는 제1셀 스트링(20'-1)은 복수의 선택 트랜지스터들(ST11과 ST21) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
예컨대, 제2레이어(21-2)에 구현되는 제2셀 스트링(20'-2)은 복수의 선택 트랜지스터들(ST12과 ST22) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
예컨대, 제k레이어(21-k)에 구현되는 제k셀 스트링(20'-k)은 복수의 선택 트랜지스터들(ST1k과 ST2k) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
도 3에 도시된 로우 디코더(40')는 각 레이어(21-1, 21-2, ..., 21-k)에 구현된 각 제1선택 트랜지스터(ST11, ST12, ..., ST1k)의 각 게이트에 접속된 각 스트링 선택 라인(SSL1, SSL2, ..., SSLk)으로 각 선택 신호(예컨대, 읽기 동작 시에는 읽기 전압(Vread), 프로그램 동작 시에는 전원 전압(Vcc), 또는 소거 동작 시에는 0V 등)를 공급할 수 있다. 따라서, 각 제1선택 트랜지스터(ST11, ST12, ..., ST1k)는 선택적으로 턴-온 또는 턴-오프될 수 있다.
또한, 로우 디코더(40')는 각 레이어(21-1, 21-2, ..., 21-k)에 구현된 각 제2선택 트랜지스터(ST21, ST22, ..., ST2k)의 각 게이트에 접속된 각 접지 선택 라인(GSL1, GSL2, ..., GSLk)으로 각 선택 신호(예컨대, 읽기 동작 시에는 읽기 전압(Vread) 또는 프로그램 동작과 소거 동작 시에는 0V 등)를 공급할 수 있다. 따라서 각 제2선택 트랜지스터(ST21, ST22, ..., ST2k)는 선택적으로 턴-온 또는 턴-오프될 수 있다. 즉, 각 레이어(21-1, 21-2, ..., 21-k)에 구현된 각 셀 스트링(20'-1, 20'-2, ..., 20'-m)은 로우 디코더(40')에 의하여 선택될 수 있다.
도 3에 도시된 바와 같이, 각 셀 스트링(20'-1, 20'-2, ..., 20'-k)은 복수의 워드 라인들(WL1-WLn), 공통 소스 라인(CSL), 및 비트 라인(BL1)을 공유할 수 있다. 즉, 각 레이어(21-1-21-k)에서 대응되는 위치에 구현된 각 셀 스트링은 페이지 레지스터 및 감지 증폭기 블록(70)에 구현된 각 페이지 버퍼(71-1, 71-2, ..., 71-m)에 접속될 수 있다.
이하에서는 3차원 메모리 셀 어레이(20')에 구현된 복수의 레이어들(21-1-21-k) 중에서 로우 디코더(40')에 의하여 어느 하나의 레이어, 예컨대 제1레이어 (21-1)에 구현된 셀 스트링(20'-1)이 선택된 경우를 가정하여 반도체 장치(10)의 동작을 설명하기로 한다.
따라서 본 명세서에서 사용되는 메모리 셀 어레이(20)는 도 2에 도시된 2차원 메모리 셀 어레이(20)와 도 3에 도시된 3차원 메모리 셀 어레이(20')를 총괄적으로 나타내고, 로우 디코더(40)는 도 2에 도시된 로우 디코더(40)와 도 3에 도시된 로우 디코더(40')를 총괄적으로 나타낸다.
또한, 본 명세서에서 사용되는 동작(operation)은 읽기 동작(read operation)과 검증 동작(verify operation)을 포함하는 의미로 사용되고, 상기 검증 동작은 프로그램 검증 (읽기) 동작과 소거 검증 (읽기) 동작을 의미한다.
여기서, 프로그램 검증 (읽기) 동작은 프로그램 동작 후 선택된 메모리 셀의 문턱 전압이 원하는 문턱 전압에 도달하였는지의 여부를 판단하기 위한 동작을 의미하고, 소거 검증 (읽기) 동작은 소거 동작 후 선택된 메모리 셀의 문턱 전압이 원하는 문턱 전압에 도달하였는지의 여부를 판단하기 동작을 의미한다.
본 발명의 실시 예에 따른 상기 동작 제어 블록은 프로그램 검증 (읽기) 동작(program verify (read) operation) 시에 복수의 워드 라인들(WL1-WLn; n은 자연수) 중에서 선택된 비휘발성 메모리 셀의 워드 라인으로 공급되는 양의 프로그램 검증 전압(Vreadp; 또는 양의 프로그램 검증 전압(Vreadp)의 타겟 레벨) 또는 음의 프로그램 검증 전압(Vreadn; 또는 음의 프로그램 검증 전압(Vreadn)의 타겟 레벨)에 따라 상기 비휘발성 메모리 셀이 프로그램되었는지의 여부를 검증하기 위한 프로그램 검증 (읽기) 동작의 타이밍을 제어할 수 있는 제어 신호(VRCSi)를 발생할 수 있다.
또한, 본 발명의 실시 예에 따른 상기 동작 제어 블록은 읽기 동작(read operation) 시에 복수의 워드 라인들(WL1-WLn; n은 자연수) 중에서 선택된 비휘발성 메모리 셀의 워드 라인으로 공급되는 양의 읽기 전압(Vreadp; 또는 양의 읽기 전압(Vreadp)의 타겟 레벨) 또는 음의 읽기 전압(Vreadn; 또는 음의 읽기 전압(Vreadn)의 타겟 레벨)에 따라 상기 비휘발성 메모리 셀에 프로그램된 데이터를 읽기 위한 읽기 동작의 타이밍을 제어할 수 있는 제어 신호(VRCSi)를 발생할 수 있다.
그리고, 본 발명의 실시 예에 따른 상기 동작 제어 블록은 소거 검증 (읽기) 동작(erase verify read operation) 시에 복수의 워드 라인들(WL1-WLn; n은 자연수) 중에서 선택된 비휘발성 메모리 셀의 워드 라인으로 공급되는 음의 소거 검증 전압(Vreadn; 또는 음의 소거 검증 전압(Vreadn)의 타겟 레벨)에 따라 상기 비휘발성 메모리 셀이 소거되었는지의 여부를 검증하기 위한 소거 검증 읽기 동작의 타이밍을 제어할 수 있는 제어 신호(VRCSi)를 발생할 수 있다.
따라서 본 명세서에 사용되는 양의 전압(Vreadp)은 수행되는 동작에 따라 양의 프로그램 검증 (읽기) 전압 또는 양의 읽기 전압을 의미할 수 있고, 음의 전압 (Vreadn)은 수행되는 동작에 따라 음의 프로그램 검증 (읽기) 전압, 음의 읽기 전압, 또는 음의 소거 검증 (읽기) 전압을 의미할 수 있다.
도 4는 도 1에 도시된 제어 로직에 의하여 생성되고 복수의 구간들을 포함하는 제어 신호를 나타낸다.
도 4를 참조하면, 읽기 동작이 수행되는 시간(이하, '읽기 동작시간'이라 한다) 또는 검증 동작이 수행되는 시간(이하. '검증 동작시간'이라 한다)을 제어할 수 있는 제어 신호(VRCSi; i는 1과 2와 같은 자연수)는 선택된 셀 스트링의 비트 라인에 대한 디스차지 시간(discharge time)을 조절할 수 있는 디스차지 구간 (DCT), 상기 비트 라인에 대한 프리차지 시간(precharge time)을 조절할 수 있는 프리차지 구간(PT), 상기 비트 라인에 대한 디벨로핑 시간(developing time)을 조절할 수 있는 디벨로핑 구간(DVT), 및 상기 비트 라인에 대한 감지 시간(sensing time)을 조절할 수 있는 감지 구간(ST) 등을 포함한다.
상기 동작 제어 블록은 제어 신호(VRCSi)에 포함된 디스차지 구간(DCT), 프리차지 구간(PT), 디벨로핑 구간(DVT), 및 감지 구간(ST) 중에서 적어도 하나를 증가시키거나 또는 감소시킴으로써 읽기 동작시간 또는 검증 동작시간을 조절할 수 있다.
상기 동작 제어 블록은 전압 공급 회로, 제어 로직(50), 컬럼 디코더(60), 페이지 레지스터 및 감지 증폭기 블록(70), 및 Y-게이팅 회로(80)를 포함한다.
상기 전압 공급 회로는, 읽기 동작 또는 검증 동작 동안, 제어 로직(50)에 의하여 생성된 전압 선택 정보에 따라 양의 전압(Vreadp)과 음의 전압(Vreadn) 중에서 어느 하나를 생성하고, 생성된 전압(Vreadp 또는 Vreadn)을 동작 전압, 예컨대 읽기 동작 전압 또는 검증 동작 전압으로써 복수의 워드 라인들(WL1-WLn) 중에서 로우 어드레스들(XADD)에 의하여 선택된 워드 라인으로 공급할 수 있다.
상기 전압 공급 회로는 고전압 발생기(30)와 로우 디코더(40)를 포함한다.
고전압 발생기(30)는, 제어 로직(50)의 제어에 따라, 프로그램 동작을 수행하기 위하여 필요한 프로그램 전압(Vpgm)을 포함하는 복수의 전압들, 읽기 동작을 수행하기 위하여 필요한 읽기 전압(Vread)을 포함하는 복수의 전압들, 검증 동작을 수행하기 위하여 필요한 검증 전압(Vreadp 또는 Vreadn)을 포함하는 복수의 전압들, 또는 소거 동작을 수행하기 위하여 필요한 소거 전압(Vera)을 포함하는 복수의 전압들을 발생하고, 각 동작을 수행하기 위하여 필요한 전압들을 로우 디코더(40)로 출력한다.
또한, 본 발명의 실시 예에 따른 고전압 발생기(30)는, 제어 로직(50)에 의하여 생성된 전압 선택 정보에 따라, 양의 전압(Vreadp)을 발생할 수 있는 양의 전압 발생기(32)와 음의 전압(Vreadn)을 발생할 수 있는 음의 전압 발생기(34)를 포함한다.
프로그램 검증 동작 시 로우 디코더(40)는, 로우 어드레스들(XADD)에 응답하여, 도 5 또는 도 7에 도시된 바와 같이 전압 발생기(30)로부터 출력되는 양의 프로그램 검증 전압(Vreadp) 또는 음의 프로그램 검증 전압(Vreadn)을 복수의 워드 라인들(WL1-WLn) 중에서 선택된 워드 라인(WL2)으로 공급하고, 나머지 워드 라인들(WL1, 및 WL3-WLn)과 제1선택 트랜지스터(ST1)의 게이트에 접속된 스트링 선택 라인(SSL)과 제2선택 트랜지스터(ST2)의 게이트에 접속된 접지 선택 라인(GSL)으로 읽기 전압(Vread)을 공급한다. 이때, 공통 소스 라인(CSL)과 복수의 비휘발성 메모리 셀들(WL1-WLn) 각각의 벌크(bulk)에 접지 전압이 공급된다.
읽기 동작 시 로우 디코더(40)는, 로우 어드레스들(XADD)에 응답하여, 도 5 또는 도 7에 도시된 바와 같이 전압 발생기(30)로부터 출력되는 양의 읽기 전압(Vreadp) 또는 음의 읽기 전압(Vreadn)을 복수의 워드 라인들(WL1-WLn) 중에서 선택된 워드 라인(WL2)으로 공급하고, 나머지 워드 라인들(WL1, 및 WL3-WLn)과 제1선택 트랜지스터(ST1)의 게이트에 접속된 스트링 선택 라인(SSL)과 제2선택 트랜지스터(ST2)의 게이트에 접속된 접지 선택 라인(GSL)으로 읽기 전압(Vread)을 공급한다. 이때 공통 소스 라인(CSL)과 복수의 비휘발성 메모리 셀들(WL1-WLn) 각각의 벌크(bulk)에 접지 전압이 공급된다.
제어 로직(50)은 외부로부터 입력되는 명령(CMD), 예컨대 프로그램 명령, 읽기 명령, 또는 소거 명령에 따라 상기 동작 제어 블록의 동작과 입출력 버퍼 및 래치 블록(90)의 동작을 제어할 수 있다.
제어 로직(50)은 읽기 동작 시이퀀스 또는 검증 동작 시이퀀스에 따라 전압 선택 정보와 제어 신호(VRCSi)를 발생할 수 있다. 또한, 제어 로직(50)은 페이지 레지스터 및 감지 증폭기 블록(70)의 디스차지 동작을 제어할 수 있는 디스차지 제어 신호(DIS)와 프리차지 동작을 제어할 수 있는 프리차지 인에이블 신호(BLPRE)를 발생할 수 있다.
제어 로직(50)의 결정 로직(52)은 읽기 동작 시이퀀스 또는 검증 동작 시이퀀스에 따라 전압 선택 정보를 생성하고 생성된 전압 선택 정보를 전압 발생기(30)와 제어 신호 제어 로직(54)으로 출력한다. 여기서 로직(logic)이라 함은 하드웨어를 의미할 수도 있고 하드웨어를 구동시킬 수 있는 프로그램을 의미할 수도 있다. 실시 예에 따라 제어 로직(50)의 결정 로직(52)은 스테이트 머신(state machine)으로 구현될 수 있다.
읽기 동작 시 또는 검증 동작 시에 고전압 발생기(30)는, 제어 로직(50)에 의하여 생성된 상기 전압 선택 정보에 따라, 양의 전압(Vreadp)과 음의 전압 (Vreadn) 중에서 어느 하나와 동작, 예컨대 읽기 동작 또는 검증 동작을 수행하기 위하여 필요한 적어도 하나의 전압을 발생할 수 있다.
제어 로직(50)의 제어 신호 제어 로직(54)은 결정 로직(52)으로부터 출력된 전압 선택 정보에 따라 읽기 동작시간 또는 검증 동작시간을 조절할 수 있는 제어 신호(VRCSi; i는 1 또는 2)를 생성하고 생성된 제어 신호(VRCSi)를 페이지 레지스터 및 감지 증폭기 블록(70)으로 출력할 수 있다.
실시 예에 따라 제어 로직(50)의 제어 신호 제어 로직(54)은 프리차지 인에이블 신호(BLPRE)의 액티브 구간(예컨대, 도 9 또는 도 10에서는 로우 레벨을 갖는 구간)을 조절하고 조절된 액티브 구간을 갖는 프리차지 인에이블 신호(BLPRE)를 페이지 레지스터 및 감지 증폭기 블록(70)으로 출력할 수 있다.
읽기 동작 또는 검증 동작 동안, 프리차지 전압 공급 회로로서의 기능을 수행하는 페이지 레지스터 및 감지 증폭기 블록(70)은 제어 신호(VRCSi)에 응답하여 프리차지 전압이 선택된 비휘발성 메모리 셀의 비트 라인으로 공급되는 시작 시점과 프리차지 전압이 차단되는 차단 시점 중에서 적어도 하나를 제어함으로써 읽기 동작시간 또는 검증 동작시간을 제어할 수 있다.
상기 시작 시점은 디스차지 시간(DCT)을 제어함에 따라 제어될 수 있고, 상기 차단 시점은 디벨로핑 시간(DVT)을 제어함에 따라 제어될 수 있다.
도 2의 페이지 레지스터 및 감지 증폭기 블록(70)은 복수의 페이지 버퍼들 (71-1-, 71-2, ..., 71-m)을 포함한다. 복수의 페이지 버퍼들(71-1-, 71-2, ..., 71-m) 각각은 제어 로직(50)의 제어하에 프로그램 동작 시에는 메모리 셀 어레이 (20)로 데이터를 프로그램하기 위한 드라이버로써 동작한다.
복수의 페이지 버퍼들(71-1-, 71-2, ..., 71-m) 각각은 제어 로직(50)의 제어하에 읽기 동작 또는 검증 동작 시에는 메모리 셀 어레이(20)에 구현된 복수의 비휘발성 메모리 셀들 중에서 선택된 메모리 셀의 문턱 전압을 판별할 수 있는 감지 증폭기로써 동작할 수 있다.
컬럼 디코더(60)는 제어 로직(50)의 제어하에 컬럼 어드레스들(YADD)을 디코딩하여 디코딩 신호들을 Y-게이팅 회로(80)로 출력한다.
Y-게이팅 회로(80)는 컬럼 디코더(60)로부터 출력된 디코딩 신호들에 응답하여 페이지 레지스터 및 감지 증폭기 블록(70)과 입출력 버퍼 및 래치 블록(90) 사이의 데이터(DATA)의 전송을 제어할 수 있다.
입출력 버퍼 및 래치 블록(90)은 데이터(DATA)를 Y-게이팅 회로(80)로 전송하거나 데이터 핀들을 통하여 외부로 전송할 수 있다.
도 5는 읽기 동작 또는 검증 동작 시 선택된 메모리 셀의 워드 라인으로 양의 전압이 공급될 때 상기 메모리 셀에 접속된 비트 라인 프리차지 스킴과 셀 스트링으로 공급되는 전압들을 나타내고, 도 6은 양의 프로그램 검증 전압이 선택된 메모리 셀의 워드 라인으로 공급될 때 복수의 메모리 셀들의 문턱 전압들의 분포를 관계를 나타내고, 도 9은 도 1에 도시된 반도체 장치에서 사용되는 복수의 신호들의 동작 타이밍도의 일 실시 예를 나타낸다.
도 1, 도 4, 도 5, 도 6, 및 도 9를 참조하여, 양의 프로그램 검증 전압 (Vreadp)이 선택된 비휘발성 메모리 셀(21)의 워드 라인(WL2)으로 공급될 때의 반도체 장치(10)의 프로그램 검증 동작이 상세히 설명된다.
우선, 도 9의 CASE 1을 설명한다.
이때 선택된 비휘발성 메모리 셀(21)은 양의 프로그램 검증 전압(Vreadp)의 타겟 레벨(V1)보다 아주 조금 높은 전압으로 프로그램되어 있다고 가정한다.
양의 프로그램 검증 전압(Vreadp)의 선택된 워드 라인(WL2)으로 공급될 때, 제어 로직(50)의 제어 신호 제어 로직(54)은 제1제어 신호(VRCS1), 디스차지 제어 신호 (DIS), 및 프리차지 인에이블 신호(BLPRE)를 페이지 버퍼(71-1)로 공급한다.
비트 라인(BL1)의 전압(VBL1)을 접지 전압(VSS)으로 디스차지하기 위한 디스차지 구간(DCT=T1) 동안, 디스차지 회로(73-1)는 하이 레벨(H)을 갖는 디스차지 제어 신호(DIS)에 따라 비트 라인(BL1)의 전압(VBL1)을 접지 전압(VSS)으로 디스차지하고, 프리차지 전압 발생기(73-3)는 하이 레벨(H)을 갖는 프라차지 인에이블 신호 (BLPRE)에 응답하여 턴-오프되고, 스위치 회로(73-5)는 제1레벨(V11)을 갖는 제1제어 신호(VRCS1)에 응답하여 턴-온 된다. 따라서, 비트 라인(BL1)의 전압(VBL1)은 접지 전압(VSS)으로 초기화된다.
디스차지 구간(DCT=T1)의 특정 시점에서, 양의 프로그램 검증 전압(Vreadp)이 선택된 워드 라인(WL2)으로 공급되고, 읽기 전압(Vread)이 선택되지 않은 워드 라인들(WL1, 및 WL3-WLn), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)으로 공급된다. 이때, 접지 전압(VSS), 즉 0V는 공통 소스 라인(CSL)과 모든 워드 라인들(WL1-WLn)로 공급된다.
비트 라인(BL1)의 전압(VBL1)을 프리차지 전압(VBL1p)으로 프리차지하기 위한 프리차지 구간(PT=T2) 동안, 디스차지 회로(73-1)는 로우 레벨(L)을 갖는 디스차지 제어 신호(DIS)에 따라 턴-오프되고, PMOSFET로 구현될 수 있는 프리차지 전압 발생기(73-3)는 로우 레벨(L)을 갖는 프리차지 인에이블 신호(BLPRE)에 응답하여 턴-온 되고, 스위치 회로(73-5)는 제2레벨(V12)을 갖는 제1제어 신호(VRCS1)에 응답하여 턴-온 된다. 따라서, 프리차지 구간(PT=T2) 동안, 프리차지 전압 발생기(73-3)는 스위치 회로(73-5)를 통하여 비트 라인(BL1)의 전압(VBL1)을 프리차지 전압(VBL1p)으로 프리차지 할 수 있다.
프리차지 구간(PT=T2) 동안, 선택된 워드 라인(WL2)의 전압(VWL2)은 양의 프로그램 검증 전압(Vreadp)의 타겟 레벨(V1)까지 도달한다. 타겟 레벨(V1)이 선택된 비휘발성 메모리 셀(21)의 문턱 전압보다 낮기 때문에 선택된 비휘발성 메모리 셀(21)은 오프-셀이 된다.
디벨로핑 구간(DVT=T3) 동안, 스위치 회로(73-5)는 제3레벨, 즉 접지 레벨 (0V)을 갖는 제1제어 신호(VRCS1)에 응답하여 턴-오프 된다. 따라서 프리차지 전압 발생기(73-3)와 비트 라인(BL1)은 서로 분리되므로, 비트 라인(BL1)의 전압(VBL1)은 선택된 비휘발성 메모리 셀(21)의 상태에 따라 프리차지 전압(VBL1p)을 유지하거나 또는 접지 전압 쪽으로 떨어진다.
즉, 선택된 비휘발성 메모리 셀(21)이 오프-셀(off-cell)인 경우 비트 라인 (BL1)의 전압(VBL1)은 프리차지 전압(VBL1p)을 유지하고, 선택된 비휘발성 메모리 셀 (21)이 온-셀(on-cell)인 경우 비트 라인(BL1)의 전압(VBL1)은 접지 전압 쪽으로 낮아진다.
도 9의 CASE 1의 경우, 선택된 비휘발성 메모리 셀(21)은 오프-셀이므로, 디벨로핑 구간(DVT=T3) 동안, 비트 라인(BL1)의 전압(VBL1)은 프리차지 전압(VBL1p)을 유지한다.
비트 라인(BL1)의 전압(VBL1)을 감지 증폭하기 위한 감지 구간(ST=T4) 동안, 감지 증폭기(73-7)는 비트 라인(BL1)의 전압(VBL1)과 감지 전압(Vsense)을 비교하고 비교 결과에 따라 하이 레벨을 갖는 데이터(DATA1), 즉 데이터 1을 출력할 수 있다.
도 6의 영역 A에 속하는 문턱 전압들을 갖는 비휘발성 메모리 셀들은 새로운 프로그램을 통하여 오프-셀 영역(OFF)으로 이동할 수 있다.
도 7은 읽기 동작 또는 검증 동작 시 선택된 비휘발성 메모리 셀의 워드 라인으로 음의 전압이 공급될 때 상기 비휘발성 메모리 셀에 접속된 비트 라인 프리차지 스킴과 셀 스트링으로 공급되는 전압들을 나타내고, 도 8은 음의 프로그램 검증 전압이 선택된 비휘발성 메모리 셀의 워드 라인으로 공급될 때 복수의 비휘발성 메모리 셀들의 문턱 전압들의 분포를 관계를 나타낸다.
도 1, 도 4, 도 7, 도 8, 및 도 9를 참조하여, 음의 프로그램 검증 전압 (Vreadn)이 선택된 비휘발성 메모리 셀(21)의 워드 라인(WL2)으로 공급될 때의 반도체 장치(10)의 프로그램 검증 동작이 상세히 설명된다.
도 9의 CASE 2를 설명하기 위하여 양의 프로그램 검증 전압(Vreadp)과 음의 프로그램 검증 전압(Vreadn)은 서로 대칭적이고, 선택된 비휘발성 메모리 셀(21)의 문턱 전압은 음의 프로그램 검증 전압(Vreadn)의 타겟 레벨(V3)과 실질적으로 동일하거나 아주 조금 높다고 가정한다.
그리고, 음의 프로그램 검증 전압(Vreadn)의 선택된 워드 라인(WL2)으로 공급될 때, 제어 로직(50)의 제어 신호 제어 로직(54)은 제1제어 신호(VRCS1), 디스차지 제어 신호(DIS), 및 프리차지 인에이블 신호(BLPRE)를 페이지 버퍼(71-1)로 공급한다고 가정한다.
프리차지 구간(T2) 동안, 음의 프로그램 검증 전압(Vreadn)이 선택된 워드 라인(WL2)으로 공급될 때, 음의 프로그램 검증 전압(Vreadn)이 타겟 레벨(V3)에 도달할 때까지 선택된 비휘발성 메모리 셀(21)은 온-셀 상태를 유지한다.
따라서, 프리차지 전압 발생기(73-3)로부터 비트 라인(BL1)으로 공급되는 전하들은 온-셀 상태를 유지하는 선택된 비휘발성 메모리 셀(21)을 통하여 접지 전압 쪽으로 디스차지된다. 이에 따라, 음의 프로그램 검증 전압(Vreadn)이 선택된 워드 라인(WL2)으로 공급될 때의 비트 라인(BL1)의 프리차지 전압(VBL1n)의 피크 값은 양의 프로그램 검증 전압(Vreadp)이 선택된 워드 라인(WL2)으로 공급될 때의 비트 라인(BL1)의 프리차지 전압(VBL1p)의 피크 값보다 낮다.
프리차지 구간(T2) 동안, 음의 프로그램 검증 전압(Vreadn)이 타겟 레벨(V3)을 충분한 시간 동안 유지하지 못할 경우, 디벨로핑 구간(T3) 동안 비트 라인(BL1)의 프리차지 전압(VBL1n)은 온-상태를 유지하는 비휘발성 메모리 셀(21)에 의하여 감지 전압(Vsense)보다 낮아진다. 이 경우, 선택된 비휘발성 메모리 셀(21)이 실질적으로 오프-셀임에도 불구하고 온-셀로 동작할 수 있다.
따라서 감지 구간(T4) 동안, 감지 증폭기(73-7)는 로우 레벨을 갖는 데이터 (DATA1), 즉 데이터 '0'를 출력할 수 있다. 이러한 데이터(DATA1)는 검증 동작 에러를 유발할 수 있다.
도 8에 도시된 영역 B에 속하는 문턱 전압들을 갖는 비휘발성 메모리 셀들은 새로운 프로그램을 통하여 오프-셀 영역(OFF)에 속할 수 있다.
본 발명의 실시 예에 따는 반도체 장치(10)는 양의 프로그램 검증 전압 (Vreadp)이 선택된 워드 라인(WL2)으로 공급되는지 또는 음의 프로그램 검증 전압 (Vreadn)이 선택된 워드 라인(WL2)에 공급되는지의 여부에 따라 제1제어 신호 (VRCS1) 또는 제2제어 신호(VRCS2)를 생성하고 생성된 제어 신호(VRCS1 또는 VRCS2)를 페이지 버퍼(71-1)로 공급함으로써 함으로써 검증 동작시간은 페이지 버퍼(71-1)에 의하여 적응적으로 조절될 수 있다.
본 명세서에서는 검증 동작시간을 조절하는 방법으로써 프리차지 구간(T2)이 조절되는 방법을 일 예로서 설명하나, 상술한 바와 같이 디스차지 구간(DCT), 프리차지 구간(PT), 디벨로핑 구간(DVT), 또는 감지 구간(ST) 중에서 적어도 하나를 조절함으로써, 검증 동작시간은 조절될 수 있다.
음의 프로그램 검증 전압(Vreadn)이 선택될 때, 제어 로직(50)의 제어 신호 제어 로직(54)은 도 9에 도시된 파형을 갖는 제2제어 신호(VRCS2), 디스차지 제어 신호(DIS), 및 프리차지 인에이블 신호(BLPRE)를 페이지 버퍼(71-1)로 출력한다.
제1제어 신호(VRCS1)와 제2제어 신호(VRCS2)를 서로 비교하면, 음의 프로그램 검증 전압(Vreadn)이 선택된 워드 라인(WL2)으로 공급될 때의 프리차지 구간 (T2')은 양의 프로그램 검증 전압(Vreadp)이 선택된 워드 라인(WL2)으로 공급될 때의 프리차지 구간(T2)보다 증가 되었다.
프리차지 구간(T2')이 증가함에 따라, 프리차지 구간(T2') 동안 음의 프로그램 검증 전압(Vreadn)은 타겟 레벨(V3)까지 완전히 도달하고 충분한 시간 동안 유지된다. 따라서 비휘발성 메모리 셀(21)의 문턱 전압이 음의 프로그램 검증 전압 (Vreadn)의 타겟 레벨(V3)보다 높기 때문에 선택된 비휘발성 메모리 셀(21)은 오프-셀로 된다.
도 9의 CASE 3에 도시된 바와 같이, 디벨로핑 구간(T3) 동안 선택된 비휘발성 메모리 셀(21)은 오프-셀이므로 비트 라인(BL1)의 프리차지 전압(VBL1n)은 유지된다. 따라서, 감지 구간(T4) 동안, 감지 증폭기(73-7)는 하이 레벨을 갖는 데이터 (DATA1), 즉 데이터 '1'을 출력할 수 있다.
프리차지 구간이 T2에서 T2'로 증가함에 따라, CASE 2에서는 온-셀로 잘못 판별된 비휘발성 메모리 셀(21)이 CASE 3에서는 오프-셀로 정확하게 판별될 수 있다.
도 10은 도 1에 도시된 반도체 장치에서 사용되는 복수의 신호들의 동작 타이밍도의 다른 실시 예를 나타낸다.
도 9는 양의 프로그램 검증 전압(Vreadp)과 실질적으로 대칭적인 음의 프로그램 검증 전압(Vreadn)이 선택된 워드 라인(WL2)으로 공급될 때의 반도체 장치 (10)의 프로그램 검증 동작을 설명하기 위한 동작 타이밍 도이나, 도 10은 양의 프로그램 검증 전압(Vreadp)과 실질적으로 비대칭적인 음의 프로그램 검증 전압 (Vreadn)이 선택된 워드 라인(WL2)으로 공급될 때의 반도체 장치(10)의 프로그램 검증 동작을 설명하기 위한 동작 타이밍 도를 나타낸다.
즉, 도 10에 도시된 양의 프로그램 검증 전압(Vreadp)의 타겟 레벨(V1)과 음의 프로그램 검증 전압(Vreadn)의 타겟 레벨(V3)의 절대값이 서로 동일하다고 하더라도, 양의 프로그램 검증 전압(Vreadp)의 타겟 레벨(V1)에 도달하는 시간보다 음의 프로그램 검증 전압(Vreadn)의 타겟 레벨(V3)에 도달하는 시간이 더 길다.
도 10의 CASE 4는 도 9의 CASE 1과 동일하므로 CASE 4에 대한 설명을 생략한다.
도 7, 도 8, 및 도 10을 참조하며 도 10의 CASE 5를 설명하면 다음과 같다.
선택된 비휘발성 메모리 셀(21)의 문턱 전압은 도 8의 중간 레벨(V2)과 타겟 레벨(V3) 사이, 즉 영역 C에 존재한다고 가정한다. 따라서 음의 프로그램 검증 전압(Vreadn)이 타겟 레벨(V3)까지 완전히 도달하기 이전인 중간 레벨(V2)에서 비트 라인(BL1)에 대한 디벨로핑 동작이 시작되면, 선택된 비휘발성 메모리 셀(21)은 오프-셀임에도 불구하고 온-셀로 판별되거나 또는 온-셀로 동작할 수 있다.
즉, 타겟 레벨(V3)을 기준으로 할 때 영역 C에 속하는 모든 비휘발성 메모리 셀들은 오프-셀들이나 중간 레벨(V2)을 기준으로 하면 영역 C에 속하는 모든 비휘발성 메모리 셀들은 온-셀들이다.
CASE 5에 도시된 바와 같이, 선택된 워드 라인(WL2)으로 공급되는 음의 프로그램 검증 전압(Vreadn)이 중간 레벨(V2)에 도달할 때 프리차지 구간(T2)이 종료되면, 선택된 비휘발성 메모리 셀(21)은 온-셀을 유지한다. 따라서 디벨로핑 구간 (T3) 동안, 비트 라인(BL1)의 프리차지 전압(VBL1n)은 선택된 비휘발성 메모리 셀 (21)을 통하여 감지 전압(Vsense)보다 낮아진다. 따라서 감지 구간(T4) 동안, 감지 증폭기(73-7)는 로우 레벨을 갖는 데이터(DATA1), 즉 데이터 '0'를 출력한다. 따라서 선택된 비휘발성 메모리 셀(21)이 오프-셀임에도 불구하고 온-셀로 동작하는 문제가 발생한다.
따라서 이러한 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(10)는 음의 프로그램 검증 전압(Vreadn)이 선택된 워드 라인(WL2)으로 공급될 때, 제어 로직(50)은 증가된 프리차지 구간(T2'>T2)을 갖는 제2제어 신호 (VRCS2)를 페이지 버퍼(71-1)로 출력한다.
따라서, 페이지 버퍼(71-1)는 제2제어 신호(VRCS2)에 응답하여 증가된 프리차지 구간(T2') 동안 비트 라인(BL1)을 프리차지 전압(VBL1n)으로 프리차지할 수 있다. 즉, 페이지 버퍼(71-1)는 선택된 워드 라인(WL2)이 음의 프로그램 검증 전압 (Vreadn)의 타켓 레벨(V3)에 완전히 도달할 때까지 비트 라인(BL1)에 대한 프리차지 동작을 수행하므로, 도 10의 CASE 6에 도시된 바와 같이 영역 C에 존재하는 문턱 전압들을 갖는 비휘발성 메모리 셀들의 프로그램 여부를 정확하게 검증할 수 있는 효과가 있다.
도 9과 도 10에 도시된 바와 같이, 제어 신호 제어 로직(54)은 제1제어 신호 (CRCS1)와 제2제어 신호 (CRCS2) 각각에 포함된 디스차지 구간(T1), 디벨로핑 구간(T3), 및 감지 구간(T4)을 서로 동일하게 유지할 수 있다.
또한, 선택된 워드 라인으로 공급되는 음의 프로그램 검증 전압(Vreadn)의 타켓 레벨이 낮아질수록, 제어 로직(50)은 프리차지 구간을 증가시킴으로써 검증 동작시간을 증가시킬 수 있다. 따라서, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(10)는 비휘발성 메모리 셀들의 프로그램 여부를 정확하게 검증할 수 있는 효과가 있다.
도 9과 도 10을 참조하여 설명한 바와 같이, 제어 로직(50)은 음의 프로그램 검증 전압(Vreadn)이 선택된 워드 라인(WL2)에 공급될 때의 프리차지 구간(T2')을 양의 프로그램 검증 전압(Vreadp)이 선택된 워드 라인(WL2)에 공급될 때의 프리차지 구간(T2)보다 증가시킬 수 있다.
도 11은 양의 전압을 이용한 동작 스킴에서 비트 라인의 프라차지 전압 파형과 음의 전압을 이용한 동작 스킴에서 비트 라인의 프리차지 전압 파형을 나타낸다.
도 9과 도 10에서 설명한 바와 같이, 음의 프로그램 검증 전압(Vreadn)이 워드 라인(WL2)으로 공급될 때의 비트 라인(BL1)의 프리차지 전압(VBL1n)의 피크값은 양의 프로그램 검증 전압(Vreadp)이 워드 라인(WL2)으로 공급될 때의 비트 라인 (BL1)의 프리차지 전압(VBL1p)의 피크값보다 낮다.
또한, 음의 프로그램 검증 전압(Vreadn)이 워드 라인(WL2)으로 공급될 때의 비트 라인(BL1)의 프리차지 속도는 양의 프로그램 검증 전압(Vreadp)이 워드 라인(WL2)으로 공급될 때의 비트 라인(BL1)의 프리차지 속도보다 느리다.
그 이유는 선택된 비휘발성 메모리 셀은 양의 프로그램 검증 전압(Vreadp)이 타켓 레벨(V1)에 도달할 때까지는 오프-셀로 동작하고 음의 프로그램 검증 전압 (Vreadn)이 타켓 레벨(V3)에 도달할 때까지는 온-셀로 동작하기 때문이다.
도 12는 도 1에 도시된 비휘발성 메모리 장치에서 수행되는 읽기 동작을 설명하기 위한 문턱 전압에 따른 비휘발성 메모리 셀들의 상태들을 나타낸다.
도 1, 도 2, 도 3, 도 5, 도 9, 도 10, 및 도 12를 참조하여 본 발명의 실시 예에 따른 비휘발성 메모리 장치(10)의 읽기 동작이 상세히 설명된다.
메모리 셀 어레이(20)에 2차원적으로 또는 3차원적으로 구현된 복수의 비휘발성 메모리 셀들 각각은 설명의 편의를 위하여 2-비트 MLC(multi-level cell)라 가정하나 이에 한정되는 것은 아니다.
따라서, 상기 복수의 비휘발성 메모리 셀들 각각은 문턱 전압의 분포에 따라 4가지 상태들(E, P1, P2, 및 P3) 중에서 어느 하나의 상태를 갖도록 프로그램될 수 있다.
도 12에는 설명의 편의를 위하여 음의 읽기 전압(Vreadn)이 두 상태들(E1과 P1) 사이에 존재하는 것으로 도시되어 있으나 음의 읽기 전압(Vreadn)은 설계 사양에 따라 두 상태들(P1과 P2) 사이 또는 두 상태들(P2과 P3) 사이에 존재할 수 있다. 또한, 도 12에는 설명의 편의를 위하여 양의 읽기 전압(Vreadp)이 두 상태들 (P2와 P3) 사이에 존재하는 것으로 도시되어 있으나 양의 읽기 전압(Vreadn)은 설계 사양에 따라 두 상태들(P1과 P2) 사이에 존재할 수 있다.
도 5에 도시된 바와 같이, 읽기 동작 시에 양의 전압(Vreadp)이 양의 읽기 전압으로써 선택된 비휘발성 메모리 셀(21)의 워드 라인(WL2)으로 공급되고, 선택되지 않은 워드 라인들(WL1, WL3-WLn)과 스트링 선택 라인(SSL)과 접지 선택 라인 (GSL)으로 읽기 전압(Vread)로 공급될 때, 도 12에 도시된 양의 읽기 전압 (Vreadp)을 기준으로, 선택된 비휘발성 메모리 셀(21)의 문턱 전압이 상태(P3)에 속할 경우 선택된 비휘발성 메모리 셀(21)은 오프-셀로서 데이터 1을 저장하는 것으로 판별될 수 있다.
그러나, 양의 읽기 전압(Vreadp)을 기준으로 선택된 비휘발성 메모리 셀(21)의 문턱 전압이 상태(E, P1, 또는 P2)에 속할 경우 선택된 비휘발성 메모리 셀(21)은 온-셀로서 데이터 0을 저장하는 것으로 판별될 수 있다.
또한, 도 7에 도시된 바와 같이, 읽기 동작 시에 음의 전압(Vreadp)이 음의 읽기 전압으로써 선택된 비휘발성 메모리 셀(21)의 워드 라인(WL2)으로 공급되고, 선택되지 않은 워드 라인들(WL1, WL3-WLn)과 스트링 선택 라인(SSL)과 접지 선택 라인 (GSL)으로 읽기 전압(Vread)로 공급될 때, 도 12에 도시된 음의 읽기 전압 (Vreadn)을 기준으로, 선택된 비휘발성 메모리 셀(21)의 문턱 전압이 상태(P1, P2, 또는 P3)에 속할 경우 선택된 비휘발성 메모리 셀(21)은 오프-셀로서 데이터 1을 저장하는 것으로 판별될 수 있다.
그러나, 음의 읽기 전압(Vreadn)을 기준으로 선택된 비휘발성 메모리 셀(21)의 문턱 전압이 상태(E)에 속할 경우 선택된 비휘발성 메모리 셀(21)은 온-셀로서 데이터 0을 저장하는 것으로 판별될 수 있다.
도 1부터 도 10을 참조하며 설명한 프로그램 검증 동작과 유사하게, 읽기 동작 시에 양의 전압(Vreadp)이 양의 읽기 전압으로써 선택된 비휘발성 메모리 셀 (21)의 워드 라인(WL2)으로 공급될 때, 제어 로직(50)은 제1제어 신호(VRCS1), 디스차지 제어 신호(DIS), 및 프리차지 인에이블 신호(BLPRE)를 비트 라인(BL1)이 접속된 페이지 버퍼(71-1)로 출력한다. 따라서, 페이지 버퍼(71-1)는 제1제어 신호 (VRCS1), 디스차지 제어 신호(DIS), 및 프리차지 인에이블 신호(BLPRE) 에 따라 읽기 동작, 즉 디스차지 동작, 프리차지 동작, 디벨로핑 동작, 및 감지 동작을 수행하여 선택된 비휘발성 메모리 셀(21)에 저장된 데이터를 판별할 수 있다.
그리고, 도 1부터 도 10을 참조하며 설명한 프로그램 검증 동작과 유사하게, 읽기 동작 시에 음의 전압(Vreadn)이 음의 읽기 전압으로써 선택된 비휘발성 메모리 셀(21)의 워드 라인(WL2)으로 공급될 때, 제어 로직(50)은 제2제어 신호 (VRCS2), 디스차지 제어 신호(DIS), 및 프리차지 인에이블 신호(BLPRE)를 비트 라인(BL1)이 접속된 페이지 버퍼(71-1)로 출력한다. 따라서, 페이지 버퍼(71-1)는 제2제어 신호(VRCS2), 디스차지 제어 신호(DIS), 및 프리차지 인에이블 신호(BLPRE) 에 따라 읽기 동작, 즉 디스차지 동작, 프리차지 동작, 디벨로핑 동작, 및 감지 동작을 수행하여 선택된 비휘발성 메모리 셀(21)에 저장된 데이터를 판별할 수 있다.
도 9와 도 10에 도시된 바와 같이, 제어 신호 제어 로직(54)은 음의 읽기 전압(Vreadn)이 선택된 워드 라인으로 공급될 때의 프리차지 구간(T2')을 양의 읽기 전압(Vreadp)이 선택된 워드 라인으로 공급될 때의 프리차지 구간(T2)보다 증가시켜 읽기 동작시간을 증가시킬 수 있다.
즉, 제어 로직(50)은 선택된 워드 라인으로 양의 읽기 전압(Vreadp)이 공급되는지 또는 음의 읽기 전압(Vreadn)이 공급되는지에 따라 디스차지 구간(DCT), 프리차지 구간(PT), 디벨로핑 구간(DVT), 및 감지 구간(ST) 중에서 적어도 하나를 조절, 예컨대 증가시키거나 또는 감소시키고, 조절된 제어 신호(VRCS2 또는 VRCS1)를 페이지 레지스터 & 감지 증폭기 블락(70)으로 출력한다.
따라서, 페이지 레지스터 & 감지 증폭기 블락(70)은 조절된 제어 신호(VRCS2 또는 VRCS1)에 따라 읽기 동작시간을 증가시키거나 감소시킬 수 있는 효과가 있다.
도 13은 도 1에 도시된 비휘발성 메모리 장치에서 수행되는 소거 검증 동작을 설명하기 위한 문턱 전압에 따른 비휘발성 메모리 셀들의 소거 상태를 나타낸다.
도 13에 도시된 바와 같이, 소거 상태(E)는 소거 동작에 따라 메모리 셀 어레이(20)에 구현된 복수의 비휘발성 메모리 셀들 각각의 문턱 전압의 분포를 나타낸다.
도 7, 도 10, 및 도 13을 참조하여 소거 검증 동작을 설명하면 다음과 같다. 선택된 메모리 셀(21)의 문턱 전압이 영역 D에 속하고 선택된 워드 라인(WL2)으로 음의 전압(Vreadn)이 음의 소거 검증 전압으로써 공급된다고 가정한다.
도 10의 CASE 5와 같이, 선택된 워드 라인(WL2)으로 공급되는 전압(VWL2)이 음의 소거 검증 전압의 타켓 레벨(V3)에 도달하기 이전인 중간 레벨(V2)에 도달했을 때 디벨로핑 구간에 진입하면, 영역 D에 속하는 비휘발성 메모리 셀들은 오프-셀임에도 불구하고 온-셀로 판단될 수 있다.
이러한 문제를 해결하기 위하여 제어 신호 제어 로직(54)은 음의 소거 검증 전압(Vreadn)이 선택된 비휘발성 메모리 셀로 공급될 때 제2제어 신호(VRCS2)를 페이지 레지스터 & 감지 증폭기 블락(70)으로 출력한다. 따라서, 페이지 레지스터 & 감지 증폭기 블락(70)은 제2제어 신호(VRCS2)에 따라 도 10의 CASE 6과 유사한 소거 검증 동작을 수행할 수 있다.
도 14는 도 1에 도시된 비휘발성 메모리 장치를 동작을 나타내는 플로우차트이다.
도 1부터 도 14를 참조하면, 제어 로직(50)은 읽기 동작 시이퀀스 또는 검증 동작 시이퀀스에 따라 양의 전압(Vreadp)과 음의 전압(Vreadn) 중에서 어느 하나를 동작 전압, 예컨대 읽기 동작 전압 또는 프로그램 검증 동작 전압으로써 선택된 워드 라인(WL2)으로 공급할지의 여부를 결정할 수 있다(S10).
고전압 발생기(30)는 제어 로직(50)에 의하여 결정된 전압을 양의 전압 발생기(32) 또는 음의 전압 발생기(34)를 이용하여 생성하고, 로우 디코더(40)는 고전압 발생기(30)로부터 출력된 전압(Vreadp 또는 Vreadn)을 복수의 워드 라인들(WL1-WLn) 중에서 로우 어드레스들(XADD)에 따라 선택된 워드 라인(WL2)으로 공급할 수 있다(S20).
동작 전압(Vreadp 또는 Vreadn)이 선택된 워드 라인(WL2)으로 공급되는 동안, 제어 로직(50)의 제어 신호 제어 로직(54)은 결정 로직(52)의 결정 결과에 따라 동작시간, 예컨대 읽기 동작시간 또는 검증 동작시간을 조절하기 위한 제어 신호(VRCSi)를 생성할 수 있다(S30).
페이지 버퍼(71-1)는 조절된 제어 신호(VRCS1 또는 VRCS2)에 따라 비트 라인 (BL1)에 대한 디스차지 동작, 프리차지 동작, 디벨로핑 동작, 또는 감지 동작을 수행할 수 있다(S40). 따라서, 페이지 버퍼(71-1)는 선택된 비휘발성 메모리 셀(21)이 프로그램되었는지의 여부 또는 소거되었는지의 여부에 따라 서로 다른 값을 갖는 데이터를 출력할 수 있다.
도 15는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 반도체 시스템의 실시 예를 나타낸다.
도 15에 도시된 반도체 시스템(100)은 플래시 메모리 카드(flash memory card)로 구현될 수 있고, 선택된 워드 라인으로 공급되는 동작 전압에 따라 동작시간을 조절할 수 있는 반도체 장치(10), 메모리 컨트롤러(110), 및 카드 인터페이스(120)를 포함한다.
메모리 컨트롤러(110)는 비휘발성 메모리 장치(10)와 카드 인터페이스(120) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라 비휘발성 메모리 장치(100)는 스마트 카드(smart card)로 구현될 수 있다. 실시 예에 따라 카드 인터페이스(120)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(120)는 호스트의 종류에 따라 호스트와 메모리 컨트롤러(110) 사이에서 데이터의 교환을 제어할 수 있다.
반도체 시스템(100)이 컴퓨터, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋탑 박스와 같은 상기 호스트와 접속될 때 반도체 시스템(100)의 메모리 컨트롤러(110)와 상기 호스트에 구현된 컨트롤러는 비휘발성 메모리 장치(10)에 저장된 데이터를 주거나 받을 수 있다.
도 16은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 반도체 시스템의 다른 실시 예를 나타낸다. 도 16을 참조하면, 반도체 시스템(200)은 플래시 메모리 장치로 구현될 수 있고, 선택된 워드 라인으로 공급되는 동작 전압에 따라 동작시간을 조절할 수 있는 비휘발성 메모리 장치(10), 및 비휘발성 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(210)를 포함한다.
메모리 컨트롤러(210)는 CPU(213)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리 장치(211)를 포함한다. 메모리 장치(210)는 DRAM 또는 SRAM으로 구현될 수 있다. 실시 예에 따라 메모리 장치(210)는 ROM과 같은 비휘발성 메모리로 구현될 수 있다.
호스트 인터페이스(215)는 반도체 시스템(200)에 접속된 호스트의 프로토콜에 따라 상기 호스트와 메모리 컨트롤러(210) 사이에서 데이터의 교환을 인터페이스할 수 있다.
ECC(error correction code) 블록(217)은 비휘발성 메모리 장치(10)로부터 읽혀진 데이터에 포함된 에러를 검출하고 정정할 수 있다. 메모리 인터페이스(219)는 비휘발성 메모리 장치(10)와 메모리 컨트롤러(210) 사이에서 데이터의 교환을 인터페이스할 수 있다.
CPU(213)는 버스(212)를 통하여 메모리 장치(211), 호스트 인터페이스(215), ECC 블록(217), 및 메모리 인터페이스(219) 사이에서 데이터의 교환을 제어할 수 있다. 반도체 시스템(200)은 USB(Universal Serial Bus) 플래시 드라이브(flash drive) 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 17은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 반도체 시스템의 또 다른 실시 예를 나타낸다.
도 15를 참조하면, 반도체 시스템(300)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 디지털 카메라, 포터블 게임 콘솔(portable game console), MP3 플레이어, HDTV(High-definition television), GPS(Global Positioning System), 네비게이터(navigator), CE (consumer equipment), 디지털 셋탑 박스(digital settop box) 또는 IT (information technology(IT)) 장치로 구현될 수 있다.
반도체 시스템(300)은 버스(301)를 통하여 서로 접속된 CPU(310)와 비휘발성 메모리 장치(10)를 포함할 수 있다. 실시 예에 따라, 반도체 시스템(300)은 버스 (301)를 통하여 서로 접속된 CPU(310)와 도 15 또는 도 16에 도시된 반도체 시스템 (100 또는 200)을 포함할 수 있다.
CPU(310)는 비휘발성 메모리 장치(10) 또는 반도체 시스템(100, 또는 200)의 동작들, 예컨대 프로그램 동작, 읽기 동작, 소거 동작, 검증 동작, 또는 데이터를 호스트로 전송할 수 있는 동작을 제어할 수 있다.
버스(301)에 접속된 메모리 장치(320)는 CPU(310)의 동작 메모리(operation memory)로서 사용될 수 있다. 메모리 장치(320)는 DRAM 또는 SRAM으로 구현될 수 있다. 메모리 장치(320)는 도 1에 도시된 복수의 비휘발성 메모리 장치(10)를 포함하는 메모리 모듈, 예컨대 SIMM(single in-line memory module) 또는 DIMM(dual in-line memory module)일 수 있다.
반도체 시스템(300)은 디스플레이 또는 터치 패드와 같은 제1사용자 인터페이스(330)를 더 포함할 수 있다. 또한, 반도체 시스템(300)은 입출력 인터페이스와 같은 제2사용자 인터페이스(340)를 더 포함할 수 있다. 제2사용자 인터페이스(340)는 프린터와 같은 출력 장치이거나 키보드 또는 마우스와 같은 입력 장치일 수 있다.
실시 예에 따라 제1사용자 인터페이스(330)는 CMOS 이미지 센서로 대체될 수 있다. 따라서, CMOS 이미지 센서는 CPU(310)의 제어하에 광학 영상을 디지털 영상으로 변환하고 변환된 디지털 영상을 메모리 장치(10) 또는 메모리 시스템(100, 또는 200)에 저장할 수 있다.
도 18은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 반도체 시스템의 또 다른 실시 예를 나타낸다. 도 18을 참조하면, 반도체 시스템(400)은 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다. 반도체 시스템(400)은 복수의 비휘발성 메모리 장치들(10)과 복수의 비휘발성 메모리 장치들(10) 각각의 동작을 제어할 수 있는 메모리 컨트롤러(410)를 포함할 수 있다. 복수의 비휘발성 메모리 장치들(10) 각각은 메모리 컨트롤러(410)의 제어하에 복수의 비휘발성 메모리 장치들(10) 각각에 구현된 복수의 비휘발성 메모리 셀들 중에서 선택된 비휘발성 메모리 셀이 프로그램되었는지의 여부 또는 소거되었는지의 여부를 판단 또는 검증하기 위한 동작시간을 적응적으로 조절할 수 있다.
도 19는 도 18에 도시된 반도체 시스템을 포함하는 데이터 저장 장치의 블록도를 나타낸다.
도 18과 도 19를 참조하면, RAID 시스템으로 구현될 수 있는 데이터 저장 장치(500)는 RAID 컨트롤러(510)와 복수의 메모리 모듈들(400-1~400-S; S는 자연수)을 포함할 수 있다.
복수의 메모리 모듈들(400-1~400-S) 각각은 도 18에 도시된 반도체 시스템 (400)일 수 있다. 복수의 메모리 모듈들(400-1~400-S; S는 자연수)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(500)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
도 1, 도 2, 도 3, 도 5, 도 7, 도 18, 및 도 19를 참조하면, RAID 시스템으로 구현될 수 있는 데이터 저장 장치(500)는 RAID 어레이를 구성하며, 각각이 복수의 비휘발성 메모리 장치들(10)과 복수의 비휘발성 메모리 장치들(10)의 동작을 제어하기 위한 메모리 컨트롤러(410)를 포함하는 복수의 메모리 모듈들(400-1-400-S)과, 복수의 메모리 모듈들(400-1-400-S)의 동작을 제어하기 위한 RAID 컨트롤러 (510)를 포함한다.
복수의 비휘발성 메모리 장치들(10) 각각은 복수의 비휘발성 메모리 셀들 (WL1-WLn)을 포함하는 셀 스트링(도 2의 20-1 또는 도 3의 20'-1)과, 양의 전압 (Vreadp)과 음의 전압(Vreadn) 중에서 어느 하나를 동작 전압으로써 복수의 비휘발성 메모리 셀들(WL1-WLn) 중에서 선택된 비휘발성 메모리 셀(21)의 워드 라인(WL2)으로 공급하고, 선택된 워드 라인(WL2)으로 공급되는 전압(Vreadp 또는 Vreadn)에 따라 선택된 비휘발성 메모리 셀(21)이 프로그램되었는지의 여부 또는 소거되었는지의 여부를 검증하기 위한 동작시간을 조절하기 위한 동작 제어 블록을 포함한다.
라이트 동작시(또는 프로그램 동작시) RAID(redundant array of independent disks) 컨트롤러(510)는, 호스트로부터 출력된 라이트 명령(또는 프로그램 명령)에 응답하여, 상기 호스트로부터 출력된 라이트 데이터(또는 프로그램 데이터)를 RAID 레벨 정보에 따라 복수의 RAID 레벨들 중에서 선택된 어느 하나의 RAID 레벨에 따라 복수의 메모리 모듈들(400-1~400-S) 중에서 어느 하나의 메모리 모듈로 출력할 수 있다.
또한, 읽기 동작시, RAID 컨트롤러(510)는, 호스트로부터 출력된 읽기 명령에 응답하여, RAID 레벨 정보에 따라 복수의 RAID 레벨들 중에서 선택된 어느 하나의 RAID 레벨에 따라 복수의 메모리 모듈들(400-1~400-S) 중에서 어느 하나의 메모리 모듈로부터 읽혀진 데이터를 상기 호스트로 전송할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10; 비휘발성 메모리 장치
20; 메모리 셀 어레이
30; 고전압 발생기
40; 로우 디코더
50; 제어 로직
52; 결정 로직
54; 제어 신호 제어 로직
60; 컬럼 디코더
70; 페이지 레지스터 & 감지 증폭기 블락
73-1; 디스차지 회로
73-3; 프리차지 회로
73-5; 스위치 회로
73-7; 감지 증폭기
80: Y-게이팅 회로
90: 입출력 버퍼들과 래치들
100, 200, 300, 400; 반도체 시스템
500; 데이터 저장 장치

Claims (35)

  1. 양의 전압과 음의 전압 중에서 어느 하나를 동작 전압으로써 선택된 비휘발성 메모리 셀의 워드 라인으로 공급하는 단계; 및
    상기 워드 라인으로 공급되는 상기 동작 전압에 따라, 상기 비휘발성 메모리 셀의 문턱 전압이 상기 동작 전압보다 높은지 또는 낮은지를 판단할 수 있는 동작시간을 조절하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 동작 전압은 읽기 동작 시이퀀스 또는 검증 동작 시이퀀스에 따라 상기 워드 라인으로 공급되는 비휘발성 메모리 장치의 동작 방법.
  3. 제1항에 있어서, 상기 문턱 전압은 프로그램 동작에 따라 변동된 문턱 전압인 비휘발성 메모리 장치의 동작 방법.
  4. 제1항에 있어서, 상기 문턱 전압은 소거 동작에 따라 변동된 문턱 전압인 비휘발성 메모리 장치의 동작 방법.
  5. 제1항에 있어서, 상기 동작시간을 조절하는 단계는,
    상기 동작 전압에 따라 상기 비휘발성 메모리 셀에 접속된 비트 라인으로 프리차지 전압을 공급하기 위한 프리차지 시간을 조절함으로써 상기 동작시간을 조절하는 비휘발성 메모리 장치의 동작 방법.
  6. 제5항에 있어서, 상기 동작시간을 조절하는 단계는,
    상기 음의 전압이 상기 워드 라인으로 공급될 때의 프리차지 시간을 상기 양의 검증 전압이 상기 워드 라인으로 공급될 때의 프리차지 시간보다 증가시키는 비휘발성 메모리 장치의 동작 방법.
  7. 제5항에 있어서, 상기 동작시간을 조절하는 단계는,
    상기 워드 라인으로 공급되는 상기 음의 전압이 낮을수록 상기 프리차지 시간을 증가시킴으로써 상기 동작시간을 조절하는 비휘발성 메모리 장치의 동작 방법.
  8. 제1항에 있어서, 상기 동작시간을 조절하는 단계는,
    상기 동작 전압에 따라 상기 비휘발성 메모리 셀에 접속된 비트 라인을 디스차지 전압으로 디스차지하기 위한 디스차지 시간을 조절함으로써 상기 동작시간을 조절하는 비휘발성 메모리 장치의 동작 방법.
  9. 제1항에 있어서, 상기 동작시간을 조절하는 단계는,
    상기 비휘발성 메모리 셀에 접속된 비트 라인으로 공급되는 프리차지 전압을 차단한 후, 상기 비트 라인의 전압이 상기 비휘발성 메모리 셀을 통하여 디스차지되는지를 확인하기 위한 디벨로핑 시간을 상기 동작 전압에 따라 조절함으로써 상기 동작시간을 조절하는 비휘발성 메모리 장치의 동작 방법.
  10. 제1항에 있어서, 상기 동작시간을 조절하는 단계는,
    상기 비휘발성 메모리 셀에 접속된 비트 라인의 전압 변화를 감지 증폭하기 위한 감지 시간을 상기 동작 전압에 따라 조절함으로써 상기 동작시간을 조절하는 비휘발성 메모리 장치의 동작 방법.
  11. 비휘발성 메모리 셀; 및
    양의 전압과 음의 전압 중에서 어느 하나를 동작 전압으로써 상기 비휘발성 메모리 셀의 워드 라인으로 공급하고, 상기 워드 라인으로 공급되는 상기 동작 전압에 따라 상기 비휘발성 메모리 셀이 온-셀인지 또는 오프-셀인지의 여부를 판단할 수 있는 동작시간을 조절하기 위한 동작 제어 블록을 포함하는 비휘발성 메모리 장치.
  12. 제11항에 있어서, 상기 동작 제어 블록은,
    프로그램 동작에 의하여 변동된 상기 비휘발성 메모리 셀의 문턱 전압과 상기 동작 전압의 비교 결과에 따라 상기 비휘발성 메모리 셀이 상기 온-셀인지 또는 상기 오프-셀 인지의 여부를 판단하는 비휘발성 메모리 장치.
  13. 제11항에 있어서, 상기 동작 제어 블록은,
    소거 동작에 의하여 변동된 상기 비휘발성 메모리 셀의 문턱 전압과 상기 동작 전압의 비교 결과에 따라 상기 비휘발성 메모리 셀이 상기 온-셀인지 또는 상기 오프-셀 인지의 여부를 판단하는 비휘발성 메모리 장치.
  14. 제11항에 있어서, 상기 동작 제어 블록은,
    동작 시이퀀스에 따라 상기 양의 전압과 상기 음의 전압 중에서 어느 하나를 상기 동작 전압으로써 상기 워드 라인으로 공급할지를 결정하고, 결정 결과에 따라 상기 동작시간을 제어할 수 있는 제어 신호를 발생하기 위한 제어 로직; 및
    상기 제어 신호에 따라 상기 비휘발성 메모리 셀에 접속된 비트 라인으로 프리차지 전압을 공급하기 위한 프리차지 시간을 조절하는 프리차지 전압 공급 회로를 포함하는 비휘발성 메모리 장치.
  15. 제14항에 있어서,
    상기 음의 전압이 상기 워드 라인으로 공급될 때, 상기 프리차지 전압 공급 회로는 상기 제어 신호에 따라 상기 양의 전압이 상기 워드 라인으로 공급될 때의 프리차지 시간보다 긴 프리차지 시간 동안 상기 비트 라인으로 상기 프리차지 전압을 공급하는 비휘발성 메모리 장치.
  16. 제14항에 있어서,
    상기 제어 로직은 결정된 상기 동작 전압이 상기 양의 전압일 때에는 제1제어 신호를 출력하고 결정된 상기 동작 전압이 상기 음의 전압일 때에는 제2제어 신호를 출력하고,
    상기 프리차지 전압 공급 회로는 상기 제1제어 신호에 따라 제1시간 동안 상기 비트 라인으로 상기 프리차지 전압을 공급하고 상기 제2제어 신호에 따라 제2시간 동안 상기 비트 라인으로 상기 프리차지 전압을 공급하고,
    상기 제1시간은 상기 제2시간보다 짧은 비휘발성 메모리 장치.
  17. 제14항에 있어서, 상기 프리차지 전압 공급 회로는,
    상기 제어 신호에 따라, 상기 워드 라인으로 공급되는 상기 음의 전압이 낮을수록 상기 프리차지 시간을 증가시키는 비휘발성 메모리 장치.
  18. 제11항에 있어서, 상기 동작 제어 블록은,
    전압 선택 정보에 따라 상기 양의 전압과 상기 음의 전압 중에서 어느 하나를 상기 동작 전압으로서 상기 워드 라인으로 공급하기 위한 전압 공급 회로;
    제어 신호에 응답하여 프리차지 전압이 상기 비휘발성 메모리 셀의 비트 라인으로 공급되는 시간을 제어함으로써 상기 동작시간을 제어하는 프리차지 전압 공급 회로; 및
    동작 시이퀀스에 따라 상기 양의 전압과 상기 음의 전압 중에서 어느 하나를 상기 동작 전압으로써 상기 워드 라인으로 공급할지를 결정하고, 결정 결과에 따라 상기 전압 선택 정보와 상기 동작시간을 제어하기 위한 제어 신호를 생성하는 제어 로직을 포함하는 비휘발성 메모리 장치.
  19. 제18항에 있어서, 상기 프리차지 전압 공급 회로는,
    프리차지 인에이블 신호에 응답하여 상기 프리차지 전압을 생성하기 위한 프리차지 전압 발생기; 및
    상기 제어 신호에 응답하여 상기 프리차지 전압 발생기와 상기 비트 라인의 접속을 제어하기 위한 스위치 회로를 포함하는 비휘발성 메모리 장치.
  20. 제18항에 있어서, 상기 제어 로직은,
    상기 동작 시이퀀스를 해석하고 해석 결과에 따라 상기 전압 선택 정보를 생성하기 위한 결정 로직; 및
    상기 전압 선택 정보에 따라 상기 동작시간을 조절하기 위한 상기 제어 신호를 생성하는 제어 신호 제어 로직을 포함하는 비휘발성 메모리 장치.
  21. 카드 인터페이스;
    상기 카드 인터페이스와 제11항에 기재된 비휘발성 메모리 장치 사이에서 데이터의 교환을 제어하기 위한 컨트롤러를 포함하는 메모리 카드.
  22. 제21항에 있어서, 상기 동작 제어 블록은,
    프로그램 동작에 의하여 변동된 상기 비휘발성 메모리 셀의 문턱 전압과 상기 동작 전압의 비교 결과에 따라 상기 비휘발성 메모리 셀이 상기 온-셀인지 또는 상기 오프-셀 인지의 여부를 판단하는 메모리 카드.
  23. 제21항에 있어서, 상기 동작 제어 블록은,
    소거 동작에 의하여 변동된 상기 비휘발성 메모리 셀의 문턱 전압과 상기 동작 전압의 비교 결과에 따라 상기 비휘발성 메모리 셀이 상기 온-셀인지 또는 상기 오프-셀 인지의 여부를 판단하는 메모리 카드.
  24. 제21항에 있어서, 상기 동작 제어 블록은,
    동작 시이퀀스에 따라 상기 양의 전압과 상기 음의 전압 중에서 어느 하나를 상기 동작 전압으로써 상기 워드 라인으로 공급할지를 결정하고, 결정 결과에 따라 상기 동작시간을 제어할 수 있는 제어 신호를 발생하기 위한 제어 로직; 및
    상기 제어 신호에 따라 상기 비휘발성 메모리 셀에 접속된 비트 라인으로 프리차지 전압을 공급하기 위한 프리차지 시간을 조절하는 프리차지 전압 공급 회로를 포함하는 메모리 카드.
  25. 제11항에 기재된 비휘발성 메모리 장치; 및
    상기 메모리 장치의 동작을 제어할 수 있는 컨트롤러를 포함하는 반도체 시스템.
  26. 제25항에 있어서, 상기 동작 제어 블록은,
    동작 시이퀀스에 따라 상기 양의 전압과 상기 음의 전압 중에서 어느 하나를 상기 동작 전압으로써 상기 워드 라인으로 공급할지를 결정하고, 결정 결과에 따라 상기 동작시간을 제어할 수 있는 제어 신호를 발생하기 위한 제어 로직; 및
    상기 제어 신호에 따라 상기 비휘발성 메모리 셀에 접속된 비트 라인으로 프리차지 전압을 공급하기 위한 프리차지 시간을 조절하는 프리차지 전압 공급 회로를 포함하는 반도체 시스템.
  27. 제26항에 있어서,
    상기 음의 전압이 상기 워드 라인으로 공급될 때, 상기 프리차지 전압 공급 회로는 상기 제어 신호에 따라 상기 양의 전압이 상기 워드 라인으로 공급될 때의 프리차지 시간보다 긴 프리차지 시간 동안 상기 비트 라인으로 상기 프리차지 전압을 공급하는 비휘발성 메모리 장치.
  28. 제25항에 있어서, 상기 반도체 시스템은 SSD(solid state drive)인 반도체 시스템.
  29. 제25항에 있어서, 상기 반도체 시스템은 이동 통신 장치인 반도체 시스템.
  30. 제1레이어에 구현된 제1NAND 스트링;
    상기 제1레이어와 서로 다른 제2레이어에 구현된 제2NAND 스트링; 및
    동작 시이퀀스에 따라 양의 전압과 음의 전압 중에서 어느 하나를 상기 제1NAND 스트링에 포함된 복수의 NAND 플래시 메모리 셀들 중에서 선택된 NAND 플래시 메모리 셀의 워드 라인으로 공급하고, 상기 워드 라인으로 공급되는 상기 동작 전압에 따라 상기 비휘발성 메모리 셀이 온-셀인지 또는 오프-셀인지의 여부를 판단할 수 있는 동작시간을 조절하기 위한 동작 제어 블록을 포함하는 3차원 메모리 장치.
  31. 제30항에 있어서, 상기 동작 제어 블록은,
    프로그램 동작에 의하여 변동된 상기 비휘발성 메모리 셀의 문턱 전압과 상기 동작 전압의 비교 결과에 따라 상기 비휘발성 메모리 셀이 상기 온-셀인지 또는 상기 오프-셀 인지의 여부를 판단하는 3차원 메모리 장치.
  32. 제30항에 있어서, 상기 동작 제어 블록은,
    소거 동작에 의하여 변동된 상기 비휘발성 메모리 셀의 문턱 전압과 상기 동작 전압의 비교 결과에 따라 상기 비휘발성 메모리 셀이 상기 온-셀인지 또는 상기 오프-셀 인지의 여부를 판단하는 3차원 메모리 장치.
  33. 제30항에 있어서, 상기 동작 제어 블록은,
    동작 시이퀀스에 따라 상기 양의 전압과 상기 음의 전압 중에서 어느 하나를 상기 동작 전압으로써 상기 워드 라인으로 공급할지를 결정하고, 결정 결과에 따라 상기 동작시간을 제어할 수 있는 제어 신호를 발생하기 위한 제어 로직; 및
    상기 제어 신호에 따라 상기 비휘발성 메모리 셀에 접속된 비트 라인으로 프리차지 전압을 공급하기 위한 프리차지 시간을 조절하는 프리차지 전압 공급 회로를 포함하는 3차원 메모리 장치.
  34. 제33항에 있어서,
    상기 제어 로직은 결정된 상기 동작 전압이 상기 양의 전압일 때에는 제1제어 신호를 출력하고 결정된 상기 동작 전압이 상기 음의 전압일 때에는 제2제어 신호를 출력하고,
    상기 프리차지 전압 공급 회로는 상기 제1제어 신호에 따라 제1시간 동안 상기 비트 라인으로 상기 프리차지 전압을 공급하고 상기 제2제어 신호에 따라 제2시간 동안 상기 비트 라인으로 상기 프리차지 전압을 공급하고,
    상기 제1시간은 상기 제2시간보다 짧은 3차원 메모리 장치.
  35. RAID 어레이를 구성하며, 각각이 복수의 비휘발성 메모리 장치들과 상기 복수의 비휘발성 메모리 장치들의 동작을 제어하기 위한 메모리 컨트롤러는 포함하는 복수의 메모리 모듈들; 및
    상기 복수의 메모리 모듈들의 동작을 제어하기 위한 RAID 컨트롤러를 포함하며,
    상기 복수의 비휘발성 메모리 장치들 각각은,
    복수의 비휘발성 메모리 셀들을 포함하는 셀 스트링; 및
    양의 전압과 음의 전압 중에서 어느 하나를 동작 전압으로써 상기 복수의 비휘발성 메모리 셀들 중에서 선택된 비휘발성 메모리 셀의 워드 라인으로 공급하고, 상기 워드 라인으로 공급되는 상기 동작 전압에 따라 상기 선택된 비휘발성 메모리 셀이 프로그램되었는지의 여부를 판단할 수 있는 동작시간을 조절하는 동작 제어 블록을 포함하는 데이터 저장 시스템.










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