JP2012018750A - 不揮発性メモリ装置の動作方法 - Google Patents

Abstract

【課題】選択ワードラインへの供給動作電圧が、正か負かにより、ワードラインに接続された不揮発性メモリセルが、プログラミングされたか、消去されたかを判断する時間を調節する方法を提供する。
【解決手段】正スレショルド電圧を有し選択ワードラインとビットライン間に接続された不揮発性メモリセルにリード命令動作時、ワードラインに正リード電圧を供給し、ビットラインに接続されたページバッファに第１制御信号を供給する段階と、負スレショルド電圧を有するメモリセルにリード命令動作時、ワードラインに負リード電圧を供給し、ページバッファに第１、第２制御信号を供給する段階とを有し、第１制御信号は、第１ディスチャージ区間、第１プリチャージ区間、第１ディベロップ区間、及び第１感知区間を含む第１リード動作区間を定義し、第２制御信号は、第１リード動作区間より長い第２リード動作区間を定義する。
【選択図】 図１０

Description

本発明は不揮発性メモリ装置の動作方法に関し、特に、多様なリード動作の間に不揮発性メモリセルに適用される制御信号の性質とタイミングとを調節する不揮発性メモリ装置の動作方法に関する。

不揮発性メモリ装置及びそれを含むメモリシステムは、現代の電子機器及びデジタルデータシステム設計の中心となった。ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を含む多くの相異なる類型の不揮発性メモリが存在する。

いわゆる、フラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）は、ＥＥＰＲＯＭの一類型であり、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のように任意にプログラミングが可能であるだけではなく、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）のように電力が供給されなくても、保存されたデータを保存することができる能力を有しているために広く使われる。

このような特性のために、フラッシュメモリは、特に、ラップトップコンピュータ、ノートパッドコンピュータ、デジタルカメラ、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、及びＭＰ３プレーヤーのような携帯用電子機器のデータ記録媒体として広く使われている。

しかしながら、フラッシュメモリのような不揮発性メモリ装置において、負のリード電圧供給または正のリード電圧供給の結果として起こりうる機能上の不一致のためにリード動作失敗が発生する懸念があるという問題がある。

そこで、本発明は上記従来の不揮発性メモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、選択されたワードラインに供給される動作電圧が、正の電圧であるか、または負の電圧であるかによって、ワードラインに接続された不揮発性メモリセルが、プログラミングされたか、または消去（ｅｒａｓｅ）されたかを判断する時間を調節する方法を提供するところにある。

上記目的を達成するためになされた本発明による不揮発性メモリ装置の動作方法は、正のスレショルド電圧を有し、選択されたワードラインと選択されたビットラインとの間に接続された不揮発性のメモリセルにリード（ｒｅａｄ）命令をした時の動作時に、前記選択されたワードラインに正のリード電圧を供給し、前記選択されたビットラインに接続されたページバッファ（ｐａｇｅ ｂｕｆｆｅｒ）に第１制御信号を供給する段階と、負のスレショルド電圧を有する前記メモリセルにリード（ｒｅａｄ）命令をした時の動作時に、前記選択されたワードラインに負のリード電圧を供給し、前記ページバッファに前記第１制御信号と第２制御信号とを供給する段階とを有し、前記第１制御信号は、第１ディスチャージ（ｄｉｓｃｈａｒｇｅ）区間、第１プリチャージ（ｐｒｅｃｈａｒｇｅ）区間、第１ディベロップ（ｄｅｖｅｌｏｐｉｎｇ）区間、及び第１感知区間を含む第１リード動作区間を定義し、前記第２制御信号は、前記第１リード動作区間よりさらに長い第２リード動作区間を定義し、第２ディスチャージ区間、第２プリチャージ区間、第２ディベロップ区間、及び第２感知区間を含むことを特徴とする。

前記第２制御信号は、前記第１制御信号と比較してさらに多くの電荷を選択されたビットラインに蓄積させるか、又は保持させることが好ましい。
前記第２プリチャージ区間は、前記第１プリチャージ区間より持続期間が長いことが好ましい。
前記第２リード動作区間は、第１リード動作区間より持続期間が長いことが好ましい。
前記第１プリチャージ区間が、前記第１リード動作区間で開始されるより、前記第２プリチャージ区間が、前記第２リード動作区間で開始されるほうが相対的に早いことが好ましい。
前記第１ディベロップ区間が、前記第１リード動作区間で開始されるより、前記第２ディベロップ区間が、前記第２リード動作区間で開始されるほうが相対的に遅いことが好ましい。

前記正のリード電圧が前記選択されたワードラインに供給される第１時間と、前記負のリード電圧が前記選択されたワードラインに供給される第２時間が、前記第１リード動作区間と前記第２リード動作区間のそれぞれの少なくとも一部分で対称的であり、初期ワードライン電圧に対して対称的であることが好ましい。
前記正のリード電圧が前記選択されたワードラインに供給される第１時間と、前記負のリード電圧が前記選択されたワードラインに供給される第２時間が、前記第１リード動作区間と前記第２リード動作区間のそれぞれの少なくとも一部分で非対称的であり、初期ワードライン電圧に対して非対称的であることが好ましい。
前記第２時間は、前記第１時間よりさらに長いことが好ましい。
前記負のリード電圧は、前記正のリード電圧が正のターゲット（ｔａｒｇｅｔ）電圧で前記選択されたワードラインに供給されるときの電圧勾配特性とは異なる電圧勾配特性によって負のターゲット電圧で前記選択されたワードラインに供給されることが好ましい。
前記負のリード電圧の前記負のターゲット電圧側への電圧勾配特性が、前記正のリード電圧の前記正のターゲット電圧側への電圧勾配特性よりさらに急勾配であることが好ましい。

前記初期ワードライン電圧と前記正のリード電圧に関連した正のターゲット電圧との正の差の絶対値は、前記初期ワードライン電圧と前記負のリード電圧に関連した負のターゲット電圧との負の差の絶対値より小さいことが好ましい。
前記リード動作は、プログラム−リード−検証動作、又はイレーズ−リード−検証動作であることが好ましい。
前記不揮発性のメモリセルは、マルチレベルメモリセル（ｍｕｌｔｉ−ｌｅｖｅｌ ｍｅｍｏｒｙ ｃｅｌｌ）であることが好ましい。
前記不揮発性のメモリセルは、ＮＡＮＤフラッシュメモリセルであることが好ましい。

また、上記目的を達成するためになされた本発明による不揮発性メモリ装置の動作方法は、選択されたワードラインと選択されたビットラインとの間に接続されたメモリセルに命令をし、前記選択されたワードラインに正のリード電圧を供給するリード動作時に、前記正のリード電圧が選択されたワードラインに供給される時間に関連した第１時間に前記選択されたビットラインにビットライン電圧を供給する段階と、前記メモリセルに命令をし、前記選択されたワードラインに負のリード電圧を供給するリード動作時に、前記第１時間より遅い第２時間に前記選択されたビットラインに前記ビットライン電圧を供給する段階とを有し、前記ビットライン電圧の供給は、前記負のリード電圧が初期ワードライン電圧から負のターゲット電圧に変わる区間の間に発生することを特徴とする。

前記メモリセルは、前記負のターゲット電圧と前記負のリード電圧との間のスレショルド電圧を有し、前記メモリセルのオン（ｏｎ）区間後に、前記負のリード電圧の供給は減少することが好ましい。

また、上記目的を達成するためになされた本発明による不揮発性メモリ装置の動作方法は、選択されたワードラインと選択されたビットラインとの間に接続された不揮発性のメモリセルが、正のスレショルド電圧分布であるか、負のスレショルド電圧分布であるかを決定する段階と、前記スレショルド電圧分布が、正の値である場合、第１ディスチャージ区間、第１プリチャージ区間、第１ディベロップ区間、及び第１感知区間を含む第１リード動作区間の間に正のリード電圧を前記選択されたワードラインに供給する段階と、前記スレショルド電圧分布が、負の値である場合、前記第１リード動作区間と異なる、第２ディスチャージ区間、第２プリチャージ区間、第２ディベロップ区間、及び第２感知区間を含む第２リード動作区間の間に負のリード電圧を前記選択されたワードラインに供給する段階とを有し、選択されたワードラインと選択されたビットラインとの間を接続することにより不揮発性メモリセルに保存されたデータを定義されたスレショルド電圧分布によってリードすることを特徴とする。

前記第２プリチャージ区間は、前記第１プリチャージ区間よりさらに長いことが好ましい。
前記スレショルド電圧分布が、正の値である場合、前記第１リード動作区間を定義する第１制御信号を生成する段階と、前記スレショルド電圧分布が、負の値である場合、前記第２リード動作区間を定義する第２制御信号を生成する段階とをさらに有することが好ましい。

本発明に係る不揮発性メモリ装置の動作方法によれば、選択された不揮発性メモリセルに供給される動作電圧が正の電圧であるか、負の電圧であるかによって、不揮発性メモリセルがプログラミングされたか、または消去されたかを判断するための動作時間を適応的に調節することによって、読み取り動作または検証動作時に発生するデータエラーを防止することができるという効果がある。

本発明の実施形態による不揮発性メモリ装置のブロック図である。 図１のメモリセルアレイが２次元メモリセルアレイとして具現される時のブロック図である。 図１のメモリセルアレイが３次元メモリセルアレイとして具現される時のブロック図である。 図１に示した制御ロジックより供給された特定の制御信号によって制御されるリード動作区間の区間構成を示す図である。 リード動作の間に選択されたワードラインに正のリード電圧が供給される時の選択された不揮発性メモリセルに関連したビットラインのビットラインプリチャージスキームの部分回路図である。 選択されたワードラインに供給される正のプログラム−リード−検証電圧を有する図５に示した不揮発性メモリセルのスレショルド電圧の分布を示すグラフである。 読み取り動作の間に選択されたワードラインに負のリード電圧が供給される時の選択された不揮発性メモリセルに関連したビットラインのビットラインプリチャージスキームの部分回路図である。 選択されたワードラインに供給される負のプログラム−リード−検証電圧を有する図７に示した不揮発性メモリセルのスレショルド電圧の分布を示すグラフである。 選択された制御信号、制御電圧、及び図１に示した不揮発性メモリ装置でのリード動作実行を定義する応答波形図である。 選択された制御信号、制御電圧、及び図１に示した不揮発性メモリ装置での他のリード動作実行を定義する応答波形図である。 正のリード電圧を使うリード動作の間に選択されたビットラインのプリチャージ電圧と、負のリード電圧を使う他のリード動作の間に選択されたビットラインのプリチャージ電圧とを比較するグラフである。 図１に示した不揮発性メモリ装置のように結合に敏感な２ビットＭＬＣのスレショルド電圧分布の集合を示す図である。 選択されたワードラインに供給されるイレーズ−リード−検証電圧を有する不揮発性メモリセルのスレショルド電圧分布を示す図である。 図１に示した不揮発性メモリ装置の一実施形態による動作方法を説明するためのフローチャートである。 図１に示した不揮発性メモリ装置を含むメモリシステムの一実施形態によるブロック図である。 図１に示した不揮発性メモリ装置を含むメモリシステムの他の実施形態によるブロック図である。 図１に示した不揮発性メモリ装置を含むメモリシステムの更に他の実施形態によるブロック図である。 図１に示した不揮発性メモリ装置を含むメモリシステムの更に他の実施形態によるブロック図である。 図１８に示したメモリシステムを含むデータ保存装置のブロック図である。

次に、本発明に係る不揮発性メモリ装置の動作方法を実施するための形態の具体例を図面を参照しながら説明する。

図１は、本発明の実施形態による不揮発性メモリ装置の関連部分の部分ブロック図を示し、図２と図３は、図１に示した不揮発性メモリシステムのメモリセルアレイを示す。
図に示したメモリセルアレイは、説明の便宜上、ＮＡＮＤフラッシュ（ｆｌａｓｈ）メモリと仮定する。しかし、当業者は、他のタイプ（ｔｙｐｅ）の不揮発性メモリセルも、本発明の概念による実施形態として構成メモリセルアレイに含まれうるということを認知する。

図１を参照すると、不揮発性メモリ装置１０は、一般的に動作制御回路１１と複数の不揮発性メモリセルが配列されたメモリセルアレイ２０とを含む。
一般的なレイアウトと配列において、動作制御回路１１は、当業者によく知られているが、本発明の実施形態による効果的な配列と制御スキーム（ｓｃｈｅｍｅ）は、新規かつ非自明である。

動作制御回路１１は、電圧生成器３０、ローデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）４０、制御ロジック５０、カラムデコーダ（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）６０、ページレジスタ及び感知増幅器ブロック（ｐａｇｅ ｒｅｇｉｓｔｅｒ＆ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ（Ｓ／Ａ）ｂｌｏｃｋ）７０、Ｙ−ゲーティングブロック（Ｙ−ｇａｔｉｎｇ ｂｌｏｃｋ）８０、及び入出力バッファ＆ラッチブロック（ｉｎｐｕｔ／ｏｕｔｐｕｔ（Ｉ／Ｏ）ｂｕｆｆｅｒ＆ｌａｔｃｈ ｂｌｏｃｋ）９０を含む。

図１、図２、及び図３を参照すると、メモリセルアレイ２０は、複数のセルストリング（ｃｅｌｌ ｓｔｒｉｎｇｓ）（２０−１、２０−２、…、２０−ｍ）内に配列されたＮＡＮＤフラッシュメモリセルアレイと仮定される。複数のセルストリング（２０−１、２０−２、…、２０−ｍ）のそれぞれは、ストリング選択トランジスタ（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒｓ）（ＳＴ１、ＳＴ２、…、ＳＴｍ）のそれぞれの間にある対応するビットライン（ＢＬ１、ＢＬ２、…、ＢＬｍ）に沿って順次に配列された複数のＮＡＮＤフラッシュセルと接地選択トランジスタ（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒｓ）（ＧＴ１、ＧＴ２、…、ＧＴｍ）とを含む。

それぞれのビットライン（ＢＬ１、ＢＬ２、…、ＢＬｍ）は、それぞれ入出力バッファ＆ラッチブロック９０に配列されている対応するページバッファ（７１−１、７１−２、…、７１−ｍ）に接続される。当業者は、他のビットラインとページバッファの接続スキームも使われうるということを認知する。

ストリング選択トランジスタ（ＳＴ１、ＳＴ２、…、ＳＴｍ）と接地選択トランジスタ（ＧＴ１、ＧＴ２、…、ＧＴｍ）との集合は、それぞれローデコーダ４０を通じて少なくとも一つのストリング選択ラインＳＳＬと少なくとも一つの接地選択ラインＧＳＬとを経由して供給される制御信号によって制御される。ＮＡＮＤフラッシュメモリセルは、並列行に配列され、各行は、対応するワードライン（ＷＬ１、ＷＬ２、…、ＷＬｎ）に接続され、対応するワードライン（ＷＬ１、ＷＬ２、…、ＷＬｎ）によって制御される。

例えば、メモリセルのそれぞれの行は、ローデコーダ４０によって供給される適切なワードライン制御電圧の供給によって選択されるか、選択されない。少なくとも一つの共通ソースラインＣＳＬは、各接地選択トランジスタ（ＧＴ１、ＧＴ２、…、ＧＴｍ）が終わる地点までメモリセルアレイ２０を横切る。

図３で、メモリセルアレイ２０は、メモリセルの集積度向上のために、３次元構造で積層するように配列されうる。すなわち、各メモリセルストリング（２０−１、２０−２、…、２０−ｍ）は、２次元レイヤ（ｌａｙｅｒ）に配列され、複数の層は、図３に部分的に示したように、３次元構造を形成するように積層することができる。

図３で、例えば、第１セルストリング（ｆｉｒｓｔ ｃｅｌｌ ｓｔｒｉｎｇ）（２０’−１）は、第１レイヤ（ｆｉｒｓｔ ｌａｙｅｒ）（２１−１）に配列され、第２セルストリング（２０’−２）は、第２レイヤ（２１−２）に配列され、同じ方式で第ｋセルストリング（２０’−ｋ）は、第ｋレイヤ（２１−ｋ）に配列されうる。

実施形態によっては、メモリセルアレイの使用は、シングルビット（ｓｉｎｇｌｅ ｂｉｔ）のデータを保存するために構成される不揮発性メモリセル（すなわち、シングルレベルメモリセル（ｓｉｎｇｌｅ ｌｅｖｅｌ ｍｅｍｏｒｙ ｃｅｌｌｓ、ＳＬＣｓ）及び／又は、２またはそれ以上のビットのデータを保存するために構成される不揮発性メモリセル（すなわち、マルチレベルメモリセル（ｍｕｌｔｉ ｌｅｖｅｌ ｍｅｍｏｒｙ ｃｅｌｌｓ、ＭＬＣｓ）を含むように具現可能である。したがって、複数のメモリセルストリング（図２と図３の２０−１、２０−２、…、２０−ｍ）のそれぞれは、ＮＡＮＤフラッシュＳＬＣｓ及び／又はＮＡＮＤフラッシュＭＬＣｓを含む。

図３を再び参照すると、メモリセルアレイ２０、ローデコーダ４０、及びページバッファ（７１−１、７１−２、…、７１−ｍ）は、３次元構造で配列されうる。このような配列の一部として、第１レイヤ（２１−１）内に配列された第１セルストリング（２０’−１）は、ストリング選択トランジスタＳＴ１１と接地選択トランジスタＧＴ１１との間に直列に接続された複数のＮＡＮＤフラッシュメモリセルを含む。

第２レイヤ（２１−２）内に配列された第２セルストリング（２０’−２）は、ストリング選択トランジスタＳＴ１２と接地選択トランジスタＧＴ１２との間に直列に接続された複数のＮＡＮＤフラッシュメモリセルを含み、それ以外にも、同様にｋレイヤ内に配列された第ｋセルストリング（２０’−ｋ）は、ストリング選択トランジスタＳＴ１ｋと接地選択トランジスタＧＴ１ｋとの間に直列に接続された複数のＮＡＮＤフラッシュメモリセルを含む。

図３に示したローデコーダ４０は、複数のストリング選択信号（例えば、リード動作時でのリード電圧Ｖｒｅａｄ、プログラミング動作時でのパワー電圧Ｖｃｃ、及びそれぞれのレイヤ（２１−１、２１−２、…、２１−ｋ）内に配列されたストリング選択トランジスタ（ＳＴ１１、ＳＴ１２、…、ＳＴ１ｋ）のそれぞれのゲート各々に接続されたストリング選択ライン（ＳＳＬ１、ＳＳＬ２、…、ＳＳＬｋ）を経由するイレーズ動作時でのグラウンド電圧０Ｖ）を供給するために配列されうる。このような方式で、ストリング選択トランジスタ（ＳＴ１１、ＳＴ１２、…、ＳＴ１ｋ）のそれぞれは、選択的にオン又はオフされうる。

ローデコーダ４０は、複数の接地選択信号（例えば、リード動作時でのリード電圧Ｖｒｅａｄ、プログラミング動作及びレイヤ（２１−１、２１−２、…、２１−ｋ）内に配列された接地選択トランジスタ（ＧＴ１１、ＧＴ１２、…、ＧＴ１ｋ）のゲートのそれぞれに接続された接地選択ライン（ＧＳＬ１、ＧＳＬ２、…、ＧＳＬｋ）を経由するイレーズ動作時でのグラウンド電圧０Ｖ）を供給するために配列されうる。このような方式で、接地選択トランジスタ（ＧＴ１１、ＧＴ１２、…、ＧＴ１ｋ）のそれぞれは、選択的にターンオン（ｔｕｒｎ−ｏｎ）されるか、ターンオフ（ｔｕｒｎ−ｏｆｆ）されうる。

図３で、複数のビットライン（ＢＬ１、ＢＬ２、…、ＢＬｋ）に沿ってそれぞれ配列されたメモリセルストリング（２０’−１、２０’−２、…、２０’−ｋ）は、複数のワードライン（ＷＬ１、ＷＬ２、…、ＷＬｋ）と少なくとも一つの共通ソースラインＣＳＬとを共有することができる。各セルストリング（２０’−１、２０’−２、…、２０’−ｋ）は、ページレジスタ＆感知増幅器ブロック７０の内に配列されたページバッファ（７１−１、７１−２、…、７１−ｋ）に接続されたレイヤ（２１−１、２１−２、…、２１−ｋ）の内の対応する一つに配列されうる。

図１の不揮発性メモリ装置１０と図２及び図３のメモリセルアレイ２０は、説明の便宜上、限定的に図示され、本発明の概念による特定実施形態を表わしたものである。
特定動作例は、３次元メモリセルアレイ２０の複数のレイヤ（２１−１〜２１−ｋ）のうちから第１レイヤ（２１−１）の第１セルストリング（２０’−１）内に配された不揮発性メモリセル２１が、ローデコーダ４０によって選択されると仮定される。

例えば、図１に示した作動配列（ｏｐｅｒａｔｉｖｅ ａｒｒａｎｇｅｍｅｎｔ）で、動作制御回路１１の構成要素は、プログラムの動作を共通的に制御するように助け、不揮発性メモリセル２１のようなメモリセルアレイ２０内の一つ以上の選択されたメモリセルにリード動作又はイレーズ動作を命令する。

電圧生成器３０は、優先的にローデコーダ４０を通じてメモリセルアレイ２０に選択的に供給される複数の制御電圧を生成し、供給するために配される。
例えば、特定のハイ（ｈｉｇｈ）レベルの電圧（例えば、電圧生成器３０に提供されるパワーサプライ電圧（ｐｏｗｅｒ ｓｕｐｐｌｙ ｖｏｌｔａｇｅ）より高いレベルを有する一つまたはそれ以上の電圧）は、制御ロジック５０から受信した多様な制御信号ＣＴＲＬに応答して電圧生成器３０によって生成されうる。

実施形態によっては、電圧生成器３０は、正の電圧生成器３２と負の電圧生成器３４とを含みうる。このような方式で、電圧生成器３０は、イレーズ電圧Ｖｅｒａｓｅ、リード電圧Ｖｒｅａｄ、プログラム電圧Ｖｐｒｏｇｒａｍ、正のリード電圧Ｖｒｅａｄｐ、負のリード電圧Ｖｒｅａｄｎなどのような制御電圧を生成してローデコーダ４０に供給することができる。

当業者が理解しうる他の制御信号のうち、このような制御電圧は、ローデコーダ４０を通じてメモリセルアレイ２０を横切ってワードライン（ＷＬ１〜ＷＬｎ）に外部より供給されるローアドレス信号（ｒｏｗ ａｄｄｒｅｓｓ ｓｉｇｎａｌ、ＸＡＤＤ）によって選択的に接続されうる。

制御ロジック５０は、一般的に電圧生成器３０、ローデコーダ４０、カラムデコーダ６０、ページレジスタ＆感知増幅器ブロック７０、Ｙ−ゲーティングブロック８０、及び入出力バッファ＆ラッチブロック９０の動作を制御する。
電圧生成器３０に供給する多様な制御信号ＣＴＲＬは、動作制御回路１１の他の構成に類似して供給しうる。この点で、制御ロジック５０は、一般的に決定ロジック５２と制御信号を生成して供給する制御信号ロジック５４とを含みうる。さらに詳細な実施形態による制御ロジック５０によって提供される制御信号は、以下、本発明の特定の実施形態との関係で説明する。

当業者に一般的に理解されるように、カラムデコーダ６０は、Ｙ−ゲーティングブロック８０の動作を制御するために外部から供給されるカラムアドレス（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ、ＹＡＤＤ）に対応する。ローデコーダ４０、ページレジスタ＆感知増幅器ブロック７０、及び入出力バッファ＆ラッチブロック９０と共にＹ−ゲーティングブロック８０は、メモリセルアレイ２０から検索されたリードデータ（ｒｅａｄ ｄａｔａ）を外部回路に伝達し、さらにメモリセルアレイ２０にプログラミングされるためのプログラムデータ（ｐｒｏｇｒａｍ ｄａｔａ）をメモリセルアレイ２０内にある指定されたメモリセルに書き込みさせうる。

当業者に知られて理解されるように、多様な動作が外部より生成された命令（ｅｘｔｅｒｎａｌｌｙ ｇｅｎｅｒａｔｅｄ ｃｏｍｍａｎｄｓ、ＣＭＤ）によってメモリセルアレイ２０に命令されうる。そのような命令は、一般的に制御ロジック５０に供給され、ロー／カラムアドレス、プログラムデータ、制御信号などを含みうる。この動作は、それぞれ、そして、リード動作として置き換えられて指示されうる。

例えば、保存されたデータが、メモリセルアレイ２０から検索された時、データリード動作が実行される。
追加的に、プログラミングされたか、イレーズされたメモリセルのデータ状態がチェックされたか、プログラミング動作又はイレーズ動作に検証された時、リード−検証動作が実行される。
すなわち、一般的に二つのタイプのリード−検証動作がある。プログラム−リード−検証動作は、プログラミング動作の一部として実行され、イレーズ−リード−検証動作は、イレーズ動作の一部として実行される。

一般的に使われるリード動作という用語は、以下において、このようなさらに特別なリード−検証動作のそれぞれを含む。
したがって、リード動作は、メモリセルアレイ２０内の一つまたはそれ以上のメモリセルのスレショルド電圧（及び／または対応するデータ状態）を決定する或る動作として理解されうる。

プログラミング動作とイレーズ動作時に、プログラム−リード−検証動作とイレーズ−リード−検証動作は、それぞれメモリセルスレショルド電圧が定義されたターゲットスレショルド電圧分布（すなわち、意図されたプログラム状態、又は意図されたイレーズ状態を指示するスレショルド電圧の範囲）にあるか否かを決定するのに使われる。

正確な性質又は特定のリード動作の機能的な意味を考慮せず、本発明は、実施形態によって、一つまたはそれ以上の不揮発性メモリセルと関連したワードライン及び／又はビットラインに定義された制御電圧を供給することで行われる。
したがって、制御ロジック５０の制御下で、そして、外部より生成された命令及び／又は内部で生成された命令に応答して、動作制御回路１１、主に電圧生成器３０は、リード動作の上記遂行を開始させるために、制御信号によって多様な制御電圧を発生させる。

例えば、実施形態によっては、制御ロジック５０は、リード動作制御信号ＶＲＣＳｉを生成し、リード動作制御信号ＶＲＣＳｉを動作制御回路１１内にある他の構成（例えば、ページレジスタ＆感知増幅器ブロック７０）に提供する。

リード動作制御信号ＶＲＣＳｉは、効果的に構成性質（ｃｏｎｓｔｉｔｕｅｎｔ ｎａｔｕｒｅ）とリード動作遂行時にリード動作区間のタイミングとを定義する。例えば、正の検証電圧（例えば、対応するターゲットスレショルド電圧分布を表わす正の電圧）に関してリード−検証動作が行われるならば、制御ロジック５０は、正のプログラム−リード−検証電圧Ｖｒｅａｄｐの生成と供給とを実行するよう制御する。

また、負の検証電圧（例えば、対応するターゲットスレショルド電圧分布を表わす負の電圧）に関してリード−検証動作が行われるならば、制御ロジック５０は、負のプログラム−リード−検証電圧Ｖｒｅａｄｎの生成と負の供給とを実行するよう制御する。前の状況で、プログラム−リード−検証動作時に、正のプログラム−リード−検証電圧Ｖｒｅａｄｐと負のプログラム−リード−検証動作Ｖｒｅａｄｎの内の何れか一つは、複数のワードライン（ＷＬ１〜ＷＬｎ）中より選択された不揮発性メモリセルに接続された少なくとも一つのワードラインに供給されうる。

ここで、正のプログラム−リード−検証電圧と負のプログラム−リード−検証電圧は、それぞれ多様な正のリード電圧Ｖｒｅａｄｐと多様な負のリード電圧Ｖｒｅａｄｎとの例であり、プログラム−リード−検証動作外のリード動作の間にも生成されうる。

前述した、正（ｐｏｓｉｔｉｖｅ）という用語は、０Ｖより高い或る電圧として理解しなければならず、負（ｎｅｇａｔｉｖｅ）という用語は、０Ｖより低い或る電圧として理解しなければならない。スレショルド電圧分布の一部は、０Ｖと同じか、大きいという事実にもかかわらず、負の検証（または、ターゲット）電圧は、負のスレショルド電圧分布を表わすことができる。

一実施形態による制御ロジック５０は、多様なリード電圧（例えば、ＶｒｅａｄｐとＶｒｅａｄｎ）の生成を制御するだけではなく、他の制御電圧と電流リード動作の実行の開始を制御する制御信号を発生させる。例えば、リード動作制御信号ＶＲＣＳｉは、リード動作区間内の区間（または、サブ−区間（ｓｕｂ−ｉｎｔｅｒｖａｌｓ））の間に制御電圧及び制御信号の性質とタイミングとを定義するのに使われる。

例えば、図４の符号１５のリード動作区間を考えれば良い。
図４は、図１に示した制御ロジックより供給された特定の制御信号によって制御されるリード動作区間の区間構成を示す図である。
リード動作の一実施形態を仮定して見れば、対応するリード動作区間（図４の符号１５）は、選択されたメモリセルストリングに接続されたビットラインのディスチャージ（ｄｉｓｃｈａｒｇｅ）時間を定義するディスチャージ区間ＤＣＴ、ビットラインのプリチャージ（ｐｒｅｃｈａｒｇｅ）時間を定義するプリチャージ区間ＰＴ、ビットラインのディベロップ（ｄｅｖｅｌｏｐｉｎｇ）時間を定義するディベロップ区間ＤＶＴ、及びビットラインのセンシング（ｓｅｎｓｉｎｇ）時間を定義するセンシング区間ＳＴを含む。

当業者ならば、他の又は追加的な区間（または、サブ−区間）タイプが、特定のメモリシステム設計とその動作方法によるリード動作区間に含まれうるということを認知する。
従来では、特定のリード動作区間（または、プログラミング動作区間、またはイレーズ動作区間）を形成する順次的遂行区間の各持続時間は、製造業者の既定の機能及び／又はメモリシステム初期化で固定される。

しかし、本実施形態によるリード動作制御信号ＶＲＣＳｉは、順応的に、リード動作区間を形成する一つ又はそれ以上の区間の持続時間をメモリシステム状態の機能として調節（または、変更）することができる。
この順応的調節機能は、後述においてさらに詳しく説明する。
また、類似した方法で、動作タイミング（ｏｐｅｒａｔｉｏｎａｌ ｔｉｍｉｎｇ）と、プログラミング動作区間又はイレーズ動作区間内の区間の持続時間は、実施形態によっては、動作制御回路１１で生成された一つ又はそれ以上のプログラム（または、イレーズ）制御信号を使って調節される。

したがって、実施形態によっては、動作制御回路１１は、イレーズ−リード−検証動作の間に不揮発性メモリセルが複数のワードライン（ＷＬ１〜ＷＬｎ）のうちから選択された不揮発性メモリセルに接続されたワードラインに供給される（負の／正の）イレーズ−リード−検証電圧Ｖｒｅａｄｎ／Ｖｒｅａｄｐとの関係で適切にイレーズされたか否かを決定するのに使われるイレーズ−リード−検証動作のタイミングを制御することができるイレーズ制御信号を生成することができる。

上述の例において、当業者ならば、正のリード電圧Ｖｒｅａｄｐと負のリード電圧Ｖｒｅａｄｎとの用語が、一般的にあらゆるタイプのリード動作時に選択された不揮発性メモリセルのワードラインに供給されるリード電圧を説明するのに使われるということを認識することができる。
同様に、類似したイレーズ動作信号とプログラミング動作制御信号の用途と性質は、リード動作制御信号ＶＲＣＳｉを理解することで容易に推論されることを通じて説明される。

図４を再び参照すると、制御ロジック５０によって生成されたリード動作制御信号ＶＲＣＳｉは、通常ｎは１からｎまで変化する時、ｎ区間のシーケンスの間に反復的な方法（すなわち、各動作区間別）で供給される点が注意しなければならない。
特定の実施形態によっては、動作制御回路１１は、リード動作区間のタイミング（すなわち、リード動作区間を形成する各区間の持続時間及び／又はリード動作区間全体の持続時間）を調節することができる一つまたはそれ以上の制御信号を生成することを制御する。

このような調節は、動作区間“ｉ”、各動作区間“ｉ＋１”を基にしてなされうる。
例えば、ディスチャージ区間ＤＣＴ、プリチャージ区間ＰＴ、ディベロップ区間ＤＶＴ、及びリード動作を形成するセンシング区間ＳＴの内の少なくとも一つの区間の持続時間は、一つまたはそれ以上の供給された制御信号（例えば、ＶＲＣＳｉ）によって特定のリード動作区間“ｉ”の間に増加するか、減少しうる。
この動作例を拡張して、制御ロジック５０に応答する電圧生成器３０、ローデコーダ４０、カラムデコーダ６０、ページレジスタ＆感知増幅器ブロック７０、及びＹ−ゲーティングブロック８０の動作をさらに説明する。

リード動作時に、電圧生成器３０は、制御ロジック５０より供給される制御信号ＣＴＲＬによって正のリード電圧Ｖｒｅａｄｐと負のリード電圧Ｖｒｅａｄｎの内の少なくとも一つを生成する。
外部より供給されるローアドレスＸＡＤＤによって、ローデコーダ４０は、正のリード電圧Ｖｒｅａｄｐ又は負のリード電圧Ｖｒｅａｄｎのうち、一つを複数のワードライン（ＷＬ１〜ＷＬｎ）のうち制御信号（例えば、リード動作電圧またはリード−検証動作電圧）によって選択されたワードラインに供給する。

正のリード電圧Ｖｒｅａｄｐ又は負のリード電圧Ｖｒｅａｄｎは、電圧生成器３０によって生成されて、ローデコーダ４０を通じて制御電圧集合の部分として供給されうる。したがって、電圧生成器３０は、また、プログラミング動作のための必要に応じてプログラム電圧Ｖｐｇｍを生成するか、イレーズ動作のための必要に応じてイレーズ電圧Ｖｅｒａｓｅを生成することができる。実施形態によって、正の電圧生成器３２は、正のリード電圧Ｖｒｅａｄｐを生成するのに使われ、負のリード電圧生成器３４は、制御信号ＣＴＲＬによって制御ロジック５０より伝達された電圧選択情報に基づいて負のリード電圧Ｖｒｅａｄｎを生成するのに使われる。

特に、不揮発性メモリ装置（図１の符号１０）の構成要素は、図５〜図８にてさらに詳細に説明する。
図５は、リード動作の間に選択されたワードラインに正のリード電圧が供給される時の選択された不揮発性メモリセルに関連したビットラインのビットラインプリチャージスキームの部分回路図であり、図６は、選択されたワードラインに供給される正のプログラム−リード−検証電圧を有する図５に示した不揮発性メモリセルのスレショルド電圧の分布を示すグラフであり、図７は、読み取り動作の間に選択されたワードラインに負のリード電圧が供給される時の選択された不揮発性メモリセルに関連したビットラインのビットラインプリチャージスキームの部分回路図であり、図８は、選択されたワードラインに供給される負のプログラム−リード−検証電圧を有する図７に示した不揮発性メモリセルのスレショルド電圧の分布を示すグラフである。
これら構成要素の動作は、複数のワードライン（ＷＬ１〜ＷＬｎ）の内から第２ワードラインＷＬ２に接続されており、第１ビットラインＢＬ１に接続された第１メモリセルストリング（２０−１）に配列され、選択された不揮発性メモリセル２１に命令するよう仮定されたプログラム−リード−検証動作によってさらに説明される。

第２ワードラインＷＬ２と第１ビットラインＢＬ１は、選択された不揮発性メモリセル２１に接続（直接的にまたは間接的に）されており、制御電圧のそれぞれの通信に使われるために、選択されたワードライン又は選択されたビットラインとして言及される。

実施形態によって、プログラム−リード−検証動作時に、ローデコーダ４０は、電圧生成器３０によって生成された正のリード−検証電圧Ｖｒｅａｄｐ、又は負のリード−検証電圧Ｖｒｅａｄｎの内の何れか一つを、選択されたワードラインＷＬ２に供給し、正常リード電圧Ｖｒｅａｄを残っているワードライン（ＷＬ１、及びＷＬ３〜ＷＬｎ）、ストリング選択トランジスタＳＴ１のゲートに接続されているストリング選択ラインＳＳＬ、及び接地選択トランジスタＧＴ１のゲートに接続されている接地選択ラインＧＳＬにさらに供給する。

この電圧バイアス状態で、接地電圧は、共通ソースラインＣＳＬとメモリセルアレイ２０の複数の不揮発性メモリセルを含む半導体バルク（ｂｕｌｋ）とに供給される。同様に、リード動作時に、ローデコーダ４０は、電圧生成器３０によって生成された正のリード電圧Ｖｒｅａｄｐ又は負のリード電圧Ｖｒｅａｄｎを、選択されたワードラインＷＬ２に供給し、またリード電圧Ｖｒｅａｄを残っているワードライン（ＷＬ１、及びＷＬ３〜ＷＬｎ）、ストリング選択トランジスタＳＴ１のゲートに接続されているストリング選択ラインＳＳＬ、及び接地選択トランジスタＧＴ１のゲートに接続されている接地選択ラインＧＳＬに供給する。この電圧バイアス状態で、接地電圧は、共通ソースラインＣＳＬと半導体バルクとに供給される。

前述したプログラム−リード−検証動作、またはリード動作の内の一つの結果によって、リードデータは、メモリセルアレイ２０から検索（ｓｅａｒｃｈ）され、ページレジスタ＆感知増幅器ブロック７０のページバッファ（７１−１）を通じて入出力バッファ＆ラッチブロックに送られる。

制御ロジック５０は、その次に外部より供給される命令ＣＭＤと制御ロジック５０から受信した対応する制御信号と関係した入出力バッファ＆ラッチブロック９０の動作を制御する。
リード動作制御信号ＶＲＣＳｉとさらに、制御ロジック５０は、また定義されたリード動作シーケンス（ｓｅｑｕｅｎｃｅ）によって電圧選択情報を生成する。例えば、制御ロジック５０は、ビットラインディスチャージ動作を制御するディスチャージ制御信号ＤＩＳとページレジスタ＆感知増幅器ブロック７０内のビットラインプリチャージ動作を制御するプリチャージイネーブル信号ＢＬＰＲＥとをそれぞれ生成する。

すなわち、制御ロジック５０の決定ロジック５２は、リード動作シーケンスによって電圧選択情報（例えば、多様な制御信号ＣＴＲＬを経由して電圧生成器３０と制御信号ロジック５４とに伝達される情報）を生成することができる。実施形態によって、制御ロジック５０、決定ロジック５２、及び／又は制御信号ロジック５４は、ハードウェア、ファームウエア及び／又はソフトウェアとして具現可能である。特定の実施形態では、制御ロジック５０の決定ロジック５２は、ステートマシン（ｓｔａｔｅ ｍａｃｈｉｎｅ）として具現可能である。

制御ロジック５０の制御信号ロジック５４は、決定ロジック５２によって供給される電圧選択情報に基づいてリード動作区間のタイミングを定義（または、調節）するために、少なくともページレジスタ＆感知増幅器ブロック７０に供給するリード動作制御信号ＶＲＣＳｉを生成するのに使われる。
これと関連して、制御ロジック５０の制御信号ロジック５４は、ページレジスタ＆感知増幅器ブロック７０に供給するプリチャージイネーブル信号ＢＬＰＲＥのアクティブ区間（例えば、図９と図１０とに示すプリチャージイネーブル信号ＢＬＰＲＥが、ローレベルである区間）を調節するのに使われる。

ページレジスタ＆感知増幅器ブロック７０は、選択されたビットラインに供給されるプリチャージ電圧の開始時間とリード動作制御信号ＶＲＣＳｉに応答してプリチャージ電圧が遮断される遮断時間との内の少なくとも一つを制御することによって、ビットラインプリチャージ機能を行うことができる多様な回路（すなわち、プリチャージ電圧供給回路）を含む。

実施形態によって、開始時間は、ディベロップ区間ＤＶＴのタイミング及び／又は持続時間を制御することによって、調節される遮断時間の間にディスチャージ区間ＤＣＴのタイミング及び／又は持続時間を調節することによって制御される（図４参照）。
図５は、ビットラインプリチャージスキームの間に選択されたメモリセル２１を含むメモリセルストリング（２１−１）に供給される制御電圧バイアス状態を示した部分回路図であり、正のリード電圧Ｖｒｅａｄｐは、リード動作の間に選択されたワードラインＷＬ２に供給される。
図６は、選択されたメモリセル２１のプログラミングされたデータ状態（例えば、“０”またはオフ−セル）と関連した正のターゲットスレショルド電圧分布を示す。

図９は、さらに供給された制御信号と３種の実施形態（ＣＡＳＥ１、ＣＡＳＥ２、ＣＡＳＥ３）による対応する応答に関連した波形図である。
図１、図４、図５、図６、及び図９を参照すると、本実施形態による不揮発性メモリ装置１０のプログラム−リード−検証動作は、正のプログラム−リード−検証電圧Ｖｒｅａｄｐが選択されたワードラインＷＬ２に供給されると仮定して説明する。

図５に示した電圧バイアス状態と比較すれば、図７の部分回路図は、リード動作時に選択されたワードラインＷＬ２に負のリード電圧を供給するビットラインプリチャージスキームの間に選択された不揮発性メモリセル２１を含むメモリセルストリング（２１−１）に供給される電圧バイアス状態を示す。図８は、選択されたメモリセル２１のプログラミングされたデータ状態（例えば、“０”またはオフ−セル）と関連した負のターゲットスレショルド電圧分布を示す。

図１、図４、図７、図８、及び図９を参照すると、実施形態による不揮発性メモリ装置（図１の符号１０）のプログラム−リード−検証動作は、負のプログラム−リード−検証電圧Ｖｒｅａｄｎが不揮発性メモリセル２１と接続され、選択されたワードラインＷＬ２に供給されるものを仮定して説明する。この与えられた背景は、図９のＣＡＳＥ１で説明する。

選択された不揮発性メモリセル２１は、それのスレショルド電圧が正のプログラム−リード−検証電圧Ｖｒｅａｄｐと関連した正のターゲットレベルＶ１よりさらに高くプログラミングされたものと仮定される。したがって、正のプログラム−リード−検証電圧Ｖｒｅａｄｐが選択されたワードラインＷＬ２に供給される時、制御ロジック５０の制御信号ロジック５４は、また、スイッチトランジスタ（７３−５）への第１制御信号ＶＲＣＳ１の供給、ディスチャージトランジスタ（７３−１）へのディスチャージ制御信号ＤＩＳの供給、及びページバッファ（図５の符号（７１−１））のプリチャージトランジスタ（７３−３）へのプリチャージイネーブル信号ＢＬＰＲＥの供給のトリガーとなる。

結果的に、選択されたビットラインＢＬ１の電圧ＶＢＬ１を接地電圧ＶＳＳにディスチャージさせるためのディスチャージ区間（ＤＣＴ＝Ｔ１）の間に、ディスチャージトランジスタ（７３−１）は、ディスチャージ区間Ｔ１の間にハイレベルであるディスチャージ制御信号ＤＩＳの制御下で選択されたビットラインＢＬ１の電圧ＶＢＬ１を接地電圧ＶＳＳにディスチャージさせる。

この状態の結果で、プリチャージトランジスタ（７３−３）は、ハイレベルであるプリチャージイネーブル信号ＢＬＰＲＥに応答してターンオフされ、スイッチトランジスタ（７３−５）は、ディスチャージ区間Ｔ１の間に第１電圧レベルＶ１１を有する第１制御信号ＶＲＣＳ１に応答してターンオンされる。したがって、ビットラインＢＬ１の電圧ＶＢＬ１は、接地電圧ＶＳＳで初期化される。

ディスチャージ区間Ｔ１の一時点で、正のプログラム−リード−検証電圧Ｖｒｅａｄｐは、選択されたワードラインＷＬ２に供給され、（正常）リード電圧Ｖｒｅａｄは、選択されていないワードライン（ＷＬ１、及びＷＬ３〜ＷＬｎ）だけではなく、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬとにも供給される。接地電圧ＶＳＳ、すなわち、０Ｖが共通ソースラインＣＳＬと半導体バルクとに供給される。

選択されたビットラインＢＬ１の電圧をプリチャージ電圧ＶＢＬ１ｐにプリチャージするためのプリチャージ区間（ＰＴ＝Ｔ２）の間に、ディスチャージトランジスタ（７３−１）は、ローレベル（ｌｏｗ ｌｅｖｅｌ）のディスチャージ制御信号ＤＩＳに応答してターンオフされ、ＰＭＯＳＦＥＴとして具現可能なプリチャージトランジスタ（７３−３）は、ローレベルのプリチャージイネーブル（ｐｒｅｃｈａｒｇｅ ｅｎａｂｌｅ）信号ＢＬＰＲＥに応答してターンオンされ、スイッチトランジスタ（７３−５）は、第１制御信号ＶＲＣＳ１が第１電圧レベルＶ１１より小さな第２電圧レベルＶ１２に変わるのに応答してターンオンされる。

したがって、プリチャージ区間Ｔ２の間に、プリチャージトランジスタ（７３−３）は、スイッチトランジスタ（７３−５）を通じて選択されたビットラインＢＬ１をプリチャージ電圧ＶＢＬ１ｐにプリチャージする。
また、プリチャージ区間Ｔ２の間に、選択されたワードラインＷＬ２に供給される電圧Ｖ_ＷＬ２は、正のプログラム−リード−検証電圧Ｖｒｅａｄｐと関連したターゲットレベルＶ１に到逹する。正のターゲットレベルＶ１は、選択された不揮発性メモリセル２１のプログラミングされたスレショルド電圧より低いために、選択された不揮発性メモリセル２１は、オフ−セル（ｏｆｆ−ｃｅｌｌ）になる。

ディベロップ区間（ＤＶＴ＝Ｔ３）の間に、スイッチトランジスタ（７３−５）は、第１制御信号ＶＲＣＳ１が第２電圧レベルＶ１２より低い第３電圧レベル（すなわち、接地電圧０Ｖ）に変わるのに応答してターンオフされる。
プリチャージ電圧トランジスタ（７３−３）と選択されたビットラインＢＬ１が、このような状態で電気的に分離されているために、選択されたビットラインＢＬ１の電圧Ｖ_ＢＬ１は、選択された不揮発性メモリセル２１のプログラミングされた状態によってプリチャージ電圧レベルＶ_ＢＬ１ｐに保持されるか、接地電圧に落ちる。

すなわち、選択された不揮発性メモリセル２１が、オフ−セルである時、選択されたビットラインＢＬ１の電圧Ｖ_ＢＬ１は、プリチャージ電圧レベルＶ_ＢＬ１ｐに保持されるが、選択された不揮発性メモリセル２１が、オン−セル（ｏｎ−ｃｅｌｌ）である時、選択されたビットラインＢＬ１の電圧Ｖ_ＢＬ１は、接地電圧に落ちる。

したがって、図９のＣＡＳＥ１で、選択された不揮発性メモリセル２１がオフ−セルであるために、選択されたビットラインＢＬ１の電圧Ｖ_ＢＬ１は、ディベロップ区間Ｔ３の間にプリチャージ電圧レベルＶ_ＢＬ１ｐ付近に保持される。
結果的に、感知区間（ＳＴ＝Ｔ４）の間に、感知増幅器（図５の符号（７３−７））は、選択されたビットラインＢＬ１の電圧Ｖ_ＢＬ１を基準感知電圧Ｖｓｅｎｓｅと比較し、該比較結果によるデータＤＡＴＡ１（すなわち、ハイレベルを有する“１”状態でプログラミングされたデータ）を出力する。

図６の“Ａ”領域にあるスレショルド電圧を表わす特定不揮発性メモリセルは、以後のプログラミング動作の間にオフ−セル領域に移動しうる。

図９に示したＣＡＳＥ２を、以下に説明する。
上述したＣＡＳＥ１と比較して、図９のＣＡＳＥ２では、負のプログラム−リード−検証電圧Ｖｒｅａｄｎが選択されたワードラインＷＬ２に供給されるものと仮定する。
ＣＡＳＥ１とＣＡＳＥ２で、正のプログラム−リード−検証電圧Ｖｒｅａｄｐ又は負のプログラム−リード−検証電圧Ｖｒｅａｄｎの内の一つは対称的に選択されたワードラインＷＬ２に供給される。“対称的に”という用語は、最初のワードライン電圧（例えば、図９の例で０Ｖ）から始めて、正のターゲット電圧Ｖ１と負のターゲット電圧Ｖ３との間の中間に位置することを意味し、（或るタイプの）正のリード電圧Ｖｒｅａｄｐと（類似したタイプの）負のリード電圧Ｖｒｅａｄｎは、共通的に定義された時間の間に類似した電圧勾配特性で供給される。

結果的に、正のリード電圧Ｖｒｅａｄｐと負のリード電圧Ｖｒｅａｄｎは、最初のワードライン電圧によって定義された軸から対称的に遠ざかる。
“電圧勾配特性”という用語は、供給された正の／負のリード電圧のレベル変化の時間による関数で指示される。すなわち、電圧勾配特性は、正のリード電圧及び／又は負のリード電圧が、それぞれ選択されたワードラインに供給される合理的な時間に対して定義されうる。例えば、与えられた時間の間に正のリード電圧及び／又は負のリード電圧に対する電圧勾配特性は、線形的にまたは非線形的（例えば、指数的に（ｅｘｐｏｎｅｎｔｉａｌｌｙ））に表すことができる。

すなわち、図９のＣＡＳＥ２で、負のプログラム−リード−検証電圧Ｖｒｅａｄｎ（正のプログラム−リード−検証電圧Ｖｒｅａｄｐと対称的な）は、負のターゲット電圧Ｖ３によって指示された図８の負のターゲットスレショルド電圧分布によって選択されたワードラインＷＬ２に供給されうる。

図６の仮定と同様に、選択されたメモリセル２１は、負のターゲット電圧Ｖ３より高いスレショルド電圧を有したものと仮定される。また、制御ロジック５０の制御信号ロジック５４は、前のように負のプログラム−リード−検証電圧Ｖｒｅａｄｎが選択されたワードラインＷＬ２に供給される時、第１制御信号ＶＲＣＳ１、ディスチャージ制御信号ＤＩＳ、及びプリチャージイネーブル信号ＢＬＰＲＥをページバッファ（７１−１）に供給するものと仮定する。

したがって、ＣＡＳＥ２でプリチャージ区間Ｔ２の間に、負のプログラム−リード−検証電圧Ｖｒｅａｄｎが選択されたワードラインＷＬ２に供給される時、選択された不揮発性メモリセル２１は、負のプログラム−リード−検証電圧ＶｒｅａｄｎがターゲットレベルＶ３に到逹するまでオン−セル状態で残っている。
したがって、プリチャージトランジスタ（７３−３）から選択されたビットラインＢＬ１に供給される電荷は、オン−セル状態の選択された不揮発性メモリセル２１を通じて接地にディスチャージされる。

したがって、負のプログラム−リード−検証電圧Ｖｒｅａｄｎが選択されたワードラインＷＬ２に供給される時、選択されたビットラインＢＬ１のプリチャージ電圧Ｖ_ＢＬ１ｎのピーク（ｐｅａｋ）値は、正のプログラム−リード−検証電圧Ｖｒｅａｄｐが選択されたワードラインＷＬ２に供給される時の選択されたビットラインＢＬ１のプリチャージ電圧Ｖ_ＢＬ１ｎより低い（図９のＣＡＳＥ１とＣＡＳＥ２とを比較）。

結果的に、図９のＣＡＳＥ２のプリチャージ区間Ｔ２の間に負のプログラム−リード−検証電圧Ｖｒｅａｄｎは、選択されたビットラインＢＬ１のプリチャージ電圧Ｖ_ＢＬ１ｎがディベロップ区間Ｔ３の間に確定された感知電圧Ｖｓｅｎｓｅ以上に保持されるのに不十分な時間の間に負のターゲットレベルＶ３で保持される。
したがって、供給された正のリード電圧Ｖｒｅａｄｐ又は供給された負のリード電圧Ｖｒｅａｄｎと関係した選択された不揮発性メモリセル２１のオン−セル状態、オフ−セル状態は、プログラミングされたままリードされなければならない選択された不揮発性メモリセル２１で感知増幅器（７３−７）による感知区間Ｔ４の間に他のビットライン感知結果を引き起こす。

図９で、このような他のビットライン感知結果は、データ値が“１”に出力されたＣＡＳＥ１とデータ値が“０”に誤って出力されたＣＡＳＥ２との比較によって表われる。ＣＡＳＥ２に表われた誤った出力データは、プログラム−リード−検証動作の失敗を引き起こす。図６の例と同様に、図８のＢ領域のスレショルド電圧を有する特定不揮発性メモリセルは、新たなプログラミング動作を通じてオフ−セル領域に移動しうる。

上記の例は、如何に従来の不揮発性メモリ装置で実行されたリード動作が類似してプログラミングされた不揮発性メモリセルの正確なデータ、又はエラーがあるリードデータのうち何れか一つを構成リード動作の間に正のリード電圧Ｖｒｅａｄｐで供給するか、負のリード電圧Ｖｒｅａｄｎで供給するかによって、リターン（ｒｅｔｕｒｎ）できるか否かを説明する。これは、明確に受け入れられない結果である。

この受け入れられない結果を処理し、校正するために、本発明の概念による実施形態は、選択されたワードラインに、正のリード電圧Ｖｒｅａｄｐで供給されるものと負のリード電圧Ｖｒｅａｄｎで供給されるものとの間の選択されたビットライン電荷の蓄積と保有との差を補償するために、それぞれ動作制御回路１１（例えば、ページレジスタ＆感知増幅器ブロック７０）の構成で供給される他の制御信号（例えば、ＶＲＣＳ１／ＶＲＣＳ２）を生成することができる制御ロジック５０を含む動作制御回路１１を提供する。

この受け入れられない結果は、制御信号及び正のリード電圧Ｖｒｅａｄｐと負のリード電圧Ｖｒｅａｄｎが、完全に対称的な方法での供給（すなわち、一時的に対称的な時間区間の間に供給と初期ワードライン電圧と関連して類似した電圧勾配特性に供給）される制御電圧状態下で可能となる。
一側面で、本発明の実施形態は、正のリード電圧Ｖｒｅａｄｐ又は負のリード電圧Ｖｒｅａｄｎが、選択されたワードラインに供給される決定に基づいた第１制御信号ＶＲＣＳ１及び第２制御信号ＶＲＣＳ２の生成と供給とを提供する。

供給された第１制御信号ＶＲＣＳ１及び第２制御信号ＶＲＣＳ２に基づいて、リード動作区間に対応するリード動作のタイミングは、適応的に調節される。例えば、このリード動作タイミング調節は、第１制御信号ＶＲＣＳ１及び第２制御信号ＶＲＣＳ２に応答してページバッファ（７１−１、７１−２、…、７１−ｍ）の動作を異ならせて制御することでなされ得る。

図９のＣＡＳＥ３で、一実施形態によって、負のリード電圧が選択されたワードラインに供給される時、第２制御信号ＶＲＣＳ２に応答して本質的にリード動作区間の持続時間を延長するか、特別にリード動作区間のプリチャージ区間（ＰＴ＝Ｔ２）を延長することによって、リード動作区間のタイミングを調節する。
ディスチャージ区間（ＤＣＴ＝Ｔ１）、ディベロップ区間（ＤＶＴ＝Ｔ３）、及び／又は感知区間（ＳＴ＝Ｔ４）のタイミング、又は関連したタイミングは、制御ロジック５０によって供給される多様な制御信号ＶＲＣＳｉに応答して調節される。

図９に示した特定の例（ＣＡＳＥ１、ＣＡＳＥ２、及びＣＡＳＥ３）で、第１制御信号ＶＲＣＳ１と第２制御信号ＶＲＣＳ２との効果を比較する時、負のプログラム−リード−検証電圧Ｖｒｅａｄｎが選択されたワードラインＷＬ２に供給される間に延長されたプリチャージ区間（ＣＡＳＥ３のＴ２’）は、正のプログラム−リード−検証電圧Ｖｒｅａｄｐが供給される間の通常のプリチャージ区間（ＣＡＳＥ１とＣＡＳＥ２のＴ２）と逆に定義される。

延長されたプリチャージ区間Ｔ２’の間に、負のプログラム−リード−検証電圧Ｖｒｅａｄｎは、負のターゲット電圧Ｖ３のレベルに完全に到逹し、選択されたビットラインＢＬ１の適切な電圧状態を確保するために十分な時間の間に、このレベルが保持されうる。
図９のＣＡＳＥ３に表わしたように、選択された不揮発性メモリセル２１は、ディベロップ区間Ｔ３の間にオフ−セルである。したがって、選択されたビットラインＢＬ１に供給されるプリチャージ電圧Ｖ_ＢＬ１ｎは、ディベロップ区間Ｔ３の間に十分に得られ得る。

結果的に、感知増幅器（７３−７）は、適切に感知し、感知区間Ｔ４の間にハイレベルを有するデータ値“１”を出力する。このような方法で、実施形態によって、正のリード電圧Ｖｒｅａｄｐが選択されたワードラインに供給される時、使われる通常のプリチャージ区間Ｔ２の持続時間は負のリード電圧Ｖｒｅａｄｎが供給される時、延長されたプリチャージ区間Ｔ２’に増加し得る。

結果的に、ＣＡＳＥ２でオン−セルとして誤って感知されうる選択された不揮発性メロリーセル２１は、図９のＣＡＳＥ３でオフ−セルとして適切に感知される。したがって、通常のプリチャージ区間Ｔ２を延長するための第２制御信号ＶＲＣＳ２の使用は、通常の（延長されていない）プリチャージ区間Ｔ２に対応する第１制御信号ＶＲＣＳ１と比較して、相対的にさらに多くの電荷が選択されたビットラインＢＬ１に供給する（そして、蓄積されるように）効果を有する。

しかし、この接近は、一つの例に過ぎず、リード動作の間に対応するワードラインに負のリード電圧が供給される時、選択されたビットラインに正のリード電圧の類似した供給と比較して、相対的にさらに多くの電荷が供給され、蓄積され、保有される多くの接近が可能である。

図１０は、追加的な３種の例（ＣＡＳＥ４、ＣＡＳＥ５、及びＣＡＳＥ６）で構成された供給された制御電圧（と対応する応答）での他のリード動作実行を定義する応答波形図である。
図１０による他の接近は、図９による接近と比較して思えば、最もよく理解される。
前述したように、図９の正のリード電圧Ｖｒｅａｄと負のリード電圧Ｖｒｅａｄｎ（例えば、プログラム−リード−検証例）は、最初のワードライン電圧、例えば、０Ｖと対称的に供給される。これと比較して、図１０の正のリード電圧Ｖｒｅａｄｐと負のリード電圧Ｖｒｅａｄｎ（ここで、再び、プログラム−リード−検証例として使われた）は、選択されたワードラインに非対称的に供給される。

“非対称的”という用語は、“対称的”という用語の反対語として使用され、前述した、すなわち、正のリード電圧Ｖｒｅａｄｐと負のリード電圧Ｖｒｅａｄｎは、
（１）他の時間区間の間に選択されたワードラインに供給されるか、
（２）他の電圧勾配特性で選択されたワードラインに供給される時、
非対称的に供給される。

図１０で説明した例で、このような非対称的な状態の二つの場合は、負のリード電圧Ｖｒｅａｄｎが、正のリード電圧Ｖｒｅａｄｐと比較して長時間の間に、そして、他の電圧勾配特性で選択されたワードラインに供給された以後に適用される。
したがって、図１０の例で、正のプログラム−リード−検証電圧Ｖｒｅａｄｐと関連した正のターゲット電圧Ｖ１は、以前のように保持され、負のプログラム−リード−検証電圧Ｖｒｅａｄｎと関連した負のターゲット電圧Ｖ３も同様である。

しかし、図１０に示した例で、負のプログラム−リード−検証電圧Ｖｒｅａｄｎが、負のターゲット電圧Ｖ３に到逹するのにかかる時間が正のプログラム−リード−検証電圧Ｖｒｅａｄｐが正のターゲット電圧Ｖ１に到逹するのにかかる時間よりさらに長い。
本発明の多様な実施形態によって説明される“対称的な”と“非対称的な”の概念は、融通性なしに現実的に途方もない数学的な正確性を要求するものと解析されてはならない。したがって、対称的なと非対称的なの用語と関連して近似的な時間の間の、そして、名目上初期ワードライン電圧に対して“実質的に対称的な”または“実質的に非対称的な”の意味は、当業者ならば理解することができる。

非対称的、対称的に負のリード電圧と正のリード電圧との供給を効果的に提供するために、リード動作区間のタイミングを異ならせて適用した負のリード電圧と正のリード電圧と同様に、他の接近も使われる。
例えば、電圧生成器３０の負の電圧生成器３４は、その電流駆動容量が正の電圧生成器３２に比べて相対的にあまりにも大きいかも知れない。このような電荷ポンピング（ｐｕｍｐｉｎｇ）（そして、適切な電圧／電流駆動）容量の不一致は、与えられた時間の間に正のリード電圧Ｖｒｅａｄｐと比較した時、急激な電圧勾配特性を有する負のリード電圧Ｖｒｅａｄｎを生成するものを許容することになる。

この負のリード電圧Ｖｒｅａｄｎの急激な電圧勾配特性は、正のリード電圧Ｖｒｅａｄｐが同じ適用時間の間に供給した電荷と比較する時、選択されたビットラインＢＬ１に供給される電荷の比率が増加する効果を有し得る。

図１０のＣＡＳＥ４は、本質的に図９のＣＡＳＥ４に説明された同一の正のリード電圧Ｖｒｅａｄｐの適用例と同一である。したがって、ＣＡＳＥ４の説明は省略する。しかし、図１０のＣＡＳＥ５は、図７、図８、及び図１０を参照して説明する。
図１０のＣＡＳＥ５で、選択された不揮発性メモリセル２１のスレショルド電圧は、中間（ｍｉｄｄｌｅ）電圧Ｖ２とターゲット電圧Ｖ３との間にあるものと仮定される（図８の領域“Ｃ”を参照）。

したがって、選択されたビットラインＢＬ１のディベロップが、負のプログラム−リード−検証電圧Ｖｒｅａｄｎより低い中間電圧Ｖ２地点で始めて負のターゲット電圧Ｖ３に完全に到逹した時、選択された不揮発性メモリセル２１はオン−セルに決定されるか、たとえそれがオフ−セルであるとしてもオン−セルに作動する。
すなわち、“Ｃ”領域にあるスレショルド電圧を有する不揮発性メモリセルは、ターゲット電圧Ｖ３との関係でオフ−セルに決定され得るが、中間電圧Ｖ２との関係でオン−セルに決定され得る。

ＣＡＳＥ５で、通常のプリチャージ区間Ｔ２の次に負のプログラム−リード−検証電圧Ｖｒｅａｄｎが選択されたワードラインＷＬ２に供給され、中間電圧Ｖ２に到逹した時、選択された不揮発性メモリセル２１はオン−セル状態で残っている。
したがって、選択されたビットラインＢＬ１のプリチャージ電圧Ｖ_ＢＬ１ｎは、ディベロップ区間Ｔ３の間に要求される感知電圧Ｖｓｅｎｓｅの下に落ちる。したがって、感知増幅器（７３−７）は、感知区間Ｔ４の間にデータ値を“０”に誤って出力することがある。したがって、選択された不揮発性メモリセル２１は、たとえ実質的にオフ−セルであるとしてもオン−セルに感知される。

再び、この受け入れられない結果を解決するために、ＣＡＳＥ６を見れば、本発明の実施形態による不揮発性メモリ装置は、リード電圧のタイプ（すなわち、負の電圧または正の電圧）によって微分された複数の制御信号ＶＲＣＳｉを供給する制御ロジック５０を含む動作制御回路１１を含む。
これらの制御信号のうち少なくとも一つ（例えば、第２制御信号ＶＲＣＳ２）は、通常のプリチャージ区間Ｔ２の持続時間を延長されたプリチャージ区間Ｔ２’に増加させるのに使われる。

この延長されたプリチャージ区間Ｔ２’の結果、ページバッファ（７１−１）の動作は、不揮発性メモリ装置１０で調節され、本質的に、さらに多くの電荷を選択されたビットラインＢＬ１に供給するために選択されたワードラインＷＬ２に供給される負のリード電圧Ｖｒｅａｄｎの供給と関連する。

ページバッファ（７１−１）は、延長されたプリチャージ区間Ｔ２’の間に第２制御信号ＶＲＣＳ２に応答して選択されたビットラインＢＬ１をプリチャージ電圧Ｖ_ＢＬ１ｎにプリチャージする。すなわち、ページバッファ（７１−１）は、選択されたワードラインＷＬ２が負のプログラム−リード−検証電圧Ｖｒｅａｄｎと関連した負のターゲット電圧Ｖ３に完全に到逹するまで選択されたビットラインＢＬ１でプリチャージ動作を行う。

このような方法で、図１０のＣＡＳＥ６の例で示したリード−検証動作は、選択された不揮発性メモリセル２１が、図８のスレショルド電圧分布のＣ領域に位置するスレショルド電圧を有している時にも、選択された不揮発性メモリセル２１のデータ状態を正確にリード−検証することができる。

図９と図１０で、一実施形態による制御ロジック５０は、選択されたワードラインに供給されるものが正の制御電圧であるか、負の制御電圧であるかに関係なく、与えられたリード動作区間と関連したディスチャージ区間Ｔ１、ディベロップ区間Ｔ３、及び感知区間Ｔ４を保持することができる。
すなわち、図９と図１０とに示したディスチャージ区間Ｔ１、ディベロップ区間Ｔ３、及び感知区間Ｔ４は、第１制御信号ＶＲＣＳ１又は第２制御信号ＶＲＣＳ２の供給による彼らの持続時間を変えない。
選択されたワードラインに供給される負のリード電圧Ｖｒｅａｄｎと関連したターゲット電圧のレベルが相対的に低くなるほど、制御ロジック５０は、延長されたプリチャージ区間（Ｔ２’＞Ｔ２）を使うことによって、リード区間の持続時間を増加させることができる。

同じ方法で、実施形態による特定不揮発性メモリ装置は、対応するスレショルド電圧分布の相対的な電圧レベル（例えば、正の電圧レベル又は負の電圧レベル）及び関連したターゲット電圧（例えば、Ｖ１又はＶ３）と関係なく、正確に不揮発性メモリセルの保存されたデータ状態をリードし、リード−検証することができる。

図１１は、正のリード電圧を使うリード動作の間に選択されたビットラインの第１プリチャージ電圧（実線）と、負のリード電圧を使う他のリード動作の間に選択されたビットラインの第２プリチャージ電圧（点線）とを電圧対時間で比較するグラフである。
第１プリチャージ電圧と第２プリチャージ電圧とのプリチャージ区間は、図１１に示すものである。

図９と図１０とで説明したように、負のプログラム−リード−検証電圧Ｖｒｅａｄｎが選択されたワードラインＷＬ２に供給される時、選択されたビットラインＢＬ１の第２プリチャージ電圧Ｖ_ＢＬ１ｎのピーク値は、正のプログラム−リード−検証電圧Ｖｒｅａｄｐが選択されたワードラインＢＬ１に供給される時、選択されたビットラインＢＬ１の第１プリチャージ電圧Ｖ_ＢＬ１ｐより低い。

そして、それぞれのプリチャージ電圧が選択されたビットラインＢＬ１にチャージされる速度は異なる。第１プリチャージ電圧Ｖ_ＢＬ１ｐは、第２プリチャージ電圧Ｖ_ＢＬ１ｎよりさらに早く選択されたビットラインＢＬ１をプリチャージする。
この結果は、選択された不揮発性メモリセル２１が、正のプログラム−リード−検証電圧Ｖｒｅａｄｐが正のターゲット電圧Ｖ１に到逹するまでオフ−セルとして動作するためであり、負のプログラム−リード−検証電圧Ｖｒｅａｄｎが負のターゲット電圧Ｔ３に到逹するまでオン−セルとして動作するためである。

図１２は、１イレーズデータ状態Ｅを含む２ビットマルチレベルメモリセル（ＭＬＣ）のスレショルド電圧分布、及び３種のプログラミングされたデータ状態Ｐ１、Ｐ２、及びＰ３を示す図である。
このようなＭＬＣは、図１の不揮発性メモリ装置のメモリセルアレイ２０内に含まれうる。
図１、図２、図３、図５、図９、図１０、及び図１２を参照して、特定実施形態による不揮発性メモリ装置１０で行われる例示的なリード動作を説明する。

複数の２ビットＭＬＣｓのそれぞれは、図２と図３とで説明したものによるメモリセルアレイ２０を、２次元的に、または３次元的に配列されうる。当業者ならば、３ビットまたはそれ以上のＭＬＣが、追加的にまたは変更的にメモリセルアレイ２０に含まれうるということを認知する。

図１２は、イレーズ状態Ｅと第１プログラミングされた状態Ｐ１との間に定義される負のリード電圧Ｖｒｅａｄｎと、第２プログラミングされた状態Ｐ２と第３プログラミングされた状態Ｐ３との間に定義される正のリード電圧Ｖｒｅａｄｐとを示す。
しかし、当業者は、負のリード電圧Ｖｒｅａｄｎと正のリード電圧Ｖｒｅａｄｐは、スレショルド電圧分布の定められた配列によって多様に定義されうるということを認知する。

図５に示したように、通常のリード電圧Ｖｒｅａｄが選択されていないワードライン（ＷＬ１、及びＷＬ３〜ＷＬｎ）、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬに供給される一方、正のリード電圧Ｖｒｅａｄｐは、リード動作の間に選択されたワードラインＷＬ２に供給される。

この電圧バイアス状態で、“１１”のデータ値を保存する選択された不揮発性メモリセル２１は、図１２に示した正のリード電圧Ｖｒｅａｄｐに基づいて第３プログラミングされた状態Ｐ３に関連してオフ−セル状態で適切にリードすることができる。
しかし、選択された不揮発性メモリセル２１のスレショルド電圧が、イレーズ状態Ｅ、第１プログラミングされた状態Ｐ１、または第２プログラミングされた状態Ｐ２（いずれも正のリード電圧Ｖｒｅａｄｐよりいずれも低い）にある時、選択された不揮発性メモリセル２１は、オン−セルにリードされ得る。

図７で、通常のリード電圧Ｖｒｅａｄが選択されていないワードライン（ＷＬ１、及びＷＬ３〜ＷＬｎ）、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬに供給される一方、負のリード電圧Ｖｒｅａｄｎは、リード動作の間に選択されたワードラインＷＬ２に供給される。

この電圧バイアス状態で、“００”のデータ値を保存する選択された不揮発性メモリセル２１は、図１２に示した負のリード電圧Ｖｒｅａｄｎに基づいてイレーズ状態Ｅとの関係でオフ−セルに適切にリードされ得る。
しかし、選択された不揮発性メモリセル２１のスレショルド電圧が、第１〜第３プログラミングされた状態（Ｐ１、Ｐ２、Ｐ３）（いずれも負のリード電圧Ｖｒｅａｄｎより高い）にある時、選択された不揮発性メモリセル２１は、オン−セルにリードされ得る。

図９及び図１０によって、制御ロジック５０は、正のリード電圧Ｖｒｅａｄｐが選択されたワードラインに供給される時、通常のプリチャージ区間Ｔ２と比較して負のリード電圧Ｖｒｅａｄｎが選択されたワードラインに供給される時、プリチャージ区間Ｔ２’を延長することによって、あらゆるリード動作区間を増加させることができる制御信号ＶＲＣＳｉを生成する。

しかし、本発明の実施形態は、リード動作区間調節のこのタイプに限定されるものではない。
例えば、制御ロジック５０によって生成される制御信号は、選択されたワードラインに供給されたリード電圧のタイプ（正の電圧または負の電圧）によってディスチャージ区間ＤＣＴ、プリチャージ区間ＰＴ、ディベロップ区間ＤＶＴ、及び感知区間ＳＴの内の少なくとも一つを調節（すなわち、増加させるか、減少させる）することができる。

特定の実施形態によって、ディスチャージ区間ＤＣＴとディベロップ区間ＤＶＴの内の少なくとも一つは、リード動作区間の全体持続時間を延長させる必要なしにプリチャージ区間ＰＴを延長させるように調節される。
また、リード動作のディスチャージ区間ＤＣＴは、選択されたビットラインのプリチャージが起こる時点を効果的に繰り上げるために延長され得る。

図１に示したような一実施形態による不揮発性メモリ装置の動作は、リード区間のタイミングを調節する必要なしに類似した結果が得られる。
その代りに、ワードライン制御電圧と対応するビットライン電圧との関連した時点は、リード動作で影響を受けるものが正のスレショルド電圧又は負のスレショルド電圧であるかに基づいて調節される。

例えば、選択されたワードラインに正のリード電圧を供給するリード動作の間に、対応するビットライン電圧は、従来の方法で選択されたビットラインに供給されうる。
しかし、選択されたワードラインに負のリード電圧を供給するリード動作の間に、対応するビットライン電圧の選択されたビットラインへの供給は延期され、そのようなビットライン電圧の供給は、負のリード電圧が既に初期ワードライン電圧から負のターゲット電圧に変わっている区間の間に発生する。

ビットライン電圧の供給タイミングのこのような相対的臨時的な調節は、正のリード電圧供給と比較した時、負のリード電圧供給の逆効果を補償するために選択されたビットラインに蓄積される電荷が増加する効果をもたらす。
しかし、リード動作区間のタイミングを調節する概念に戻って、関連した制御信号は、ページレジスタ＆感知増幅器ブロック７０を含む動作制御回路１１の一つまたはそれ以上の構成要素ブロックに供給されうる。

したがって、リード動作区間調節は、ただページレジスタ＆感知増幅器ブロック７０の使用のみで、あるいは、リード動作区間又は対応する制御信号ＶＲＣＳｉによって構成サブ−区間（ｃｏｎｓｔｉｔｕｅｎｔ ｓｕｂ−ｉｎｔｅｒｖａｌ）を効率的に増加または減少させるために、他の構成要素との結合して成すことができる。

図１３は、イレーズ状態Ｅと関連したスレショルド電圧分布を示す。
図１の不揮発性メモリ装置によって行われるイレーズ動作は、イレーズ動作を受信する選択されたメモリセルのスレショルド電圧が、イレーズ状態Ｅと関連したスレショルド電圧分布に位置することを確実にするために設計される。

イレーズ−リード−検証動作は、図７、図１０、及び図１３を参照して説明する。
選択されたメモリセル２１のスレショルド電圧は、図１３の“Ｄ”領域にあり、負のリード電圧Ｖｒｅａｄｎは、負のイレーズ−検証電圧として選択されたワードラインＷＬ２に供給されると仮定する。

図１０のＣＡＳＥ５のように、ディベロップ区間が、選択されたワードラインＷＬ２に供給される電圧Ｖ_ＷＬ２が、負のイレーズ検証電圧のターゲット電圧Ｖ３に到逹するのに先立って、中間電圧Ｖ２に到逹する時に始まれば、“Ｄ”領域にあるスレショルド電圧を有した不揮発性メモリセルは、実際にはオフ−セルであるが、オン−セルに決定されうる。

再び、この受け入れられない結果を解決するために、制御ロジック５０は、第２制御信号ＶＲＣＳ２を生成し、負のイレーズ−リード−検証電圧Ｖｒｅａｄｎが選択されたワードラインＷＬ２に供給される時、それをページレジスタ＆感知ブロック７０に供給する。
したがって、ページレジスタ＆感知増幅器ブロック７０は、第２制御信号ＶＲＣＳ２の制御下で、図１０のＣＡＳＥ６と同様にイレーズ検証動作を行うことができる。
したがって、上記の例は、プログラム−リード−検証動作とイレーズ−リード検証動作とを本発明の実施形態によって提供される動作向上が可能なリード動作の限定的な例として含まれる。

図１４は、図１に示した不揮発性メモリ装置の一般的な動作方法を説明するためのフローチャートである。
動作制御回路１１の制御ロジック５０は、リード動作の間に関連したスレショルド電圧分布と対応するターゲット電圧が負の値であるか、正の値であるかを決定する（ステップＳ１０）。

“関連した（ｉｍｐｌｉｃａｔｅｄ）”という用語は、データ状態を識別するための基準となる選択されたメモリセルの現在スレショルド電圧と定義されたスレショルド電圧分布とを意味する。この決定は、典型的に従来よく知られた不揮発性メモリ装置１０のリード動作シーケンスによってなされ得る。

負の／正のスレショルド電圧分布（及び／又は対応する負の／正のターゲット電圧）が決定されれば、制御ロジック５０は、例えば、正の電圧生成器３２又は負の電圧生成器３４を使って、正のリード電圧Ｖｒｅａｄｐ又は負のリード電圧Ｖｒｅａｄｎを生成するように電圧生成器３０に指示する適切な制御信号ＣＴＲＬを生成する。
生成した後、正のリード電圧又は負のリード電圧は、外部から供給されるローアドレスＸＡＤＤによってローデコーダ４０を通じて選択されたワードラインに供給される（ステップＳ２０）。

正のリード電圧Ｖｒｅａｄｐ又は負のリード電圧Ｖｒｅａｄｎは生成されて、選択されたワードラインＷＬ２に供給される一方、制御ロジック５０の制御信号ロジック５４は、供給されたリード電圧の性質（正の電圧／負の電圧）によって適切にリード動作区間タイミングを調節する制御信号ＶＲＣＳｉを生成する（ステップＳ３０）。

その次に、ページバッファ（７１−１）は、供給された制御信号によって選択されたビットラインＢＬ１に関連したディスチャージ動作、プリチャージ動作、ディベロップ動作、又は感知動作を行う（ステップＳ４０）。

したがって、ページバッファ（７１−１）は、選択されたワードラインに供給されるリード電圧のタイプ（正の電圧／負の電圧）、現在スレショルド電圧の正確なレベル及び／または選択された不揮発性メモリセルのプログラミングされた状態に関係なく、適切に保存されたデータ状態を識別することができる。

以上、本発明の実施形態による不揮発性メモリ装置及びそれの動作方法に関して説明した。
しかし、発明の概念の範囲は、多くのタイプのメモリシステム及び一つまたはそれ以上の前述したような不揮発性メモリ装置を含むホスト装置を含む。

図１５は、図１に示した本発明の実施形態による不揮発性メモリ装置を含みうる一つの可能なメモリシステム１００のブロック図である。
本実施形態で、メモリシステム１００は、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）１００の形態を有する。
メモリカード１００は、一般的にメモリコントローラ（ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）１１０、ホストカードインターフェース（ｈｏｓｔ−ｃａｒｄ ｉｎｔｅｒｆａｃｅ）１２０、及び一つまたはそれ以上の不揮発性メモリ装置１０を含む。メモリカード１００は、スマートカード（ｓｍａｒｔ ｃａｒｄ）を含んだ多くの他の物理的な形態を有する。

メモリコントローラ１１０は、不揮発性メモリ装置１０とカードインターフェース１２０との間でデータの交換を制御する。
その動作において、メモリコントローラ１１０は、不揮発性メモリ装置１０のあらゆる動作を左右する制御ロジック５０によって受けた命令ＣＭＤを発しうる。

カードインターフェース１２０は、一つまたはそれ以上の従来の知られたデータ通信プロトコルと関係して動作することができる。特定の実施形態で、カードインターフェース１２０は、ＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カードインターフェース又はＭＭＣ（ｍｕｌｔｉ−ｍｅｄｉａ ｃａｒｄ）インターフェースとして具現可能である。

メモリシステム１００が、コンピュータ、デジタルカメラ、デジタルオーディオプレーヤー、携帯電話、コンソールビデオゲームハードウェア（ｃｏｎｓｏｌｅ ｖｉｄｅｏ ｇａｍｅ ｈａｒｄｗａｒｅ）、またはデジタルセットトップボックス（ｄｉｇｉｔａｌ ｓｅｔ−ｔｏｐ ｂｏｘ）のようなホストに接続される時、メモリコントローラ１１０を含むプロセッサ又はコントローラは、ホストと不揮発性メモリ装置１０との間のデータ通信を制御する。

図１６は、図１に示したような本発明の実施形態による不揮発性メモリ装置を含みうるメモリシステムの他の例を示すブロック図である。
図１６を参照すると、メモリシステム２００は、選択されたワードラインに供給されるリード電圧のタイプ（正の電圧／負の電圧）によってリード動作区間を調節することができるフラッシュメモリ装置の形態の不揮発性メモリ装置１０を含みうる。メモリシステム２００は、一般的に不揮発性メモリ装置１０の全体的な動作を制御するメモリコントローラ２１０を含む。

メモリコントローラ２１０は、中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇｕｎｉｔ、ＣＰＵ）２１３とＣＰＵ２１３のメモリが動作するのに使われるメモリ装置２１１とを含む。メモリ装置２１１は、ＤＲＡＭ、ＳＲＡＭ、及び／または不揮発性ＲＯＭのような多様な形態で具現可能である。

メモリコントローラ２１０は、確定されたプロトコルによってホストとメモリコントローラ２１０との間でデータ交換を行うホストインターフェース２１５、不揮発性メモリ装置１０からリードされたリードデータで潜在的に発生するエラーを検出／修正することができるＥＣＣブロック（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ ｂｌｏｃｋ）２１７、及び不揮発性メモリ装置１０とメモリコントローラ２１０との間でデータを交換することができるメモリインターフェース２１９をさらに含みうる。

ＣＰＵ２１３は、共通バス２１２を経由してメモリ装置２１１、ホストインターフェース２１５、ＥＣＣブロック２１７、及びメモリインターフェース２１９の間でデータの多様な交換を制御することができる。特定の実施形態で、メモリシステム２００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）フラッシュドライブまたはメモリスティック（登録商標）として具現可能である。

図１７は、図１に示したような本発明の実施形態による不揮発性メモリ装置を含みうる更に他のメモリシステムの例を示すブロック図である。
図１７を参照すると、メモリシステム３００は、携帯電話、スマートフォン、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、デジタルカメラ、携帯用ゲームコンソール、ＭＰ３プレーヤー、ＨＤＴＶ（ｈｉｇｈ ｄｅｆｉｎｉｔｉｏｎ ｔｅｌｅｖｉｓｉｏｎ）、ＧＰＳ（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）、ナビゲーター、ＣＥ（ｃｏｎｓｕｍｅｒ ｅｑｕｉｐｍｅｎｔ）、デジタルセットトップボックス、またはＩＴ（ｉｎｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ）装置のような多様なホスト装置として具現可能である。

メモリシステム３００は、バス３０１を通じて接続されるＣＰＵ３１０と不揮発性メモリ装置１０とを含む。
特定の実施形態によって、メモリ装置（図１７の符号３２０）は、図１に示した不揮発性メモリ装置１０の形態、又は図１５と図１６とに示したメモリシステム１００、又はメモリシステム２００の形態を有しうる。

ＣＰＵ３１０は、不揮発性メモリ装置１０又はメモリシステム１００、又はメモリシステム２００の動作を制御することができる（例えば、プログラム、リード、イレーズ動作）。
バス３０１を通じて接続されたメモリ装置３２０は、ＣＰＵ３１０のメモリを動作するのに使われる。したがって、メモリ装置３２０は、ＤＲＡＭまたはＳＲＡＭとして多様に具現可能である。

メモリ装置３２０は、例えば、図１に示したような一つまたはそれ以上の不揮発性メモリ装置１０を含んで、ＳＩＭＭ（ｓｉｎｇｌｅ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）またはＤＩＭＭ（ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）のようなメモリモジュールとして具現可能である。メモリシステム３００は、ディスプレイ又はタッチパッドのような第１ユーザインターフェース（ｆｉｒｓｔ ｕｓｅｒ ｉｎｔｅｒｆａｃｅ）３３０、及び／又はプリンタ、キーボード及び／又はマウスのような入出力インターフェースのような第２ユーザインターフェース３４０をさらに含みうる。

特定の実施形態によって、第１ユーザインターフェース３３０は、ＣＭＯＳイメージセンサに代替されうる。したがって、ＣＭＯＳイメージセンサーは、ＣＰＵ３１０の制御下で光学的イメージをデジタルデータに変換し、メモリ装置３２０にデジタルデータを保存することができる。

図１８は、図１に示したような本発明の実施形態による不揮発性メモリ装置を含みうるメモリシステムの更に他の例を示したブロック図である。
図１８を参照すると、メモリシステム４００は、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）のようなデータ保存装置として具現可能である。メモリシステム４００は、一般的に複数の不揮発性メモリ装置１０と複数の不揮発性メモリ装置１０の動作を制御するメモリコントローラ４１０とを含む。本発明の実施形態によって、複数の不揮発性メモリ装置１０のそれぞれは、前述で説明したようにリード動作区間タイミングを調節するように具現可能である。

図１９は、図１８に示したような本発明の実施形態による不揮発性メモリシステムを含みうるデータ保存装置を示したブロック図である。
図１８と図１９とを参照すると、ＲＡＩＤシステムとして具現可能なデータ保存装置５００は、ＲＡＩＤコントローラ５１０と複数のメモリモジュール（４００−１〜４００−Ｓ）とを含みうる。複数のメモリモジュール（４００−１〜４００−Ｓ）のそれぞれは、図１８で示したようなメモリシステムとして具現可能である。
複数のメモリモジュール（４００−１〜４００−Ｓ）は、ＲＡＩＤアレイを含みうる。データ保存装置５００は、パーソナルコンピュータ、タブレットパーソナルコンピュータ、またはＳＳＤとして具現可能である。

前述で説明した複数の具現例によって、本発明の実施形態による不揮発性メモリ装置は、負のリード電圧供給又は正のリード電圧供給の結果として起った機能上の不一致のために発生するリード動作失敗に対して向上した免疫力を有する。
本発明の特定の実施形態によって、正のリード電圧と負のリード電圧は、この結果を避けるために非対称的に供給される。この時、付加的にリード区間のタイミングは、選択されたワードラインに正のリード電圧又は負のリード電圧が供給による異なる効果を補償するために適応的に調節される。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明は、フラッシュメモリ装置及び、それを搭載する電子機器に好適に使用される。

１０ 不揮発性メモリ装置
１１ 動作制御回路
２０ メモリセルアレイ
２０−１〜２０−ｍ メモリセルストリング
２１ 不揮発性メモリセル
３０ 電圧生成器
３２ 正の電圧生成器
３４ 負の電圧生成器
４０ ローデコーダ
５０ 制御ロジック
５２ 決定ロジック
５４ 制御信号ロジック
６０ カラムデコーダ
７０ ページレジスタ＆感知増幅器ブロック
７１−１〜７１−ｍ ページバッファ
７３−１ ディスチャージ回路
７３−３ プリチャージ回路
７３−５ スイッチ回路
７３−７ 感知増幅器
８０ Ｙ−ゲーティングブロック
９０ 入出力バッファ＆ラッチブロック

Claims (20)

1. 正のスレショルド電圧を有し、選択されたワードラインと選択されたビットラインとの間に接続された不揮発性のメモリセルにリード（ｒｅａｄ）命令をした時の動作時に、前記選択されたワードラインに正のリード電圧を供給し、前記選択されたビットラインに接続されたページバッファ（ｐａｇｅ ｂｕｆｆｅｒ）に第１制御信号を供給する段階と、
   負のスレショルド電圧を有する前記メモリセルにリード（ｒｅａｄ）命令をした時の動作時に、前記選択されたワードラインに負のリード電圧を供給し、前記ページバッファに前記第１制御信号と第２制御信号とを供給する段階とを有し、
   前記第１制御信号は、第１ディスチャージ（ｄｉｓｃｈａｒｇｅ）区間、第１プリチャージ（ｐｒｅｃｈａｒｇｅ）区間、第１ディベロップ（ｄｅｖｅｌｏｐｉｎｇ）区間、及び第１感知区間を含む第１リード動作区間を定義し、
   前記第２制御信号は、前記第１リード動作区間よりさらに長い第２リード動作区間を定義し、第２ディスチャージ区間、第２プリチャージ区間、第２ディベロップ区間、及び第２感知区間を含むことを特徴とする不揮発性メモリ装置の動作方法。
2. 前記第２制御信号は、前記第１制御信号と比較してさらに多くの電荷を選択されたビットラインに蓄積させるか、又は保持させることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
3. 前記第２プリチャージ区間は、前記第１プリチャージ区間より持続期間が長いことを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
4. 前記第２リード動作区間は、第１リード動作区間より持続期間が長いことを特徴とする請求項３に記載の不揮発性メモリ装置の動作方法。
5. 前記第１プリチャージ区間が、前記第１リード動作区間で開始されるより、前記第２プリチャージ区間が、前記第２リード動作区間で開始されるほうが相対的に早いことを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
6. 前記第１ディベロップ区間が、前記第１リード動作区間で開始されるより、前記第２ディベロップ区間が、前記第２リード動作区間で開始されるほうが相対的に遅いことを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
7. 前記正のリード電圧が前記選択されたワードラインに供給される第１時間と、前記負のリード電圧が前記選択されたワードラインに供給される第２時間が、前記第１リード動作区間と前記第２リード動作区間のそれぞれの少なくとも一部分で対称的であり、初期ワードライン電圧に対して対称的であることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
8. 前記正のリード電圧が前記選択されたワードラインに供給される第１時間と、前記負のリード電圧が前記選択されたワードラインに供給される第２時間が、前記第１リード動作区間と前記第２リード動作区間のそれぞれの少なくとも一部分で非対称的であり、初期ワードライン電圧に対して非対称的であることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
9. 前記第２時間は、前記第１時間よりさらに長いことを特徴とする請求項８に記載の不揮発性メモリ装置の動作方法。
10. 前記負のリード電圧は、前記正のリード電圧が正のターゲット（ｔａｒｇｅｔ）電圧で前記選択されたワードラインに供給されるときの電圧勾配特性とは異なる電圧勾配特性によって負のターゲット電圧で前記選択されたワードラインに供給されることを特徴とする請求項８に記載の不揮発性メモリ装置の動作方法。
11. 前記負のリード電圧の前記負のターゲット電圧側への電圧勾配特性が、前記正のリード電圧の前記正のターゲット電圧側への電圧勾配特性よりさらに急勾配であることを特徴とする請求項１０に記載の不揮発性メモリ装置の動作方法。
12. 前記初期ワードライン電圧と前記正のリード電圧に関連した正のターゲット電圧との正の差の絶対値は、前記初期ワードライン電圧と前記負のリード電圧に関連した負のターゲット電圧との負の差の絶対値より小さいことを特徴とする請求項８に記載の不揮発性メモリ装置の動作方法。
13. 前記リード動作は、プログラム−リード−検証動作、又はイレーズ−リード−検証動作であることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
14. 前記不揮発性のメモリセルは、マルチレベルメモリセル（ｍｕｌｔｉ−ｌｅｖｅｌ ｍｅｍｏｒｙ ｃｅｌｌ）であることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
15. 前記不揮発性のメモリセルは、ＮＡＮＤフラッシュメモリセルであることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
16. 選択されたワードラインと選択されたビットラインとの間に接続されたメモリセルに命令をし、前記選択されたワードラインに正のリード電圧を供給するリード動作時に、前記正のリード電圧が選択されたワードラインに供給される時間に関連した第１時間に前記選択されたビットラインにビットライン電圧を供給する段階と、
    前記メモリセルに命令をし、前記選択されたワードラインに負のリード電圧を供給するリード動作時に、前記第１時間より遅い第２時間に前記選択されたビットラインに前記ビットライン電圧を供給する段階とを有し、
    前記ビットライン電圧の供給は、前記負のリード電圧が初期ワードライン電圧から負のターゲット電圧に変わる区間の間に発生することを特徴とする不揮発性メモリ装置の動作方法。
17. 前記メモリセルは、前記負のターゲット電圧と前記負のリード電圧との間のスレショルド電圧を有し、
    前記メモリセルのオン（ｏｎ）区間後に、前記負のリード電圧の供給は減少することを特徴とする請求項１６に記載の不揮発性メモリ装置の動作方法。
18. 選択されたワードラインと選択されたビットラインとの間に接続された不揮発性のメモリセルが、正のスレショルド電圧分布であるか、負のスレショルド電圧分布であるかを決定する段階と、
    前記スレショルド電圧分布が、正の値である場合、第１ディスチャージ区間、第１プリチャージ区間、第１ディベロップ区間、及び第１感知区間を含む第１リード動作区間の間に正のリード電圧を前記選択されたワードラインに供給する段階と、
    前記スレショルド電圧分布が、負の値である場合、前記第１リード動作区間と異なる、第２ディスチャージ区間、第２プリチャージ区間、第２ディベロップ区間、及び第２感知区間を含む第２リード動作区間の間に負のリード電圧を前記選択されたワードラインに供給する段階とを有し、
    選択されたワードラインと選択されたビットラインとの間を接続することにより不揮発性メモリセルに保存されたデータを定義されたスレショルド電圧分布によってリードすることを特徴とする不揮発性メモリ装置の動作方法。
19. 前記第２プリチャージ区間は、前記第１プリチャージ区間よりさらに長いことを特徴とする請求項１８に記載の不揮発性メモリ装置の動作方法。
20. 前記スレショルド電圧分布が、正の値である場合、前記第１リード動作区間を定義する第１制御信号を生成する段階と、
    前記スレショルド電圧分布が、負の値である場合、前記第２リード動作区間を定義する第２制御信号を生成する段階とをさらに有することを特徴とする請求項１８に記載の不揮発性メモリ装置の動作方法。
    

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