CN114360614A - 半导体存储器装置及其操作方法 - Google Patents

半导体存储器装置及其操作方法 Download PDF

Info

Publication number
CN114360614A
CN114360614A CN202110570405.9A CN202110570405A CN114360614A CN 114360614 A CN114360614 A CN 114360614A CN 202110570405 A CN202110570405 A CN 202110570405A CN 114360614 A CN114360614 A CN 114360614A
Authority
CN
China
Prior art keywords
program
voltage
select line
line voltage
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110570405.9A
Other languages
English (en)
Inventor
金昞寧
金宗佑
辛泳哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN114360614A publication Critical patent/CN114360614A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

本申请涉及半导体存储器装置及其操作方法。一种半导体存储器装置包括：存储块，其包括在编程操作期间被编程为多个编程状态的多个存储器单元；电压发生器，其被配置为在编程操作期间生成并且向存储块施加编程电压和选择线电压；以及读写电路，其被配置为在编程操作期间临时存储编程数据，并基于临时存储的编程数据来控制存储块的位线的电位。电压发生器在对多个编程状态当中的一些编程状态的第一编程操作期间将选择线电压生成为第一选择线电压，并且在对多个编程状态当中的其余编程状态的第二编程操作期间将选择线电压生成为第二选择线电压，第二选择线电压的电位低于第一选择线电压的电位。

Description

半导体存储器装置及其操作方法
技术领域
本公开涉及电子装置，并且更具体地，涉及半导体存储器装置以及操作半导体存储器装置的方法。
背景技术
当前的计算范例正趋向于几乎可以随时随地访问计算机系统的无处不在的计算。例如，诸如移动电话、平板电脑和笔记本计算机之类的便携式电子装置的使用正在迅速增加。这种便携式电子装置通常使用包括半导体存储器装置的存储器系统，即，数据储存装置。数据储存装置用作便携式电子装置的主储存装置或辅储存装置。
使用半导体存储器装置的数据储存装置的优点在于，因为没有机械驱动器，所以稳定性和耐久性优异，信息访问速度非常快，并且功耗低。作为具有这些优点的存储器系统的示例，数据储存装置可以包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。
半导体存储器装置通常被分类为易失性存储器装置或非易失性存储器装置。
非易失性存储器装置的读取和写入速度相对慢，但是，即使在供电中断的情况下，非易失性存储器装置仍保持所存储的数据。因此，非易失性存储器装置用于存储在没有电力的情况下也需要保持的数据。非易失性存储器装置可以包括只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)、铁电式RAM(FRAM)等。闪存分为NOR类型和NAND类型。
发明内容
本公开的实施方式涉及能够在编程操作期间通过控制漏极选择线电压来改善编程干扰现象的半导体存储器装置及操作半导体存储器装置的方法。
根据本公开的实施方式的半导体存储器装置包括：存储块，其包括在编程操作期间可编程为多个编程状态的多个存储器单元；电压发生器，其被配置为在编程操作期间生成向存储块施加的编程电压和选择线电压；以及读写电路，其被配置为在编程操作期间临时存储编程数据并基于临时存储的编程数据来控制存储块的位线的电位。电压发生器被配置为：在对多个编程状态当中的一些编程状态的第一编程操作期间，将选择线电压生成为第一选择线电压，并且在对多个编程状态当中的其余编程状态的第二编程操作期间，将选择线电压生成为第二选择线电压，第二选择线电压的电位低于第一选择线电压的电位。
根据本公开的实施方式的半导体存储器装置包括：存储块，其包括可编程至第一编程状态至第n编程状态的多个存储器单元；电压发生器，其被配置为在与相应的第一编程状态至第n编程状态相对应的多个编程操作期间生成向存储块施加的编程电压和选择线电压；读写电路，其被配置为在多个编程操作期间临时存储编程数据并基于临时存储的编程数据来控制存储块的位线的电位；以及控制逻辑，其被配置为控制电压发生器和读写电路以依次执行多个编程操作。控制逻辑被配置为控制电压发生器以：在对应于第一编程状态至特定编程状态的编程操作期间，将选择线电压生成为第一选择线电压，并且在对应于特定编程状态之后的至少一个编程状态的编程操作期间，将选择线电压生成为第二选择线电压，第二选择线电压的电位低于第一选择线电压的电位。
根据本公开的实施方式的操作半导体存储器装置的方法包括：将漏极选择线电压设置为第一漏极选择线电压；依次执行对应于第一编程状态至第n编程状态当中的第一编程状态至特定编程状态的多个第一编程循环；当完成与特定编程状态对应的编程操作时，将漏极选择线电压设置为电位低于第一漏极选择线电压的电位的第二漏极选择线电压；以及依次执行对应于特定编程状态之后的编程状态的多个第二编程循环。
根据本技术，在半导体存储器装置的编程操作期间，通过当针对特定编程状态的编程操作完成时在针对下一编程状态的编程操作期间使用向下设置的漏极选择线电压，可以改善编程干扰现象。
附图说明
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
图2是例示图1的存储器单元阵列的实施方式的图。
图3是例示图2的存储块当中的任何一个存储块的电路图。
图4是例示图2的存储块当中的任何一个存储块的另一实施方式的电路图。
图5是例示图1的存储器单元阵列中所包括的存储块当中的任何一个存储块的实施方式的电路图。
图6是例示图1所示的控制逻辑的实施方式的图。
图7是例示图6的电压生成控制电路的实施方式的图。
图8是例示三级单元的编程状态的图。
图9是例示根据本公开的实施方式的半导体存储器装置的编程操作方法的流程图。
图10是例示根据本公开的实施方式的半导体存储器装置的编程操作期间的多个编程循环的图。
图11是例示在图10的编程循环的编程电压施加操作期间向存储块施加的电压的波形图。
图12是例示包括图1的半导体存储器装置的存储器系统的实施方式的框图。
图13是例示图12的存储器系统的应用示例的框图。
图14是例示包括参照图13描述的存储器系统的计算系统的框图。
具体实施方式
在本说明书或本申请中公开了特定的结构或功能描述，以描述根据本公开的构思的实施方式。可以以各种形式来实施这些实施方式。因此，所呈现的描述并非旨在限制可能的实施方式，而是使本公开能够实现。
在下文中，将参照附图描述本公开的实施方式，以便足够详细地进行描述以使本领域普通技术人员实现本公开的技术构思。
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140、电压发生器150和电流感测电路160。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过字线WL连接至地址解码器120。多个存储块BLK1至BLKz通过位线BL1至BLm连接至读写电路130。多个存储块BLK1至BLKz中的每个包括多个存储器单元。在实施方式中，多个存储器单元是非易失性存储器单元，并且可以配置有具有垂直沟道结构的非易失性存储器单元。存储器单元阵列110可以被配置为二维结构的存储器单元阵列。根据另一实施方式，存储器单元阵列110可以被配置为三维结构的存储器单元阵列。此外，包括于存储器单元阵列中的多个存储器单元中的每个可以存储至少一位数据。在实施方式中，包括于存储器单元阵列110中的多个存储器单元中的每个可以是存储一位数据的单级单元(SLC)。在另一实施方式中，包括于存储器单元阵列110中的多个存储器单元中的每个可以是存储两位数据的多级单元(MLC)。在又一实施方式中，包括于存储器单元阵列110中的多个存储器单元中的每个可以是存储三位数据的三级单元(TLC)。在再一实施方式中，包括于存储器单元阵列110中的多个存储器单元中的每个可以是存储四位数据的四级单元(QLC)。根据实施方式，存储器单元阵列110可以包括各自存储五位或更多位数据的多个存储器单元。
地址解码器120通过字线WL连接至存储器单元阵列110。地址解码器120被配置为响应于从控制逻辑140输出的地址解码器控制信号AD_signals1和AD_signals2而操作。地址解码器120通过半导体存储器装置100内部的输入/输出缓冲器(未示出)接收地址。
地址解码器120被配置为对接收到的地址当中的块地址进行解码。地址解码器120根据经解码的块地址选择至少一个存储块。另外，在编程操作中的编程电压施加操作期间，地址解码器120向被选存储块的被选字线施加电压发生器150中生成的编程电压Vpgm，并且向其余未选字线施加通过电压Vpass。另外，在编程验证操作期间，地址解码器120向被选存储块的被选字线施加电压发生器150中生成的验证电压Vverify，并且向其余未选字线施加通过电压Vpass。另外，在读取操作中的读取电压施加操作期间，向被选存储块的被选字线施加电压发生器150中生成的读取电压Vread，并且向其余未选字线施加通过电压Vpass。另外，在被选存储块的编程操作期间，地址解码器120可以向被选存储块的被选漏极选择线施加漏极选择线电压，并且向被选存储块的源极选择线施加源极选择线电压。
地址解码器120被配置为对接收到的地址的列地址CADD进行解码。地址解码器120向读写电路130发送经解码的列地址CADD。
以页为单位执行半导体存储器装置100的编程操作和读取操作。在请求读取操作和编程操作时接收的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址选择一个存储块和一条字线。列地址由地址解码器120解码，并被提供给读写电路130。在本说明书中，连接至一条字线的存储器单元可以称为一个“物理页”。
读写电路130包括多个页缓冲器PB1至PBm。读写电路130可以在存储器单元阵列110的读取操作期间作为“读取电路”操作，并且可以在存储器单元阵列110的写入操作期间作为“写入电路”操作。
在编程操作期间，多个页缓冲器PB1至PBm临时存储从半导体存储器装置100的外部接收的要编程的数据DATA，并根据临时存储的数据DATA控制对应位线BL1至BLm的电位电平。例如，当临时存储的数据DATA对应于第一数据(“0”)时，多个页缓冲器PB1至PBm中的每个可以向对应位线施加编程许可电压(例如，接地电压Vss)，并且当临时存储的数据DATA对应于第二数据(“1”)时，多个页缓冲器PB1至PBm中的每个可以向对应位线施加编程禁止电压(例如，电源电压Vcc)。
为了在编程验证操作期间感测存储器单元的阈值电压，多个页缓冲器PB1至PBm在向连接至存储器单元的位线连续提供感测电流的同时感测根据对应存储器单元的编程状态的流过电流量的变化并且锁存该变化作为感测数据。当确定出在编程验证操作中的预验证操作期间对应存储器单元的阈值电压等于或大于预验证电压时，多个页缓冲器PB1至PBm向对应位线施加设定位线电压设定位线电压可以高于编程许可电压并且低于编程禁止电压。另外，当确定出在编程验证操作中的主验证操作期间对应存储器单元的阈值电压等于或大于主验证电压时，多个页缓冲器PB1至PBm向对应位线施加编程禁止电压。
多个页缓冲器PB1至PBm可以通过使用临时存储的要编程的数据DATA和锁存的感测数据来生成感测电压VPB。
读写电路130响应于从控制逻辑140输出的页缓冲器控制信号PBSIGNALS而操作。
控制逻辑140连接至地址解码器120、读写电路130、电压发生器150和电流感测电路160。控制逻辑140通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。例如，控制逻辑140可以响应于命令CMD和控制信号CTRL而生成并输出地址解码器控制信号AD_signals1和AD_signals2、页缓冲器控制信号PBSIGNALS和控制信号OP_CMD。
此外，控制逻辑140可以响应于从电流感测电路160接收的通过信号PASS或失败信号FAIL而确定针对多个编程状态的编程操作是通过还是失败。控制逻辑140可以实现为硬件、软件、或者硬件和软件的组合。例如，控制逻辑140可以是根据算法进行操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
当确定出在编程操作期间针对特定编程状态的编程操作已经通过时，根据本公开的实施方式的控制逻辑140可以向下设置在针对特定编程状态之后的至少一个或更多个编程状态的编程操作期间所使用的漏极选择线电压。也就是说，控制逻辑140可以控制电压发生器150以在针对第一编程状态至第n编程状态的编程操作当中的作为针对第一编程状态或特定编程状态的编程操作的第一编程操作中使用第一漏极选择线电压，并且在作为针对特定编程状态之后的下一编程状态至第n编程状态的编程操作的第二编程操作中使用第二漏极选择线电压，该第二漏极选择线电压的电位低于第一漏极选择线电压的电位。
电压发生器150响应于从控制逻辑140输出的控制信号OP_CMD，在编程操作中的编程电压施加操作期间生成编程电压Vpgm和通过电压Vpass，并且在编程操作中的验证操作期间，生成验证电压Vverify和通过电压Vpass。另外，电压发生器150在读取操作期间生成读取电压Vread和通过电压Vpass。
在本公开的实施方式中，在针对特定编程状态的编程操作完成之后，电压发生器150可以在针对特定编程状态之后的至少一个或更多个编程状态的编程操作期间降低并生成漏极选择线电压。例如，电压发生器150可以在针对第一编程状态至第n编程状态的编程操作当中的针对第一编程状态至特定编程状态的编程操作中生成并输出第一漏极选择线电压，并且在针对特定编程状态之后的下一编程状态至第n编程状态的编程操作中生成输出电位低于第一漏极选择线电压的电位的第二漏极选择线电压。例如，特定编程状态可以是阈值电压分布最接近编程状态的最高阈值电压分布的编程状态。
电流感测电路160可以在电流感测操作期间响应于从控制逻辑140接收到的允许位VRY_BTI<#>而生成参考电流，将通过参考电流生成的参考电压与从读写电路130中所包括的页缓冲器PB1至PBm接收的感测电压VPB进行比较，并输出通过信号PASS或失败信号FAIL。
更具体地，在电流感测操作期间，电流感测电路160可以将根据页缓冲器PB1至PBm中的每个的位线感测锁存器的值而生成的电压与通过参考电流生成的参考电压进行比较，并且确定针对特定编程状态的编程操作是完成还是未完成。例如，当确定出针对特定编程状态的编程操作完成时，电流感测电路160可以生成并输出通过信号PASS，当确定出针对特定编程状态的编程操作未完成时，电流感测电路160可以生成并输出失败信号FAIL。
地址解码器120、读写电路130以及电压发生器150可以用作对存储器单元阵列110执行编程操作、编程验证操作等的“外围电路”。外围电路基于控制逻辑140的控制来对存储器单元阵列110执行编程操作和编程验证操作。
图2是例示图1的存储器单元阵列的实施方式的框图。
参照图2，存储器单元阵列110包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块包括层叠在基板上的多个存储器单元。多个存储器单元可以沿着+X方向、+Y方向和+Z方向布置。参照图3和图4更详细地描述每个存储块的结构。
图3是例示图2的存储块BLK1至BLKz当中的任何一个存储块BLKa的电路图。
参照图3，存储块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。作为实施方式，多个单元串CS11至CS1m和CS21至CS2m中的每个可以形成为“U”形状。在存储块BLKa中，m个单元串在行方向(即，+X方向)上布置。在图3中，两个单元串在列方向(即，+Y方向)布置。然而，这是为了便于描述，并且可以理解，可以在列方向上布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以具有相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以包括沟道层、隧穿绝缘膜、电荷储存膜和阻挡绝缘膜。在实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在实施方式中，可以在每个单元串中设置用于提供沟道层、隧穿绝缘膜、电荷储存膜和阻挡绝缘膜中的至少一个的柱。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCp之间。
在实施方式中，布置在相同行中的单元串的源极选择晶体管连接至在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管连接至不同的源极选择线。在图3中，第一行的单元串CS11至CS1m的源极选择晶体管连接至第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管连接至第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同地连接至一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn连接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp在与+Z方向相反的方向上依次布置，并且串联连接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn在+Z方向上依次布置，并且串联连接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT彼此连接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别连接至第一字线WL1至第n字线WLn。
每个单元串的管式晶体管PT的栅极连接至管道线PL。
每个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串连接至在行方向上延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管连接至第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管连接至第二漏极选择线DSL2。
在列方向上布置的单元串连接至在列方向上延伸的位线。在图5中，第一列的单元串CS11和CS21连接至第一位线BL1。第m列的单元串CS1m和CS2m连接至第m位线BLm。
在行方向上布置的单元串中连接至相同字线的存储器单元构成一页。例如，在第一行的单元串CS11至CS1m当中连接至第一字线WL1的存储器单元构成一页。在第二行的单元串CS21至CS2m当中连接至第一字线WL1的存储器单元构成另一页。可以通过选择漏极选择线DSL1和DSL2中的任何一条来选择在一个行方向上布置的单元串。可以通过选择字线WL1至WLn中的任何一条来选择被选单元串中的一页。
在另一实施方式中，可以提供偶数位线和奇数位线代替第一位线BL1至第m位线BLm。另外，在行方向上布置的单元串CS11至CS1m或CS21至SC2m当中的偶数编号的单元串可以分别连接至偶数位线，并且在行方向上布置的单元串CS11至CS1m或CS21至CS2m当中的奇数编号的单元串可以分别连接奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，提供至少一个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，提供至少一个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着提供的虚设存储器单元越多，提高了存储块BLKa的操作可靠性，但是存储块BLKa的尺寸增加。随着提供的存储器单元越少，存储块BLKa的尺寸可以减小，但是存储块BLKa的操作可靠性会降低。
为了高效地控制至少一个虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在针对存储块BLKa的擦除操作之前或之后，可以针对全部或部分虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制向连接至相应虚设存储器单元的虚设字线所施加的电压，虚设存储器单元可以具有所需的阈值电压。
图4是例示图2的存储块BLK1至BLKz当中的任何一个存储块BLKb的另一实施方式的电路图。
参照图4，存储块BLKb包括多个单元串CS11′至CS1m′和CS21′至CS2m′。多个单元串CS11′至CS1m′和CS21′至CS2m′中的每个沿着+Z方向延伸。多个单元串CS11′至CS1m′和CS21′至CS2m′中的每个包括层叠在存储块BLKb下方的基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管连接至相同的源极选择线。布置在第一行中的单元串CS11′至CS1m′的源极选择晶体管连接至第一源极选择线SSL1。布置在第二行中的单元串CS21′至CS2m′的源极选择晶体管连接至第二源极选择线SSL2。在另一实施方式中，单元串CS11′至CS1m′和CS21′至CS2m′的源极选择晶体管可以共同连接至一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别连接至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管连接至在行方向上延伸的漏极选择线。第一行的单元串CS11′至CS1m′的漏极选择晶体管连接至第一漏极选择线DSL1。第二行的单元串CS21′至CS2m′的漏极选择晶体管连接至第二漏极选择线DSL2。
结果，除了从每个单元串中排除了管式晶体管PT之外，图4的存储块BLKb表示与图3的存储块BLKa的电路类似的电路。
在另一实施方式中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。另外，在行方向上布置的单元串CS11′至CS1m′或CS21′至CS2m′当中的偶数编号的单元串可以分别连接至偶数位线，并且在行方向上布置的单元串CS11′至CS1m′或CS21′至CS2m′当中的奇数编号的单元串可以分别连接至奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，提供至少一个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，提供至少一个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着提供的虚设存储器单元越多，提高了存储块BLKb的操作可靠性，但是存储块BLKb的尺寸增加。随着提供的存储器单元越少，存储块BLKb的尺寸可以减小，但是存储块BLKb的操作可靠性会降低。
为了高效地控制至少一个虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在针对存储块BLKb的擦除操作之前或之后，可以对全部或部分虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制向连接至相应虚设存储器单元的虚设字线施加的电压，虚设存储器单元可以具有所需的阈值电压。
图5是例示包括在图1的存储器单元阵列110中的存储块BLK1至BLKz当中的任何一个存储块BLKc的实施方式的电路图。
参照图5，存储块BKLc包括多个单元串CS1至CSm。多个单元串CS1至CSm可以分别连接至多条位线BL1至BLm。单元串CS1至CSm中的每个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以具有相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以包括沟道层、隧穿绝缘膜、电荷储存膜和阻挡绝缘膜。在实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在实施方式中，可以在每个单元串中设置用于提供沟道层、隧穿绝缘膜、电荷储存膜和阻挡绝缘膜中的至少一个的柱。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCn之间。
每个单元串的第一存储器单元MC1至第n存储器单元MCn连接在源极选择晶体管SST和漏极选择晶体管DST之间。
每个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MC1至MCn之间。
连接至相同字线的存储器单元构成一页。可以通过选择漏极选择线DSL来选择单元串CS1至CSm。可以通过选择字线WL1至WLn中的任何一条来选择被选单元串当中的一页。
在另一实施方式，可以提供偶数位线和奇数位线代替第一位线BL1至第m位线BLm。单元串CS1至CSm当中的偶数编号的单元串可以分别连接至偶数位线，并且奇数编号的单元串可以分别连接至奇数位线。
如上所述，连接至一条字线的存储器单元可以构成一个物理页。在图5的示例中，在属于存储块BLKc的存储器单元当中，连接至多条字线WL1至WLn中的任何一条的m个存储器单元构成一个物理页。
如图2至图4所示，半导体存储器装置100的存储器单元阵列110可以被构造为三维结构，但是如图5所示，可以以二维结构来构造存储器单元阵列110。
图6是例示图1的控制逻辑140的实施方式的图。
参照图6，控制逻辑140可以包括ROM 141、地址解码器控制电路142、页缓冲器控制电路143和电压生成控制电路144。
ROM 141可以存储用于执行半导体存储器装置的各种操作(编程操作、读取操作、擦除操作等)的算法。ROM 141响应于从图1的电流感测电路160接收的命令CMD和通过信号PASS/失败信号FAIL而输出内部控制信号int_CS。例如，通过信号PASS/失败信号FAIL可以是指示针对特定编程状态的编程操作的完成或未完成的信号。
地址解码器控制电路142响应于从ROM 141输出的内部控制信号int_CS而生成并输出用于控制图1的地址解码器120的地址解码器控制信号AD_signals1和AD_signals2。
地址解码器控制电路142可以包括字线电压控制电路142WL和选择线电压控制电路142SL。
字线电压控制电路142WL响应于内部控制信号int_CS而生成并输出地址解码器控制信号AD_signals1。在实施方式中，地址解码器控制信号AD_signals1是用于控制图1的地址解码器120以向字线WL选择性地施加图1的电压发生器150中生成的操作电压(例如，编程电压、通过电压等)的信号。
选择线电压控制电路142SL响应于内部控制信号int_CS而生成并输出地址解码器控制信号AD_signals2。在实施方式中，地址解码器控制信号AD_signals2是用于控制图1的地址解码器120以向漏极选择线和源极选择线选择性地施加图1的电压发生器150中生成的漏极选择线电压和源极选择线电压的信号。
页缓冲器控制电路143响应于从ROM 141输出的内部控制信号int_CS而生成并输出用于控制图1的读写电路130的页缓冲器控制信号PBSIGNALS。
电压生成控制电路144响应于从ROM 141输出的内部控制信号int_CS而生成并输出用于控制图1的电压发生器150的控制信号OP_CMD。在实施方式中，图1的电压发生器150可以响应于控制信号OP_CMD而生成在编程操作期间向被选字线施加的编程电压、向其余未选字线施加的通过电压、向被选存储块的漏极选择线施加的漏极选择线电压、以及向被选存储块的源极选择线施加的源极选择线电压。
图7是例示图6的电压生成控制电路144的实施方式的图。
参照图7，电压生成控制电路144可以包括寄存器144A、源极选择线电压控制器144B和漏极选择线电压控制器144C。
寄存器144A可以存储与第一漏极选择线电压相对应的信息PDSL1和与第二漏极选择线电压相对应的信息PDSL2。第二漏极选择线电压的电位可以低于第一漏极选择线电压的电位。
寄存器144A可以响应于内部控制信号int_CS而输出与第一漏极选择线电压相对应的信息PDSL1或与第二漏极选择线电压相对应的信息PDSL2。例如，在针对第一编程状态至第n编程状态的编程操作当中的针对第一编程状态至特定编程状态的编程操作期间，寄存器144A响应于内部控制信号int_CS而输出与第一漏极选择线电压相对应的信息PDSL1。在针对第一编程状态至第n编程状态的编程操作当中的针对特定编程状态之后的下一编程状态至第n编程状态的编程操作期间，寄存器144A响应于内部控制信号int_CS而输出与第二漏极选择线电压相对应的信息PDSL2。内部控制信号int_CS可以包括关于与当前正在执行的编程操作相对应的编程状态的信息。
源极选择线电压控制器144B响应于内部控制信号int_CS而生成并输出源极选择线电压控制信号OP_CMD_SSL。源极选择线电压控制信号OP_CMD_SSL可以是包括于图6的控制信号OP_CMD中的信号，并且源极选择线电压控制信号OP_CMD_SSL可以是用于控制在图1的电压发生器150中生成的源极选择线电压的电位电平的信号。
响应于从寄存器144A接收的与第一漏极选择线电压相对应的信息PDSL1或与第二漏极选择线电压相对应的信息PDSL2，漏极选择线电压控制器144C生成并输出漏极选择线电压控制信号OP_CMD_DSL。漏极选择线电压控制信号OP_CMD_DSL可以是包括于图6的控制信号OP_CMD中的信号，并且漏极选择线电压控制信号OP_CMD_DSL可以是用于控制图1的电压发生器150中生成的漏极选择线电压的电位电平的信号。例如，当从寄存器144A接收到与第一漏极选择线电压相对应的信息PDSL1时，漏极选择线电压控制器144C生成用于控制图1的电压发生器150以生成第一漏极选择线电压的漏极选择线电压控制信号OP_CMD_DSL。另外，当从寄存器144A接收到与第二漏极选择线电压相对应的信息PDSL2时，漏极选择线电压控制器144C可以生成用于控制图1的电压发生器150以生成第二漏极选择线电压的漏极选择线电压控制信号OP_CMD_DSL。
图8是例示三级单元的编程状态的图。
参照图8，三级单元(TLC)具有与一个擦除状态E和七个编程状态P1至P7中的每个相对应的阈值电压状态。擦除状态E和第一编程状态P1至第七编程状态P7具有对应的位码。可以根据需要为擦除状态E和第一编程状态P1至第七编程状态P7赋予各种位码。
可以基于第一读取电压R1至第七读取电压R7来区分每个阈值电压状态。另外，可以在用于确定与每个编程状态相对应的存储器单元的编程是否完成的主验证操作期间使用主验证电压VR1至VR7。
预验证电压VR1*至VR6*可以具有低于主验证电压VR1至VR6的电压。在预验证操作期间可以使用预验证电压VR1*至VR6*，并且可以在预验证操作期间确定存储器单元是否被编程为具有高于预验证电压VR1*至VR6*的阈值电压。预验证电压VR1*至VR6*低于存储器单元的目标阈值电压。例如，目标阈值电压可以是主验证电压VR1至VR6。
尽管图8中示出了TLC的目标编程状态，但这仅用作示例，并且根据本公开的实施方式的半导体存储器装置中所包括的多个存储器单元可以是多级单元(MLC)。在又一实施方式中，根据本公开的实施方式的半导体存储器装置中所包括的多个存储器单元可以是四级单元(QLC)。
图9是例示根据本公开的实施方式的半导体存储器装置的编程操作方法的流程图。
图10是例示根据本公开的实施方式的半导体存储器装置的编程操作期间的多个编程循环的图。
图11是例示在图10的编程循环LOOP14的编程电压施加操作期间向存储块施加的电压的波形图。
以下参照图1至图11描述根据本公开的实施方式的半导体存储器装置的编程操作。
在实施方式中，描述以TLC方法对存储器单元进行编程作为示例。在实施方式中，在与TLC相对应的擦除状态E和第一编程状态P1至第七编程状态P7当中，与第一编程状态至第六编程状态相对应的编程循环中的每个包括预验证操作和主验证操作，以及与第七编程状态相对应的编程循环中的每个包括主验证操作而没有预验证操作。另外，在实施方式中，作为示例，描述了其中将特定编程状态设置为与TLC相对应的擦除状态E和第一编程状态P1至第七编程状态P7当中的第六编程状态P6的示例。特定编程状态可以是与编程操作期间包括预验证操作和主验证操作的编程循环相对应的编程状态当中与最后执行的编程循环相对应的编程状态。例如，与第一编程状态P1至第七编程状态P7当中的第一编程状态P1至第六编程状态P6相对应的编程循环可以包括预验证操作和主验证操作，并且与第七编程状态P7相对应的编程循环可以仅执行主验证操作而没有预验证操作。在这种情况下，第一编程状态P1至第六编程状态P6当中与最后执行的编程循环相对应的第六编程状态P6可以是特定编程状态。
在步骤S910中，从半导体存储器装置100的外部接收与编程操作相对应的编程命令CMD和编程数据DATA。
控制逻辑140响应于编程命令CMD和控制信号CTRL而生成并输出用于控制外围电路以执行半导体存储器装置100的编程操作的地址解码器控制信号AD_signals1和AD_signals2、页缓冲器控制信号PBSIGNALS和控制信号OP_CMD。
读写电路130的多个页缓冲器PB1至PBm接收并临时存储编程数据DATA。
在步骤S920中，控制逻辑140在编程操作期间将向被选存储块(例如，BLKc)的漏极选择线DSL施加的漏极选择线电压设置为第一漏极选择线电压VPDSL1。例如，电压生成控制电路144的寄存器144A可以响应于内部控制信号int_CS而输出与第一漏极选择线电压相对应的信息PDSL1。
在步骤S930中，外围电路在控制逻辑140的控制下针对第一编程状态至第n编程状态当中的第一编程状态至第(n-1)编程状态执行编程操作。例如，第(n-1)编程状态可以是特定编程状态，并且在实施方式中，第(n-1)编程状态可以是第六编程状态P6。可以将针对第一编程状态至第(n-1)编程状态的编程操作(即，针对第一编程状态至特定编程状态的编程操作)定义为第一编程操作。
以下更详细地描述第一编程状态至第n编程状态的编程操作。
参照图10，依次地执行与第一编程状态P1至第六编程状态P6相对应的多个编程循环LOOP1至LOOP13。例如，编程循环LOOP1至LOOP5对应于第一编程状态P1，并且编程循环LOOP6至LOOP9对应于第二编程状态P2。另外，编程循环LOOP10至LOOP12对应于第三编程状态P3，并且编程循环LOOP13对应于第六编程状态P6。在图10中，未示出与第四编程状态P4和第五编程状态P5相对应的编程循环，但是为了便于描述，未示出一些编程循环。优选地，与第四编程状态P4和第五编程状态P5相对应的编程循环基本上设置在编程循环LOOP12和编程循环LOOP13之间并且被执行。
与第一编程状态P1至第六编程状态P6相对应的多个编程循环LOOP1至LOOP13中的每个包括编程电压施加操作、至少一个预验证操作、以及主验证操作。例如，编程循环LOOP1可以包括其中向被选字线WL1施加编程电压VP1的编程电压施加操作、其中向被选字线WL1施加预验证电压VR1*的预验证操作、以及其中向被选字线WL1施加主验证电压VR1的主验证操作。
在编程电压施加操作期间，电压发生器150可以响应于从漏极选择线电压控制器144C输出的漏极选择线电压控制信号OP_CMD_DSL而生成第一漏极选择线电压VPDSL1，地址解码器120可以向被选存储块BLKc的漏极选择线DSL施加第一漏极选择线电压VPDSL1。多个页缓冲器PB1至PBm基于临时存储的编程数据DATA向对应的位线BL1至BLm施加编程许可电压或编程禁止电压。在编程电压施加操作期间，电压发生器150生成编程电压VP1，并且地址解码器120向被选字线WL1施加在电压发生器150中生成的编程电压VP1。
在预验证操作期间，多个页缓冲器PB1至PBm感测对应的位线BL1至BLm的电流量以锁存感测数据，并且基于临时存储的编程数据DATA和感测数据，向与要被编程为第一编程状态至第七编程状态的存储器单元当中的阈值电压高于预验证电压VR1*的存储器单元连接的位线施加高于编程许可电压且低于编程禁止电压的设定位线电压。多个页缓冲器PB1至PBm向与要被编程为第一编程状态至第七编程状态的存储器单元当中的阈值电压低于预验证电压VR1*的存储器单元连接的位线施加编程许可电压。
在主验证操作期间，多个页缓冲器PB1至PBm感测对应的位线BL1至BLm的电流量以锁存感测数据，并且基于临时存储的编程数据DATA和感测数据，向与要被编程为第一编程状态P1的存储器单元当中的阈值电压高于验证电压VR1的存储器单元连接的位线施加编程禁止电压。
此后，以与编程循环LOOP1相同的方法执行设定数量的编程循环，例如，编程循环LOOP2和LOOP3。在执行了设定数量的编程循环LOOP1至LOOP3之后，从下一编程循环(例如，LOOP4)开始，可以一起执行针对第一编程状态P1的编程电压施加操作、预验证操作、主验证操作和针对下一编程状态的预验证操作。例如，在编程循环LOOP4中依次执行针对第一编程状态P1的编程电压施加操作、预验证操作和主验证操作之后，可以执行针对第二编程状态P2的预验证操作。
如上所述，在每个编程循环中执行预验证操作，并且向与作为预验证操作的结果被编程有比预验证电压高的阈值电压的存储器单元连接的位线施加高于编程许可电压的设定位线电压。因此，被编程有高于预验证电压的阈值电压的存储器单元的阈值电压可以在下一编程循环中更精确地增加，并且因此存储器单元的阈值电压分布宽度可以形成为更窄。
在执行每个编程循环之后，电流感测电路160可以执行电流感测操作以确定针对每个编程状态的编程操作是否完成，并且输出通过信号PASS或失败信号FAIL。例如，作为在编程循环LOOP完成之后执行的电流感测操作的结果，当编程被完成为使得要被编程为第一编程状态P1的存储器单元具有大于主验证电压VR1的阈值电压时，电流感测电路160生成并输出通过信号PASS。
在以上描述的方法中，地址解码器120、读写电路130、电压发生器150和电流感测电路160针对连接至被选存储块BLKc的被选字线WL1的存储器单元MC1依次执行与第一编程状态P1至第六编程状态P6相对应的编程操作。也就是说，依次执行与第一编程状态P1至第六编程状态P6相对应的编程循环LOOP1至LOOP13。
在与对应于以上描述的第一编程状态至第六编程状态的编程操作相对应的多个编程循环LOOP1至LOOP13中的每个的编程电压施加操作期间，电压发生器150生成第一漏极选择线电压VPDSL1并且地址解码器120向被选存储块BLKc的漏极选择线DSL施加第一漏极选择线电压VPDSL1。
作为在编程循环LOOP13完成之后执行的电流感测操作的结果，当编程被完成为使得要被编程为第六编程状态P6的存储器单元具有大于主验证电压VR6的阈值电压时，电流感测电路160生成并输出通过信号PASS。
在步骤S940中，控制逻辑140在编程操作期间将向被选存储块(例如，BLKc)的漏极选择线DSL施加的漏极选择线电压设置为第二漏极选择线电压VPDSL2。第二漏极选择线电压VPDSL2的电位电平低于第一漏极选择线电压VPDSL1的电位电平。例如，电压生成控制电路144的寄存器144A可以响应于内部控制信号int_CS而输出与第二漏极选择线电压相对应的信息PDSL2。
第一漏极选择线电压VPDSL1和第二漏极选择线电压VPDSL2可以大于漏极选择晶体管DST的阈值电压分布中的最高阈值电压值与设定位线电压值之和，并且可以小于阈值电压分布中的最低阈值电压值和编程禁止电压值之和。
在步骤S950中，外围电路在控制逻辑140的控制下执行针对第一编程状态至第n编程状态当中的第n编程状态的编程操作。在实施方式中，第n编程状态为第七编程状态P7。针对特定编程状态(例如，P6)之后的至少一个编程状态的编程操作可以定义为第二编程操作。
将在下面更详细地描述针对第七编程状态P7的编程操作。
参照图10，依次地执行与第七编程状态P7相对应的多个编程循环LOOP14至LOOP16。与第七编程状态P7相对应的多个编程循环LOOP14至LOOP16中的每一个包括编程电压施加操作和主验证操作。因为第七编程状态P7在多个编程状态当中具有最大阈值电压分布并且是在多个编程状态当中最后被编程的编程状态，所以可以通过在没有预验证操作的情况下执行主验证操作来提高编程操作速度。例如，与第七编程状态P7相对应的多个编程循环LOOP14至LOOP16中的每个可以包括其中向被选字线WL1施加编程电压VP14、VP15和VP16的编程电压施加操作以及其中向被选字线WL1施加主验证电压VR7的主验证操作。
以下参照图11描述编程循环LOOP14的编程电压施加操作。
因为与第七编程状态P7相对应的多个编程循环LOOP14至LOOP16中的每一个的编程电压施加操作彼此相似，所以代表性地描述编程循环LOOP14的编程电压施加操作。
在被选存储块的位线当中，向处于编程模式PGM Mode(PGM模式)的位线施加编程许可电压(例如，Vss)，并且向处于编程禁止模式Inhibit Mode(禁止模式)的位线施加编程禁止电压(例如，Vcc)。
此后，向被选存储块的漏极选择线DSL施加电位电平低于第一漏极选择线电压VPDSL1的电位电平的第二漏极选择线电压VPDSL2，因此，与处于编程禁止模式Inhibit Mode的位线相对应的单元串的沟道Inhibit Channel(禁止沟道)的电位电平增加。
之后，向被选存储块的被选字线Sel WL(WL1)施加编程电压VP14，并且连接至被选字线Sel WL(WL1)和处于编程模式PGM Mode的位线的存储器单元被编程。此时，与处于编程禁止模式Inhibit Mode的位线相对应的单元串的沟道Inhibit Channel的电位电平通过施加至被选字线Sel WL(WL1)的编程电压VP14而升压(boost)，并且因此电位电平可以进一步增加。另外，向漏极选择线DSL施加电位电平低于第一漏极选择线电压VPDSL1的电位电平的第二漏极选择线电压VPDSL2，因此，抑制从单元串的禁止沟道Inhibit Channel流向位线的泄漏电流。在编程电压施加操作期间，可以向源极选择线SSL施加接地电压Vss。
如上所述，在与第七编程状态P7相对应的多个编程循环LOOP14至LOOP16中的每个的编程电压施加操作期间，电压发生器150可以响应于从漏极选择线电压控制器144C输出的漏极选择线电压控制信号OP_CMD_DSL而生成第二漏极选择线电压VPDSL2，并且地址解码器120可以向被选存储块BLKc的漏极选择线DSL施加第二漏极选择线电压VPDSL2。电位电平低于第一漏极选择线电压VPDSL1的电位电平的第二漏极选择线电压VPDSL2被施加到漏极选择线DSL。因此，可以抑制多个单元串CS1至CSm当中的与完成编程操作并被施加以编程禁止电压的位线相对应的单元串的沟道电平通过漏极选择晶体管DST向位线泄漏的泄漏电流的发生。因此，在编程电压施加操作期间，与被施加以编程禁止电压的编程禁止模式的位线相对应的单元串可以保持高沟道电位，由此改善编程干扰现象。
作为在多个编程循环LOOP14至LOOP16中的每个完成之后执行的电流感测操作的结果，当编程被完成为使得要被编程为第七编程状态P7的存储器单元具有大于主验证电压VR7的阈值电压时，电流感测电路160生成并输出通过信号PASS，并且控制逻辑140确定连接至被选字线WL的存储器单元MC1的编程操作完成。
在以上描述的实施方式中，描述了特定编程状态为第六编程状态P6的情况作为示例，但是本公开的实施方式不限于此。多个编程状态当中与其中不执行预验证操作的编程操作相对应的编程状态可以优选地设置为特定编程状态。例如，在第一编程状态P1至第七编程状态P7当中，当在与第一编程状态P1至第四编程状态P4相对应的编程循环中执行预验证操作，并且在与第五编程状态P5至第七编程状态P7相对应的编程循环中仅包括主验证操作而没有预验证操作时，特定编程状态可以设置为第四编程状态P4。也就是说，在本公开的实施方式中，可以根据多个编程状态的阈值电压分布布置次序依次执行与多个编程状态相对应的编程操作，在包括预验证操作的编程操作中可以使用第一漏极选择线电压VPDSL1，在仅包括主验证操作而没有预验证操作的编程操作中可以使用电位比漏极选择线电压VPDSL1的电位低的第二漏极选择线电压VPDSL2。因此，漏极选择晶体管DST可以由于第二漏极选择线电压而抑制泄漏电流的发生，因此可以将编程禁止模式的单元串的沟道电位保持在高状态，由此改善编程干扰现象。
图12是例示包括图1的半导体存储器装置100的存储器系统的实施方式1000的框图。
参照图12，存储器系统1000包括半导体存储器装置100和控制器1100。半导体存储器装置100可以是参照图1描述的半导体存储器装置。在下文中，省略重复描述。
控制器1100连接至主机Host和半导体存储器装置100。控制器1100被配置为响应于来自主机Host的请求而访问半导体存储器装置100。例如，控制器1100被配置为控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器1100被配置为在半导体存储器装置100与主机Host之间提供接口。控制器1100被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110用作处理单元1120的操作存储器、半导体存储器装置100与主机Host之间的缓存存储器、以及半导体存储器装置100与主机Host之间的缓冲存储器中的任何一个。处理单元1120控制控制器1100的整体操作。此外，控制器1100可以在编程操作期间临时存储从主机Host提供的编程数据。
主机接口1130包括用于在主机Host与控制器1100之间执行数据交换的协议。在实施方式中，控制器1100被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、和/或专用协议之类的各种接口协议中的至少一种与主机Host进行通信。
存储器接口1140与半导体存储器装置100接口连接。例如，存储器接口包括NAND接口或NOR接口。
纠错块1150被配置为使用纠错码(ECC)来检测和纠正从半导体存储器装置100接收的数据中的错误。处理单元1120可以根据纠错块1150的错误检测结果来控制半导体存储器装置100以调整读取电压，并且执行重新读取操作。在实施方式中，纠错块可以设置为控制器1100的组件。
控制器1100和半导体存储器装置100可以集成到一个半导体装置中。在实施方式中，控制器1100和半导体存储器装置100可以集成到一个半导体装置中以构成存储卡。例如，控制器1100和半导体存储器装置100可以集成到一个半导体装置中以形成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)之类的存储卡。
控制器1100和半导体存储器装置100可以集成到一个半导体装置中，以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)包括被配置为将数据存储在半导体存储器中的储存装置。当存储器系统1000用作半导体驱动器(SSD)时，极大地提高了连接至存储器系统1000的主机Host的操作速度。
作为另一示例，存储器系统1000被设置为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、web平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、RFID装置、或配置计算系统的各种组件之一之类的电子装置的各种组件之一。
在实施方式中，半导体存储器装置100或存储器系统1000可以安装为各种类型的封装件。例如，半导体存储器装置100或存储器系统1000可以以诸如层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包中晶片、晶圆形式晶片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平包(TQFP)、小轮廓(SOIC)、收缩型小轮廓封装(SSOP)、薄型小轮廓(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级加工层叠封装(WSP)之类的方法进行封装和安装。
图13是例示图12的存储器系统1000的应用示例的框图。
参照图13，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。多个半导体存储器芯片划分成多个组。
在图13中，多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片与参照图1描述的半导体存储器装置100类似地配置和操作。
每个组被配置为通过一个公共通道与控制器2200通信。控制器2200与参照图12描述的控制器1100类似地配置，并且被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图14是例示包括参照图13描述的存储器系统2000的计算系统3000的框图。
计算系统3000包括中央处理装置3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电连接至中央处理装置3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由中央处理装置3100处理的数据存储在存储器系统2000中。
在图14中，半导体存储器装置2100通过控制器2200连接至系统总线3500。然而，半导体存储器装置2100可以被配置为直接连接至系统总线3500。此时，控制器2200的功能由中央处理装置3100和RAM 3200来执行。
在图14中，指示了参照图13描述的存储器系统2000。然而，可以用参考图12描述的存储器系统1000来代替存储器系统2000。在实施方式中，计算系统3000可以被配置为包括参照图12和图13描述的存储器系统1000和2000二者。
在本说明书和附图中公开的本公开的实施方式仅被提供有特定示例以解释本公开的技术内容并帮助理解本公开，而非旨在限制本公开的范围。本领域普通技术人员将认识到，除了本文公开的实施方式之外，还可以实现基于本公开的技术构思的其它修改示例。
相关申请的交叉引用
本申请要求于2020年10月12日在韩国知识产权局提交的韩国专利申请No.10-2020-0131457的优先权，其全部公开内容通过引用合并于此。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储块，所述存储块包括在编程操作期间编程为多个编程状态的多个存储器单元；
电压发生器，所述电压发生器在所述编程操作期间生成向所述存储块施加的编程电压和选择线电压；以及
读写电路，所述读写电路在所述编程操作期间临时存储编程数据，并基于临时存储的编程数据来控制所述存储块的位线的电位，
其中，所述电压发生器：
在对所述多个编程状态当中的一些编程状态的第一编程操作期间，将所述选择线电压生成为第一选择线电压，并且
在对所述多个编程状态当中的其余编程状态的第二编程操作期间，将所述选择线电压生成为第二选择线电压，所述第二选择线电压的电位低于所述第一选择线电压的电位。
2.根据权利要求1所述的半导体存储器装置，其中，所述选择线电压是向所述存储块的漏极选择线施加的电压。
3.根据权利要求1所述的半导体存储器装置，其中，
所述第一编程操作包括多个编程循环，并且
所述多个编程循环中的每一个包括编程电压施加操作、预验证操作和主验证操作。
4.根据权利要求3所述的半导体存储器装置，其中，
所述电压发生器在所述预验证操作期间生成预验证电压并向所述存储块提供所述预验证电压，并且
所述读写电路感测所述位线的电流量并且基于感测结果来向所述位线施加设定位线电压。
5.根据权利要求4所述的半导体存储器装置，其中，
所述设定位线电压高于编程许可电压，并且
所述设定位线电压低于编程禁止电压。
6.根据权利要求4所述的半导体存储器装置，其中，所述电压发生器：
在所述主验证操作期间，生成高于所述预验证电压的主验证电压，并且
向所述存储块提供所述主验证电压。
7.根据权利要求1所述的半导体存储器装置，其中，
所述第二编程操作包括多个编程循环，并且
所述多个编程循环中的每一个包括编程电压施加操作和主验证操作。
8.一种半导体存储器装置，该半导体存储器装置包括：
存储块，所述存储块包括能编程至第一编程状态至第n编程状态的多个存储器单元；
电压发生器，所述电压发生器在与相应的所述第一编程状态至所述第n编程状态相对应的多个编程操作期间生成向所述存储块施加的编程电压和选择线电压；
读写电路，所述读写电路在所述多个编程操作期间临时存储编程数据并基于临时存储的编程数据来控制所述存储块的位线的电位；以及
控制逻辑，所述控制逻辑控制所述电压发生器和所述读写电路以依次执行所述多个编程操作，
其中，所述控制逻辑控制所述电压发生器以：
在对应于所述第一编程状态至特定编程状态的编程操作期间，将所述选择线电压生成为第一选择线电压，并且
在对应于所述特定编程状态之后的至少一个编程状态的编程操作期间，将所述选择线电压生成为第二选择线电压，所述第二选择线电压的电位低于所述第一选择线电压的电位。
9.根据权利要求8所述的半导体存储器装置，其中，所述选择线电压是向所述存储块的漏极选择线施加的电压。
10.根据权利要求8所述的半导体存储器装置，其中，
对应于所述第一编程状态至所述特定编程状态的编程操作包括编程电压施加操作、预验证操作和主验证操作，并且
对应于所述特定编程状态之后的所述至少一个编程状态的编程操作包括所述编程电压施加操作和所述主验证操作。
11.根据权利要求10所述的半导体存储器装置，其中，
所述电压发生器在所述预验证操作期间向所述存储块提供低于主验证电压的预验证电压，并且
所述读写电路感测所述位线的电流量，并且基于感测结果向所述位线施加设定位线电压。
12.根据权利要求8所述的半导体存储器装置，其中，所述控制逻辑包括：
ROM，所述ROM响应于命令和通过信号/失败信号而生成内部控制信号；以及
电压生成控制电路，所述电压生成控制电路响应于所述内部控制信号而生成用于控制所述电压发生器的控制信号，并且
其中，所述通过信号/失败信号是指示针对所述特定编程状态的编程操作的完成或未完成的信号。
13.根据权利要求12所述的半导体存储器装置，其中，所述控制逻辑：
当基于所述通过信号/失败信号确定出针对所述特定编程状态的编程操作未完成时，生成用于控制所述电压发生器以生成所述第一选择线电压的所述控制信号；并且
当基于所述通过信号/失败信号确定出针对所述特定编程状态的编程操作完成时，生成用于控制所述电压发生器以生成所述第二选择线电压的所述控制信号。
14.根据权利要求12所述的半导体存储器装置，其中，所述电压生成控制电路包括：
寄存器，所述寄存器包括关于所述第一选择线电压的信息和关于所述第二选择线电压的信息，其中，所述寄存器响应于所述内部控制信号而输出所述关于所述第一选择线电压的信息或所述关于所述第二选择线电压的信息；以及
选择线电压控制器，所述选择线电压控制器基于从所述寄存器接收到的所述关于所述第一选择线电压的信息或所述关于所述第二选择线电压的信息来生成用于控制所述电压发生器以生成所述第一选择线电压或所述第二选择线电压的所述控制信号。
15.一种操作半导体存储器装置的方法，该方法包括以下步骤：
将漏极选择线电压设置为第一漏极选择线电压；
依次执行与第一编程状态至第n编程状态当中的第一编程状态至特定编程状态相对应的多个第一编程循环；
当完成与所述特定编程状态相对应的编程操作时，将所述漏极选择线电压设置为电位低于所述第一漏极选择线电压的电位的第二漏极选择线电压；以及
依次执行与所述特定编程状态之后的编程状态相对应的多个第二编程循环。
16.根据权利要求15所述的方法，其中，
所述多个第一编程循环中的每一个包括编程电压施加操作、预验证操作和主验证操作，并且
所述多个第二编程循环中的每一个包括所述编程电压施加操作和所述主验证操作。
17.根据权利要求16所述的方法，其中，所述预验证操作包括：确定存储器单元的阈值电压是否被编程到低于目标电平的预电平。
18.根据权利要求17所述的方法，其中，所述预验证操作包括：当作为所述预验证操作的结果，所述存储器单元的所述阈值电压被编程到所述预电平时，将高于编程许可电压的设定位线电压设置于所述存储器单元的位线。
19.根据权利要求16所述的方法，其中，在所述多个第一编程循环中的每一个的所述编程电压施加操作期间，向存储块的漏极选择线施加所述第一漏极选择线电压。
20.根据权利要求16所述的方法，其中，在所述多个第二编程循环中的每一个的编程电压施加操作期间，向存储块的漏极选择线施加所述第二漏极选择线电压。
CN202110570405.9A 2020-10-12 2021-05-25 半导体存储器装置及其操作方法 Pending CN114360614A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0131457 2020-10-12
KR1020200131457A KR20220048375A (ko) 2020-10-12 2020-10-12 반도체 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
CN114360614A true CN114360614A (zh) 2022-04-15

Family

ID=81078177

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110570405.9A Pending CN114360614A (zh) 2020-10-12 2021-05-25 半导体存储器装置及其操作方法

Country Status (3)

Country Link
US (1) US11600322B2 (zh)
KR (1) KR20220048375A (zh)
CN (1) CN114360614A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7110301B2 (en) * 2004-05-07 2006-09-19 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device and multi-block erase method thereof
ITRM20070167A1 (it) * 2007-03-27 2008-09-29 Micron Technology Inc Non-volatile multilevel memory cell programming
KR20100013950A (ko) 2008-08-01 2010-02-10 주식회사 하이닉스반도체 플래시 메모리 장치 및 이의 프로그램 방법
KR20100106767A (ko) 2009-03-24 2010-10-04 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
US8767487B2 (en) * 2010-03-02 2014-07-01 Micron Technology, Inc. Drain select gate voltage management

Also Published As

Publication number Publication date
KR20220048375A (ko) 2022-04-19
US20220115062A1 (en) 2022-04-14
US11600322B2 (en) 2023-03-07

Similar Documents

Publication Publication Date Title
CN109935267B (zh) 半导体存储器装置及其操作方法
US10748633B2 (en) Semiconductor memory device
KR101517597B1 (ko) 불휘발성 메모리 장치 및 그것의 프로그램 전압 생성방법
CN107564567B (zh) 对半导体存储器装置进行编程的方法
KR102452994B1 (ko) 반도체 메모리 장치 및 그 동작 방법
CN109493895B (zh) 半导体存储器装置及其操作方法
CN110197693B (zh) 半导体存储器装置和与操作半导体存储器装置有关的方法
CN111312320B (zh) 半导体存储装置及其操作方法
KR20170079832A (ko) 반도체 메모리 장치 및 그것의 동작 방법
CN110648708A (zh) 半导体存储器装置、其操作方法以及存储器系统
KR20180028312A (ko) 반도체 메모리 장치 및 그 프로그램 방법
CN113345504A (zh) 半导体存储器设备及其操作方法
KR102362858B1 (ko) 반도체 메모리 장치 및 그 동작 방법
CN112786093A (zh) 半导体存储器装置及其操作方法
CN114360614A (zh) 半导体存储器装置及其操作方法
US20220383968A1 (en) Semiconductor memory device and method of operating the semiconductor memory device
US11423986B2 (en) Semiconductor memory device and method of operating the semiconductor memory device
US20220415400A1 (en) Semiconductor memory device and method of operating the same
US20220148664A1 (en) Controller and method of operating the same
CN114822636A (zh) 半导体存储器设备和操作半导体存储器设备的方法
KR20210143065A (ko) 반도체 메모리 장치 및 그 동작 방법
CN115223632A (zh) 半导体存储器设备和操作该半导体存储器设备的方法
CN114613399A (zh) 半导体存储器装置及其操作方法
KR20220052157A (ko) 반도체 메모리 장치 및 그 동작 방법
CN114974379A (zh) 半导体存储器设备和操作该半导体存储器设备的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination