JP2001236786A - ダイナミック回路とそのダイナミック回路を用いた半導体集積回路装置 - Google Patents
ダイナミック回路とそのダイナミック回路を用いた半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 ダイナミック配線に対するチャージアップを
行い、短いプリチャージ期間でも誤動作のないダイナミ
ック回路を提供する。 【解決手段】 電源ノードＶｃｃとダイナミック配線３
との間にプリチャージ制御信号によって制御されるプリ
チャージ用ＭＯＳトランジスタ６（プリチャージ回路）
と、プリチャージ制御信号により制御された期間に前記
ダイナミック配線３をプリチャージし、入力信号２に応
じてオン・オフ動作してダイナミック配線３をディスチ
ャージするＮＭＯＳトランジスタ７（ディスチャージ回
路）と、ダイナミック配線３に近接してカップリング作
用を有する隣接配線１１を形成し、この隣接配線１１を
プリチャージすることによってダイナミック配線３の電
位レベルを引き上げる電位補正回路とを具備したことを
特徴とする。
行い、短いプリチャージ期間でも誤動作のないダイナミ
ック回路を提供する。 【解決手段】 電源ノードＶｃｃとダイナミック配線３
との間にプリチャージ制御信号によって制御されるプリ
チャージ用ＭＯＳトランジスタ６（プリチャージ回路）
と、プリチャージ制御信号により制御された期間に前記
ダイナミック配線３をプリチャージし、入力信号２に応
じてオン・オフ動作してダイナミック配線３をディスチ
ャージするＮＭＯＳトランジスタ７（ディスチャージ回
路）と、ダイナミック配線３に近接してカップリング作
用を有する隣接配線１１を形成し、この隣接配線１１を
プリチャージすることによってダイナミック配線３の電
位レベルを引き上げる電位補正回路とを具備したことを
特徴とする。
Description
【０００１】
【発明の属する技術分野】 本発明は、半導体集積回路
装置に用いられるダイナミック回路に関する。
装置に用いられるダイナミック回路に関する。
【０００２】
【従来の技術】図８は、プリチャージ機能を有するダイ
ナミック回路の従来例を示すものである。図８におい
て、電源電位Ｖccが供給されるＶccノードとダイナミッ
ク配線３との間にプリチャージ用のＰＭＯＳトランジス
タ６のソース及びドレインが接続され、プリチャージ制
御信号ノード１はこのＰＭＯＳトランジスタ６のゲート
に接続されている。また、ダイナミック配線３の電位を
ディスチャージするためにダイナミック配線３と接地電
位ＧＮＤとの間にＮＭＯＳトランジスタ７のドレイン及
びソースが共通に接続され、ゲートに対して入力信号ノ
ード２が接続されている。なお、実際の回路では、前記
ＮＭＯＳトランジスタ７は、複数個設けられ、ＮＭＯＳ
トランジスタ７の各ドレイン及び各ソースが共通に接続
され、各ゲートに対しても入力信号ノード２が接続され
る構成をとっているが、ここでは、便宜上省略してい
る。さらに、ダイナミック配線３と出力信号ノード５と
の間にはダイナミック配線３の電位を読み取るバッファ
回路４が設けられ、ダイナミック配線３の電位を読み取
りこれを出力信号ノード５へ出力している。なお、この
バッファ回路４も複数個設けられているが、便宜上省略
する。また、ダイナミック配線３にはプリチャージされ
る電荷を保持する寄生容量及び寄生抵抗８，９が存在し
ている。
ナミック回路の従来例を示すものである。図８におい
て、電源電位Ｖccが供給されるＶccノードとダイナミッ
ク配線３との間にプリチャージ用のＰＭＯＳトランジス
タ６のソース及びドレインが接続され、プリチャージ制
御信号ノード１はこのＰＭＯＳトランジスタ６のゲート
に接続されている。また、ダイナミック配線３の電位を
ディスチャージするためにダイナミック配線３と接地電
位ＧＮＤとの間にＮＭＯＳトランジスタ７のドレイン及
びソースが共通に接続され、ゲートに対して入力信号ノ
ード２が接続されている。なお、実際の回路では、前記
ＮＭＯＳトランジスタ７は、複数個設けられ、ＮＭＯＳ
トランジスタ７の各ドレイン及び各ソースが共通に接続
され、各ゲートに対しても入力信号ノード２が接続され
る構成をとっているが、ここでは、便宜上省略してい
る。さらに、ダイナミック配線３と出力信号ノード５と
の間にはダイナミック配線３の電位を読み取るバッファ
回路４が設けられ、ダイナミック配線３の電位を読み取
りこれを出力信号ノード５へ出力している。なお、この
バッファ回路４も複数個設けられているが、便宜上省略
する。また、ダイナミック配線３にはプリチャージされ
る電荷を保持する寄生容量及び寄生抵抗８，９が存在し
ている。
【０００３】次に、このダイナミック回路の動作につい
て説明する。プリチャージ制御信号ノード１が“Ｌ”レ
ベルになると、ＰＭＯＳトランジスタ６がオン状態とな
り、ダイナミック配線３がＶｃｃ電位にプリチャージさ
れる。そして、このダイナミック配線３の“Ｈ”レベル
の電位をバッファ回路４が読み取り、出力信号ノード５
へ“Ｈ”レベルの電位を出力する。ところが、この構成
にあっては、図９（ａ）に示すように、動作速度（クロ
ック周波数）を上げ、ＰＭＯＳトランジスタ６のオン状
態（プリチャージ期間Ａ）が短くなった場合には、この
プリチャージ期間内では、寄生容量及び寄生抵抗８，９
に対して十分な電荷をプリチャージすることができず、
ダイナミック配線３の電位がバッファ回路４のしきい値
（スレッシュホールド値）を越えることができず、誤動
作を生じてしまう。また、図９（ｂ）に示すように、バ
ッファ回路４のしきい値を越えたとしてもダイナミック
配線３に十分な電荷がプリチャージされておらず、その
後、バッファ回路４が“Ｈ”レベル出力を読み取るため
の読み取り期間Ｂが短くなってしまう問題がある。な
お、図中、破線で示される電位は本来必要とするプリチ
ャージ期間や読み取り期間などを表している。
て説明する。プリチャージ制御信号ノード１が“Ｌ”レ
ベルになると、ＰＭＯＳトランジスタ６がオン状態とな
り、ダイナミック配線３がＶｃｃ電位にプリチャージさ
れる。そして、このダイナミック配線３の“Ｈ”レベル
の電位をバッファ回路４が読み取り、出力信号ノード５
へ“Ｈ”レベルの電位を出力する。ところが、この構成
にあっては、図９（ａ）に示すように、動作速度（クロ
ック周波数）を上げ、ＰＭＯＳトランジスタ６のオン状
態（プリチャージ期間Ａ）が短くなった場合には、この
プリチャージ期間内では、寄生容量及び寄生抵抗８，９
に対して十分な電荷をプリチャージすることができず、
ダイナミック配線３の電位がバッファ回路４のしきい値
（スレッシュホールド値）を越えることができず、誤動
作を生じてしまう。また、図９（ｂ）に示すように、バ
ッファ回路４のしきい値を越えたとしてもダイナミック
配線３に十分な電荷がプリチャージされておらず、その
後、バッファ回路４が“Ｈ”レベル出力を読み取るため
の読み取り期間Ｂが短くなってしまう問題がある。な
お、図中、破線で示される電位は本来必要とするプリチ
ャージ期間や読み取り期間などを表している。
【０００４】一方、図１０は他の従来例を示すものであ
る。図１０において、このダイナミック回路には、プリ
チャージされたダイナミック配線３の電位を保持する電
位保持回路１０が追加されている。このダイナミック回
路の動作についても、図１１（ａ）に示すように、ＰＭ
ＯＳトランジスタ６のオン状態（プリチャージ期間Ａ）
が短くなった場合に、先ず、プリチャージされたダイナ
ミック配線３の電位はバッファ回路４のしきい値を越え
て出力信号ノード５の電位が“Ｈ”レベルとなる。とこ
ろが、プリチャージ不足によってダイナミック配線３の
電位が電位保持回路１０のしきい値を越えることができ
ない状況が発生した場合には、電位保持できずに出力ノ
ード５の電位が“Ｌ”に戻り読み取り期間Ｂが短くなっ
てしまう場合がある。また、図１１（ｂ）に示すよう
に、ダイナミック配線３がプリチャージされて“Ｈ”レ
ベルの保持状態で、ＮＭＯＳトランジスタ７をオンさせ
てダイナミック配線３をディスチャージした場合にあっ
ては、寄生容量及び寄生抵抗８，９の存在により電位保
持回路１０のしきい値を越える時間が長くかかり読み取
り可能期間Ｂが短くなるという問題がある。なお、図
中、破線で示される電位は本来必要とするプリチャージ
期間や読み取り期間などを表している。
る。図１０において、このダイナミック回路には、プリ
チャージされたダイナミック配線３の電位を保持する電
位保持回路１０が追加されている。このダイナミック回
路の動作についても、図１１（ａ）に示すように、ＰＭ
ＯＳトランジスタ６のオン状態（プリチャージ期間Ａ）
が短くなった場合に、先ず、プリチャージされたダイナ
ミック配線３の電位はバッファ回路４のしきい値を越え
て出力信号ノード５の電位が“Ｈ”レベルとなる。とこ
ろが、プリチャージ不足によってダイナミック配線３の
電位が電位保持回路１０のしきい値を越えることができ
ない状況が発生した場合には、電位保持できずに出力ノ
ード５の電位が“Ｌ”に戻り読み取り期間Ｂが短くなっ
てしまう場合がある。また、図１１（ｂ）に示すよう
に、ダイナミック配線３がプリチャージされて“Ｈ”レ
ベルの保持状態で、ＮＭＯＳトランジスタ７をオンさせ
てダイナミック配線３をディスチャージした場合にあっ
ては、寄生容量及び寄生抵抗８，９の存在により電位保
持回路１０のしきい値を越える時間が長くかかり読み取
り可能期間Ｂが短くなるという問題がある。なお、図
中、破線で示される電位は本来必要とするプリチャージ
期間や読み取り期間などを表している。
【０００５】
【発明が解決しようとする課題】前記したように従来の
ダイナミック回路においては、動作速度（クロック周波
数）を上げ、プリチャージ期間が短くなった場合にはダ
イナミック配線に十分な電荷を与えることができず、電
位低下による読み取り動作の誤動作が生じるという問題
があった。本発明は前記課題を解決するべくなされたも
ので、ダイナミック配線に対するチャージアップを行
い、短いプリチャージ期間でも誤動作のないダイナミッ
ク回路を提供することを目的とする。
ダイナミック回路においては、動作速度（クロック周波
数）を上げ、プリチャージ期間が短くなった場合にはダ
イナミック配線に十分な電荷を与えることができず、電
位低下による読み取り動作の誤動作が生じるという問題
があった。本発明は前記課題を解決するべくなされたも
ので、ダイナミック配線に対するチャージアップを行
い、短いプリチャージ期間でも誤動作のないダイナミッ
ク回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のダイナミック回
路は、電源ノードとダイナミック配線との間にソース及
びドレインが接続され、ゲート電位がプリチャージ制御
信号によって制御されるプリチャージ用ＭＯＳトランジ
スタを有し、プリチャージ制御信号により制御された期
間に前記ダイナミック配線をプリチャージするプリチャ
ージ回路と、ダイナミック配線と接地電位との間に接続
され、入力信号に応じてオン・オフ状態が制御されるデ
ィスチャージ回路と、ダイナミック配線に近接してカッ
プリング作用を有する隣接配線を形成し、この隣接配線
をプリチャージすることによってダイナミック配線の電
位レベルを引き上げる電位補正回路とを具備したことを
特徴とする。また、本発明のダイナミック回路を半導体
チップ（半導体集積回路装置）に適用した場合にあって
は、ダイナミック配線と隣接配線とは絶縁膜を介した２
層のメタル配線による積層構造、あるいは並列構造によ
るメタル配線によって構成されたカップリング領域を具
備したことを特徴とする。また、本発明のダイナミック
回路は、プリチャージ制御信号ノードと隣接配線とを接
続し、ダイナミック配線へのプリチャージがオフすると
同時にダイナミック配線の電位レベルを引き上げるよう
に構成しても良い。
路は、電源ノードとダイナミック配線との間にソース及
びドレインが接続され、ゲート電位がプリチャージ制御
信号によって制御されるプリチャージ用ＭＯＳトランジ
スタを有し、プリチャージ制御信号により制御された期
間に前記ダイナミック配線をプリチャージするプリチャ
ージ回路と、ダイナミック配線と接地電位との間に接続
され、入力信号に応じてオン・オフ状態が制御されるデ
ィスチャージ回路と、ダイナミック配線に近接してカッ
プリング作用を有する隣接配線を形成し、この隣接配線
をプリチャージすることによってダイナミック配線の電
位レベルを引き上げる電位補正回路とを具備したことを
特徴とする。また、本発明のダイナミック回路を半導体
チップ（半導体集積回路装置）に適用した場合にあって
は、ダイナミック配線と隣接配線とは絶縁膜を介した２
層のメタル配線による積層構造、あるいは並列構造によ
るメタル配線によって構成されたカップリング領域を具
備したことを特徴とする。また、本発明のダイナミック
回路は、プリチャージ制御信号ノードと隣接配線とを接
続し、ダイナミック配線へのプリチャージがオフすると
同時にダイナミック配線の電位レベルを引き上げるよう
に構成しても良い。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につき
図面を参照して説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るダイナミック回路を示している。図１において、電
源電位が供給されるＶｃｃノードとダイナミック配線３
との間には、プリチャージ用のＰＭＯＳトランジスタ６
（プリチャージ回路）のソース及びドレインが接続さ
れ、プリチャージ制御信号ノード１にはゲートが接続さ
れている。また、ダイナミック配線３と接地電位ＧＮＤ
との間には、ディスチャージ用のＮＭＯＳトランジスタ
７（ディスチャージ回路）のソース及びドレインが接続
され、入力信号ノード２にはゲートが接続されている。
なお、実際の回路では、図７に示すように、ダイナミッ
ク配線３と接地電位ＧＮＤとの間には複数からなるＮＭ
ＯＳトランジスタ７のソース及びドレインが共通に接続
されているが、この図１では便宜上省略している。ダイ
ナミック配線３の出力側にはプリチャージされたダイナ
ミック配線３の電位を読み取るバッファ回路４が設けら
れており、バッファ回路４の出力は出力信号ノード５に
接続される。なお、このバッファ回路４も複数個設けら
れているが、ここでは便宜上省略する。
図面を参照して説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るダイナミック回路を示している。図１において、電
源電位が供給されるＶｃｃノードとダイナミック配線３
との間には、プリチャージ用のＰＭＯＳトランジスタ６
（プリチャージ回路）のソース及びドレインが接続さ
れ、プリチャージ制御信号ノード１にはゲートが接続さ
れている。また、ダイナミック配線３と接地電位ＧＮＤ
との間には、ディスチャージ用のＮＭＯＳトランジスタ
７（ディスチャージ回路）のソース及びドレインが接続
され、入力信号ノード２にはゲートが接続されている。
なお、実際の回路では、図７に示すように、ダイナミッ
ク配線３と接地電位ＧＮＤとの間には複数からなるＮＭ
ＯＳトランジスタ７のソース及びドレインが共通に接続
されているが、この図１では便宜上省略している。ダイ
ナミック配線３の出力側にはプリチャージされたダイナ
ミック配線３の電位を読み取るバッファ回路４が設けら
れており、バッファ回路４の出力は出力信号ノード５に
接続される。なお、このバッファ回路４も複数個設けら
れているが、ここでは便宜上省略する。
【０００８】また、ダイナミック配線３と、このダイナ
ミック配線３に近接して配置され、カップリング作用を
有する隣接配線１１とによってカップリング領域１５を
構成する。このカップリング領域１５は、図７において
その概略構成を示すように、半導体チップ（半導体集積
回路）に形成されたダイナミック配線３によって隣接配
線１１がカップリング作用有するように配置されてい
る。実際には、半導体チップの基板上にダイナミック配
線３及び隣接配線１１がそれぞれメタル配線（アルミ
層）で構成され、これらのメタル配線が酸化シリコン膜
（絶縁膜）を介して積層構造でレイアウトされている。
また、他の構成例としてこれらのメタル配線は積層構造
ではなく、基板上にメタル配線（アルミ層）を並列に形
成した後、ＰＳＧ（リン珪酸ガラス）を被せる構成によ
ってカップリング領域１５を構成してもよい。また、プ
リチャージ制御信号１と隣接配線１１との間には、ダイ
ナミック配線３の電位を引き上げるため電位補正回路１
２が接続されている。この電位補正回路１２は、ＰＭＯ
Ｓトランジスタ１３と遅延信号回路１４から構成されて
おり、ＰＭＯＳトランジスタ１３はそのソース・ドレイ
ンが電源電位Ｖｃｃと隣接配線１１とにそれぞれ接続さ
れている。また、遅延信号回路１４は、その入力側がプ
リチャージ制御信号ノード１に接続され、出力側は前記
ＰＭＯＳトランジスタ１３のゲートに接続されている。
ミック配線３に近接して配置され、カップリング作用を
有する隣接配線１１とによってカップリング領域１５を
構成する。このカップリング領域１５は、図７において
その概略構成を示すように、半導体チップ（半導体集積
回路）に形成されたダイナミック配線３によって隣接配
線１１がカップリング作用有するように配置されてい
る。実際には、半導体チップの基板上にダイナミック配
線３及び隣接配線１１がそれぞれメタル配線（アルミ
層）で構成され、これらのメタル配線が酸化シリコン膜
（絶縁膜）を介して積層構造でレイアウトされている。
また、他の構成例としてこれらのメタル配線は積層構造
ではなく、基板上にメタル配線（アルミ層）を並列に形
成した後、ＰＳＧ（リン珪酸ガラス）を被せる構成によ
ってカップリング領域１５を構成してもよい。また、プ
リチャージ制御信号１と隣接配線１１との間には、ダイ
ナミック配線３の電位を引き上げるため電位補正回路１
２が接続されている。この電位補正回路１２は、ＰＭＯ
Ｓトランジスタ１３と遅延信号回路１４から構成されて
おり、ＰＭＯＳトランジスタ１３はそのソース・ドレイ
ンが電源電位Ｖｃｃと隣接配線１１とにそれぞれ接続さ
れている。また、遅延信号回路１４は、その入力側がプ
リチャージ制御信号ノード１に接続され、出力側は前記
ＰＭＯＳトランジスタ１３のゲートに接続されている。
【０００９】また、隣接配線１１には、ＰＭＯＳトラン
ジスタ１３のオフ後、電荷レベルをゆっくりと引き下げ
るための高抵抗Ｒ１が接続されている。なお、このダイ
ナミック回路においても従来例と同様にダイナミック配
線３に寄生容量及び寄生抵抗が存在しているが、図示は
省略している。次に、このダイナミック回路の動作につ
いて図１及び図２を参照して説明する。プリチャージ制
御信号１が“Ｌ”レベル（プリチャージ期間）になる
と、プリチャージ用のＰＭＯＳトランジスタ６がオン状
態となり、ダイナミック配線３がＶｃｃ電位（“Ｈ”レ
ベル）にプリチャージされる。さらに、遅延信号回路１
４で遅延されたゲート制御信号１６によってＰＭＯＳト
ランジスタ１３がオン状態となり、隣接配線１１の電位
が引き上げられ、カップリング作用によりダイナミック
配線３の電荷レベルがさらに引き上げられると共に、高
抵抗Ｒ１の働きにより電荷レベルはゆっくりと引き下げ
られ、読み取り期間Ｂを長くなる。そして、ダイナミッ
ク配線３に保持される“Ｈ”レベルの電位をバッファ回
路４が読み取り、そのデータが“１”であることを判定
する。なお、図２では“Ｈ”レベルを保持する状態での
一例を示している。
ジスタ１３のオフ後、電荷レベルをゆっくりと引き下げ
るための高抵抗Ｒ１が接続されている。なお、このダイ
ナミック回路においても従来例と同様にダイナミック配
線３に寄生容量及び寄生抵抗が存在しているが、図示は
省略している。次に、このダイナミック回路の動作につ
いて図１及び図２を参照して説明する。プリチャージ制
御信号１が“Ｌ”レベル（プリチャージ期間）になる
と、プリチャージ用のＰＭＯＳトランジスタ６がオン状
態となり、ダイナミック配線３がＶｃｃ電位（“Ｈ”レ
ベル）にプリチャージされる。さらに、遅延信号回路１
４で遅延されたゲート制御信号１６によってＰＭＯＳト
ランジスタ１３がオン状態となり、隣接配線１１の電位
が引き上げられ、カップリング作用によりダイナミック
配線３の電荷レベルがさらに引き上げられると共に、高
抵抗Ｒ１の働きにより電荷レベルはゆっくりと引き下げ
られ、読み取り期間Ｂを長くなる。そして、ダイナミッ
ク配線３に保持される“Ｈ”レベルの電位をバッファ回
路４が読み取り、そのデータが“１”であることを判定
する。なお、図２では“Ｈ”レベルを保持する状態での
一例を示している。
【００１０】一方、ディスチャージ動作によりダイナミ
ック配線３で保持される電荷を“Ｌ”レベルに反転させ
た場合には（図示省略）、バッファ回路４は“Ｌ”レベ
ルを読み取り、そのデータが“０”であると判定する。
具体的なディスチャージ動作としては、入力信号ノード
２に“Ｈ”レベルの入力信号にすることで、ＮＭＯＳト
ランジスタ７（ディスチャージ回路）をオンさせ、ダイ
ナミック配線３の電荷をディスチャージする。なお、図
２に示す破線による電位の変化は、図１に示される電位
補正回路１２を除去した場合における電位変化を示して
いる。 （第２の実施形態）図３は、第２の実施形態に係るダイ
ナミック回路を示している。図３に示すダイナミック回
路は、図１に示したダイナミック回路に比べて、高抵抗
Ｒ１が無く、電位補正回路１２が異なるだけで、その他
は同じ構成である。電位補正回路１２は、例えば、バッ
ファ回路からなり、“Ｈ”レベルの入力信号を受けて、
“Ｈ”レベルの出力を隣接配線１１に印加するように構
成される。次に、このダイナミック回路の動作について
図３及び図４を参照して説明する。図４（ａ）に示すよ
うに、プリチャージ制御信号１が“Ｌ”レベル（プリチ
ャージ期間）になると、プリチャージ用のＰＭＯＳトラ
ンジスタ６がオン状態となり、ダイナミック配線３がＶ
ｃｃ電位（“Ｈ”レベル）にプリチャージされる。プリ
チャージ期間Ａが終了するとダイナミック配線３の電位
は徐々に低下していくが、電位補正回路１２に“Ｈ”レ
ベルの制御信号１７を入力することで、隣接配線１１は
“Ｈ”レベルの電位に引き上げられ、さらに、カップリ
ング作用によりダイナミック配線３の電荷レベルが引き
上げられる。この結果、バッファ回路４のしきい値を越
えて“Ｌ”レベルに反転する迄の時間が延び、読み取り
期間Ｂが長くなる。
ック配線３で保持される電荷を“Ｌ”レベルに反転させ
た場合には（図示省略）、バッファ回路４は“Ｌ”レベ
ルを読み取り、そのデータが“０”であると判定する。
具体的なディスチャージ動作としては、入力信号ノード
２に“Ｈ”レベルの入力信号にすることで、ＮＭＯＳト
ランジスタ７（ディスチャージ回路）をオンさせ、ダイ
ナミック配線３の電荷をディスチャージする。なお、図
２に示す破線による電位の変化は、図１に示される電位
補正回路１２を除去した場合における電位変化を示して
いる。 （第２の実施形態）図３は、第２の実施形態に係るダイ
ナミック回路を示している。図３に示すダイナミック回
路は、図１に示したダイナミック回路に比べて、高抵抗
Ｒ１が無く、電位補正回路１２が異なるだけで、その他
は同じ構成である。電位補正回路１２は、例えば、バッ
ファ回路からなり、“Ｈ”レベルの入力信号を受けて、
“Ｈ”レベルの出力を隣接配線１１に印加するように構
成される。次に、このダイナミック回路の動作について
図３及び図４を参照して説明する。図４（ａ）に示すよ
うに、プリチャージ制御信号１が“Ｌ”レベル（プリチ
ャージ期間）になると、プリチャージ用のＰＭＯＳトラ
ンジスタ６がオン状態となり、ダイナミック配線３がＶ
ｃｃ電位（“Ｈ”レベル）にプリチャージされる。プリ
チャージ期間Ａが終了するとダイナミック配線３の電位
は徐々に低下していくが、電位補正回路１２に“Ｈ”レ
ベルの制御信号１７を入力することで、隣接配線１１は
“Ｈ”レベルの電位に引き上げられ、さらに、カップリ
ング作用によりダイナミック配線３の電荷レベルが引き
上げられる。この結果、バッファ回路４のしきい値を越
えて“Ｌ”レベルに反転する迄の時間が延び、読み取り
期間Ｂが長くなる。
【００１１】そして、ダイナミック配線３に保持される
“Ｈ”レベルの電位をバッファ回路４が読み取り、その
データが“１”であることを判定する。一方、図４
（ｂ）に示すように、ディスチャージ動作により、ＮＭ
ＯＳトランジスタ７をオンさせてダイナミック配線３で
保持される電位を“Ｌ”レベルに反転させた場合には、
バッファ回路４は“Ｌ”レベルを読み取り、そのデータ
が“０”であると判定する。この場合、隣接配線１１に
印加されている制御信号１７が“Ｈ”レベルから“Ｌ”
レベルへの反転信号を出すタイミングは、ディスチャー
ジ用のＮＭＯＳトランジスタ７のオン動作と同タイミン
グで出力することで、ダイナミック配線３の電位低下は
カップリング作用との相乗効果で早まり、その分、
“Ｌ”レベルの読み取り可能期間がＢ１からＢ２へと早
くなる。したがって、破線で示す従来例に比べてデータ
が“０”であることを判定するための読み取り可能なタ
イミングが早まる。 （第３の実施形態）図５は、第３の実施形態に係るダイ
ナミック回路を示している。図５に示すダイナミック回
路は、電位補正回路を無くし、プリチャージ制御信号ノ
ードと隣接配線とを接続した構成としたもので、その他
の構成は図３に示す構成である第２の実施の形態と同じ
である。
“Ｈ”レベルの電位をバッファ回路４が読み取り、その
データが“１”であることを判定する。一方、図４
（ｂ）に示すように、ディスチャージ動作により、ＮＭ
ＯＳトランジスタ７をオンさせてダイナミック配線３で
保持される電位を“Ｌ”レベルに反転させた場合には、
バッファ回路４は“Ｌ”レベルを読み取り、そのデータ
が“０”であると判定する。この場合、隣接配線１１に
印加されている制御信号１７が“Ｈ”レベルから“Ｌ”
レベルへの反転信号を出すタイミングは、ディスチャー
ジ用のＮＭＯＳトランジスタ７のオン動作と同タイミン
グで出力することで、ダイナミック配線３の電位低下は
カップリング作用との相乗効果で早まり、その分、
“Ｌ”レベルの読み取り可能期間がＢ１からＢ２へと早
くなる。したがって、破線で示す従来例に比べてデータ
が“０”であることを判定するための読み取り可能なタ
イミングが早まる。 （第３の実施形態）図５は、第３の実施形態に係るダイ
ナミック回路を示している。図５に示すダイナミック回
路は、電位補正回路を無くし、プリチャージ制御信号ノ
ードと隣接配線とを接続した構成としたもので、その他
の構成は図３に示す構成である第２の実施の形態と同じ
である。
【００１２】このダイナミック回路の動作では、プリチ
ャージ用のＰＭＯＳトランジスタ６がオン状態となり、
ダイナミック配線３がＶｃｃ電位にプリチャージされ、
プリチャージ信号がオフすると同時に隣接配線１１の電
位が“Ｈ”レベルに引き上げられるので、図６に示すよ
うにダイナミック配線３の電位はカップリング作用によ
り電荷レベルがさらに引き上げられ、破線に示す従来例
に比べて読み取り期間Ｂを長くすることができ、前記の
各実施の形態と同様の効果が得られる。
ャージ用のＰＭＯＳトランジスタ６がオン状態となり、
ダイナミック配線３がＶｃｃ電位にプリチャージされ、
プリチャージ信号がオフすると同時に隣接配線１１の電
位が“Ｈ”レベルに引き上げられるので、図６に示すよ
うにダイナミック配線３の電位はカップリング作用によ
り電荷レベルがさらに引き上げられ、破線に示す従来例
に比べて読み取り期間Ｂを長くすることができ、前記の
各実施の形態と同様の効果が得られる。
【００１３】
【発明の効果】以上のように本発明によれば、動作速度
を上げてプリチャージ期間が短くなった場合において
も、ダイナミック配線に対する電荷不足を補正して、電
荷保持時間を適正に設定でき、誤動作のないダイナミッ
ク回路を提供できる。
を上げてプリチャージ期間が短くなった場合において
も、ダイナミック配線に対する電荷不足を補正して、電
荷保持時間を適正に設定でき、誤動作のないダイナミッ
ク回路を提供できる。
【図１】 本発明の第１の実施の形態に係るダイナミッ
ク回路を示す図。
ク回路を示す図。
【図２】 図１のダイナミック回路の動作を示すタイミ
ング波形図。
ング波形図。
【図３】 本発明の第２の実施の形態に係るダイナミッ
ク回路を示す図。
ク回路を示す図。
【図４】 図３のダイナミック回路の動作を示すタイミ
ング波形図。
ング波形図。
【図５】 本発明の第３の実施の形態に係るダイナミッ
ク回路を示す図。
ク回路を示す図。
【図６】 図５のダイナミック回路の動作を示すタイミ
ング波形図。
ング波形図。
【図７】 本発明に係る半導体チップ（集積回路）に形
成されたカップリング領域を示す概略平面図。
成されたカップリング領域を示す概略平面図。
【図８】 プリチャージ機能を有するダイナミック回路
の従来例を示す回路図。
の従来例を示す回路図。
【図９】 図８のダイナミック回路の動作を示すタイミ
ング波形図。
ング波形図。
【図１０】 プリチャージ機能を有するダイナミック回
路の他の従来例を示す回路図。
路の他の従来例を示す回路図。
【図１１】 図１０のダイナミック回路の動作を示すタ
イミング波形図。
イミング波形図。
Ｖｃｃ…電源電位ノード ＧＮＤ…接地電位 １…プリチャージ制御信号ノード ３…ダイナミック配線 ４…バッファ回路 ５…出力信号ノード ６…ＰＭＯＳトランジスタ（プリチャージ回路） ７…ＮＭＯＳトランジスタ（ディスチャージ回路） １１…隣接配線 １２…電位補正回路 １３…ＰＭＯＳトランジスタ １４…遅延信号回路 １５…カップリング領域 １６…ゲート制御信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 JJ11 JJ21 KA33 KA35 KA36 KB03 KB05 KB06 PP03 5B024 AA03 AA15 BA07 BA29 CA07 5B025 AD11 AE05 AE08 5F038 AV06 CA05 CD01 CD08 CD09 CD12 CD13 CD18 DF06 EZ20
Claims (7)
- 【請求項１】 電源ノードとダイナミック配線との間に
ソース及びドレインが接続され、ゲート電位がプリチャ
ージ制御信号によって制御されるプリチャージ用ＭＯＳ
トランジスタを有し、プリチャージ制御信号により制御
された期間に前記ダイナミック配線をプリチャージする
プリチャージ回路と、 ダイナミック配線と接地電位との間に接続され、入力信
号に応じてオン・オフ状態が制御されるディスチャージ
回路と、 ダイナミック配線に近接してカップリング作用を有する
隣接配線を形成し、この隣接配線をプリチャージするこ
とによってダイナミック配線の電位レベルを引き上げる
電位補正回路とを具備したことを特徴とするダイナミッ
ク回路。 - 【請求項２】 ダイナミック配線と隣接配線とは絶縁膜
を介した２層のメタル配線による積層構造によって構成
されたカップリング領域を具備したことを特徴とする請
求項１記載のダイナミック回路を用いた半導体集積回路
装置。 - 【請求項３】 ダイナミック配線と隣接配線とは並列構
造によるメタル配線によって構成されたカップリング領
域を具備したことを特徴とする請求項１記載のダイナミ
ック回路を用いた半導体集積回路装置。 - 【請求項４】 前記電位補正回路は、ダイナミック配線
をプリチャージするプリチャージ制御信号を入力して遅
延信号を出力する遅延信号回路と、 この遅延信号回路と接続され、遅延信号によって前記隣
接配線を電源ノード電位にプリチャージするプリチャー
ジ用ＭＯＳトランジスタとを具備したことを特徴とする
請求項１記載のダイナミック回路。 - 【請求項５】 前記電位補正回路は、ダイナミック配線
へのプリチャージ制御信号がオフされた後に隣接配線を
プリチャージさせる信号を出力することを特徴とする請
求項１記載のダイナミック回路。 - 【請求項６】 前記電位補正回路は、隣接配線をプリチ
ャージした後、前記ディスチャージ回路がオン動作する
と同時に隣接配線の電位をディスチャージさせる信号を
出力すること特徴とする請求項５記載のダイナミック回
路。 - 【請求項７】 電源ノードとダイナミック配線との間に
ソース及びドレインが接続され、ゲート電位がプリチャ
ージ制御信号によって制御されるプリチャージ用ＭＯＳ
トランジスタを有し、プリチャージ制御信号により制御
された期間に前記ダイナミック配線をプリチャージする
プリチャージ回路と、 ダイナミック配線と接地電位との間に接続され、入力信
号に応じてオン・オフ状態が制御されるディスチャージ
回路とを具備し、 前記ダイナミック配線に近接してカップリング作用を有
する隣接配線を形成すると共にこの隣接配線とプリチャ
ージ制御信号とを接続し、ダイナミック配線へのプリチ
ャージがオフするのと同時にダイナミック配線の電位レ
ベルを引き上げるように構成したことを特徴とするダイ
ナミック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000040582A JP2001236786A (ja) | 2000-02-18 | 2000-02-18 | ダイナミック回路とそのダイナミック回路を用いた半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000040582A JP2001236786A (ja) | 2000-02-18 | 2000-02-18 | ダイナミック回路とそのダイナミック回路を用いた半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001236786A true JP2001236786A (ja) | 2001-08-31 |
Family
ID=18563942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000040582A Pending JP2001236786A (ja) | 2000-02-18 | 2000-02-18 | ダイナミック回路とそのダイナミック回路を用いた半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001236786A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064516A (ja) * | 2007-09-06 | 2009-03-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR20120004026A (ko) * | 2010-07-06 | 2012-01-12 | 삼성전자주식회사 | 비휘발성 메모리 장치, 상기 메모리 장치의 동작 방법, 및 이를 포함하는 반도체 시스템 |
-
2000
- 2000-02-18 JP JP2000040582A patent/JP2001236786A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064516A (ja) * | 2007-09-06 | 2009-03-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7760549B2 (en) | 2007-09-06 | 2010-07-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP4564521B2 (ja) * | 2007-09-06 | 2010-10-20 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR101067062B1 (ko) * | 2007-09-06 | 2011-09-22 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
| KR20120004026A (ko) * | 2010-07-06 | 2012-01-12 | 삼성전자주식회사 | 비휘발성 메모리 장치, 상기 메모리 장치의 동작 방법, 및 이를 포함하는 반도체 시스템 |
| JP2012018750A (ja) * | 2010-07-06 | 2012-01-26 | Samsung Electronics Co Ltd | 不揮発性メモリ装置の動作方法 |
| KR101666941B1 (ko) | 2010-07-06 | 2016-10-17 | 삼성전자주식회사 | 비휘발성 메모리 장치와 이를 포함하는 반도체 시스템 |
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Legal Events
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|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |