JPH0254693B2 - - Google Patents
Info
- Publication number
- JPH0254693B2 JPH0254693B2 JP57233376A JP23337682A JPH0254693B2 JP H0254693 B2 JPH0254693 B2 JP H0254693B2 JP 57233376 A JP57233376 A JP 57233376A JP 23337682 A JP23337682 A JP 23337682A JP H0254693 B2 JPH0254693 B2 JP H0254693B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- node
- inverter
- circuit
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 7
- 230000000630 rising effect Effects 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/12—Shaping pulses by steepening leading or trailing edges
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体回路に関し、半導体基板に設け
られた多結晶シリコン配線など大きな分布RC時
定数を持つ配線の電位波形の鈍りを改善する回路
を提供しようとするものである。
られた多結晶シリコン配線など大きな分布RC時
定数を持つ配線の電位波形の鈍りを改善する回路
を提供しようとするものである。
従来技術と問題点
半導体メモリ例えばスタテイツクRAMではア
ルミ２層配線を避けるためワード線に多結晶シリ
コンを用いるものが多いが、多結晶シリコンのワ
ード線は抵抗が大きく、また配線幅を大、基板と
の間隔小などの関係で対基板容量が大きく、従つ
て大きな分布RC時定数を持つて、ドライバから
遠去るにつれて電位波形の鈍りが著しくなる。第
１図および第２図で説明すると、WDはワード線
ドライバ、WLはワード線、Ｒ及びＣはワード線
が持つ抵抗及び容量でこれらは図では集中定数と
して略示したが実際は全線長に亘つて分布する。
このような信号線ではワード線ドライバWDが２
図ａに示すように垂直に立上り、垂直に立下る矩
形波出力を生じても、ワード線WLのドライバ側
の端ではそのような矩形波状電位変化をするも
のの、ドライバから離れた点では第２図ｂに示
すように立上り、立下りが鈍つた電位変化をす
る。鈍り方は遠去かる程著しい。
ルミ２層配線を避けるためワード線に多結晶シリ
コンを用いるものが多いが、多結晶シリコンのワ
ード線は抵抗が大きく、また配線幅を大、基板と
の間隔小などの関係で対基板容量が大きく、従つ
て大きな分布RC時定数を持つて、ドライバから
遠去るにつれて電位波形の鈍りが著しくなる。第
１図および第２図で説明すると、WDはワード線
ドライバ、WLはワード線、Ｒ及びＣはワード線
が持つ抵抗及び容量でこれらは図では集中定数と
して略示したが実際は全線長に亘つて分布する。
このような信号線ではワード線ドライバWDが２
図ａに示すように垂直に立上り、垂直に立下る矩
形波出力を生じても、ワード線WLのドライバ側
の端ではそのような矩形波状電位変化をするも
のの、ドライバから離れた点では第２図ｂに示
すように立上り、立下りが鈍つた電位変化をす
る。鈍り方は遠去かる程著しい。
立上り、立下りが鈍い（Rise，Fallタイムが
大）と、次の動作は充分に立上り立下るのを待つ
て行なう必要があるから、動作所要時間が大にな
り、高速動作不可能となる。
大）と、次の動作は充分に立上り立下るのを待つ
て行なう必要があるから、動作所要時間が大にな
り、高速動作不可能となる。
発明の目的
本発明はRC分布時定数の大きい配線の立上り
立下り波形の鈍りを改善する回路を提共し、半導
体装置の高速化に寄与しようとするものである。
立下り波形の鈍りを改善する回路を提共し、半導
体装置の高速化に寄与しようとするものである。
発明の構成
本発明の半導体回路は、半導体基板上に設けら
れた信号線と、該信号線の一端に接続され、該信
号線の電位を立上げ又は立下げるドライバと、該
信号線上に於いて該一端から離間した位置の節点
に接続され、該節点の電位波形の立上がり又は立
下りの際に一時的に動作して該節点の電位変化を
促進する促進回路とを備え、前記促進回路は、前
記接点の電位をプルアツプ又はプルダウンする回
路と、前記接点の電位変化を促進すべくプルアツ
プ又はプルダウン動作が行われる様に、前記接点
の電位の立上がり又は立下がりの開始に応答して
前記回路へ正帰還をかける正帰還回路と、前記節
点の電位の立上がり又は立下り完了後に前記正帰
還を遮断して前記プルアツプ又はプルダウン動作
を停止せしめる正帰還遮断回路とを具備するが、
次に実施例を参照しながらこれを詳細に説明す
る。
れた信号線と、該信号線の一端に接続され、該信
号線の電位を立上げ又は立下げるドライバと、該
信号線上に於いて該一端から離間した位置の節点
に接続され、該節点の電位波形の立上がり又は立
下りの際に一時的に動作して該節点の電位変化を
促進する促進回路とを備え、前記促進回路は、前
記接点の電位をプルアツプ又はプルダウンする回
路と、前記接点の電位変化を促進すべくプルアツ
プ又はプルダウン動作が行われる様に、前記接点
の電位の立上がり又は立下がりの開始に応答して
前記回路へ正帰還をかける正帰還回路と、前記節
点の電位の立上がり又は立下り完了後に前記正帰
還を遮断して前記プルアツプ又はプルダウン動作
を停止せしめる正帰還遮断回路とを具備するが、
次に実施例を参照しながらこれを詳細に説明す
る。
発明の実施例
第２図は本発明の第１の実施例を示し、特に立
上り波形の改善を狙つたものである。第１図と同
じ部分には同じ符号が付してある。また第２図１
の各点，……の電位変化は同図２のａ，ｂ…
…に示す。I1，I2はインバータ（ナンドゲートで
構成されるが入力が１つなので実態はインバー
タ）、P1，P2はＰチヤンネルMOSトランジスタ、
Vccは電源（高電位側）である。第２図ａに示す
ようにステツプ状にワード線ドライバWDの出力
電位が立上ると、ワード線の始端は同様な変化
をするが、それより離れた点での立上りはゆつ
くりしたものになる。このゆつくり立上る点電
位がインバータI1の閾値Vth1を越えるとインバー
タの出力従つて点電位はＬ（ロー）レベルに落
ちる。ワード線ドライバWDがＨ（ハイ）レベル
出力を生じる迄は点はＨ、それをインバータI2
で反転した点電位はＬであり、この状態から上
記のように点がＬに下ると，点電位が共に
Ｌになり、これらはＰチヤンネルトランジスタ
P1，P2のゲートに加わつて該P1，P2をオンにす
る。このため点電位は電源Vccへプルアツプさ
れ、急速に立上る。つまり一種の正帰還がかかつ
て点電位の立上りは急激になる。しかしこの正
帰還は何時迄もかゝるのではなく、点電位のＬ
レベルを受けてインバータI2の出力がＨになると
ＰチヤンネルトランジスタP1がオフになるので、
この時点で終了する。つまりこの正帰還はインバ
ータI1が動作してから、それを受けてインバータ
I2が動作する迄の短時間加わり、この間回路I1，
I2，P1，P2は有効となるが、それ以外では無効
である。これはワード線の立下りのために必要な
特性である。
上り波形の改善を狙つたものである。第１図と同
じ部分には同じ符号が付してある。また第２図１
の各点，……の電位変化は同図２のａ，ｂ…
…に示す。I1，I2はインバータ（ナンドゲートで
構成されるが入力が１つなので実態はインバー
タ）、P1，P2はＰチヤンネルMOSトランジスタ、
Vccは電源（高電位側）である。第２図ａに示す
ようにステツプ状にワード線ドライバWDの出力
電位が立上ると、ワード線の始端は同様な変化
をするが、それより離れた点での立上りはゆつ
くりしたものになる。このゆつくり立上る点電
位がインバータI1の閾値Vth1を越えるとインバー
タの出力従つて点電位はＬ（ロー）レベルに落
ちる。ワード線ドライバWDがＨ（ハイ）レベル
出力を生じる迄は点はＨ、それをインバータI2
で反転した点電位はＬであり、この状態から上
記のように点がＬに下ると，点電位が共に
Ｌになり、これらはＰチヤンネルトランジスタ
P1，P2のゲートに加わつて該P1，P2をオンにす
る。このため点電位は電源Vccへプルアツプさ
れ、急速に立上る。つまり一種の正帰還がかかつ
て点電位の立上りは急激になる。しかしこの正
帰還は何時迄もかゝるのではなく、点電位のＬ
レベルを受けてインバータI2の出力がＨになると
ＰチヤンネルトランジスタP1がオフになるので、
この時点で終了する。つまりこの正帰還はインバ
ータI1が動作してから、それを受けてインバータ
I2が動作する迄の短時間加わり、この間回路I1，
I2，P1，P2は有効となるが、それ以外では無効
である。これはワード線の立下りのために必要な
特性である。
即ちワード線ドライバWDの出力が第２図２の
ａに示すように立下ると同図１の点電位は同図
２のｂの如く立下る。これは点電位がＨでトラ
ンジスタP1がオフであるから可能であり、オフ
でないと、トランジスタP2は点電位のＬレベ
ルを受けてオンであるから点はこれらのオント
ランジスタP1，P2により電源Vccにプルアツプ
され、立下れない。点電位が立下つて閾値
Vth2を越えるとインバータI1の出力はＨに立上
り、これを受けてインバータI2の出力はＬに立下
るが、これではトランジスタP1，P2はいずれか
がオフであり、プルアツプはしない。
ａに示すように立下ると同図１の点電位は同図
２のｂの如く立下る。これは点電位がＨでトラ
ンジスタP1がオフであるから可能であり、オフ
でないと、トランジスタP2は点電位のＬレベ
ルを受けてオンであるから点はこれらのオント
ランジスタP1，P2により電源Vccにプルアツプ
され、立下れない。点電位が立下つて閾値
Vth2を越えるとインバータI1の出力はＨに立上
り、これを受けてインバータI2の出力はＬに立下
るが、これではトランジスタP1，P2はいずれか
がオフであり、プルアツプはしない。
点はワード線WLの中間であるのが好まし
く、この場合ワード線WLは点線で示すように更
に続く。ワード線が長い場合は、帰還型プルアツ
プ回路I1，I2，P1，P2をワード線の中間複数箇所
に挿入するとよい。ワード線の立上り改善には、
ワード線の中間に増幅器例えばインバータ２段を
挿入することも考えられるが、この方式では該増
幅器の出力端以降の立上り波形を改善することは
できても入力端側の立上り波形の改善はできな
い。また正帰還動作ではないから動作速度が遅
い。
く、この場合ワード線WLは点線で示すように更
に続く。ワード線が長い場合は、帰還型プルアツ
プ回路I1，I2，P1，P2をワード線の中間複数箇所
に挿入するとよい。ワード線の立上り改善には、
ワード線の中間に増幅器例えばインバータ２段を
挿入することも考えられるが、この方式では該増
幅器の出力端以降の立上り波形を改善することは
できても入力端側の立上り波形の改善はできな
い。また正帰還動作ではないから動作速度が遅
い。
第２図の回路では立下りの改善はしないが、そ
れをも行なう回路を第３図に示す。第３図で第２
図と同じ部分には同じ符号を付してあり、そして
第３図１の各部，……の電位波形を同図２の
ａ，ｂ……に示す。この第３図のI1，I2，P1，P2
は第２図と同じ立上り改善用の正帰還プルアツプ
回路で、動作も同じである。N1，N2，I3，I4は
立下り改善用の正帰還プルダウン回路で、N1，
N2はN4チヤンネルMOSトランジスタ、I3，I4は
１入力ナンドゲートつまりインバータである。ワ
ード線ドライバWDが出力をＨにして点電位が
前述のようにして立上るときインバータI3の出力
はＨからＬへ立下り、これを受けてインバータI4
の出力はＬからＨに立上るが、これらの出力つま
り，点の電位従つてＮチヤンネルMOSトラ
ンジスタN1，N2のゲート電圧はいずれか一方が
Ｌで、トランジスタN1，N2はいずれか一方がオ
フであるから点を電源（低電位側、一般にはグ
ランド）Vssへプルダウンすることはない。つま
りこの正帰還プルダウン回路はないのと同じであ
る。
れをも行なう回路を第３図に示す。第３図で第２
図と同じ部分には同じ符号を付してあり、そして
第３図１の各部，……の電位波形を同図２の
ａ，ｂ……に示す。この第３図のI1，I2，P1，P2
は第２図と同じ立上り改善用の正帰還プルアツプ
回路で、動作も同じである。N1，N2，I3，I4は
立下り改善用の正帰還プルダウン回路で、N1，
N2はN4チヤンネルMOSトランジスタ、I3，I4は
１入力ナンドゲートつまりインバータである。ワ
ード線ドライバWDが出力をＨにして点電位が
前述のようにして立上るときインバータI3の出力
はＨからＬへ立下り、これを受けてインバータI4
の出力はＬからＨに立上るが、これらの出力つま
り，点の電位従つてＮチヤンネルMOSトラ
ンジスタN1，N2のゲート電圧はいずれか一方が
Ｌで、トランジスタN1，N2はいずれか一方がオ
フであるから点を電源（低電位側、一般にはグ
ランド）Vssへプルダウンすることはない。つま
りこの正帰還プルダウン回路はないのと同じであ
る。
次にワード線ドライバWDが出力をＬレベルに
立下げると、プルアツプ回路P1，P2，I1，I2はな
いのと同じになつて点電位はワード線WLの
RC時定数で立下ろうとするが、本回路ではこの
ときプルダウン回路N1，N2，I3，I4が動作する。
即ち点電位がインバータI3の閾値（ＨからＬへ
立下るときの閾値）Vth3に下るとインバータI3の
出力は立上り、これを受けてインバータI4の出力
は立下るが、この間に両出力がＨ，Ｈである期間
があり、この間ＮチヤンネルMOSトランジスタ
N1，N2は共にゲートに該出力つまり，点電
位のＨレベルを受けてオンになり、点をVssへ
プルダウンする。このため点電位は急速に立下
る。点電位が立上つて点電位が立下るとトラ
ンジスタN2はオフになり、このプルダウン回路
は無効になる。
立下げると、プルアツプ回路P1，P2，I1，I2はな
いのと同じになつて点電位はワード線WLの
RC時定数で立下ろうとするが、本回路ではこの
ときプルダウン回路N1，N2，I3，I4が動作する。
即ち点電位がインバータI3の閾値（ＨからＬへ
立下るときの閾値）Vth3に下るとインバータI3の
出力は立上り、これを受けてインバータI4の出力
は立下るが、この間に両出力がＨ，Ｈである期間
があり、この間ＮチヤンネルMOSトランジスタ
N1，N2は共にゲートに該出力つまり，点電
位のＨレベルを受けてオンになり、点をVssへ
プルダウンする。このため点電位は急速に立下
る。点電位が立上つて点電位が立下るとトラ
ンジスタN2はオフになり、このプルダウン回路
は無効になる。
この第３図の回路もワード線の中間に所要数設
ける。またプルアツプ、プルダウン動作が行なわ
れるのは前段インバータI1，I3が動作を始めてか
ら後段インバータI2，I4が動作を始めるまでの短
期間であるが、この期間は前、後段インバータの
閾値を変える。遅延回路を介在させるなどの方法
で長くすることができる。インバータI1のＬ→Ｈ
反転時閾値をできるだけ低く、インバータI3のＨ
→Ｌ反転時閾値を極力高く設定することはプルア
ツプ、プルダウン動作の迅速な開始からも好まし
く、、タイミングを含めてワード線各部の立上り
立下りをワード線ドライバ出力の立上り立下りに
近づけることができる。
ける。またプルアツプ、プルダウン動作が行なわ
れるのは前段インバータI1，I3が動作を始めてか
ら後段インバータI2，I4が動作を始めるまでの短
期間であるが、この期間は前、後段インバータの
閾値を変える。遅延回路を介在させるなどの方法
で長くすることができる。インバータI1のＬ→Ｈ
反転時閾値をできるだけ低く、インバータI3のＨ
→Ｌ反転時閾値を極力高く設定することはプルア
ツプ、プルダウン動作の迅速な開始からも好まし
く、、タイミングを含めてワード線各部の立上り
立下りをワード線ドライバ出力の立上り立下りに
近づけることができる。
また第３図ではインバータI1，I2の他にI3，I4
を設けたが、これはI1，I2で代用してもよい。即
ちI3，I4は省略し、N1，N2のゲートを点，
に接続してもよい。
を設けたが、これはI1，I2で代用してもよい。即
ちI3，I4は省略し、N1，N2のゲートを点，
に接続してもよい。
発明の効果
以上説明したように本発明によれば多結晶シリ
コンワード線など大きな分布CR時定数を持つ配
線の立上り、立下りを改善することができ、回路
は正帰還型なので動作は迅速で、入力側それ自身
を波形改善できる利点が得られる。
コンワード線など大きな分布CR時定数を持つ配
線の立上り、立下りを改善することができ、回路
は正帰還型なので動作は迅速で、入力側それ自身
を波形改善できる利点が得られる。
第１図１，２はワード線のCR時定数の説明用
回路および波形図、第２図１，２および第３図
１，２は本発明の実施例を示す回路図および波形
図である。 図面で、WLは配線、Ｒはその抵抗、CH寄生
容量、I1，I2は第１，第２のインバータ、P1，P2
は第１，第２のＰチヤンネルMOSトランジスタ、
Vccは電源高電位側、I3，I4は第３，第４のイン
バータ、N1，N2は第１，第２のＮチヤンネル
MOSトランジスタ、Vssは電源低電位側である。
回路および波形図、第２図１，２および第３図
１，２は本発明の実施例を示す回路図および波形
図である。 図面で、WLは配線、Ｒはその抵抗、CH寄生
容量、I1，I2は第１，第２のインバータ、P1，P2
は第１，第２のＰチヤンネルMOSトランジスタ、
Vccは電源高電位側、I3，I4は第３，第４のイン
バータ、N1，N2は第１，第２のＮチヤンネル
MOSトランジスタ、Vssは電源低電位側である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に設けられた信号線と、 該信号線の一端に接続され、該信号線の電位を
立上げ又は立下げるドライバと、 該信号線上に於いて該一端から離間した位置の
節点に接続され、該節点の電位波形の立上がり又
は立下りの際に一時的に動作して該節点の電位変
化を促進する促進回路とを備え、 前記促進回路は、 前記接点の電位をプルアツプ又はプルダウンす
る回路と、 前記接点の電位変化を促進すべくプルアツプ又
はプルダウン動作が行われる様に、前記接点の電
位の立上がり又は立下がりの開始に応答して前記
回路へ正帰還をかける正帰還回路と、 前記節点の電位の立上がり又は立下り完了後に
前記正帰還を遮断して前記プルアツプ又はプルダ
ウン動作を停止せしめる正帰還遮断回路とを具備
することを特徴とする半導体回路。 ２ 半導体基板上に設けられた信号線と、 該信号線の一端に接続され、該信号線の電位を
立上げ又は立下げるドライバと、 該信号線上に於いて該一端から離間した位置の
節点に接続され、該節点の電位波形の立上がり又
は立下りの際に一時的に動作して該節点の電位変
化を促進する促進回路とを備え、 該促進回路は、 前記信号線の第１の節点の電位を入力される第
１のインバータ、該インバータの出力を入力され
る第２のインバータ、該第１のインバータの出力
をゲート電圧とする第１のＰチヤンネルMOSト
ランジスタ、および該第２のインバータの出力を
ゲート電圧とする第２のＰチヤンネルMOSトラ
ンジスタを備え、該第１、第２のＰチヤンネル
MOSトランジスタは直列に前記第１の節点と電
源高電位側との間に接続され該第１の節点での電
位立上り時のプルアツプを一時的に行なう回路、 該信号線の前記第１の節点と同じ又は異なる位
置の第２の節点の電位を入力される第３のインバ
ータ、該第３のインバータの出力を入力させる第
４のインバータ、該第３のインバータの出力をゲ
ート電圧とする第１のＮチヤンネルMOSトラン
ジスタ、および第４のインバータの出力をゲート
電圧とする第２のＮチヤンネルMOSトランジス
タを備え、該第１、第２のＮチヤンネルMOSト
ランジスタは直列に前記第２の節点と電源低電位
側との間に接続され前記第２の節点での電位立下
り時のプルダウンを一時的に行う回路との、少な
くとも一方を備えることを特徴とする半導体回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233376A JPS59115615A (ja) | 1982-12-22 | 1982-12-22 | 半導体回路 |
| DE8383307504T DE3368159D1 (en) | 1982-12-22 | 1983-12-09 | Reforming digital signals in integrated circuits |
| EP83307504A EP0116762B1 (en) | 1982-12-22 | 1983-12-09 | Reforming digital signals in integrated circuits |
| US06/561,968 US4596936A (en) | 1982-12-22 | 1983-12-15 | Circuit for shaping digital signals in an integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233376A JPS59115615A (ja) | 1982-12-22 | 1982-12-22 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59115615A JPS59115615A (ja) | 1984-07-04 |
| JPH0254693B2 true JPH0254693B2 (ja) | 1990-11-22 |
Family
ID=16954130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233376A Granted JPS59115615A (ja) | 1982-12-22 | 1982-12-22 | 半導体回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4596936A (ja) |
| EP (1) | EP0116762B1 (ja) |
| JP (1) | JPS59115615A (ja) |
| DE (1) | DE3368159D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2596582B1 (fr) * | 1986-03-25 | 1988-06-10 | Radiotechnique Compelec | Circuit de filtrage pour dispositif integre de type metal-oxyde-semiconducteur et son application a un tel dispositif |
| US5070256A (en) * | 1987-06-29 | 1991-12-03 | Digital Equipment Corporation | Bus transmitter having controlled trapezoidal slew rate |
| DE69319454T2 (de) * | 1992-01-21 | 1999-01-28 | Sgs-Thomson Microelectronics, Inc., Carrollton, Tex. | Verbesserung der Impulse auf einer Signalleitung von integrierten Schaltungen |
| US5262683A (en) * | 1992-04-20 | 1993-11-16 | Ford Motor Company | Method for specifying operating characteristics of integrated circuits |
| FR2694851B1 (fr) * | 1992-08-12 | 1994-12-23 | Sgs Thomson Microelectronics | Circuit de tirage vers un état déterminé d'une entrée de circuit intégré. |
| JP3144308B2 (ja) | 1996-08-01 | 2001-03-12 | 日本電気株式会社 | 半導体装置 |
| US7646211B2 (en) * | 2006-04-03 | 2010-01-12 | Nokia Corporation | Circuit and apparatus for reducing interference of digital signals |
| KR20190063876A (ko) * | 2017-11-30 | 2019-06-10 | 에스케이하이닉스 주식회사 | 신호 드라이버 회로 및 이를 이용하는 반도체 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648725A (en) * | 1979-09-28 | 1981-05-02 | Seiko Epson Corp | Mosfet circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3631267A (en) * | 1970-06-18 | 1971-12-28 | North American Rockwell | Bootstrap driver with feedback control circuit |
| US3989955A (en) * | 1972-09-30 | 1976-11-02 | Tokyo Shibaura Electric Co., Ltd. | Logic circuit arrangements using insulated-gate field effect transistors |
| US3824408A (en) * | 1973-07-20 | 1974-07-16 | Microsystems Int Ltd | Driver circuit |
| US4217502A (en) * | 1977-09-10 | 1980-08-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Converter producing three output states |
| JPS55150189A (en) * | 1979-05-10 | 1980-11-21 | Nec Corp | Memory circuit |
| US4449064A (en) * | 1981-04-02 | 1984-05-15 | Motorola, Inc. | Three state output circuit |
| US4491748A (en) * | 1981-04-16 | 1985-01-01 | International Business Machines Corporation | High performance FET driver circuit |
| DE3169127D1 (en) * | 1981-05-13 | 1985-04-04 | Ibm Deutschland | Input circuit for an integrated monolithic semiconductor memory using field effect transistors |
| US4498021A (en) * | 1982-07-13 | 1985-02-05 | Matsushita Electric Industrial Co., Ltd. | Booster for transmitting digital signal |
-
1982
- 1982-12-22 JP JP57233376A patent/JPS59115615A/ja active Granted
-
1983
- 1983-12-09 DE DE8383307504T patent/DE3368159D1/de not_active Expired
- 1983-12-09 EP EP83307504A patent/EP0116762B1/en not_active Expired
- 1983-12-15 US US06/561,968 patent/US4596936A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648725A (en) * | 1979-09-28 | 1981-05-02 | Seiko Epson Corp | Mosfet circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4596936A (en) | 1986-06-24 |
| DE3368159D1 (en) | 1987-01-15 |
| EP0116762B1 (en) | 1986-12-03 |
| JPS59115615A (ja) | 1984-07-04 |
| EP0116762A1 (en) | 1984-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6628139B2 (en) | Digital logic devices with extremely skewed trip points and reset circuitry for rapidly propagating signal edges | |
| JP3071312B2 (ja) | データアウトバッファ回路 | |
| JP3113853B2 (ja) | データ出力バッファ回路 | |
| JPH0254693B2 (ja) | ||
| JPH0993111A (ja) | スルーレート型バッファ回路 | |
| US4649300A (en) | Bootstrap buffer | |
| US4309630A (en) | Buffer circuitry | |
| JPH0312396B2 (ja) | ||
| US4529889A (en) | Sense amplifier latch voltage waveform generator circuit | |
| JPH0139244B2 (ja) | ||
| JPH04212783A (ja) | メモリバスのプリチャージ回路 | |
| JP2653921B2 (ja) | 駆動回路 | |
| US6559678B1 (en) | Node predisposition circuit | |
| JP2644634B2 (ja) | 出力バッファ回路 | |
| JPH05227003A (ja) | 出力回路装置 | |
| JPH07114432A (ja) | プリチャージ装置 | |
| JPS6083419A (ja) | 出力バツフア回路 | |
| JPS62183096A (ja) | ライン駆動回路 | |
| KR100190378B1 (ko) | 고속 스위칭 드라이버 | |
| JPS6187298A (ja) | 半導体記憶装置 | |
| JPH05276009A (ja) | 出力回路 | |
| JPS61126816A (ja) | 電源イニシヤライズ信号発生回路 | |
| JPS5970022A (ja) | ダイナミツク型半導体装置 | |
| JPS62112296A (ja) | 半導体集積回路 | |
| JPH0245379B2 (ja) |