JP2653921B2 - 駆動回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大規模な半導体集積回
路装置に適用され、同期信号に合わせて高速なスイッチ
ングを実行するＢｉＣＭＯＳの駆動回路に関するもので
ある。

【０００２】

【従来の技術】一般に、クロック信号に同期してスイッ
チング動作を行う駆動回路は、例えば、ＲＡＭ、ＲＯ
Ｍ、レジスタファイルのワード線、ＰＬＡの論理積信号
の出力線などに用いられている。

【０００３】従来、この駆動回路の構成例としては、例
えば、図２７及び図２８に示すＢｉＣＭＯＳ回路によっ
て実現されている。図２７はＣＭＯＳのＮＡＮＤ回路１
２０１とＢｉＣＭＯＳインバータ１２０２とで構成した
例である。１２１１は入力信号ＡＤの入力線、１２１２
はクロック信号ＰＨの入力線、１２１３は駆動回路の出
力線である。また、図２８はＢｉＣＭＯＳ複合ゲートの
ＮＯＲ回路で構成した例である。１２０３，１２０４は
ぞれぞれプルアップ用およびプルダウン用のＮＰＮトラ
ンジスタにベース電流を供給するためのＮＯＲ回路、１
２１３は出力線、１２１４は入力信号ＡＤの論理反転信
号の入力線、１２１５はクロック信号ＰＨの論理反転信
号の入力線である。そして、この論理反転信号をＢｉＣ
ＭＯＳＮＯＲ回路１２０３，１２０４に入力し、入力信
号とクロック信号との間の論理積出力信号ＷＬ１２１３
を生成している。

【０００４】

【発明が解決しようとする課題】しかしながら、上記駆
動回路においては、大容量のＲＡＭのワード線駆動回路
などに用いた場合、スイッチング速度が低下するという
問題点があった。

【０００５】例えば、入力信号ＡＤがアドレスの行アド
レスのデコード出力、クロック信号ＰＨが同期クロック
の場合を考える。図２７では、クロック信号ＰＨは初段
のＣＭＯＳＮＡＮＤ回路１２０１のＮチャネルＭＯＳＦ
ＥＴとＰチャネルＭＯＳＦＥＴの２つのゲートを駆動す
る必要がある。そのため、行方向のサイズの大きなＲＡ
Ｍの場合、クロック信号線１２１２に多数の駆動回路が
接続されるため、入力信号線の負荷容量Ｃｐｈが大きく
なりスイッチング速度が低下するという問題点があっ
た。また、ＣＭＯＳ回路２段、バイポーラ回路１段の構
成が必要となるため、ゲート段数が増加し遅延時間が大
きくなるという問題点もあった。

【０００６】一方、図２８の場合には、プルアップ用の
ＮＰＮトランジスタのベース電流の供給にＣＭＯＳのＮ
ＯＲ回路１２０３を用いているため、ＰチャネルＭＯＳ
ＦＥＴの直列効果によるドレイン飽和電流の減少を考慮
してＰチャネルＭＯＳＦＥＴのゲート幅を大きくする必
要がある。従って、この場合にはさらに負荷容量Ｃｐｈ
が大きくなり、スイッチング速度が低下するという問題
点があった。

【０００７】本発明は上記課題を解決するものであり、
高速なスイッチング動作を達成する駆動回路を提供する
ことを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明が講じた手段は、第１の入力信号の論理
反転信号の入力線がゲートに接続され且つソースが第２
の入力信号の入力線に 接続されたＰチャネルＭＯＳＦＥ
Ｔと、第１の入力信号の論理反転信号の入力線がゲート
に接続され且つソースが接地線に接続され且つドレイン
が前記ＰチャネルＭＯＳＦＥＴのドレインに接続された
第１の遮断用ＮチャネルＭＯＳＦＥＴと、ベースが前記
ＰチャネルＭＯＳＦＥＴのドレインに接続され且つコレ
クタが電源線に接続された第１のＮＰＮトランジスタ
と、前記第１のＮＰＮトランジスタのエミッタにコレク
タが接続され且つエミッタが接地線に接続された第２の
ＮＰＮトランジスタと、第１の入力信号の論理反転信号
の入力線がゲートに接続され且つドレインが前記第２の
ＮＰＮトランジスタのコレクタに接続され且つソースが
前記第２のＮＰＮトランジスタのベースに接続された第
１のプルダウン用ＮチャネルＭＯＳＦＥＴと、第２の入
力信号の論理反転信号の入力線がゲートに接続され且つ
ドレインが前記第２のＮＰＮトランジスタのコレクタに
接続され且つソースが前記第２のＮＰＮトランジスタの
ベースに接続された第２のプルダウン用ＮチャネルＭＯ
ＳＦＥＴと、第１の入力信号の入力線がゲートに接続さ
れ且つドレインが前記第２のＮＰＮトランジスタのベー
スに接続され且つソースが接地線に接続された第２の遮
断用ＮチャネルＭＯＳＦＥＴとを備えた構成としてい
る。

【０００９】また、他の発明が講じた手段は、第１の入
力信号の論理反転信号の入力線がゲートに接続され且つ
ソースが第２の入力信号の入力線に接続されたＰチャネ
ルＭＯＳＦＥＴと、第１の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記ＰチャネルＭＯＳＦＥＴのドレイン
に接続された遮断用ＮチャネルＭＯＳＦＥＴと、ベース
が前記ＰチャネルＭＯＳＦＥＴのドレインに接続され且
つコレクタが電源線に接続されたＮＰＮトランジスタ
と、前記第１の入力信号の論理反転信号の入力線がゲー
トに接続され且つドレインが前記ＮＰＮトランジスタの
エミッタに接続され且つソースが接地線に接続された第
１のプルダウン用ＮチャネルＭＯＳＦＥＴと、第２の入
力信号の論理反転信号の入力線がゲートに接続され且つ
ドレインが前記ＮＰＮトランジスタのエミッタに接続さ
れ且つソースが接地線に接続された第２のプルダウン用
ＮチャネルＭＯＳＦＥＴとを備えた構成としている。

【００１０】また、他の発明が講じた手段は、第１の入
力信号の入力線がゲートに接続され且つドレインが第２
の信号の入力線に接続されたプルアップ用ＮチャネルＭ
ＯＳＦＥＴと、第１の入力信号の論理反転信号の入力線
がゲートに接続され且つソースが接地線に接続され且つ
ドレインが前記プルアップ用ＮチャネルＭＯＳＦＥＴの
ソースに接続された第１の遮断用ＮチャネルＭＯＳＦＥ
Ｔと、ベースが前記プルアップ用ＮチャネルＭＯＳＦＥ
Ｔのソースに接続され且つコレクタが電源線に接続され
た第１のＮＰＮトランジスタと、前記第１のＮＰＮトラ
ンジスタのエミッタにゲートが接続されたインバータ回
路と、該インバータ回路の出力線がゲートに接続され且
つソースが電源線に接続され且つドレインが前記第１の
ＮＰＮトランジスタのベースに接続されたＰチャネルＭ
ＯＳＦＥＴと、前記第１のＮＰＮトランジスタのエミッ
タにコレクタが接続され且つエミッタが接地線に接続さ
れた第２のＮＰＮトランジスタと、第１の入力信号の論
理反転信号の入力線がゲートに接続され且つドレインが
前記第２のＮＰＮトランジスタのコレクタに接続され且
つソースが前記第２のＮＰＮトランジスタのベースに接
続された第１のプルダウン用ＮチャネルＭＯＳＦＥＴ
と、第２の入力信号の論理反転信号の入力線がゲートに
接続され且つドレインが前記第２のＮＰＮトランジスタ
のコレクタに接続され且つソースが前記第２のＮＰＮト
ランジスタのベースに接続された第２のプルダウン用Ｎ
チャネルＭＯＳＦＥＴと、第３の入力信号の入力線がゲ
ートに接続され且つドレインが前記第２のＮＰＮトラン
ジスタのベースに接続され且つソースが接地線に接続さ
れた第２の遮断用ＮチャネルＭＯＳＦＥＴとを備えた構
成としている。

【００１１】また、他の発明が講じた手段は、第１の入
力信号の入力線がゲートに接続され且つドレインが第２
の入力信号の入力線に接続されたプルアップ用Ｎチャネ
ルＭＯＳＦＥＴと、第１の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記プルアップ用ＮチャネルＭＯＳＦＥ
Ｔのソースに接続された遮断用ＮチャネルＭＯＳＦＥＴ
と、ベースが前記プルアップ用ＮチャネルＭＯＳＦＥＴ
のソースに接続され且つコレクタが電源線に接 続された
ＮＰＮトランジスタと、前記ＮＰＮトランジスタのエミ
ッタにゲートが接続されたインバータ回路と、該インバ
ータ回路の出力線がゲートに接続され且つソースが電源
線に接続され且つドレインが前記ＮＰＮトランジスタの
ベースに接続されたＰチャネルＭＯＳＦＥＴと、第１の
入力信号の論理反転信号の入力線がゲートに接続され且
つドレインが前記ＮＰＮトランジスタのエミッタに接続
され且つソースが接地線に接続された第１のプルダウン
用ＮチャネルＭＯＳＦＥＴと、第２の入力信号の論理反
転信号の入力線がゲートに接続され且つドレインが前記
ＮＰＮトランジスタのエミッタに接続され且つソースが
接地線に接続された第２のプルダウン用ＮチャネルＭＯ
ＳＦＥＴとを備えた構成としている。

【００１２】また、他の発明が講じた手段は、第１の入
力信号の論理反転信号の入力線がゲートに接続され且つ
ソースが第２の入力信号の入力線に接続されたＰチャネ
ルＭＯＳＦＥＴと、第１の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記ＰチャネルＭＯＳＦＥＴのドレイン
に接続された遮断用ＮチャネルＭＯＳＦＥＴと、ベース
が前記ＰチャネルＭＯＳＦＥＴのドレインに接続され且
つコレクタが電源線に接続されたＮＰＮトランジスタ
と、エミッタが前記ＮＰＮトランジスタのエミッタに接
続され且つコレクタが接地線に接続されたＰＮＰトラン
ジスタと、第１の入力信号の入力線がゲートに接続され
且つドレインが第２の信号の入力線に接続され且つソー
スが前記ＰＮＰトランジスタのベースに接続された第１
のプルダウン用ＮチャネルＭＯＳＦＥＴと、第１の入力
信号の論理反転信号の入力線がゲートに接続され且つド
レインが前記ＰＮＰトランジスタのベースに接続され且
つソースが接地線に接続された第２のプルダウン用Ｎチ
ャネルＭＯＳＦＥＴとを備えた構成としている。

【００１３】また、他の発明が講じた手段は、第１の入
力信号の論理反転信号の入力線がゲートに接続され且つ
ソースが第２の入力信号の入力線に接続されたＰチャネ
ルＭＯＳＦＥＴと、第１の入力信号の論理反転信号の入
力線がゲートに接続され且つソースが接地線に接続され
且つドレインが前記ＰチャネルＭＯＳＦＥＴのドレイン
に接続された遮断用ＮチャネルＭＯＳＦＥＴと、ベース
が前記ＰチャネルＭＯ ＳＦＥＴのドレインに接続され且
つコレクタが電源線に接続されたＮＰＮトランジスタ
と、エミッタが前記ＮＰＮトランジスタのエミッタに接
続され且つコレクタが接地線に接続され且つベースが前
記ＰチャネルＭＯＳＦＥＴのドレインに接続されたＰＮ
Ｐトランジスタと、前記ＮＰＮトランジスタのエミッタ
にゲートが接続されたインバータ回路と、該インバータ
回路の出力線がゲートに接続され且つソースが接地線に
接続され且つドレインが前記ＰＮＰトランジスタのベー
スに接続されたプルダウン用ＮチャネルＭＯＳＦＥＴと
を備えた構成としている。

【００１４】

【作用】第１の入力信号と第２の入力信号がともに高電
位（以下“Ｈ”と略記する）の場合には、ＰチャネルＭ
ＯＳＦＥＴ又はプルアップ用ＮチャネルＭＯＳＦＥＴに
よって第１のＮＰＮトランジスタのベースに電流が供給
され、出力線電位は“Ｈ”となる。

【００１５】第１の入力信号が“Ｈ”、第２の入力信号
が低電位（以下“Ｌ”と略記する）の場合には、Ｐチャ
ネルＭＯＳＦＥＴ又はプルアップ用ＮチャネルＭＯＳＦ
ＥＴがオンしても第１のＮＰＮトランジスタのベースに
電流が供給されないためこれがオフする。一方、第２の
プルダウン用ＮチャネルＭＯＳＦＥＴによって第２のＮ
ＰＮトランジスタにベース電流が供給されるためこれが
オンし、出力線電位は“Ｌ”となる。

【００１６】前記第１の入力信号が“Ｌ”の場合には、
第２の入力信号線の電位に関わらず第１のＮＰＮトラン
ジスタはオフする。また、第１のプルダウンＮチャネル
ＭＯＳＦＥＴによって第２のＮＰＮトランジスタがオン
し、出力線電位は“Ｌ”となる。

【００１７】そして、ソース／ドレインの接合容量は、
ゲート容量と比較して約２分の１から５分の１程度と小
さいため、信号線の負荷容量を小さくすることができ
る。特に、ＢｉＣＭＯＳプロセスで作成したＭＯＳトラ
ンジスタのソース／ドレインの接合容量は、例えば、An
tonio R. Alvarez著“BiCMOS Technology and Applicat
ions”Kluer Academic Publishers 刊（１９８９年）の
７５頁から７９頁に示されているように、ＣＭＯＳプロ
セスで作成したＭＯＳトランジスタのソース／ドレイン
接合容量よりも小さくすることができるため、入力線の
負荷容量を低減することによって高速なスイッチングが
可能となる。さらに、シリサイドプロセスを使えば、ソ
ース／ドレインの面積削減による寄生容量の削減が可能
であり、入力線の負荷容量をますます削減することがで
きる。また、出力段にバイポーラトランジスタを用いる
ことにより、微少なベース電流の供給でそのｈＦＥ倍
（６０〜１００倍）の大きなコレクタ電流を駆動できる
ため、高速なスイッチング動作を実現できる。

【００１８】尚、プルダウン用のＮチャネルＭＯＳＦＥ
Ｔで直接負荷を駆動すれば、３〜３．３Ｖの低電圧下で
高速動作可能なＢｉＮＭＯＳ回路による駆動回路を容易
に構成できる。

【００１９】また、ＢｉＮＭＯＳ回路と同様に低電圧下
での高速動作を実現するものとして、プルダウン回路に
ＰＮＰトランジスタを用いた相補型ＢｉＣＭＯＳ回路が
あり、ＢｉＮＭＯＳ回路と同様に低電圧下での高速動作
が可能である。本発明では、第２の信号線にソースを接
続したＰチャネルＭＯＳＦＥＴ又はドレインを接続した
ＮチャネルＭＯＳＦＥＴで、ＰＮＰトランジスタのベー
ス電流を引き抜く構成により相補型ＢｉＣＭＯＳ回路で
の駆動回路を実現している。この場合にも、プルアップ
回路と同様に信号線をソース／ドレインに接続する構成
をとるため、入力線の負荷容量が削減でき、プルダウン
回路の高速化が図れる。

【００２０】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２１】＜第１実施例＞ 図１は、本発明の一実施例である駆動回路を示した図
で、ＲＡＭのワード線駆動回路に適用した例である。図
１において、１１１はアドレスのデコード出力の論理反
転信号INV.ＡＤ（以下、反転信号の反転をINV.で示
す。）の出力線１０１がゲートに接続され且つクロック
信号線ＰＨ１０２がソースに接続されたＰチャネルＭＯ
ＳＦＥＴ、１１２はデコード反転信号INV.ＡＤの出力線
１０１がゲートに接続され且つドレインがＰチャネルＭ
ＯＳＦＥＴ１１１のドレイン出力線に接続された第１の
遮断用ＮチャネルＭＯＳＦＥＴである。１１３はＰチャ
ネルＭＯＳＦＥＴ１１１のドレイン出力線をベース入力
線ＰＢ１０４としたプルアップ用のＮＰＮトランジス
タ、１１４はプルダウン用のＮＰＮトランジスタで、こ
のコレクタとプルアップ用ＮＰＮトランジスタ１１３の
エミッタとの接続線が駆動回路の出力線ＷＬ１０６とな
る。１１５，１１６はそれぞれデコード反転信号INV.Ａ
Ｄの出力線１０１、クロック信号の論理反転信号INV.Ｐ
Ｈの入力線１０３をゲート入力とし、出力線ＷＬ１０６
からプルダウン用ＮＰＮトランジスタ１１４のベース入
力線ＤＢ１０５へ電流を供給するためのプルダウン用Ｎ
チャネルＭＯＳＦＥＴ、１１７はデコード出力ＡＤの出
力線４０４がゲートに接続され且つベース入力線ＤＢ１
０５がドレインに接続された第２の遮断用ＮチャネルＭ
ＯＳＦＥＴである。

【００２２】−比較例− そこで、前記本発明の実施例の作用効果を説明するため
に、本実施例の前提技術となる比較例の構成及び作用効
果について説明する。

【００２３】この比較例は、図２に示すように、第１実
施例における第２の遮断用ＮチャネルＭＯＳＦＥＴ１１
７のゲートに接続されたデコード出力ＡＤの出力線４０
４に代えて、ドレン出力線ＰＢ１０４を第２の遮断用Ｎ
チャネルＭＯＳＦＥＴ１１７のゲートに接続したもので
ある。そして、図３は、比較例における入力線電位に対
する各点の電位及び出力線電位を示している。

【００２４】次に、この比較例の駆動回路の動作を、図
４に示したタイミング図をもとに説明する。図４におい
て、図２の信号線符号に対応する電位波形は、同一の符
号で示している。

【００２５】1）時間範囲Ｔ１ アドレスデコードによってデコード信号の反転信号INV.
ＡＤが“Ｈ”から“Ｌ”に変化すると、ＰチャネルＭＯ
ＳＦＥＴ１１１がオン、ＮチャネルＭＯＳＦＥＴ１１２
がオフする。ただし、クロック信号ＰＨ１０２が“Ｌ”
のため、ベース入力線ＰＢ１０４は“Ｌ”のままであ
り、プルアップ用ＮＰＮトランジスタ１１３はオフして
いる。また、プルダウン用ＮチャネルＭＯＳＦＥＴ１１
６のゲートが“Ｈ”のため、プルダウン用ＮＰＮトラン
ジスタ１１４にベース電流が供給されてこれがオンし、
出力線ＷＬ１０６の電位は“Ｌ”となる。

【００２６】2）時間範囲Ｔ２ クロック信号ＰＨが“Ｈ”に変化すると、ベース入力線
ＰＢ１０４はｔｕｐｂ時間後に“Ｈ”に変化する。これ
によってプルアップ用ＮＰＮトランジスタ１１３がオン
し、さらにｔｗｕ時間後に出力線ＷＬ１０６の電位が
“Ｈ”となる。この出力線ＷＬの電位は、最終的に電源
電位Ｖｃｃよりもプルアップ用ＮＰＮトランジスタ１１
３のベース・エミッタ間電位Ｖｂｅ（約０．７Ｖ）だけ
低い電位（Ｖｃｃ−Ｖｂｅ）になる。一方、プルダウン
用ＮチャネルＭＯＳＦＥＴ１１６はクロック信号の反転
信号INV.ＰＨが“Ｈ”から“Ｌ”へ変化するに従って次
第にオフする。また、ベース入力線ＰＢ１０４が“Ｈ”
になることによって第２の遮断用ＮチャネルＭＯＳＦＥ
Ｔ１１７がオンし、ベース入力線ＤＢ１０５のベース電
位が“Ｌ”に設定されるため、プルダウン用ＮＰＮトラ
ンジスタ１１４はオフする。

【００２７】3）時間範囲Ｔ３ クロック信号ＰＨが“Ｌ”に変化すると、ベース入力線
ＰＢ１０４はｔｄｐｂ時間後に“Ｌ”に変化する。その
ためプルアップ用ＮＰＮトランジスタ１１３がオフす
る。尚、ＰチャネルＭＯＳＦＥＴ１１１を介して“Ｌ”
に引き落とすため、ベース入力線ＰＢ１０４の最終的な
電位はＰチャネルＭＯＳＦＥＴ１１１のしきい値電圧Ｖ
ｔｐ（約０．７Ｖ）となる。一方、クロック信号の反転
信号INV.ＰＨが“Ｌ”から“Ｈ”になるため、プルダウ
ン用ＮチャネルＭＯＳＦＥＴ１１６によってプルダウン
用ＮＰＮトランジスタ１１４にベース電流が供給され、
クロック信号ＰＨの立ち下がりからｔｗｄ時間後に出力
線ＷＬ１０６の電位が“Ｌ”となる。この出力線ＷＬ１
０６の電位は、最終的に接地線電位ＧＮＤよりもプルダ
ウン用ＮＰＮトランジスタ１１４のベース・エミッタ間
電位Ｖｂｅ（約０．７Ｖ）だけ高くなる。尚、デコード
反転信号INV.ＡＤ及びクロック反転信号INV.ＰＨの電位
が高くなるとプルダウン用ＮチャネルＭＯＳＦＥＴ１１
５，１１６は線形領域で動作するため、ベース入力線Ｄ
Ｂ１０５の電位は出力線ＷＬ１０６の電位と等しくな
る。また、デコード反転信号INV.ＡＤが“Ｌ”から
“Ｈ”になることによって第１の遮断用ＮチャネルＭＯ
ＳＦＥＴ１１２がオンし、ベース入力線ＰＢ１０４の電
位はｔｄｇ時間後に接地線の電位に設定される。

【００２８】4）時間範囲Ｔ４ デコード反転信号INV.ＡＤが“Ｈ”のため、第１の遮断
用ＮチャネルＭＯＳＦＥＴ１１２がオンし、ベース入力
線ＰＢ１０４の電位は接地線電位ＧＮＤに設定され、ル
アップ用ＮＰＮトランジスタ１１３はオフする。また、
プルダウン用ＮチャネルＭＯＳＦＥＴ１１６がオンして
いるため、プルダウン用ＮＰＮトランジスタ１１４にベ
ース電流が供給されてこれがオンし、出力線ＷＬ１０６
の電位は“Ｌ”のままとなる。

【００２９】次に、本比較例の駆動回路の高速性をＳＰ
ＩＣＥシミュレーション結果によって示す。

【００３０】図５及び図６はシミュレーションでの回路
構成を示したもので、それぞれの駆動回路Ａ，Ｂは、同
一のクロックドライバ回路Ｃを用いて同一の出力負荷Ｄ
を駆動したものとしてシミュレーションを行った。ま
た、それぞれの駆動回路Ａ，ＢのＭＯＳＦＥＴのゲート
幅は、クロックドライバ回路Ｃのサイズと基準負荷Ｄ
（セル数、本比較例は１２８個、従来例は６４個に設
定）に対して最適化したものである。

【００３１】尚、本比較例の駆動回路Ｂではクロック信
号とその反転信号を用いており、従来例の駆動回路Ａに
比べて１本の信号線に対する容量負荷Ｄを分割する効果
がある。これは、従来例において２つのクロックドライ
バ回路Ｃで２本のクロック信号線を駆動する場合と等価
と考えられる。そのため、従来例のシミュレーションで
は１本の信号線に接続される駆動回路数Ａを本比較例の
２分の１に設定して比較している。

【００３２】図７及び図８は、本比較例の駆動回路と図
２７及び図２８の従来例の駆動回路の遅延時間をＳＰＩ
ＣＥシミュレーションで計算した結果である。

【００３３】図７はクロック信号ＰＨの母線の立ち上が
りから出力線ＷＬが立ち上がるまでの時間、図８はクロ
ック信号ＰＨの母線の立ち下がりから出力線ＷＬが立ち
下がるまでの時間を示している。どちらの遅延時間も本
比較例の駆動回路が最も高速である。立ち上がり時間で
は、従来例の図２７の回路と比較して７７％から８５
％、図２８の回路と比較して６９％から８５％に高速化
が図れる。また、立ち下がり時間については、図２７の
回路と比較して７９％から８６％、図２８の回路と比較
して７０％から８５％に高速化が図れる。特に、行方向
のサイズが大きくなり、１本の信号線に接続される駆動
回路の数が多いほど遅延時間の削減効果は大きくなる。

【００３４】−本実施例の効果− 以上の比較例から明らかなように、本発明の第１実施例
によれば、 クロック信号線ＰＨ１０２をＰチャネルＭＯ
ＳＦＥＴ１１１のソースに接続することによって入力負
荷容量が削減でき高速なスイッチング動作が可能とな
る。また、出力段にバイポーラトランジスタ１１３，１
１４を用いることにより、微少なベース電流の供給でそ
のｈＦＥ倍（６０〜１００倍）の大きなコレクタ電流を
駆動できるため、高速なスイッチング動作が実現でき
る。尚、クロック反転信号INV.ＰＨは、クロック母線か
らブロック内に引き込む時点で論理反転し、クロック信
号ＰＨのバッファ回路と同様の構成の回路で各駆動回路
のに出力すればよく、容易なレイアウトで実現できる。

【００３５】特に、本実施例によれば、第２の遮断用Ｎ
チャネルＭＯＳＦＥＴ１１７のゲート入力線をデコード
出力ＡＤの出力線４０４としたために、ベース入力線Ｐ
Ｂ１０４の負荷が減るため高速な立ち上がりが実現でき
る。尚、出力線ＷＬ１０６の“Ｌ”への変化時には、プ
ルダウン用ＮＰＮトランジスタ１１４のベースだけでは
なく第２の遮断用ＮチャネルＭＯＳＦＥＴ１１７を通し
て接地線にも電流が流れるが、この第２の遮断用Ｎチャ
ンネルＭＯＳＦＥＴ１１７のゲート幅を小さくしてオン
抵抗を上げ、ベースへの供給電流を増やすことで立ち下
がりのスイッチングも問題なく実現できる。

【００３６】−本実施例の変形例− 次に、図１の応用回路を示す。図９は、ベース入力線Ｐ
Ｂ１０４と出力線ＷＬ１０６との間に抵抗４０１、ベー
ス入力線ＤＢ１０５と接地線との間に抵抗４０２を入れ
て出力電位を電源電位Ｖｃｃから接地線電位ＧＮＤまで
振れるようにしたものである。

【００３７】また、図１０は、ベース入力線ＰＢ１０４
を入力とするＣＭＯＳバッファ４０３を設け、その出力
を出力線ＷＬ１０６に接続することで出力電位を電源電
位Ｖｃｃから接地線電位ＧＮＤまで振れるようにしたも
のである。

【００３８】＜実施例２＞ 図１１は、本発明の第２の実施例である駆動回路を示し
たもので、クロック信号線ＰＨ１０２をプルアップ用の
ＰチャネルＭＯＳＦＥＴ１１１のソースに接続し、出力
段にＢｉＮＭＯＳ回路を用いた構成としている。尚、実
施例１と同一の構成要素については、図１と同一の符号
を付し、その詳細な説明は省略する。

【００３９】図１１において、５０１，５０２はそれぞ
れデコード反転信号INV.ＡＤの出力線１０１、クロック
反転信号INV.ＰＨの入力線１０３をそれぞれゲート入力
とし、出力線ＷＬ１０６にドレインを接続し、且つソー
スを接地線に接続したプルダウン用ＮチャネルＭＯＳＦ
ＥＴである。

【００４０】つまり、ＢｉＮＭＯＳ回路はプルダウン回
路としてＮチャネルＭＯＳＦＥＴを用いているもので、
電源電圧３〜３．３Ｖの低電圧下ではＢｉＣＭＯＳ回路
よりも高速なスイッチング動作が可能になる。本実施例
では、デコード反転信号INV.ＡＤの出力線１０１及びク
ロック反転信号INV.ＰＨの出力線１０３をゲート入力と
するＮチャネルＭＯＳＦＥＴ５０１，５０２で直接負荷
を駆動する構成によりＢｉＮＭＯＳ回路の駆動回路を実
現している。また、本実施例で示すように、クロック信
号線ＰＨ１０２をＰチャネルＭＯＳＦＥＴ１１１のソー
スに接続することで負荷容量が削減でき高速なスイッチ
ング動作が実現できる。

【００４１】尚、図１２は入力線電位に対する各点の電
位及び出力線電位を示している。

【００４２】＜実施例３＞ 図１３は、本発明の第３の実施例である駆動回路を示し
た図で、ＲＡＭのワード線駆動回路に適用した例であ
る。尚、実施例１と同一の構成要素については、図１と
同一の符号を付し、その詳細な説明は省略する。

【００４３】図１３において、６１１はアドレスのデコ
ード出力ＡＤの出力線６００がゲートに接続され且つク
ロック信号線ＰＨ１０２がドレインに接続されたＮチャ
ネルＭＯＳＦＥＴ、６１２は出力線ＷＬ１０６をゲート
入力とするインバータ回路、６１３はインバータ回路６
１２の出力をゲート入力とし、ベース入力線ＰＢ１０４
にドレインを接続したＰチャネルＭＯＳＦＥＴである。
また、第２の遮断用ＮチャネルＭＯＳＦＥＴ１１７のゲ
ートにはドレン出力線ＰＢ１０４が接続されている。

【００４４】尚、図１５は入力線電位に対する各点の電
位及び出力線電位を示している。

【００４５】次に、この実施例の駆動回路の動作を、図
１４に示したタイミング図をもとに説明する。

【００４６】1）時間範囲Ｔ１ デコード信号ＡＤが“Ｌ”から“Ｈ”、デコード反転信
号INV.ＡＤが“Ｈ”から“Ｌ”に変化すると、Ｎチャネ
ルＭＯＳＦＥＴ６１１がオン、第１の遮断用Ｎチャネル
ＭＯＳＦＥＴ１１２がオフする。ただし、クロック信号
ＰＨ１０２が“Ｌ”のため、ベース入力線ＰＢ１０４は
“Ｌ”のままであり、プルアップ用ＮＰＮトランジスタ
１１３はオフしている。また、プルダウン用Ｎチャネル
ＭＯＳＦＥＴ１１６によってプルダウン用ＮＰＮトラン
ジスタ１１４にベース電流が供給されてこれがオンし、
出力線ＷＬ１０６の電位は“Ｌ”となる。

【００４７】2）時間範囲Ｔ２ クロック信号ＰＨが“Ｈ”に変化すると、ベース入力線
ＰＢ１０４はｔｕｐｂ時間後に“Ｈ”に変化する。これ
によってプルアップ用ＮＰＮトランジスタ１１３がオン
し、さらにｔｗｕ時間後に出力線ＷＬ１０６の電位が
“Ｈ”となる。ベース入力線ＰＢ１０４の電位は、ｔｕ
ｎ時間後に、電源電位ＶｃｃよりもＮチャネルＭＯＳＦ
ＥＴ６１１のしきい値電圧Ｖｔｎ（約０．７Ｖ）だけ低
い電位（Ｖｃｃ−Ｖｔｎ）となる。さらにｔｐｕ時間後
に、ベース入力線ＰＢ１０４の電位はインバータ回路６
１２とＰチャネルＭＯＳＦＥＴ６１３とによって電源電
位Ｖｃｃまで引き上げられる。従って、出力線ＷＬ１０
６の電位は、最終的に電源電位Ｖｃｃよりもプルアップ
用ＮＰＮトランジスタ１１３のベース・エミッタ間電位
Ｖｂｅ（約０．７Ｖ）だけ低い電位（Ｖｃｃ−Ｖｂｅ）
になる。プルダウン用ＮチャネルＭＯＳＦＥＴ１１６は
クロック反転信号INV.ＰＨが“Ｌ”へ変化するに従って
オフし、また、ベース入力線ＰＢ１０４が“Ｈ”になる
ことによって第２の遮断用ＮチャネルＭＯＳＦＥＴ１１
７がオンするため、プルダウン用ＮＰＮトランジスタ１
１４はオフする。

【００４８】3）時間範囲Ｔ３ クロック信号ＰＨが“Ｌ”に変化すると、ベース入力線
ＰＢ１０４はｔｄｐｂ時間後に“Ｌ”に変化する。これ
によってプルアップ用ＮＰＮトランジスタ１１３がオフ
する。一方、クロック反転信号INV.ＰＨが“Ｈ”になる
ため、プルダウン用ＮチャネルＭＯＳＦＥＴ１１６によ
ってプルダウン用ＮＰＮトランジスタ１１４がオンし、
ｔｗｄ時間後に出力線ＷＬ１０６の電位が“Ｌ”とな
る。この出力線ＷＬ１０６の電位は、最終的に接地線電
位ＧＮＤよりもプルダウン用ＮＰＮトランジスタ１１４
のベース・エミッタ間電位Ｖｂｅ（約０．７Ｖ）だけ高
くなる。

【００４９】4）時間範囲Ｔ４ デコード反転信号INV.ＡＤが“Ｈ”のため、第１の遮断
用チャネルＭＯＳＦＥＴ１１２がオンし、ベース入力線
ＰＢ１０４の電位は接地線電位ＧＮＤに設定され、プル
アップ用ＮＰＮトランジスタ１１３はオフする。また、
プルダウン用ＮチャネルＭＯＳＦＥＴ１１６がオンして
いるため、このプルダウン用ＮＰＮトランジスタ１１４
にベース電流が供給されてこれがオンし、出力線ＷＬ１
０６の電位は“Ｌ”のままである。

【００５０】次に、本実施例の駆動回路の高速性をＳＰ
ＩＣＥシミュレーション結果によって示す。図１６及び
図１７は、本実施例の駆動回路と図２７及び図２８の従
来例の駆動回路の遅延時間をＳＰＩＣＥシミュレーショ
ンで計算した結果である。この場合においても、図７及
び図８のシミュレーションと同様の条件のもとに行っ
た。

【００５１】図１６はクロック信号ＰＨの母線の立ち上
がりから出力線ＷＬが立ち上がるまでの時間、図１７は
クロック信号ＰＨの母線の立ち下がりから出力線ＷＬが
立ち下がるまでの時間を示している。どちらの遅延時間
も本実施例の駆動回路が最も高速である。立ち上がり時
間では、従来例の図２７の回路と比較して７４％から８
３％、図２８の回路と比較して６５％から８３％に高速
化が図れる。また、立ち上がり時間については、図２７
の回路と比較して７９％から８５％、図２８の回路と比
較して７０％から８４％に高速化が図れる。特に、行方
向のサイズが大きくなり、１本の信号線に接続される駆
動回路の数が多いほど遅延時間の削減効果は大きくな
る。

【００５２】次に、図１３の応用回路を示す。図１８
は、ベース入力線ＰＢ１０４と出力線ＷＬ１０６との間
に抵抗８０１、ベース入力線ＤＢ１０５と接地線との間
に抵抗８０２を入れて出力電位を電源電位Ｖｃｃから接
地線電位ＧＮＤまで振れるようにしたものである。

【００５３】また、図１９は、ベース入力線ＰＢ１０４
を入力とするＣＭＯＳバッファ８０３を設け、その出力
を出力線ＷＬ１０６に接続することによって出力電位を
電源電位Ｖｃｃから接地線電位ＧＮＤまで振れるように
したものである。

【００５４】また、図２０は、第１実施例と同様に、第
２の遮断用ＮチャネルＭＯＳＦＥＴ１１７のゲート入力
線をデコード出力ＡＤの出力６００としたものである。
この場合、ベース入力線ＰＢ１０４の負荷容量が減るた
め高速な立ち上がりが実現できる。尚、出力線ＷＬ１０
６の“Ｌ”への変化時には、プルダウン用ＮＰＮトラン
ジスタ１１４のベースだけではなく第２の遮断用Ｎチャ
ネルＭＯＳＦＥＴ１１７を通して接地線にも電流が流れ
るが、この第２の遮断用ＮチャンネルＭＯＳＦＥＴ１１
７のゲート幅を小さくしてオン抵抗を上げ、ベースへの
供給電流を増やすことで立ち下がりのスイッチングも問
題なく実現できる。さらに、これら図１８，図１９及び
図２０の組合せによって他の応用回路も容易に構成でき
る。

【００５５】本実施例で示したように、クロック信号線
ＰＨ１０２をＮチャネルＭＯＳＦＥＴ６１１のドレイン
に接続することで入力負荷容量が削減でき高速なスイッ
チングが可能となる。また、ＮチャネルＭＯＳＦＥＴ６
１１は電流駆動能力が大きいため小さなゲート幅でよ
く、入力容量の削減に効果がある。また、ＮチャネルＭ
ＯＳＦＥＴ６１１のプルアップのためベース入力線ＰＢ
１０４の電位がゲート電位よりもＮチャネルＭＯＳＦＥ
Ｔ６１１のしきい値分だけ低下するが、出力線ＷＬ１０
６を入力とするインバータ回路６１２とＰチャネルＭＯ
ＳＦＥＴ６１３とを用いることにより、ベース電位を電
源電位Ｖｃｃまでプルアップするようにしている。さら
に、出力段にバイポーラトランジスタ１１３，１１４を
用いることにより、微少なベース電流の供給でそのｈＦ
Ｅ倍（６０〜１００倍）の大きなコレクタ電流を駆動で
きるため、高速なスイッチング動作が実現できる。尚、
クロック反転信号INV.ＰＨは、クロック母線からブロッ
ク内に引き込む時点で論理反転し、クロック信号ＰＨの
バッファ回路と同様の構成の回路で各論理積回路に出力
すればよく、容易なレイアウトで実現できる。

【００５６】＜実施例４＞ 図２１は、本発明の第４の実施例である駆動回路を示し
たもので、クロック信号線ＰＨ１０２をプルアップ用の
ＮチャネルＭＯＳＦＥＴ６１１のドレインに接続し、出
力段にＢｉＮＭＯＳ回路を用いた構成としている。尚、
実施例２及び実施例３と同一の構成要素については、図
１１、図１３と同一の符号を付し、その詳細な説明は省
略する。

【００５７】尚、図２２は入力線電位に対する各点に電
位及び出力線電位を示している。

【００５８】本実施例で示したように、出力段にＢｉＮ
ＭＯＳ回路を用いることにより、電源電圧３〜３．３Ｖ
の低電圧低下での高速なスイッチング動作を実現してい
る。また、クロック信号線ＰＨ１０２をＮチャネルＭＯ
ＳＦＥＴ６１１のドレインに接続することで入力負荷容
量が削減でき高速なスイッチングが可能となる。また、
ＮチャネルＭＯＳＦＥＴ６１１は電流駆動能力が大きい
ため小さなゲート幅でよく、入力容量の削減に効果があ
る。また、ＮチャネルＭＯＳＦＥＴ６１１のプルアップ
のためベース入力線ＰＢ１０４の電位がゲート電位より
もＮチャネルＭＯＳＦＥＴ６１１のしきい値分だけ低下
するが、出力線ＷＬ１０６を入力とするインバータ回路
６１２とＰチャネルＭＯＳＦＥＴ６１３とを用いること
により、ベース電位を電源電位Ｖｃｃまでプルアップす
るようにしている。

【００５９】＜実施例５＞ 図２３は、本発明の第５の実施例である駆動回路を示し
たもので、プルダウン回路をＰＮＰトランジスタ１００
２を用いた相補型ＢｉＣＭＯＳ回路で構成している。ク
ロック信号線ＰＨ１０２をプルアップ用のＰチャネルＭ
ＯＳＦＥＴ１１１のソースとプルダウン用のＮチャネル
ＭＯＳＦＥＴ１００１のドレインに接続し、プルアップ
用ＮＰＮトランジスタ１１３とプルダウン用ＰＮＰトラ
ンジスタ１００２のベースに電流を供給している。図２
３において、実施例１及び実施例３と同一の構成要素に
ついては、図１及び図１３と同一の符号を付し、その詳
細な説明は省略する。

【００６０】この図２３において、１００１はデコード
信号ＡＤの出力線６００がゲートに接続され且つドレイ
ンがクロック信号ＰＨの出力線１０２に接続され且つソ
ースがＰＮＰトランジスタ１００２のベースに接続され
た第１のプルダウン用ＮチャネルＭＯＳＦＥＴで、ベー
ス電流をＰＮＰトランジスタ１００２のベース入力線１
００４に供給する。１００３はデコード反転信号INV.Ａ
Ｄの出力線１０１がゲートに接続され且つドレインがＰ
ＮＰトランジスタ１００２のベースに接続され且つソー
スが接地線に接続された第２のプルダウン用Ｎチャネル
ＭＯＳＦＥＴである。

【００６１】尚、図２４は入力線電位に対する各点の電
位及び出力線電位を示している。

【００６２】次に、この駆動回路の動作について説明す
る。デコード信号ＡＤが“Ｈ”で且つクロック信号ＰＨ
が“Ｈ”のとき、ベース入力線ＰＢ１０４だけではな
く、第１のプルダウン用ＮチャネルＭＯＳＦＥＴ１００
１を介してＰＮＰトランジスタ１００２のベース入力線
ＤＢ１００４にも電流が供給される。そして、ＮＰＮト
ランジスタ１１３がオン、ＰＮＰトランジスタ１００２
はベースに電流が流れ込むためオフし、出力線ＷＬ１０
６の電位は“Ｈ”となる。デコード信号ＡＤが“Ｈ”で
クロック信号ＰＨが“Ｌ”になると、ベース入力線ＰＢ
１０４、ＤＢ１００４は“Ｌ”になり、ＮＰＮトランジ
スタ１１３がオフ、ＰＮＰトランジスタ１００２がオン
する。そのため、出力線ＷＬ１０６の電位は“Ｌ”とな
る。デコード信号ＡＤが“Ｌ”の場合、デコード反転信
号INV.ＡＤが“Ｈ”のためベース入力線ＰＢ１０４、Ｄ
Ｂ１００４は“Ｌ”になる。従って、クロック信号線Ｐ
Ｈの電位にかかわらずＮＰＮトランジスタ１１３がオ
フ、ＰＮＰトランジスタ１００２がオンし、出力線電位
は“Ｌ”となる。尚、出力線ＷＬ１０６の電位は、ベー
ス入力線ＤＢ１００４よりもＰＮＰトランジスタ１００
２のベース・エミッタ間電位Ｖｂｅ（約０．７Ｖ）だけ
上昇するため、“Ｌ”電位はベース・エミッタ間電位Ｖ
ｂｅとなる。

【００６３】本実施例で示したように、プルダウン回路
をＰＮＰトランジスタ１００２を用いた相補型ＢｉＣＭ
ＯＳ回路で構成することにより、電源電圧３〜３．３Ｖ
の低電圧下でも高速スイッチング動作が可能となる。ま
たプルアップ回路と同様に、クロック信号線ＰＨを第１
のプルダウン用ＮチャネルＭＯＳＦＥＴ１００１のドレ
インに接続する構成のため、プルダウン回路の入力負荷
容量も削減でき、高速なスイッチング動作が実現でき
る。さらに、電流駆動能力の大きなＮチャネルＭＯＳＦ
ＥＴ１００１を用いるため、このゲート幅は小さくてよ
く、入力容量の削減に効果がある。

【００６４】また、出力線ＷＬ１０６の電位を電源電位
Ｖｃｃから接地線電位ＧＮＤまで振るには、例えば、ベ
ース入力線ＰＢ１０４又はＤＢ１００４をゲート入力と
するＣＭＯＳバッファ回路を設けてその出力線を出力線
ＷＬ１０６に接続するか、ベース入力線ＰＢ１０４とＷ
Ｌ１０６及びＤＢ１００４とＷＬ１０６との間に抵抗を
接続すればよい。

【００６５】＜実施例６＞ 図２５は、本発明の第６の実施例である駆動回路を示し
たもので、プルダウン回路をＰＮＰトランジスタ１００
２を用いた相補型ＢｉＣＭＯＳ回路で構成している。ク
ロック信号線ＰＨ１０２を共通のＰチャネルＭＯＳＦＥ
Ｔ１１１のソースに接続し、プルアップ用ＮＰＮトラン
ジスタ１１３とプルダウン用ＰＮＰトランジスタ１００
２のベースに電流を供給している。図２５において、実
施例１及び実施例５と同一の構成要素については、図１
及び図２３と同一の符号を付し、その詳細な説明は省略
する。

【００６６】この図２５において、１１０１は出力線Ｗ
Ｌ１０６をゲート入力とするインバータ回路、１１０２
はインバータ回路１１０１の出力がゲートに接続されド
レインがベース入力線ＰＢ１０４に接続されたプルダウ
ン用ＮチャネルＭＯＳＦＥＴである。

【００６７】尚、図２６は入力線電位に対する各点の電
位及び出力線電位を示している。

【００６８】次に、この駆動回路の動作について説明す
る。デコード信号ＡＤが“Ｈ”で且つクロック信号ＰＨ
１０２が“Ｈ”のとき、ＮＰＮトランジスタ１１３のベ
ース入力線ＰＢ１０４、ＰＮＰトランジスタ１００２の
ベース入力線ＤＢ１００４に電流が供給される。そのた
め、ＮＰＮトランジスタ１１３がオン、ＰＮＰトランジ
スタ１００２がオフし、出力線ＷＬ１０６の電位は
“Ｈ”となる。デコード信号ＡＤが“Ｈ”でクロック信
号ＰＨが“Ｌ”になると、ベース入力線ＰＢ１０４は
“Ｌ”になり、ＮＰＮトランジスタ１１３はオフ、ＰＮ
Ｐトランジスタ１００２がオンする。そのため、出力線
ＷＬ１０６の電位は“Ｌ”となる。ただし、Ｐチャネル
ＭＯＳＦＥＴ１１１を介してプルダウンするため、ベー
ス入力線ＰＢ１０４は接地線電位ＧＮＤよりもしきい値
電圧Ｖｔｐ（約０．７Ｖ）だけ上昇する。ベース入力線
ＰＢ１０４の電位を接地線電位ＧＮＤに設定するため、
出力線ＷＬ１０６をゲート入力とするインバータ回路１
１０１と、ＮチャネルＭＯＳＦＥＴ１１０２を設けてい
る。出力線デコード信号ＡＤが“Ｌ”の場合、デコード
反転信号INV.ＡＤが“Ｈ”のためベース入力線ＰＢ１０
４は“Ｌ”になる。従って、クロック信号線ＰＨ１０２
の電位にかかわらずＮＰＮトランジスタ１１３がオフ、
ＰＮＰトランジスタ１００２がオンし、出力線電位は
“Ｌ”となる。

【００６９】本実施例で示したように、プルダウン回路
をＰＮＰトランジスタ１００２を用いた相補型ＢｉＣＭ
ＯＳ回路で構成することにより、電源電圧３〜３．３Ｖ
の低電圧下でも高速スイッチング動作が可能となる。ま
た、バイポーラ回路のベース電流を共通のＰチャネルＭ
ＯＳＦＥＴ１１１を介して供給するため、クロック信号
線ＰＨ１０２の入力負荷容量が削減でき、高速なスイッ
チング動作が実現できる。

【００７０】尚、出力線ＷＬ１０６の電位を電源電位Ｖ
ｃｃから接地線電位ＧＮＤまで振るには、例えば、ベー
ス入力線ＰＢ１０４をゲート入力とするＣＭＯＳバッフ
ァ回路を設けてその出力線ＷＬ１０６に接続するか、ベ
ース入力線ＰＢ１０４と出力線ＷＬ１０６との間に抵抗
を接続すればよい。

【００７１】

【発明の効果】本発明によれば、入力信号線をＰチャネ
ルＭＯＳＦＥＴのソース又はＮチャネルＭＯＳＦＥＴの
ドレインに接続してプルアップ用のＮＰＮトランジスタ
にベース電流を供給し、また、入力信号の反転信号でプ
ルダウン用のＮＰＮトランジスタ又はＮチャネルＭＯＳ
ＦＥＴのスイッチングを制御することにより、以下に示
す効果を発揮する。

【００７２】(1) 入力容量が削減でき、従来のＢｉＣＭ
ＯＳ駆動回路に比べて高速なスイッチング動作が可能で
ある。

【００７３】(2) スイッチングをバイポーラトランジス
タで行うため、大容量出力負荷の高速スイッチング動作
が実現できる。

【００７４】(3) 低電圧動作可能なＢｉＮＭＯＳ回路で
も容易に構成可能である。

【００７５】また、入力信号線をＰチャネルＭＯＳＦＥ
Ｔのソース又はＮチャネルＭＯＳＦＥＴのドレインに接
続してプルダウン用のＰＮＰトランジスタにベース電流
を供給することにより、以下に示す効果を発揮する。

【００７６】(4) 低電圧動作可能な相補型ＢｉＣＭＯＳ
回路でも容易に構成可能である。

【００７７】(5) 相補型ＢｉＣＭＯＳ回路ではプルダウ
ン側の入力容量も削減でき、スイッチング動作の高速化
が図れる。

【図面の簡単な説明】

【図１】本発明の第１の実施例である駆動回路の構成図
である。

【図２】第１の実施例における比較例を示す駆動回路の
構成図である。

【図３】第１の実施例における比較例の駆動回路の電位
状態図である。

【図４】第１の実施例における比較例の駆動回路のタイ
ミング図である。

【図５】従来回路の高速性シミュレーションのための回
路構成図である。

【図６】第１の実施例回路の比較例の高速性シミュレー
ションのための回路構成図である。

【図７】第１の実施例の比較例と従来例との立ち上り時
における遅延時間の比較図である。

【図８】第１の実施例の比較例と従来例との立ち下り時
における遅延時間の比較図である。

【図９】第１の実施例の第１の応用回路図である。

【図１０】第１の実施例の第２の応用回路図である。

【図１１】本発明の第２の実施例である駆動回路の構成
図である。

【図１２】第２の実施例における駆動回路の電位状態図
である。

【図１３】本発明の第３の実施例である駆動回路の構成
図である。

【図１４】第３の実施例における駆動回路のタイミング
図である。

【図１５】第３の実施例における駆動回路の電位状態図
である。

【図１６】第３の実施例と従来例との立ち上り時におけ
る遅延時間の比較図である。

【図１７】第３の実施例と従来例との立ち下り時におけ
る遅延時間の比較図である。

【図１８】第３の実施例の第１の応用回路図である。

【図１９】第３の実施例の第２の応用回路図である。

【図２０】第３の実施例の第３の応用回路図である。

【図２１】本発明の第４の実施例である駆動回路の構成
図である。

【図２２】第４の実施例における駆動回路の電位状態図
である。

【図２３】本発明の第５の実施例である駆動回路の構成
図である。

【図２４】第５の実施例における駆動回路の電位状態図
である。

【図２５】本発明の第６の実施例である駆動回路の構成
図である。

【図２６】第６の実施例における駆動回路の電位状態図
である。

【図２７】従来の駆動回路の構成図である。

【図２８】従来の駆動回路の構成図である。

【符号の説明】

ＡＤ アドレスデコード出力（第１の入力信号） ＰＨ クロック信号（第２の入力信号） １１１ ＰチャネルＭＯＳＦＥＴ １１２ 第１の遮断用ＮチャネルＭＯＳＦＥＴ １１３ 第１のＮＰＮトランジスタ １１４ 第２のＮＰＮトランジスタ １１５ 第１のプルダウン用ＮチャネルＭＯＳＦＥＴ １１６ 第２のプルダウン用ＮチャネルＭＯＳＦＥＴ １１７ 第２の遮断用ＮチャネルＭＯＳＦＥＴ ５０１ 第１のプルダウン用ＮチャネルＭＯＳＦＥＴ ５０２ 第２のプルダウン用ＮチャネルＭＯＳＦＥＴ ６１１ プルアップ用ＮチャネルＭＯＳＦＥＴ ６１２ ＣＭＯＳインバータ回路 ６１３ ＰチャネルＭＯＳＦＥＴ １００１ 第１のプルダウン用ＮチャネルＭＯＳＦＥＴ １００２ ＰＮＰトランジスタ １００３ 第２のプルダウン用ＮチャネルＭＯＳＦＥＴ １１０１ ＣＭＯＳインバータ回路 １１０２ プルダウン用ＮチャネルＭＯＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−311689（ＪＰ，Ａ) 特開 平２−2713（ＪＰ，Ａ) 特開 平１−293716（ＪＰ，Ａ) 特開 平１−23218（ＪＰ，Ａ) 特開 平１−296814（ＪＰ，Ａ) 特開 平１−218095（ＪＰ，Ａ) 特開 昭63−208324（ＪＰ，Ａ) 特開 平２−283123（ＪＰ，Ａ) 飯塚哲哉編「ＣＭＯＳ超ＬＳＩの設 計」（1989．４．25）、株式会社培風 館、Ｐ．27−28

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 第１の入力信号を第２の入力信号に同期
   出力させる駆動回路であって、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つソースが前記第２の入力信号の入力線に接
   続されたＰチャネルＭＯＳＦＥＴと、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つソースが接地線に接続され且つドレインが
   前記ＰチャネルＭＯＳＦＥＴのドレインに接続された第
   １の遮断用ＮチャネルＭＯＳＦＥＴと、 ベースが前記ＰチャネルＭＯＳＦＥＴのドレインに接続
   され且つコレクタが電源線に接続された第１のＮＰＮト
   ランジスタと、 前記第１のＮＰＮトランジスタのエミッタにコレクタが
   接続され且つエミッタが接地線に接続された第２のＮＰ
   Ｎトランジスタと、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つドレインが前記第２のＮＰＮトランジスタ
   のコレクタに接続され且つソースが前記第２のＮＰＮト
   ランジスタのベースに接続された第１のプルダウン用Ｎ
   チャネルＭＯＳＦＥＴと、 前記第２の入力信号の論理反転信号の入力線がゲートに
   接続され且つドレインが前記第２のＮＰＮトランジスタ
   のコレクタに接続され且つソースが前記第２のＮＰＮト
   ランジスタのベースに接続された第２のプルダウン用Ｎ
   チャネルＭＯＳＦＥＴと、第１の入力信号 の入力線がゲートに接続され且つドレイ
   ンが前記第２のＮＰＮトランジスタのベースに接続され
   且つソースが接地線に接続された第２の遮断用Ｎチャネ
   ルＭＯＳＦＥＴとを備えていることを特徴とする駆動回
   路。
2. 【請求項２】 第１の入力信号を第２の入力信号に同期
   出力させる駆動回路であって、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つソースが前記第２の入力信号の入力線に接
   続されたＰチャネルＭＯＳＦＥＴと、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つソースが接地線に接続され且つドレインが
   前記ＰチャネルＭＯＳＦＥＴのドレインに接続された遮
   断用ＮチャネルＭＯＳＦＥＴと、 ベースが前記ＰチャネルＭＯＳＦＥＴのドレインに接続
   され且つコレクタが電源線に接続されたＮＰＮトランジ
   スタと、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つドレインが前記ＮＰＮトランジスタのエミ
   ッタに接続され且つソースが接地線に接続された第１の
   プルダウン用ＮチャネルＭＯＳＦＥＴと、 前記第２の入力信号の論理反転信号の入力線がゲートに
   接続され且つドレインが前記ＮＰＮトランジスタのエミ
   ッタに接続され且つソースが接地線に接続された第２の
   プルダウン用ＮチャネルＭＯＳＦＥＴとを備えているこ
   とを特徴とする駆動回路。
3. 【請求項３】 第１の入力信号を第２の入力信号に同期
   出力させる駆動回路であって、 前記第１の入力信号の入力線がゲートに接続され且つド
   レインが前記第２の信号の入力線に接続されたプルアッ
   プ用ＮチャネルＭＯＳＦＥＴと、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つソースが接地線に接続され且つドレインが
   前記プルアップ用ＮチャネルＭＯＳＦＥＴのソースに接
   続された第１の遮断用ＮチャネルＭＯＳＦＥＴと、 ベースが前記プルアップ用ＮチャネルＭＯＳＦＥＴのソ
   ースに接続され且つコレクタが電源線に接続された第１
   のＮＰＮトランジスタと、 前記第１のＮＰＮトランジスタのエミッタにゲートが接
   続されたインバータ回路と、 該インバータ回路の出力線がゲートに接続され且つソー
   スが電源線に接続され且つドレインが前記第１のＮＰＮ
   トランジスタのベースに接続されたＰチャネルＭＯＳＦ
   ＥＴと、 前記第１のＮＰＮトランジスタのエミッタにコレクタが
   接続され且つエミッタが接地線に接続された第２のＮＰ
   Ｎトランジスタと、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つドレインが前記第２のＮＰＮトランジスタ
   のコレクタに接続され且つソースが前記第２のＮＰＮト
   ランジスタのベースに接続された第１のプルダウン用Ｎ
   チャネルＭＯＳＦＥＴと、 前記第２の入力信号の論理反転信号の入力線がゲートに
   接続され且つドレインが前記第２のＮＰＮトランジスタ
   のコレクタに接続され且つソースが前記第２のＮＰＮト
   ランジスタのベースに接続された第２のプルダウン用Ｎ
   チャネルＭＯＳＦＥＴと、 第３の入力信号の入力線がゲートに接続され且つドレイ
   ンが前記第２のＮＰＮトランジスタのベースに接続され
   且つソースが接地線に接続された第２の遮断用Ｎチャネ
   ルＭＯＳＦＥＴとを備えていることを特徴とする駆動回
   路。
4. 【請求項４】 第３の入力信号が、プルアップ用Ｎチャ
   ネルＭＯＳＦＥＴのソース出力であることを特徴とする
   請求項５記載の駆動回路。
5. 【請求項５】 第３の入力信号が、第１の入力信号であ
   ることを特徴とする請求項５記載の駆動回路。
6. 【請求項６】 第１の入力信号を第２の入力信号に同期
   出力させる駆動回路であって、 前記第１の入力信号の入力線がゲートに接続され且つド
   レインが前記第２の入力信号の入力線に接続されたプル
   アップ用ＮチャネルＭＯＳＦＥＴと、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つソースが接地線に接続され且つドレインが
   前記プルアップ用ＮチャネルＭＯＳＦＥＴのソースに接
   続された遮断用ＮチャネルＭＯＳＦＥＴと、 ベースが前記プルアップ用ＮチャネルＭＯＳＦＥＴのソ
   ースに接続され且つコレクタが電源線に接続されたＮＰ
   Ｎトランジスタと、 前記ＮＰＮトランジスタのエミッタにゲートが接続され
   たインバータ回路と、該インバータ回路の出力線がゲー
   トに接続され且つソースが電源線に接続され且つドレイ
   ンが前記ＮＰＮトランジスタのベースに接続されたＰチ
   ャネルＭＯＳＦＥＴと、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つドレインが前記ＮＰＮトランジスタのエミ
   ッタに接続され且つソースが接地線に接続された第１の
   プルダウン用ＮチャネルＭＯＳＦＥＴと、 前記第２の入力信号の論理反転信号の入力線がゲートに
   接続され且つドレインが前記ＮＰＮトランジスタのエミ
   ッタに接続され且つソースが接地線に接続された第２の
   プルダウン用ＮチャネルＭＯＳＦＥＴとを備えているこ
   とを特徴とする駆動回路。
7. 【請求項７】 第１の入力信号を第２の入力信号に同期
   出力させる駆動回路であって、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つソースが前記第２の入力信号の入力線に接
   続されたＰチャネルＭＯＳＦＥＴと、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つソースが接地線に接続され且つドレインが
   前記ＰチャネルＭＯＳＦＥＴのドレインに接続された遮
   断用ＮチャネルＭＯＳＦＥＴと、 ベースが前記ＰチャネルＭＯＳＦＥＴのドレインに接続
   され且つコレクタが電源線に接続されたＮＰＮトランジ
   スタと、 エミッタが前記ＮＰＮトランジスタのエミッタに接続さ
   れ且つコレクタが接地線に接続されたＰＮＰトランジス
   タと、 前記第１の入力信号の入力線がゲートに接続され且つド
   レインが前記第２の信号の入力線に接続され且つソース
   が前記ＰＮＰトランジスタのベースに接続された第１の
   プルダウン用ＮチャネルＭＯＳＦＥＴと、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つドレインが前記ＰＮＰトランジスタのベー
   スに接続され且つソースが接地線に接続された第２のプ
   ルダウン用ＮチャネルＭＯＳＦＥＴとを備えていること
   を特徴とする駆動回路。
8. 【請求項８】 第１の入力信号を第２の入力信号に同期
   出力させる駆動回路であって、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つソースが前記第２の入力信号の入力線に接
   続されたＰチャネルＭＯＳＦＥＴと、 前記第１の入力信号の論理反転信号の入力線がゲートに
   接続され且つソースが接地線に接続され且つドレインが
   前記ＰチャネルＭＯＳＦＥＴのドレインに接続された遮
   断用ＮチャネルＭＯＳＦＥＴと、 ベースが前記ＰチャネルＭＯＳＦＥＴのドレインに接続
   され且つコレクタが電源線に接続されたＮＰＮトランジ
   スタと、 エミッタが前記ＮＰＮトランジスタのエミッタに接続さ
   れ且つコレクタが接地線に接続され且つベースが前記Ｐ
   チャネルＭＯＳＦＥＴのドレインに接続されたＰＮＰト
   ランジスタと、 前記ＮＰＮトランジスタのエミッタにゲートが接続され
   たインバータ回路と、該インバータ回路の出力線がゲー
   トに接続され且つソースが接地線に接続され且つドレイ
   ンが前記ＰＮＰトランジスタのベースに接続されたプル
   ダウン用ＮチャネルＭＯＳＦＥＴとを備えていることを
   特徴とする駆動回路。