JP2003304151A - 出力ドライバー回路 - Google Patents
出力ドライバー回路Info
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- JP2003304151A JP2003304151A JP2002110183A JP2002110183A JP2003304151A JP 2003304151 A JP2003304151 A JP 2003304151A JP 2002110183 A JP2002110183 A JP 2002110183A JP 2002110183 A JP2002110183 A JP 2002110183A JP 2003304151 A JP2003304151 A JP 2003304151A
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Abstract
(57)【要約】
【課題】 出力ドライバートランジスタのゲート−ドレ
イン間寄生素子電流により発生する貫通電流を防止し、
且つ、プリドライバー回路の電流能力を下げチップ面積
を削減する出力ドライバー回路の提供を目的とする。 【解決手段】 ドライバートランジスタのゲートに抵抗
と寄生容量による寄生電流のみをＶｃｃもしくはＧＮＤ
に流すトランジスタを接続し、ゲート電圧をクランプを
させる構成とした。
イン間寄生素子電流により発生する貫通電流を防止し、
且つ、プリドライバー回路の電流能力を下げチップ面積
を削減する出力ドライバー回路の提供を目的とする。 【解決手段】 ドライバートランジスタのゲートに抵抗
と寄生容量による寄生電流のみをＶｃｃもしくはＧＮＤ
に流すトランジスタを接続し、ゲート電圧をクランプを
させる構成とした。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は出力ドライバー回
路、特に大振幅、高速スルーレイト動作においての貫通
電流防止とマスク面積の縮小を目的とした構成に関す
る。 【０００２】 【従来の技術】従来、大振幅，高速スルーレイトのドラ
イバー出力回路では出力段素子を制御する為に十分な電
流能力を持ったPush-Pullタイプのプリドライバー回路
が必要であった。以下にこの出力ドライバー出力回路に
ついて説明する。図４は従来のドライバー回路であり、
１はインバータ，２はＰｃｈＭＯＳ用レベルシフト回
路，３はＮｃｈＭＯＳ用レベルシフト回路，１２はPush
-PullタイプPchMOSプリドライバー回路，１３はPush-Pu
llタイプNchMOSプリドライバー回路，８はＰｃｈＭＯＳ
ドライバートランジスタ，９はＮｃｈＭＯＳドライバー
トランジスタ，１０は出力端子，１１は負荷容量であ
る。 【０００３】インバータ１の出力はPchMOSレベルシフト
回路２とNchMOSレベルシフト回路３の入力に接続され、
PchMOSレベルシフト回路はPush-PullタイプPchMOSプリ
ドライバー回路に接続され、その出力がPchMOSドライバ
ートランジスタのゲートに接続される。同様にNchMOSレ
ベルシフト回路はPush-PullタイプNchMOSプリドライバ
ー回路に接続され、その出力がNchMOSドライバートラン
ジスタのゲートに接続される。PchMOSドライバートラン
ジスタとNchMOSドライバートランジスタのソースはそれ
ぞれＶＣＣとＧＮＤに接続され、それぞれのドレインは
同一で、出力端子に接続される構成となっている。 【０００４】以上のように構成されたドライバー回路に
ついてその動作を説明する。インバータ１より出力され
たデータはそれぞれのレベルシフト回路に入力され、動
作可能な電圧に変換される。通常、レベルシフト回路の
出力は電流能力が低い為、プリドライバー回路を通して
ドライバー素子を動作させる。ここで、出力振幅ＶＭ，
立ち上がり時間ＴＲ，ドライバートランジスタのドレイ
ン−ゲート間寄生容量ＣkpとするとPchMOSドライバート
ランジスタをONさせる為に必要なプリドライバー回路の
電流引込み能力Ｉrpは Ｉrp＝Ｃkp×ＶＭ／ＴＲ… となる。 【０００５】同様に立下り時間ＴFとするとPchMOSドラ
イバートランジスタをOFFさせる為に必要なPchMOSプリ
ドライバー回路の電流押し出し能力Ifpは Ｉfp＝Ｃkp×ＶＭ／ＴF… となる。立下り，立上りの時間が同じであれば，式
は同一であり、プリドライバー回路に要求される電流引
込みと押出し能力は同じになる。 【０００６】同様にNchMOSプリドライバー回路にも同様
の電流引込み，押出し能力が必要である。 【０００７】図５にNchMOSプリドライバー回路で引込み
電流能力が足りない時の動作チャートを示す。出力電圧
が立ち上がる期間Aでは、本来NchMOSドライバートラン
ジスタのゲート電圧VGｎはLowになり、OFFしなければな
らないが、寄生容量による電流I2をNchMOSプリドライバ
ー回路が引き出せず、NchMOSドライバートランジスタが
ONする。期間AではPchMOSドライバートランジスタもON
している為、電源からGNDへ貫通電流が発生する。 【０００８】特に高耐圧素子では耐圧を得る為、素子が
大型化し寄生容量が大きくなる。また、高耐圧である
為、振幅が大きい為、，の式からIrp，Ifpが大きく
なり、プリドライバーの電流能力を更に高める必要があ
る。 【０００９】 【発明が解決しようとする課題】しかしながら、上記構
成ではプリドライバー回路の引込み、押出し電流の能力
が十分に満たされないと、どちらか不足したタイミング
で、貫通電流が発生してしまうという課題がある。ま
た、電流能力を十分に取る為にプリドライバー素子を大
きくする必要があり、チップ面積の増大という課題があ
る。 【００１０】 【課題を解決するための手段】この課題を解決するため
に本発明の出力ドライバー回路では、ドライバートラン
ジスタのゲートに抵抗と寄生容量による寄生電流のみを
VccもしくはGNDに流すトランジスタを接続し、ゲート電
圧をクランプをさせる構成で貫通電流が流れてしまう課
題を解決している。また、プリドライバー回路の出力を
抵抗プルアップ、またはプルダウンと簡素化することや
プリドライバー回路の片側の電流能力を大幅に少なくす
ることでチップ面積増大に対する課題を解決している。 【００１１】 【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照しながら説明する。 【００１２】（実施の形態１）図１、図２は本発明の実
施の形態１における出力ドライバー回路の回路図と動作
タイミングチャートである。図１において、図４と同じ
構成については同じ符号を用い、説明を省略する。 【００１３】PchMOSレベルシフト２の出力はプルアップ
タイプPchMOSプリドライバー回路４に入力され、その出
力はPchMOSゲート電圧クランプ回路６に入力される。一
方、NchMOSレベルシフト３の出力はプルダウンタイプNc
hMOSプリドライバー回路５に入力され、その出力はNchM
OSゲート電圧クランプ回路７に入力される。 【００１４】この様に構成された出力ドライバー回路に
ついて以下にその動作を説明する。 【００１５】レベルシフト回路より出力された信号はプ
リアンプを通り、ドライバートランジスタを動作させ、
出力信号を形成する。図２に示すように出力信号がLow
からHiへ変わるとき、NchMOSドライバートランジスタが
OFFするように動作しようとするが、寄生容量により寄
生素子電流I2が発生する。このI2はNchMOSゲート電圧ク
ランプ回路内の抵抗RC2を流れ、プルダウンタイプNchMO
Sプリドライバー回路の抵抗RP2を通りGNDへ放出され
る。この時クランプ回路内のPNPトランジスタのエミッ
タ−ベース間にかかる電圧Vbe2は Vbe2＝ RC2×I２／（RC2＋RP2）… となる。Vbe2が０．７V以上になるとクランプ回路内のP
NPトランジスタがONして、寄生素子電流をGNDへ放出
し、それ以上電圧が上がらない。この時のゲート電圧VG
ｎは VGn＝Vbe2×RP2／RC2＋Vbe2＝（１＋RP2／RC2）×Vbe2… 通常、高耐圧ドライバートランジスタではゲート−ソー
ス間電圧Ｖｇｓが１Ｖ以上で電流が流れ始める設計にな
っている為、ＲＰ２／ＲＣ２＝０．２以下に設定すれ
ば、ＶＧｎは０．８Ｖ以上にはならず図２の期間ＡでNc
hMOSドライバートランジスタはＯＮしない。 【００１６】出力信号がＨｉからＬｏｗへ変わるとき、
プリドライバーより押し出された電流はダイオードを通
ってNchMOSドライバートランジスタのゲート電圧を上昇
させる。この時、クランプ回路のＰＮＰトランジスタの
Ｖｂｅ電圧は逆方向にかかっており、動作していない
為、正常動作の妨げにならない。 【００１７】また、クランプ回路内のＰＮＰトランジス
タはウェハー基板をコレクタとする寄生ＰＮＰトランジ
スタを使用出来るので、簡素に構成することが出来る。 【００１８】（実施の形態２）図３は本発明の実施の形
態２における出力ドライバー回路の回路図である。図３
において、図４と同じ構成については同じ符号を用い、
説明を省略する。 【００１９】本実施の形態では６と７のゲート電圧クラ
ンプ回路を設けている。 【００２０】以上のように構成された出力ドライバー回
路において、実施の形態１からの変更点について説明す
る。プリドライバー回路のプルダウン抵抗がＭＯＳトラ
ンジスタになった為、オン抵抗をＲｏｎ２とすると式
は Vbe2＝ RC2×I２／（RC2＋Ron2）… と表される。同様に式は VGn＝Vbe2× Ron2／RC2＋Vbe2＝（１＋Ron2／RC2）×Vbe2… となり、Ｒｏｎ２／ＲＣ２＝０．２以下になるようにト
ランジスタサイズを決定する事で貫通電流を防ぐことが
出来る。 【００２１】従来の方式と本実施の形態でプリドライバ
ーに必要な電流能力を比較する。 【００２２】従来の方式で必要な電流能力ＩＪは、寄生
容量Ｃkp＝５０ｐF，出力振幅ＶＭ＝５０V，立上り時間
ＴR＝１ｕｓｅｃとすると Ｉｊ＝５０ｐＦ×５０Ｖ／1usec＝２．５ｍＡ（式よ
り） 本実施の形態で必要な電流能力Ｉhは、Vbe2＝０．７V，
RC２＝７ｋΩとすると Ｉh＝０．７V／７ｋΩ＝０．１ｍＡ となり、２０倍以上も小さい電流能力で動作可能とな
る。 【００２３】 【発明の効果】以上のように本発明の出力ドライバー回
路によれば、貫通電流を防止することができ、消費電流
を少なくすることができる。更に回路素子を小さく出来
るのでローコスト化が実現出来るものである。
路、特に大振幅、高速スルーレイト動作においての貫通
電流防止とマスク面積の縮小を目的とした構成に関す
る。 【０００２】 【従来の技術】従来、大振幅，高速スルーレイトのドラ
イバー出力回路では出力段素子を制御する為に十分な電
流能力を持ったPush-Pullタイプのプリドライバー回路
が必要であった。以下にこの出力ドライバー出力回路に
ついて説明する。図４は従来のドライバー回路であり、
１はインバータ，２はＰｃｈＭＯＳ用レベルシフト回
路，３はＮｃｈＭＯＳ用レベルシフト回路，１２はPush
-PullタイプPchMOSプリドライバー回路，１３はPush-Pu
llタイプNchMOSプリドライバー回路，８はＰｃｈＭＯＳ
ドライバートランジスタ，９はＮｃｈＭＯＳドライバー
トランジスタ，１０は出力端子，１１は負荷容量であ
る。 【０００３】インバータ１の出力はPchMOSレベルシフト
回路２とNchMOSレベルシフト回路３の入力に接続され、
PchMOSレベルシフト回路はPush-PullタイプPchMOSプリ
ドライバー回路に接続され、その出力がPchMOSドライバ
ートランジスタのゲートに接続される。同様にNchMOSレ
ベルシフト回路はPush-PullタイプNchMOSプリドライバ
ー回路に接続され、その出力がNchMOSドライバートラン
ジスタのゲートに接続される。PchMOSドライバートラン
ジスタとNchMOSドライバートランジスタのソースはそれ
ぞれＶＣＣとＧＮＤに接続され、それぞれのドレインは
同一で、出力端子に接続される構成となっている。 【０００４】以上のように構成されたドライバー回路に
ついてその動作を説明する。インバータ１より出力され
たデータはそれぞれのレベルシフト回路に入力され、動
作可能な電圧に変換される。通常、レベルシフト回路の
出力は電流能力が低い為、プリドライバー回路を通して
ドライバー素子を動作させる。ここで、出力振幅ＶＭ，
立ち上がり時間ＴＲ，ドライバートランジスタのドレイ
ン−ゲート間寄生容量ＣkpとするとPchMOSドライバート
ランジスタをONさせる為に必要なプリドライバー回路の
電流引込み能力Ｉrpは Ｉrp＝Ｃkp×ＶＭ／ＴＲ… となる。 【０００５】同様に立下り時間ＴFとするとPchMOSドラ
イバートランジスタをOFFさせる為に必要なPchMOSプリ
ドライバー回路の電流押し出し能力Ifpは Ｉfp＝Ｃkp×ＶＭ／ＴF… となる。立下り，立上りの時間が同じであれば，式
は同一であり、プリドライバー回路に要求される電流引
込みと押出し能力は同じになる。 【０００６】同様にNchMOSプリドライバー回路にも同様
の電流引込み，押出し能力が必要である。 【０００７】図５にNchMOSプリドライバー回路で引込み
電流能力が足りない時の動作チャートを示す。出力電圧
が立ち上がる期間Aでは、本来NchMOSドライバートラン
ジスタのゲート電圧VGｎはLowになり、OFFしなければな
らないが、寄生容量による電流I2をNchMOSプリドライバ
ー回路が引き出せず、NchMOSドライバートランジスタが
ONする。期間AではPchMOSドライバートランジスタもON
している為、電源からGNDへ貫通電流が発生する。 【０００８】特に高耐圧素子では耐圧を得る為、素子が
大型化し寄生容量が大きくなる。また、高耐圧である
為、振幅が大きい為、，の式からIrp，Ifpが大きく
なり、プリドライバーの電流能力を更に高める必要があ
る。 【０００９】 【発明が解決しようとする課題】しかしながら、上記構
成ではプリドライバー回路の引込み、押出し電流の能力
が十分に満たされないと、どちらか不足したタイミング
で、貫通電流が発生してしまうという課題がある。ま
た、電流能力を十分に取る為にプリドライバー素子を大
きくする必要があり、チップ面積の増大という課題があ
る。 【００１０】 【課題を解決するための手段】この課題を解決するため
に本発明の出力ドライバー回路では、ドライバートラン
ジスタのゲートに抵抗と寄生容量による寄生電流のみを
VccもしくはGNDに流すトランジスタを接続し、ゲート電
圧をクランプをさせる構成で貫通電流が流れてしまう課
題を解決している。また、プリドライバー回路の出力を
抵抗プルアップ、またはプルダウンと簡素化することや
プリドライバー回路の片側の電流能力を大幅に少なくす
ることでチップ面積増大に対する課題を解決している。 【００１１】 【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照しながら説明する。 【００１２】（実施の形態１）図１、図２は本発明の実
施の形態１における出力ドライバー回路の回路図と動作
タイミングチャートである。図１において、図４と同じ
構成については同じ符号を用い、説明を省略する。 【００１３】PchMOSレベルシフト２の出力はプルアップ
タイプPchMOSプリドライバー回路４に入力され、その出
力はPchMOSゲート電圧クランプ回路６に入力される。一
方、NchMOSレベルシフト３の出力はプルダウンタイプNc
hMOSプリドライバー回路５に入力され、その出力はNchM
OSゲート電圧クランプ回路７に入力される。 【００１４】この様に構成された出力ドライバー回路に
ついて以下にその動作を説明する。 【００１５】レベルシフト回路より出力された信号はプ
リアンプを通り、ドライバートランジスタを動作させ、
出力信号を形成する。図２に示すように出力信号がLow
からHiへ変わるとき、NchMOSドライバートランジスタが
OFFするように動作しようとするが、寄生容量により寄
生素子電流I2が発生する。このI2はNchMOSゲート電圧ク
ランプ回路内の抵抗RC2を流れ、プルダウンタイプNchMO
Sプリドライバー回路の抵抗RP2を通りGNDへ放出され
る。この時クランプ回路内のPNPトランジスタのエミッ
タ−ベース間にかかる電圧Vbe2は Vbe2＝ RC2×I２／（RC2＋RP2）… となる。Vbe2が０．７V以上になるとクランプ回路内のP
NPトランジスタがONして、寄生素子電流をGNDへ放出
し、それ以上電圧が上がらない。この時のゲート電圧VG
ｎは VGn＝Vbe2×RP2／RC2＋Vbe2＝（１＋RP2／RC2）×Vbe2… 通常、高耐圧ドライバートランジスタではゲート−ソー
ス間電圧Ｖｇｓが１Ｖ以上で電流が流れ始める設計にな
っている為、ＲＰ２／ＲＣ２＝０．２以下に設定すれ
ば、ＶＧｎは０．８Ｖ以上にはならず図２の期間ＡでNc
hMOSドライバートランジスタはＯＮしない。 【００１６】出力信号がＨｉからＬｏｗへ変わるとき、
プリドライバーより押し出された電流はダイオードを通
ってNchMOSドライバートランジスタのゲート電圧を上昇
させる。この時、クランプ回路のＰＮＰトランジスタの
Ｖｂｅ電圧は逆方向にかかっており、動作していない
為、正常動作の妨げにならない。 【００１７】また、クランプ回路内のＰＮＰトランジス
タはウェハー基板をコレクタとする寄生ＰＮＰトランジ
スタを使用出来るので、簡素に構成することが出来る。 【００１８】（実施の形態２）図３は本発明の実施の形
態２における出力ドライバー回路の回路図である。図３
において、図４と同じ構成については同じ符号を用い、
説明を省略する。 【００１９】本実施の形態では６と７のゲート電圧クラ
ンプ回路を設けている。 【００２０】以上のように構成された出力ドライバー回
路において、実施の形態１からの変更点について説明す
る。プリドライバー回路のプルダウン抵抗がＭＯＳトラ
ンジスタになった為、オン抵抗をＲｏｎ２とすると式
は Vbe2＝ RC2×I２／（RC2＋Ron2）… と表される。同様に式は VGn＝Vbe2× Ron2／RC2＋Vbe2＝（１＋Ron2／RC2）×Vbe2… となり、Ｒｏｎ２／ＲＣ２＝０．２以下になるようにト
ランジスタサイズを決定する事で貫通電流を防ぐことが
出来る。 【００２１】従来の方式と本実施の形態でプリドライバ
ーに必要な電流能力を比較する。 【００２２】従来の方式で必要な電流能力ＩＪは、寄生
容量Ｃkp＝５０ｐF，出力振幅ＶＭ＝５０V，立上り時間
ＴR＝１ｕｓｅｃとすると Ｉｊ＝５０ｐＦ×５０Ｖ／1usec＝２．５ｍＡ（式よ
り） 本実施の形態で必要な電流能力Ｉhは、Vbe2＝０．７V，
RC２＝７ｋΩとすると Ｉh＝０．７V／７ｋΩ＝０．１ｍＡ となり、２０倍以上も小さい電流能力で動作可能とな
る。 【００２３】 【発明の効果】以上のように本発明の出力ドライバー回
路によれば、貫通電流を防止することができ、消費電流
を少なくすることができる。更に回路素子を小さく出来
るのでローコスト化が実現出来るものである。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う出力ドライバー回
路の回路図 【図２】本発明の実施の形態１に従う貫通電流防止の動
作タイミングチャート 【図３】本発明の実施の形態２に従う出力ドライバー回
路の回路図 【図４】従来例に従う出力ドライバー回路の回路図 【図５】従来例に従う貫通電流の動作タイミングチャー
ト 【符号の説明】 １ インバータ ２ PchMOSレベルシフト ３ NchMOSレベルシフト ４ プルアップタイプPchMOSプリドライバー回路 ５ プルアップタイプNhMOSプリドライバー回路 ６ PchMOSゲート電圧クランプ回路 ７ NchMOSゲート電圧クランプ回路 ８ ＰｃｈＭＯＳドライバートランジスタ ９ ＮｃｈＭＯＳドライバートランジスタ １０ 出力端子 １１ 負荷容量 １２ Push-PullタイプPchMOSプリドライバー回路 １３ Push-PullタイプNchMOSプリドライバー回路
路の回路図 【図２】本発明の実施の形態１に従う貫通電流防止の動
作タイミングチャート 【図３】本発明の実施の形態２に従う出力ドライバー回
路の回路図 【図４】従来例に従う出力ドライバー回路の回路図 【図５】従来例に従う貫通電流の動作タイミングチャー
ト 【符号の説明】 １ インバータ ２ PchMOSレベルシフト ３ NchMOSレベルシフト ４ プルアップタイプPchMOSプリドライバー回路 ５ プルアップタイプNhMOSプリドライバー回路 ６ PchMOSゲート電圧クランプ回路 ７ NchMOSゲート電圧クランプ回路 ８ ＰｃｈＭＯＳドライバートランジスタ ９ ＮｃｈＭＯＳドライバートランジスタ １０ 出力端子 １１ 負荷容量 １２ Push-PullタイプPchMOSプリドライバー回路 １３ Push-PullタイプNchMOSプリドライバー回路
フロントページの続き
Ｆターム(参考） 5J055 AX27 BX16 DX13 DX14 DX22
EX07 EY01 EY10 EY12 EY21
EY29 EZ16 EZ20 FX04 FX12
GX01 GX04
5J056 AA05 BB19 CC12 CC21 DD29
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CA92 FA01 HA08 HA10 HA17
HA18 HA25 HA29 KA04 KA18
KA21 MA21 TA06 UW09
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AC92 AF01 AH08 AH10 AH17
AH18 AH25 AH29 AK04 AK18
AK21 AM21 AT06 WU09
Claims (1)
- 【特許請求の範囲】 【請求項１】 出力ドライバートランジスタのゲートに
寄生素子電流を放出する回路を備えた出力ドライバー回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002110183A JP2003304151A (ja) | 2002-04-12 | 2002-04-12 | 出力ドライバー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002110183A JP2003304151A (ja) | 2002-04-12 | 2002-04-12 | 出力ドライバー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003304151A true JP2003304151A (ja) | 2003-10-24 |
Family
ID=29393409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002110183A Pending JP2003304151A (ja) | 2002-04-12 | 2002-04-12 | 出力ドライバー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003304151A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184656A (ja) * | 2003-12-22 | 2005-07-07 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
| JP2009224667A (ja) * | 2008-03-18 | 2009-10-01 | Fujitsu Telecom Networks Ltd | 電界効果型トランジスタと半導体装置と制御回路とそれらの制御方法及び絶縁ゲート型バイポーラトランジスタ |
| JP2011103557A (ja) * | 2009-11-10 | 2011-05-26 | Advantest Corp | ドライバ回路および試験装置 |
| JP2013157670A (ja) * | 2012-01-26 | 2013-08-15 | Toshiba Corp | ドライバ回路 |
| WO2013179565A1 (ja) * | 2012-06-01 | 2013-12-05 | パナソニック株式会社 | 増幅回路 |
| KR20140084975A (ko) * | 2012-12-27 | 2014-07-07 | 삼성전기주식회사 | 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버 |
-
2002
- 2002-04-12 JP JP2002110183A patent/JP2003304151A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184656A (ja) * | 2003-12-22 | 2005-07-07 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
| JP2009224667A (ja) * | 2008-03-18 | 2009-10-01 | Fujitsu Telecom Networks Ltd | 電界効果型トランジスタと半導体装置と制御回路とそれらの制御方法及び絶縁ゲート型バイポーラトランジスタ |
| JP2011103557A (ja) * | 2009-11-10 | 2011-05-26 | Advantest Corp | ドライバ回路および試験装置 |
| JP2013157670A (ja) * | 2012-01-26 | 2013-08-15 | Toshiba Corp | ドライバ回路 |
| WO2013179565A1 (ja) * | 2012-06-01 | 2013-12-05 | パナソニック株式会社 | 増幅回路 |
| KR20140084975A (ko) * | 2012-12-27 | 2014-07-07 | 삼성전기주식회사 | 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버 |
| KR102092964B1 (ko) | 2012-12-27 | 2020-03-24 | 솔루엠 (허페이) 세미컨덕터 씨오., 엘티디. | 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버 |
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