JP2005184656A

JP2005184656A - レベルシフト回路

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Publication number: JP2005184656A
Application number: JP2003425177A
Authority: JP
Inventors: Mutsumi Yamamoto; 睦山本; Yasuo Higuchi; 泰生樋口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-12-22
Filing date: 2003-12-22
Publication date: 2005-07-07
Anticipated expiration: 2023-12-22
Also published as: JP3911268B2

Abstract

【課題】寄生容量の影響で検出信号の発生がなく、上側回路の異常検出信号を下側回路に伝えて、誤検出を改善する。
【解決手段】検出回路１と接続のトランジスタ３が、ベース・コレクタ間の寄生容量２８によりベース電圧が固定され、出力端子２１の信号を受けるトランジスタ９も、ベース・コレクタ間の寄生容量２９によりベース電圧が固定される。トランジスタ３，９共に、ブートストラップ１８の急変で、ベース・エミッタ間電圧が開き、スレッショルド電圧を超えて導通する。この導通で抵抗５と抵抗８に電流を流し込み、トランジスタ４，７が導通する。抵抗５（Ｒ１）と抵抗８（Ｒ２）の値はＲ１＜Ｒ２の設定により、トランジスタ７はトランジスタ４のベース電圧に対し長時間スレッショルド電圧を超えて、導通時間がより長くなる。トランジスタ７の導通信号の反転信号とトランジスタ４の誤検出信号との論理積を取り、誤検出信号を削除し、誤検出を改善する。
【選択図】図１

Description

本発明は、Ｄ級増幅器等に用いられるレベルシフト回路に関するものである。

近年、Ｄ級増幅器においては、これまで多く使用されていたＡＢ級増幅器に代わり、さらに高精度な保護回路を内蔵したものが開発されている。この高精度な保護回路の実現手段として、誤動作、誤検出防止を目的としたレベルシフト回路が必要である。

以下に、従来のレベルシフト回路について、その動作を説明する。図３は従来のレベルシフト回路の構成を示す回路図であり、図４は従来のレベルシフト回路の各電圧波形を示すタイミングチャートである。

図３において、１は検出回路、２はインバータ、３はトランジスタ、４はトランジスタ、５は抵抗、６はインバータ、１３は抵抗、１５は異常動作検出端子の信号により駆動回路を遮断する遮断回路、１６は異常動作検出端子（Ｖdet）、１７はＤ級増幅器の入力端子（Ｖin）、１８はブートストラップ、１９は下側回路の電源、２０は電源電圧端子（Ｖcc）、２１はＤ級増幅器の出力端子（Ｖout）、２２は負側電源電圧端子（ＶL）、２３は上側出力トランジスタ、２４は下側出力トランジスタ、２５は上側出力トランジスタ２３を駆動する駆動回路、２６は下側出力トランジスタ２４を駆動する駆動回路、２７は下側回路の信号を上側回路に伝えるレベルシフト回路、５１はブートストラップ１８を電源とする上側回路、５２は電源１９を電源とする下側回路である。

図４において、１０１はブートストラップ１８の電圧波形、１０２は駆動回路２５の出力電圧波形、１０３は出力端子２１の電圧波形、１０４は検出回路１の出力電圧波形、１０５はトランジスタ４のベース（ゲート）の電圧波形、１０６は異常動作検出端子１６の電圧波形である。

従来のレベルシフト回路は、図３に示すように、検出回路１、インバータ２，６、トランジスタ３，４、抵抗５，１３、ブートストラップ１８、電源１９より、構成されている。以上のように構成されたレベルシフト回路について、以下に、その動作について説明する。

まず、上側回路５１において異常動作が検出回路１で検出されると、そのハイ（Ｈ）信号をインバータ２が受けてトランジスタ３が導通状態となり、抵抗５で発生する電圧がトランジスタ４の閾値電圧を超えると信号を伝え、インバータ６により異常動作が起きた場合にハイ（Ｈ）信号を異常動作検出端子（Ｖdet）１６に出力する（レベルシフト動作）。この検出信号を受けて遮断回路１５を動作させることにより、Ｄ級増幅器の破壊および劣化が防止を行うことができる。

しかしながら、このような構成のレベルシフト回路を用いるＤ級増幅器の出力信号はＶL、Ｖcc間を繰り返す波形１０３のような信号であり、上側出力トランジスタ２３を駆動する駆動回路２５の出力は波形１０２のようになる。この波形の実現手段としては、ＶccよりもＶdd分高い電圧をブートストラップ１８を用いて上側回路５１に電源供給する。このため、ブートストラップ１８の出力波形は波形１０１のようになる。

図３の検出回路１の出力電圧が図４に示す波形１０４のようになったとすると、トランジスタ３のベース（ゲート）とコレクタ（ドレイン）間にできる寄生容量２８によりトランジスタ３のベース電圧が固定され、電源であるブートストラップ１８が急変することで、ベース・エミッタ間電圧が開き、トランジスタ３のスレッショルド電圧を超えて、トランジスタ３が導通する。このトランジスタ３の導通により、抵抗５に電流を流し込み、波形１０５（Ｃ）のようにトランジスタ４が導通して、異常動作検出端子１６の出力が波形１０６（Ｄ）のように出力され、異常検出の状態が存在してしまうという問題があった。

本発明は、前記従来技術の問題を解決することに指向するものであり、寄生容量の影響により検出信号が発生することなく、上側回路の異常検出信号を下側回路に伝えて、誤検出を改善したレベルシフト回路を提供することを目的とする。

この目的を達成するために、本発明に係るレベルシフト回路は、検出回路と、検出回路の出力端と入力端を接続した第１のインバータと、第１のインバータの出力端とベース（ゲート）を接続した第１のトランジスタと、第１のトランジスタのコレクタ（ドレイン）と第１の抵抗を介してエミッタ（ソース）、および第１のトランジスタのコレクタ（ドレイン）とベース（ゲート）を接続した第２のトランジスタと、第２のトランジスタのコレクタ（ドレイン）と入力端を接続した第２のインバータと、第２のトランジスタのエミッタ（ソース）とエミッタ（ソース）を接続した第３のトランジスタと、第３のトランジスタのエミッタ（ソース）とベース（ゲート）間を接続した第２の抵抗と、第３のトランジスタのベース（ゲート）とコレクタ（ドレイン）を接続した第４のトランジスタと、第４のトランジスタのベース（ゲート）と出力端を接続した第３のインバータと、第３のインバータの入力端と接続した出力端子と、第３のトランジスタコレクタ（ドレイン）と第１入力端、および第２のインバータの出力端と第２入力端を接続したＮＡＮＤゲートと、ＮＡＮＤゲートの出力端と入力端を接続した第４のインバータとを備え、第４のインバータの出力端、またはＮＡＮＤゲートの出力端を検出出力端子とすることを特徴とする。

前記構成によれば、寄生容量の影響により発生した誤検出の信号を打ち消して、検出回路を動作させることによって、レベルシフト動作時の誤検出を改善できる。

以上説明したように、本発明によれば、上側回路の異常検出の信号を下側回路に伝える際、寄生容量によって発生する誤検出を改善して、誤動作、誤検出のないレベルシフト回路を実現できるという効果を奏する。

以下、図面を参照して本発明における実施の形態を詳細に説明する。

図１は本発明の実施の形態におけるレベルシフト回路の構成を示す回路図であり、図２は本実施の形態におけるレベルシフト回路の各電圧波形を示すタイミングチャートである。ここで、前記従来例を示す図３において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示す。

図１において、１は上側出力トランジスタ２３およびブートストラップ１８から電源供給される上側回路５３の異常を検出する検出回路、２，６，１０，１２は第１，第２，第３，第４のインバータ、３は検出回路１の信号を受けて制御される第１のトランジスタ、４はトランジスタ３の信号をレベルシフト動作する第２のトランジスタ、５，８は第１，第２の抵抗、７はＤ級増幅器の出力端子２１の信号を受けて制御される第４のトランジスタ９の信号をレベルシフト動作する第３のトランジスタ、１１はＮＡＮＤゲート、１３，１４は抵抗である。

また、１５は異常動作検出端子（Ｖdet）１６の信号により駆動回路を遮断する遮断回路、１７はＤ級増幅器の入力端子（Ｖin）、１９は下側回路５４の電源、２０は電源電圧端子（Ｖcc）、２２は負側電源電圧端子（ＶL）、２４は下側出力トランジスタ、２５は上側出力トランジスタ２３の駆動回路、２６は下側出力トランジスタ２４の駆動回路、２７は入力信号を上側の駆動回路２５の信号に変換するレベルシフト回路、２８はトランジスタ３のベース（ゲート）とコレクタ（ドレイン）間にできる寄生容量、２９はトランジスタ９のベース（ゲート）とコレクタ（ドレイン）間にできる寄生容量、３０，３１はインバータである。

また、図２において、１０１はブートストラップ１８の電圧波形、１０２は駆動回路２５の出力電圧波形、１０３は出力端子２１の電圧波形、１０４は検出回路１の出力電圧波形、１０５はトランジスタ４のベース（ゲート）の電圧波形、１０６’は図１のＡ点の電圧波形、２０１はトランジスタ７のベース（ゲート）の電圧波形、２０２は図１のＢ点の電圧波形、２０３は異常動作検出端子１６の電圧波形である。

本実施の形態のレベルシフト回路は、検出回路１と、抵抗５，８，１３，１４と、インバータ２，６，１０，１２，３０，３１と、トランジスタ３，４，７，９と、ＮＡＮＤゲート１１と、ブートストラップ１８と、電源１９より構成されている。

以上のように構成された本実施の形態のレベルシフト回路について、図１，図２を参照しながら、以下にその動作を説明する。

Ｄ級増幅器の出力信号はＶL，Ｖcc間を繰り返す、図２に示す波形１０３のような信号であり、上側出力トランジスタ２３を駆動する駆動回路２５の出力は波形１０２のようになる。この波形の実現手段としては、ＶccよりもＶdd分高い電圧をブートストラップ１８を用いて上側回路５３に電源供給する。このため、ブートストラップ１８の電圧波形は波形１０１のようになる。

また、検出回路１の出力電圧が波形１０４のようになったとすると、トランジスタ３のベース（ゲート）とコレクタ（ドレイン）間にできる寄生容量２８によりベース電圧が固定され、電源であるブートストラップ１８が急変することで、ベース・エミッタ（ゲート・ソース）間電圧が開き、トランジスタ３のスレッショルド電圧を超えて、トランジスタ３が導通する。このトランジスタ３の導通により、抵抗５に電流を流し込み、波形１０５（Ｅ）のようにトランジスタ４が導通し、異常動作検出端子１６の出力が波形１０６’（Ｆ）のように出力される。

上側回路５３での異常動作が検出回路１で検出されると、波形１０４（Ｇ）の検出信号をインバータ２が受けて、トランジスタ３が導通状態となり、抵抗５で発生する電圧がトランジスタ４の閾値電圧を超えると信号を伝えて、インバータ６により異常動作が起きた場合には、ハイ（Ｈ）信号を波形１０６’（Ｊ）のように出力する。

次に、Ｄ級増幅器の出力端子２１から信号を受けたインバータ１０およびトランジスタ９は、トランジスタ９のベース（ゲート）とコレクタ（ドレイン）間にできる寄生容量２９によりベース電圧が固定され、電源であるブートストラップ１８が急変することで、ベース・エミッタ（ゲート・ソース）間電圧が開き、トランジスタ９のスレッショルド電圧を超えて、トランジスタ９が導通する。このトランジスタ９の導通により、抵抗８に電流を流し込み、トランジスタ７のスレッショルド電圧を超えて、トランジスタ７が導通する。

この時、抵抗５の抵抗値Ｒ１と抵抗８の対向値Ｒ２の値はＲ１＜Ｒ２で設定されており、トランジスタ７のベース電圧の波形２０１はトランジスタ４のベース電圧に対して長い時間スレッショルド電圧を超えることとなる。すなわち、トランジスタ７の導通時間がトランジスタ４の導通時間より長くなる。

トランジスタ７の導通信号は、反転信号を取り波形２０２となる。誤検出信号は波形１０６’（Ｆ）であるから、波形１０６’（図１のＡ点）と波形２０２（図１のＢ点）の論理積を取ることで波形２０３のように、誤検出信号の波形１０６’（Ｆ）を削除できる。

これにより、上側回路５３の異常検出信号を下側回路５４に伝え、誤検出を改善したレベルシフト回路を実現できる。

本発明に係るレベルシフト回路は、上側回路の異常検出の信号を下側回路に伝える際、寄生容量によって発生する誤検出を改善して、誤動作、誤検出をなくすことができ、Ｄ級増幅器のレベルシフト回路等に用いて有用である。

本発明の実施の形態におけるレベルシフト回路の構成を示す回路図本発明の実施の形態におけるレベルシフト回路の各電圧波形を示すタイミングチャート従来のレベルシフト回路の構成を示す回路図従来のレベルシフト回路の各電圧波形を示すタイミングチャート

符号の説明

１検出回路
２，６，１０，１２，３０，３１インバータ
３，４，７，９トランジスタ
５，８，１３，１４抵抗
１１ＮＡＮＤゲート
１５遮断回路
１６異常動作検出端子
１７入力端子
１８ブートストラップ
１９電源
２０電源電圧端子
２１出力端子
２２負側電源電圧端子
２３上側出力トランジスタ
２４下側出力トランジスタ
２５，２６駆動回路
２７レベルシフト回路
２８，２９寄生容量
５１，５３上側回路
５２，５４下側回路
１０１ブートストラップ１８の電圧波形
１０２駆動回路２５の出力電圧波形
１０３出力端子２１の電圧波形
１０４検出回路１の出力電圧波形
１０５トランジスタ４のベース（ゲート）の電圧波形
１０６，２０３異常動作検出端子１６の電圧波形
１０６’ 図１のＡ点の電圧波形
２０１トランジスタ７のベース（ゲート）の電圧波形
２０２図１のＢ点の電圧波形
２０３インバータ１２の出力電圧波形

Claims

検出回路と、前記検出回路の出力端と入力端を接続した第１のインバータと、前記第１のインバータの出力端とベース（ゲート）を接続した第１のトランジスタと、前記第１のトランジスタのコレクタ（ドレイン）と第１の抵抗を介してエミッタ（ソース）、および前記第１のトランジスタのコレクタ（ドレイン）とベース（ゲート）を接続した第２のトランジスタと、前記第２のトランジスタのコレクタ（ドレイン）と入力端を接続した第２のインバータと、前記第２のトランジスタのエミッタ（ソース）とエミッタ（ソース）を接続した第３のトランジスタと、前記第３のトランジスタのエミッタ（ソース）とベース（ゲート）間を接続した第２の抵抗と、前記第３のトランジスタのベース（ゲート）とコレクタ（ドレイン）を接続した第４のトランジスタと、前記第４のトランジスタのベース（ゲート）と出力端を接続した第３のインバータと、前記第３のインバータの入力端と接続した出力端子と、前記第３のトランジスタコレクタ（ドレイン）と第１入力端、および前記第２のインバータの出力端と第２入力端を接続したＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力端と入力端を接続した第４のインバータとを備え、前記第４のインバータの出力端、または前記ＮＡＮＤゲートの出力端を検出出力端子とすることを特徴とするレベルシフト回路。