KR960006283A - 데이타 출력버터 - Google Patents

데이타 출력버터 Download PDF

Info

Publication number
KR960006283A
KR960006283A KR1019940016974A KR19940016974A KR960006283A KR 960006283 A KR960006283 A KR 960006283A KR 1019940016974 A KR1019940016974 A KR 1019940016974A KR 19940016974 A KR19940016974 A KR 19940016974A KR 960006283 A KR960006283 A KR 960006283A
Authority
KR
South Korea
Prior art keywords
pull
node
output
data
signal
Prior art date
Application number
KR1019940016974A
Other languages
English (en)
Other versions
KR970005570B1 (ko
Inventor
오영남
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019940016974A priority Critical patent/KR970005570B1/ko
Priority to US08/502,007 priority patent/US5594374A/en
Priority to GB9514270A priority patent/GB2291295B/en
Priority to JP7178614A priority patent/JP2983157B2/ja
Priority to DE19525746A priority patent/DE19525746C2/de
Publication of KR960006283A publication Critical patent/KR960006283A/ko
Application granted granted Critical
Publication of KR970005570B1 publication Critical patent/KR970005570B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 소자의 데이타 출력버퍼(data output buffer)에 관한 것으로, 출력단데 로우 데이타를 출력하는 경우에 출력 구동단의 풀-다운 트랜지스터(pull-down transistor)에 걸리는 전압을 셀에서 전송된 데이타 신호(Dob)의 상태에 따라 조절함으로써, 출력단이 디스차지(discharge)할때 생기는 커런트 스파이크(currentspike)를 감소시킨 데이타 출력버퍼에 관한 것이다.

Description

데이터 출력버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 데이터 출력버퍼의 제1실시예를 도시한 블록도.
제4도는 본 발명의 데이터 출력버퍼의 제2실시예를 도시한 블록도.

Claims (10)

  1. 제1전원전압원 및 출력 라인의 사이에서 접속되어 제1논리에 의해 데이처 신호를 증폭하기 위한 풀-업 드라이버와, 제2전원전압원 및 출력라인의 사이에서 접속되어 제2논리에 의해 데이터 신호를 증폭하기 위한 풀-다운 드라이버와, 상기 풀-다운 드라이버 및 상기 제2전원전압원의 사이에 접속되어 상기 풀-다운 드라이버의 임피던스를 가변시키기 위하여 구현된 풀-다운 드라이버 접속회로와, 상기 입력 라인에 제2논리의 데이터 신호가 입력되는가 검출하고, 검출결과에 따라 상기 풀-다운 드라이버 접속회로의 동작을 제어하는 신호를 출력하는 풀-다운 드라이버 제어회로를 구비하는 것을 특징으로 하는 데이터 출력버퍼.
  2. 제1항에 있어서, 상기 제1논리는 데이터 출력신호가 로우일 때 출력이 로우가 되어 풀-업 트랜지스터를 턴-온시키도록 구현된 논리와, 상기 제2논리는 데이터 출력신호가 하이일 때 출력이 하이가 되어 풀-다운 트랜지스터를 턴-온시키도록 구현된 논리를 가지는 데이처 출력버퍼.
  3. 제1항에 있어서, 상기 제1전원전압원은 포지티브(positive)전압을 가지고, 상기 제2전원전압은 네가티브(negative)전압을 가지는 것을 특징으로 하는 데이터 출력버퍼.
  4. 제1항에 있어서, 상기 풀-다운 드라이버 접속회로는, 전원전압과 노드 N6 사이에 접속되며 게이트가 입력 노드(N4)에 연결된 PMOS형 트랜지스터(Q5)와, 출력 노드(N5)와 노드 N6사이에 접속되며 게이트가 입력 노드(N4)에 연결된 NMOS형 트랜지스터(N4)와, 출력 노드(N5)와 접지전위 사이에 접속되며 게이트가 노드 N6에 연결된 NMOS형 트랜지스터(Q3)를 포함하고 있으며, 상기 입력 노드는 데이터 출력버퍼의 입력 데이터(Dob)와 출력버퍼 제어신호(OE)에 의해 출력된 신호이고 상기 출력 노드는 출력버퍼의 풀-다운 트랜지스터의 소오스에 연결되는 노드인 것을 특징으로 하는 데이터 출력버퍼.
  5. 제1항에 있어서, 상기 데이터 출력버퍼 드라이버 제어회로는, 노드 N1과 노드 N2를 입력으로 하여 출력하는 NOR 게이트와, 상기 NOR 게이트의 출력단에 접속된 제1인버터 회로(G7)와, 상기 제1인버터 회로의 출력단에 접속되고 출력노드(N4)에 연결된 제2인버터 회로(G8)를 포함하고 있으며, 상기 노드 N1, N2신호는 데이터 출력버퍼의 입력 데이터(Dob)와 출력버퍼 제어신호(OE)에 의해 출력된 신호이고, 상기 출력노드(N4)는 풀-다운 드라이버 접속회로의 입력신호로 연결되는 노드인 것을 특징으로 하는 데이터 출력버퍼.
  6. 제1항에 있어서, 상기 풀-다운 드라이버 및 접지전압(Vss)의 사이에 접속된 풀-다운 접속회로는 상기 전원전압(Vcc) 및 풀-업 드라이버의 사이에 접속하여도 상기와 같은 동작을 하는 것을 특징으로 하는 데이터 출력버퍼.
  7. 제1항에 있어서, 풀-다운 드라이버 제어회로의 출력 대신에 퓨즈(Fuse) 또는 본드패드(Bond PAD)로부터 검출된 신호를 사용하는 것을 특징으로 하는 데이터 출력버퍼.
  8. 제1항에 있어서, 상기 풀-업 드라이버 제어회로에서, 데이터 신호가 입력되는가를 검출하기 위해서 노아(NOR)게이트를 사용하는 것을 특징으로 하는 데이터 출력버퍼.
  9. 데이터 출력버퍼의 동작시에 출력단 전위를 디스차지시킬 때 생기는 회로의 스피드 지연을 방지하기 위하여, 풀-업 드라이버 제어회로의 입력단에 전압감지기 출력신호를 입력하는 것을 특징으로 하는 데이터 출력버퍼.
  10. 제9항에 있어서, 상기 풀-업 드라이버 제어회로에서, 데이터 신호와 전압 감지기의 출력신호가 입력되는가를 검출하기 위해서 노아(NOR)게이트를 사용하는 것을 특징으로 하는 데이터 출력버퍼.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940016974A 1994-07-14 1994-07-14 데이타 출력버퍼 KR970005570B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019940016974A KR970005570B1 (ko) 1994-07-14 1994-07-14 데이타 출력버퍼
US08/502,007 US5594374A (en) 1994-07-14 1995-07-13 Data output buffer
GB9514270A GB2291295B (en) 1994-07-14 1995-07-13 Data output buffer
JP7178614A JP2983157B2 (ja) 1994-07-14 1995-07-14 データ出力バッファ
DE19525746A DE19525746C2 (de) 1994-07-14 1995-07-14 Datenausgabepuffer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940016974A KR970005570B1 (ko) 1994-07-14 1994-07-14 데이타 출력버퍼

Publications (2)

Publication Number Publication Date
KR960006283A true KR960006283A (ko) 1996-02-23
KR970005570B1 KR970005570B1 (ko) 1997-04-17

Family

ID=19387979

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940016974A KR970005570B1 (ko) 1994-07-14 1994-07-14 데이타 출력버퍼

Country Status (5)

Country Link
US (1) US5594374A (ko)
JP (1) JP2983157B2 (ko)
KR (1) KR970005570B1 (ko)
DE (1) DE19525746C2 (ko)
GB (1) GB2291295B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100486209B1 (ko) * 1997-09-12 2005-09-08 삼성전자주식회사 임피던스조절기능을갖는출력드라이버
KR100498789B1 (ko) * 1995-09-05 2005-10-04 프리스케일 세미컨덕터, 인크. 가변출력임피던스를갖는버퍼회로

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0150160B1 (ko) * 1995-07-19 1998-10-15 김광호 버스라인의 로딩보상회로를 구비하는 반도체장치
US5633603A (en) * 1995-12-26 1997-05-27 Hyundai Electronics Industries Co., Ltd. Data output buffer using pass transistors biased with a reference voltage and a precharged data input
US6838810B1 (en) * 1997-03-21 2005-01-04 Chunghwa Picture Tubes, Ltd. Flat-panel display mounting system for portable computer
JP3177960B2 (ja) 1998-02-18 2001-06-18 日本電気株式会社 信号変化加速バス駆動回路
US6425097B1 (en) 1999-05-27 2002-07-23 Sun Microsystems, Inc. Method and apparatus for testing an impedance-controlled input/output (I/O) buffer in a highly efficient manner
KR100306877B1 (ko) * 1999-06-30 2001-11-01 박종섭 전압 특성을 개선한 반도체집적회로의 입출력버퍼
KR100301068B1 (ko) * 1999-08-31 2001-11-01 윤종용 저 전력 소모형 버스 구동장치 및 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60169221A (ja) * 1984-02-13 1985-09-02 Toshiba Corp 半導体回路
US4567378A (en) * 1984-06-13 1986-01-28 International Business Machines Corporation Driver circuit for controlling signal rise and fall in field effect transistor processors
US4634894A (en) * 1985-03-04 1987-01-06 Advanced Micro Devices, Inc. Low power CMOS reference generator with low impedance driver
JPS6214520A (ja) * 1985-07-12 1987-01-23 Sony Corp メモリの出力バツフア回路
WO1989003614A1 (en) * 1987-10-14 1989-04-20 Lsi Logic Corporation Two-mode driver circuit
JPH0341818A (ja) * 1989-07-10 1991-02-22 Toshiba Corp バッファ回路
JPH03185921A (ja) * 1989-12-14 1991-08-13 Toshiba Corp 半導体集積回路
JP3024774B2 (ja) * 1990-03-16 2000-03-21 沖電気工業株式会社 回路素子
JP2519342B2 (ja) * 1990-06-04 1996-07-31 株式会社東芝 出力回路装置
JPH04192717A (ja) * 1990-11-26 1992-07-10 Mitsubishi Electric Corp Ｍｏｓトランジスタ出力回路
US5121000A (en) * 1991-03-07 1992-06-09 Advanced Micro Devices, Inc. Edge-rate feedback CMOS output buffer circuits
US5157282A (en) * 1991-04-08 1992-10-20 Cypress Semiconductor Corporation Programmable output driver for integrated circuits
KR920022699A (ko) * 1991-05-16 1992-12-19 김광호 지연 보상 회로
US5149991A (en) * 1991-06-06 1992-09-22 National Semiconductor Corporation Ground bounce blocking output buffer circuit
KR940008718B1 (ko) * 1991-10-25 1994-09-26 삼성전자 주식회사 직류 전류를 제거한 데이타 출력버퍼
JP2792795B2 (ja) * 1992-10-29 1998-09-03 三菱電機株式会社 半導体集積装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100498789B1 (ko) * 1995-09-05 2005-10-04 프리스케일 세미컨덕터, 인크. 가변출력임피던스를갖는버퍼회로
KR100486209B1 (ko) * 1997-09-12 2005-09-08 삼성전자주식회사 임피던스조절기능을갖는출력드라이버

Also Published As

Publication number Publication date
GB9514270D0 (en) 1995-09-13
GB2291295A (en) 1996-01-17
DE19525746A1 (de) 1996-02-15
US5594374A (en) 1997-01-14
JPH08116249A (ja) 1996-05-07
DE19525746C2 (de) 2001-03-29
KR970005570B1 (ko) 1997-04-17
JP2983157B2 (ja) 1999-11-29
GB2291295B (en) 1999-03-24

Similar Documents

Publication Publication Date Title
KR950020698A (ko) 동작전압의 변동에 대응 가능한 반도체집적회로의 입력버퍼회로
US6445226B2 (en) Output circuit converting an internal power supply potential into an external supply potential in a semiconductor apparatus
US6867641B2 (en) Internal voltage generator for semiconductor device
US4827454A (en) Semiconductor memory device
KR960006283A (ko) 데이타 출력버터
JPH10334668A (ja) 半導体メモリ素子の感知増幅器インエーブル信号発生回路
KR0164802B1 (ko) 범 인 테스트 모드 구동회로
KR960012716A (ko) 저잡음 출력 버퍼
KR0136421B1 (ko) 잡음을 억제시키는 출력 버퍼
KR0179810B1 (ko) 메모리의 출력버퍼회로
US5406528A (en) Data output buffer
KR100230374B1 (ko) 감지증폭기
KR970023402A (ko) 반도체 메모리 장치의 데이타 고속 전송회로
JP3639050B2 (ja) 入力回路及び半導体装置
KR100343460B1 (ko) 고전압 검출회로
KR100487481B1 (ko) 데이터출력구동회로를갖는반도체메모리장치
KR100422813B1 (ko) 반도체 메모리 소자의 입력버퍼
KR0147469B1 (ko) 출력 노이즈 감소회로
KR960019960A (ko) 차동 증폭기
KR100608347B1 (ko) 데이터 출력 버퍼 제어 회로
KR100327431B1 (ko) 반도체 장치의 출력 드라이버 회로
KR100494097B1 (ko) 글리취(Glitch)방지용데이터감지회로
KR970063938A (ko) 반도체 소자의 출력버퍼 회로
KR19980058473A (ko) 반도체 메모리소자의 출력버퍼회로
KR19990004896A (ko) 반도체 메모리 소자의 프리셋 회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee