KR19990004896A - 반도체 메모리 소자의 프리셋 회로 - Google Patents

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본 발명은 출력버퍼의 속도를 향상시키고 잡음을 감소시킬 수 있는 반도체 메모리 소자의 프리셋(PRESET) 회로에 관한 것으로서, 외부로부터 입력된 출력인에이블신호와 감지증폭신호가 일입력단 및 타입력단으로 인가되는 제 1 논리수단과, 제 1 반전수단를 통해 반전된 상기 출력인에이블신호와 상기 감지증폭신호가 일입력단 및 타입력단으로 인가되는 제 2 논리수단과, 상기 제 1 논리수단의 출력신호와 상기 제 2 논리수단의 출력신호에 의해 데이터를 출력하는 풀업수단 및 풀다운수단으로 이루어진 출력버퍼와, 제 1 및 제 2 반전수단의 출력신호에 의해 상기 출력버퍼의 출력단을 프리셋시켜 주기 위한 프리셋수단으로 구성된 반도체 메모리 소자의 프리셋 회로에 있어서, 상기 출력버퍼의 출력신호에 응답하여 상기 프리셋수단의 동작을 제어하기 위한 프리셋 제어수단을 구비한다.

Description

반도체 메모리 소자의 프리셋 회로
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 출력버퍼의 속도를 향상시키고 잡음을 감소시킬 수 있는 반도체 메모리 소자의 프리셋(PRESET) 회로에 관한 것이다.
일반적으로, 데이터를 출력하는 출력버퍼는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 CMOS 인버터로 구성되어 반도체 메모리 소자로부터 입력단자에 인가되는 데이터를 출력단을 통해 출력하도록 하였다.
이러한, 반도체 소자의 출력버퍼의 동작속도를 향상시키고, 또한 노이즈를 감소시키기 위하여 플리셋 회로가 사용되고 있다.
도 1을 참조하여 종래의 반도체 메모리 소자의 프리셋 회로를 설명한다.
도 1을 참조하면, 종래의 반도체 메모리 소자의 프리셋 회로는 외부로부터 입력된 출력인에이블신호(OE)와 감지증폭기(도시되지 않았음)로부터 출력된 감지증폭신호(SA)가 일입력단 및 타입력단으로 인가되는 낸드 게이트(11)와, 출력 인에이블 신호(OE)를 반전시키기 위한 제 1 인버터(12)와, 제 1 인버터(12)를 통해 반전된 출력인에이블신호(/OE)와 감지증폭신호(SA)가 일입력단 및 타입력단으로 인가되는 노아게이트(13)와, 낸드게이트(11)의 출력신호와 노아게이트(13)의 출력신호에 의해 출력단(OUT)을 통해 데이터를 출력하는 출력버퍼(14)를 구비한다.
또한, 종래의 프리셋회로는 제 1 인버터(12)의 출력신호를 반전시키기 위한 제 2 인버터(15)와, 제 1 및 제 2 인버터(12, 15)의 출력신호에 의해 출력버퍼(14)의 출력단을 프리셋시켜 주기 위한 프리셋수단(16)을 더 구비한다.
출력버퍼(14)는 낸드게이트(11) 및 노아게이트(13)의 출력신호가 각각 게이트에 인가되며, 전원전압과 접지사이에 차례로 직렬 연결된 PMOS 트랜지스터(PM14) 및 NMOS 트랜지스터(NM14)로 구성된다.
프리셋수단(16)은 제 1 및 제 2 인버터(12, 15)의 출력신호가 각각 게이트에 인가되며, 전원전압과 접지사이에 차례로 직렬 연결된 NMOS 트랜지스터(NM16) 및 PMOS 트랜지스터(PM16)로 이루어진다.
상기와 같은 구조를 갖는 종래의 반도체 메모리 소자의 프리셋 회로의 동작을 설명하면 다음과 같다.
출력버퍼(14)가 구동되기 전에 로우상태의 출력인에이블신호(OE)가 인가되면, 제 1 인버터(12)를 통해 하이상태의 출력인에이블신호(OE)가 NMOS 트랜지스터(NM16)의 게이트에 인가되어 NMOS 트랜지스터(NM16)를 턴온시키고, 또한 제 1 및 제 2 인버터(12, 15)를 순차적으로 통해 로우상태의 출력인에이블신호(OE)가 PMOS 트랜지스터(PM16)의 게이트에 인가되어 PMOS 트랜지스터(PM16)를 턴온시킨다. 이에 따라, 프리셋수단(16)은 출력버퍼(14)의 출력단을 전원전압의 중간값 정도로 프리셋시켜준다.
이어서, 하이상태의 출력인에이블신호(OE)가 인가되면, 낸드게이트(11)와 노아게이트(13)가 인에이블되어 감지증폭신호(SA)를 PMOS 트랜지스터(PM14) 및 NMOS 트랜지스터(NM14)의 게이트로 인가하여, 출력버퍼(14)를 구동시킨다. 즉, 로우상태의 감지증폭신호(SA)가 인가되면, 낸드게이트(11)는 하이신호를 PMOS 트랜지스터(PM14)의 게이트로 인가하여 PMOS 트랜지스터(PM14)를 턴오프시키고, 노아게이트(13)는 하이신호를 NMOS 트랜지스터(NM14)의 게이트로 인가하여 NMOS 트랜지스터(NM14)를 턴온시키므로써, 출력버퍼(14)는 출력단(OUT)을 통해 로우신호를 출력한다. 또한 하이상태의 감지증폭신호(SA)가 인가되면, 낸드게이트(11)는 로우신호를 PMOS 트랜지스터(PM14)의 게이트로 인가하여 PMOS 트랜지스터(PM14)를 턴온시키고, 노아게이트(13)는 로어신호를 NMOS 트랜지스터(NM14)의 게이트로 인가하여 NMOS 트랜지스터(NM14)를 턴오프시키므로써, 출력버퍼(14)는 출력단(OUT)을 통해 하이신호를 출력한다.
도 2 및 도 3은 종래의 반도체 메모리 소자의 프리셋회로의 동작 특성을 도시한 것이다.
도 2에서, (a1)은 감지증폭신호의 특성, (b1)은 출력인에이블신호(OE)의 특성, (c1)은 NMOS 트랜지스터(NM16)의 게이트에 인가되는 신호의 특성 및 (d1)은 PMOS 트랜지스터(PM16)의 게이트에 인가되는 신호의 특성이다.
도 3에서, (a2)는 시간에 따른 종래의 프리셋회로의 전압 특성을 나타내는 파형이고, (b2)는 시간에 따른 종래의 프리셋회로의 전류 특성을 나타내는 파형이다.
그러나, 상기와 같은 종래의 반도체 메모리 소자의 프리셋회로는, 프리셋수단이 동작하기 전에 출력버퍼에 의해 출력단에 충전된 전압이나 방전된 전압이 프리셋수단이 턴온되어 흐르는 전류와 합해져서, 프리셋 기간동안 큰 전류가 흐르게 되어 반도체 소자의 안정적인 동작에 방해가 되는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 논리게이트들을 이용하여 프리셋 기간동안 출력버퍼에 흐르는 전류량을 감지하여, 최고치 전류값을 감소시켜 주므로써, 반도체 소자를 보다 안정적으로 동작시킬 수 있는 반도체 메모리 소자의 프리셋 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 소자의 프리셋 회로도.
도 2 및 도 3은 종래의 반도체 메모리 소자의 프리셋 회로의 특성도.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자의 프리셋 회로도.
도 5 및 도 6은 본 발명의 실시예에 따른 반도체 메모리 소자의 프리셋 회로의 특성도.
* 도면의 주요 부분에 대한 부호의 설명 *
11: 낸드게이트 12, 15: 인버터
13: 노아게이트 14: 출력버퍼
16: 프리셋수단 17: 프리셋 제어수단
이와 같은 목적을 달성하기 위한 본 발명은, 외부로부터 입력된 출력인에이블신호와 감지증폭신호가 일입력단 및 타입력단으로 인가되는 제 1 논리수단과, 제 1 반전수단를 통해 반전된 상기 출력인에이블신호와 상기 감지증폭신호가 일입력단 및 타입력단으로 인가되는 제 2 논리수단과, 상기 제 1 논리수단의 출력신호와 상기 제 2 논리수단의 출력신호에 의해 데이터를 출력하는 풀업수단 및 풀다운수단으로 이루어진 출력버퍼와, 제 1 및 제 2 반전수단의 출력신호에 의해 상기 출력버퍼의 출력단을 프리셋시켜 주기 위한 프리셋수단으로 구성된 반도체 메모리 소자의 프리셋 회로에 있어서, 상기 출력버퍼의 출력신호에 응답하여 상기 프리셋수단의 동작을 제어하기 위한 프리셋 제어수단을 구비한다.
이하, 도 4 및 도 5를 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 4를 참조하면, 본 발명의 반도체 메모리 소자의 프리셋 회로는, 도 1과 마찬가지로, 낸드 게이트(11)와, 제 1 및 제 2 인버터(12, 15)와, 노아게이트(13)와, 출력버퍼(14)와, 프리셋수단(16)을 구비한다.
또한, 본 발명의 반도체 메모리 소자의 프리셋 회로는, 출력버퍼(14)의 출력신호에 의해 프리셋수단(16)의 동작을 제어하기 위한 프리셋 제어수단(17)을 더 구비한다.
프리셋수단(16)은 전원전압과 접지사이에 차례로 직렬 연결된 PMOS 트랜지스터(PM16) 및 NMOS 트랜지스터(NM16)를 구성한다.
프리셋 제어수단(17)은 일입력단이 출력버퍼(14)의 출력단에 연결되고, 타입력단이 제 2 인버터(15)의 출력단에 연결된 노아게이트(NOR17)와, 노아게이트(NOR17)의 출력단과 PMOS 트랜지스터(PM16)의 게이트 사이에 연결된 인버터(IV17)와, 일입력단이 출력버퍼(14)의 출력단에 연결되고, 타입력단이 제 1 인버터(12)의 출력단에 연결된 낸드게이트(NAND17)와, 낸드게이트(NAND17)의 출력단과 NMOS 트랜지스터(NM16)의 게이트 사이에 연결된 인버터(IV18)로 이루어진다.
상기와 같은 본 발명의 프리셋회로의 동작을 설명하면 다음과 같다.
프리셋 동작을 수행하기 전에 출력버퍼(14)의 출력단의 신호를 감지하고, 감지된 출력단의 신호가 하이상태이면, 프리셋 제어수단(17)의 노아게이트(NOR17)는 로우신호를 출력하고, 인버터(IV17)는 이를 반전시켜 하이신호를 프리셋수단(16)의 PMOS 트랜지스터(PM16)의 게이트로 인가하여 PMOS 트랜지스터(PM16)를 턴오프시키고, 이때, 프리셋 제어수단(17)의 낸드게이트(NAND17)는 출력버퍼(14)의 출력단으로부터 인가된 하이신호와 제 1 인버터(12)를 통해 전달된 로우상태의 출력인에이블신호(OE)를 입력하여 로우신호를 출력하고, 이어 인버터(IV18)는 이신호를 반전시켜 하이신호를 프리셋수단(16)의 NMOS 트랜지스터(NM16)의 게이트로 인가하여, NMOS 트랜지스터(NM16)를 턴온시킨다. 이렇게 턴온된 NMOS 트랜지스터(NM16)를 통해 출력버퍼(14)의 출력단의 전류가 접지로 인가되므로써, 출력버퍼(14)의 출력단은 로우상태로 된다.
이어서, 출력버퍼(14)의 출력단이 로우상태로 되면, 프리셋 제어수단(17)의 낸드게이트(NAND17)는 인버터(IV18)를 통해 로우신호를 출력하여 프리셋수단(16)의 NMOS 트랜지스터(NM16)를 턴오프시키고, 이때, 프리셋 제어수단(17)의 노아게이트(NOR17)는 인버터(IV17)를 통해 하이신호를 출력하여 프리셋수단(16)의 PMOS 트랜지스터(PM16)를 턴온시켜, 출력버퍼(14)의 출력단의 신호를 프리셋시킨다.
도 5는 본 발명의 반도체 메모리 소자의 프리셋회로의 동작 특성을 도시한 것이다.
도 5에서, (a3)은 감지증폭신호의 특성, (b3)은 출력인에이블신호(OE)의 특성, (c3)은 출력버퍼(14)의 출력단의 신호, (d3)은 NMOS 트랜지스터(NM16)의 게이트에 인가되는 신호의 특성 및 (e3)은 PMOS 트랜지스터(PM16)의 게이트에 인가되는 신호의 특성이다.
도 6은 시간에 따른 본 발명의 프리셋회로의 전류특성을 나타내는 파형이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명의 반도체 메모리 소자의 프리셋회로는, 프리셋 기간동안 출력버퍼의 출력단의 신호값을 인식하여, 프리셋수단의 PMOS 트랜지스터와 NMOS 트랜지스터의 동작을 각각 제어하므로써, 프리셋 시간동안에 최고치 전류값을 감소시켜, 반도체 소자를 안정적으로 동작시킬 수 있는 효과를 제공한다.

Claims (2)

  1. 외부로부터 입력된 출력인에이블신호와 감지증폭신호가 일입력단 및 타입력단으로 인가되는 제 1 논리수단과, 제 1 반전수단를 통해 반전된 상기 출력인에이블신호와 상기 감지증폭신호가 일입력단 및 타입력단으로 인가되는 제 2 논리수단과, 상기 제 1 논리수단의 출력신호와 상기 제 2 논리수단의 출력신호에 의해 데이터를 출력하는 풀업수단 및 풀다운수단으로 이루어진 출력버퍼와, 제 1 및 제 2 반전수단의 출력신호에 의해 상기 출력버퍼의 출력단을 프리셋시켜 주기 위한 프리셋수단으로 구성된 반도체 메모리 소자의 프리셋 회로에 있어서,
    상기 출력버퍼의 출력신호에 응답하여 상기 프리셋수단의 동작을 제어하기 위한 프리셋 제어수단을
    구비한 반도체 메모리 소자의 프리셋회로.
  2. 제 1 항에 있어서, 상기 프리셋 제어수단은
    일입력단이 상기 출력버퍼의 출력단에 연결되고, 타입력단이 상기 제 2 인버터의 출력단에 연결된 제 2 노아게이트;
    상기 제 2 노아게이트의 출력단과 상기 프리셋수단 사이에 연결된 제 3 인버터;
    일입력단이 상기 출력버퍼의 출력단에 연결되고, 타입력단이 상기 제 1 인버터의 출력단에 연결된 제 2 낸드게이트; 및
    상기 제 2 낸드게이트의 출력단과 상기 프리셋수단 사이에 연결된 제 4 인버터를
    포함하는 반도체 메모리 소자의 프리셋회로.
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Publication number Priority date Publication date Assignee Title
KR100655067B1 (ko) * 2000-08-07 2006-12-08 삼성전자주식회사 반도체 메모리 장치의 데이터 출력회로

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