KR100646968B1 - 반도체 소자용 입력 버퍼 - Google Patents

Abstract

입력 신호를 제 1 노드로 전달하기 위한 입력부와,상기 제 1 노드의 전위를 반전시켜 출력 단자로 전달하기 위한 제 1 반전부와, 일정한 전압을 생성하는 레퍼런스 전압 생성기와, 상기 출력 단자의 전위를 반전시키기 위한 제 2 반전부와,

상기 레퍼런스 전압 생성기의 출력에 따라 동작하여 상기 제 1 노드의 전압을 상기 제 2 반전부를 통해 Vss 파워 라인으로 패스시키기 위한 고전압 패스부를 포함하여 이루어 진 반도체 소자용 인버터가 개시된다.

입력 버퍼, 고전압 패스부, 노이즈 스크린 래치

Description

반도체 소자용 입력 버퍼{Input buffer for a semiconductor device}

도 1 은 일반적인 출력 버퍼의 입 출력 신호를 나타내는 블록도.

도 2 는 도 1의 출력 버퍼의 출력 특성을 설명하기 위한 파형도.

도 3 은 일반적인 입력 버퍼의 회로도.

도 4 는 도 1 및 3의 동작 설명을 위한 파형도.

도 5 는 어드레스 천이 감지기의 입출력 신호를 나타내는 블록도.

도 6 은 본 발명에 따른 입력 버퍼의 상세 회로도.

도 7 은 도 6의 동작 설명을 위한 파형도.

* 도면의 주요 부분에 대한 부호의 설명

10: 출력 버퍼 20: 고전압 패스부

30: 노이즈 스크린 래치

본 발명은 반도체 소자에서 사용하는 입력 버퍼에 관한 것으로 특히, 그라운드 바운싱(ground bouncing)에 의한 노이즈를 차단할 수 있는 반도체 소자용 입력 버퍼에 관한 것이다.

도 1 은 반도체 소자에서 일반적으로 사용되는 출력 버퍼이다. 펄스 출력 인에블 신호(poe)신호와 센스 증폭기의 출력신호(sodin)을 입력으로 하는 데이터 출력 버퍼(10)는 펄스 출력 인에블 신호(poe)가 하이 상태일 때 센스 증폭기의 출력 신호(sodin)를 출력 단자(dout)로 출력한다. 도 2 와 도 4에 도시된 바와 같이 20nsec 에서 펄스 출력 신호(poe)가 하이 상태 일경우에 센스 증폭기의 출력신호(sodin)가 로우 상태이면 출력 단자(dout)는 하이 상테에서 로우 상태의 데이터를 출력하기 시작한다. 이때, 출력 버퍼(10)가 예를 들어 16개(1M X 16bit)로 구성 되었을 경우에는 동시에 16개의 출력 버퍼가 하이에서 로우 상태로 천이하면서 과도한 전류 소모가 일어나게 되고 결국은 도 2에서와 같이 Vss 파워라인(vss-peri)의 전위가 0.35V 에서 -0.15 V까지 스윙하게 된다. 이렇게 스윙하는 Vss 전원이 도 3의 입력 버퍼 및 도 5의 어드레스 천이 감지회로에 입력되므로 이들 회로가 오동작 하게 된다.

도 3 은 일반적인 입력 버퍼의 회로도로써, 그 동작을 도 4를 참조하여 설명하면 다음과 같다.

NMOS 트랜지스터(N1)의 게이트 입력이 로우 상태(vss_peri)이면 PMOS트랜지스터(P0)가 턴온되는 반면 NMOS트랜지스터(N1)는 턴오프 된다. 이 상태에서 입력 패드(a0_pad)에 하이 신호(약 1.1 V)가 입력되면, PMOS트랜지스터(P1)는 턴오프 되는 반면 NMOS트랜지스터(N0)는 턴온되어 노드(m0)는 로우 상태가 된다. 노드(m0)의 전위는 인버터(I1)에 의해 반전되므로 입력 버퍼의 제 1 출력(a0)은 하이 상태가 된다. 또한, 제 1 출력(a0)은 인버터(I2)에 의해 반전되므로 제 2 출력(a0b)은 로우 상태가 된다.

그러나, 20nsec 이후에 펄스 출력 인에이블 신호가 인에이블 되고 16개의 출력 버퍼가 동시에 로우 신호를 출력할 때에는 vss_peri가 스윙(0.35~ -0.15V)함에 따라 NMOS 트랜지스터(N0)의 소스인 Vss 도 vss_peri처럼 노이즈에 의해 흔들리고 NMOS 트랜지스터(N0)를 흐르는 전류가 급격히 감소되어 노드(m0)의 전위가 도 4의" A" 처럼 하이 상태로 된다. 그에 따라 제 1 및 제 2 출력(a0 및 a0b)또한 "B" 및 "C" 처럼 잘못된 상태를 유지하게 된다.

또한, 도 5에는 어드레스 천이 감지기가 도시되어 있는데, 입력버퍼의 출력(a0)을 입력으로 하므로 그 출력(atd0b) 또한 도 4의 "D" 와 같이 오동작된 상태를 유지하게 된다.

따라서, 본 발명은 출력 버퍼의 그라운드 바운싱에 의한 입력 버퍼의 오동작을 방지하여 상술한 문제점을 해소할 수 있는 입력 버퍼를 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자용 입력 버퍼는

입력 신호를 제 1 노드로 전달하기 위한 입력부와,

상기 제 1 노드의 전위를 반전시켜 출력 단자로 전달하기 위한 제 1 반전부와,

일정한 전압을 생성하는 레퍼런스 전압 생성기와,

상기 출력 단자의 전위를 반전시키기 위한 제 2 반전부와,

상기 레퍼런스 전압 생성기의 출력에 따라 동작하여 상기 제 1 노드의 전압을 상기 제 2 반전부를 통해 Vss 파워 라인으로 패스시키기 위한 고전압 패스부를 포함하여 이루어 진 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 6은 본 발명에 따른 입력 버퍼의 상세 회로도로써, 도 7을 참조하여 그 동작을 상세히 설명하기로 한다.

NMOS 트랜지스터(N11)의 게이트 입력이 로우 상태(vss_peri)이면 PMOS트랜지스터(P10)가 턴온되는 반면 NMOS트랜지스터(N11)는 턴오프 된다. 이 상태에서 입력 패드(a1_pad)에 하이 신호(약 1.1 V)가 입력되면, PMOS트랜지스터(P11)는 턴오프 되는 반면 NMOS트랜지스터(N10)는 턴온되어 노드(m1)는 로우 상태가 된다. 노드(m1)의 전위는 인버터(I11)에 의해 반전되므로 입력 버퍼의 제 1 출력(a1)은 하이 상태가 된다. 또한, 제 1 출력(a1)은 인버터(I12)에 의해 반전되므로 제 2 출력(a1b)은 로우 상태가 된다.

예를 들어 20nsec 이후, 펄스 출력 인에블 신호(poe)가 인에이블되고 16개의 출력 버퍼가 동시에 모두 로우 상태를 출력하여 Vss 파워라인의 전위가 스윙할 경우 노드(m1)의 전위가 상승하려 한다. 이때, 고전압 패스 회로(20)의 NMOS트랜지스터(N12)및 PMOS 트랜지스터(P12)가 턴온된다. 부연 설명하면, 레퍼런스 전압 생성기(도시안됨)의 출력(vhigh_en)이 예를 들어 2V를 유지할 경우 NMOS 트랜지스터(N12)의 게이트 전위가 하이 상태로 되어 턴온되고, 인버터(I15)의 출력이 로우 상태이므로 PMOS트랜지스터(P12)의 게이트 전위가 로우 상태가 되어 턴온된다. 인버터(I14)가 직렬 접속된 풀업 및 풀다운 트랜지스터로 구성되었다고 가정하면 노이즈 스크린 래치(30)의 인버터(I14)의 풀다운 트랜지스터는 인버터(I11)의 출력으로 인해 턴온 상태이므로 노드(m1)의 전압은 NMOS 트랜지스터(N12), PMOS 트랜지스터(P12) 및 인버터(I14)의 풀다운 트랜지스터를 통해 Vss 단자로 패스된다. 그러므로 노드(m1)은 로우 상태를 유지하게 된다. 즉, 도 7에 도시된 바와 같이, 노드(m1), 제 1 및 2 출력(a1 및 a1b) 및 어드레스 천이 감지기의 출력(atd1b)이 20nsec 이후에도 "A", "B", "C" 및 "D"로 표시된 바와 같이 정상 상태를 유지하게 된다.

상술한 바와 같이, 본 발명의 입력버퍼는 다수의 출력 버퍼의 출력이 동시에 로우 상태를 출력함에 따라 Vss 파워 라인이 스윙하더라도 이 스윙에 관계 없이 정상 동작할 수 있다. 즉, 노이즈에 의한 입력 버퍼의 오동작을 막을 수 있다.

Claims (3)

1. 입력 신호를 제 1 노드로 전달하기 위한 입력부와,

   상기 제 1 노드의 전위를 반전시켜 출력 단자로 전달하기 위한 제 1 반전부와,

   일정한 전압을 생성하는 레퍼런스 전압 생성기와,

   상기 제1 반전부의 출력 신호에 따라 동작하는 노이즈 스크린 래치와,

   상기 레퍼런스 전압 생성기의 출력 신호에 따라 동작하며 상기 제 1 노드 및 상기 노이즈 스크린 래치의 출력 단자 사이에 접속된 고전압 패스부를 포함하며,

   상기 레퍼런스 전압 생성기의 출력에 따라 상기 고전압 패스부가 상기 제1 노드와 상기 노이즈 스크린 래치의 출력 단자를 연결시켜 상기 제1 노드의 전압을 Vss 파워라인으로 패스시키는 반도체 소자용 인버터.
2. 제 1 항에 있어서,

   상기 노이즈 스크린 래치는 풀업 및 풀다운 트랜지스터로 구성되는 인버터를 포함하는 반도체 소자용 인버터.
3. 제 1 항에 있어서,

   상기 고전압 패스부는 상기 제 1 노드와 상기 노이즈 스크린 래치의 출력 단자간에 접속되며 상기 레퍼런스 전압 생성기의 출력에 따라 턴온되는 NMOS 트랜지스터와,

   상기 제 1 노드와 상기 노이즈 스크린 래치의 출력 단자간에 접속되며 상기 레퍼런스 전압 생성기의 반전된 출력에 따라 턴온되는 PMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 반도체 소자용 인버터.

Images