KR100424175B1 - 컨트롤 신호 발생 회로 - Google Patents

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KR100424175B1
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Abstract

본 발명은 반도체 장치의 컨트롤 신호 발생회로에 관한 것으로, 반도체 장치의 어드레스, 데이타, 컨트롤 핀등에 발생된 그리니치 신호를 딜레이 회로를 사용하여 제거시킴으로써, 반도체 장치 내부의 컨트롤 신호들이 미스 매치되어 페일이 발생되는 것을 방지시킬 수 있다. 본 발명에 의한 컨트롤 신호 발생회로는 외부로부터 수신된 어드레스 신호(Add)의 완충된 신호를 발생하고, 이때 발생된 신호에 포함된 노이즈 성분을 딜레이 회로부를 통해 제거시켜 출력하는 어드레스 버퍼부와, 어드레스천이검출신호 합성부로부터 출력된 신호(atd_sum)를 수신하여 이 입력된 신호(atd_sum)의 정수배 펄스폭을 갖는 신호를 발생하는 제 1 펄스 발생부와, 상기 제 1 펄스 발생부의 출력 신호가 천이할때 정상 어드레스 천이 펄스폭에 상응하는 펄스를 발생하는 제 2 펄스 발생부와, 상기 제 2 펄스 발생부의 출력 신호와 상기 신호(atd_sum) 및 칩 셀렉터바 신호(csb)를 조합하여 펄스 이퀄라이즈신호(peq)를 발생하는 제 3 펄스 발생부를 구비한 펄스이퀄라이즈신호 발생부를 포함하는 것을 특징으로 한다.

Description

컨트롤 신호 발생 회로{CONTROL SIGNAL GENERATION CIRCUIT}
본 발명은 반도체 장치의 컨트롤 신호 발생회로에 관한 것으로, 특히 반도체 장치의 어드레스, 데이타, 컨트롤 핀등에 그리니치(Glitch) 신호가 발생되어 반도체 장치 내부의 컨트롤 신호들이 미스 매치(Mis-match)됨으로써 페일이 발생되는 것을 방지하기 위한 컨트롤 신호 발생회로에 관한 것이다.
도 1은 종래 기술에 따른 컨트롤 신호 발생회로의 블록도로서, 어드레스 버퍼부(10), 어드레스 천이 검출부(20), 어드레스 천이 검출신호 합성부(30), 펄스 이퀄라이즈신호 발생부(40), 펄스 센스앰프 인에이블신호 발생부(50) 및 래치신호 발생부(60)로 구성되어 있다.
상기 어드레스 버퍼부(10)는 어드레스 패드를 통해 들어온 어드레스 신호(Add)를 수신하여 어드레스 천이 검출부(20)로 신호(afi)를 발생한다.
상기 어드레스 천이 검출부(20)는 상기 어드레스 버퍼부(10)로부터 신호(afi)를 수신하여 데이타의 천이를 검출한 신호(atd)를 어드레스천이검출신호 합성부(30)로 발생하고, 상기 어드레스천이검출신호 합성부(30)는 어드레스 천이 검출신호(atd)들의 합인 신호(atd_sum)를 펄스이퀄라이즈신호 발생부(40)로 발생한다.
상기 펄스이퀄라이즈신호 발생부(40)는 상기 어드레스천이검출신호 합성부(30)로부터 상기 신호(atd_sum)를 수신하여 펄스 이퀄라이즈신호(peq)를 펄스센스앰프인에이블신호 발생부(50)로 발생한다.
상기 펄스센스앰프인에이블신호 발생부(50)는 상기 펄스이퀄라이즈신호 발생부(40)로부터 펄스 이퀄라이즈신호(peq)를 수신하여 펄스 센스앰프 인에이블신호(pse)를 래치신호 발생부(60)로 발생한다.
상기 래치신호 발생부(60)는 상기 펄스센스앰프인에이블신호 발생부(50)로부터 상기 펄스 센스앰프 인에이블신호(pse)를 수신하여 래치 신호(latch)를 발생한다.
도 2는 도 1에 도시된 어드레스 버퍼부(10)의 회로도이다. 상기 어드레스 버퍼부(10)는 전원 전압(Vcc)과 노드(Nd1) 사이에 PMOS 트랜지스터(P1)(P2)가 직렬로 연결되며, 상기 PMOS 트랜지스터(P1)는 칩셀렉터바신호(csb)가 '로직 로우'가 될 때 전원 전압(Vcc)을 상기 PMOS 트랜지스터(P2) 쪽으로 전송하고, 상기 PMOS 트랜지스터(P2)는 어드레스 패드로 인가되는 어드레스 신호(Add)가 '로직 로우'가 될 때 상기 PMOS 트랜지스터(P1)를 통해 수신된 전원 전압(Vcc)을 상기 노드(Nd1)로 전송한다.
그리고, 상기 노드(Nd1)와 접지(Vss) 노드 사이에 NMOS 트랜지스터(N1)(N2)가 병렬로 연결되며, 상기 NMOS 트랜지스터(N1)는 상기 어드레스 신호(Add)가 '로직 하이'가 될 때 상기 노드(Nd1)의 신호를 접지(Vss) 노드로 전송하고, 상기 NMOS 트랜지스터(N2)는 상기 칩셀렉터바신호(csb)가 '로직 하이'가 될 때 상기노드(Nd1)의 신호를 접지(Vss) 노드로 전송한다.
또한, 상기 노드(Nd1)와 노드(Nd2) 사이에 연결된 인버터(INV1)는 상기 노드(Nd1)의 신호를 수신하여 반전된 신호(afi)를 상기 노드(Nd2)를 통해 상기 어드레스 천이 검출부(20)로 출력한다.
상기 어드레스 버퍼부(10)는 상기 칩셀렉터바신호(csb)가 '로직 로우'로 인에이블되면 어드레스 패드를 통해 수신된 어드레스 신호(Add)에 의해 동작하며, 상기 칩셀렉터바신호(csb)가 '로직 하이'이면 수신된 어드레스 신호(Add)에 상관없이 상기 노드(Nd2)로 '로직 하이'의 씨모스(CMOS) 레벨을 출력한다.
도 3은 종래의 어드레스 버퍼부(10)의 동작 타이밍도이다. 상기 어드레스 입력 버퍼부(10)는 정상적인 어드렛 입력에서는 아무런 문제점없이 정상적으로 동작하지만, 도 3에 도시한 바와 같이, 어드레스 버퍼부(10)의 로직 문턱 전압(Logic Threshold Voltage: Vth)에 해당하는 레벨을 어드레스 패드에 입력시키면 회로 자체의 RLC 성분 때문에 노드(Nd1)의 신호(A)가 일정한 레벨을 갖지 못하고 일정한 레벨(1.6-1.9V) 사이를 진동하게 된다. 따라서 다음 노드(Nd2)의 신호(afi)는 더욱 증가된 레벨(0.5-1.3V)로 진동하게 된다. 그리고 이 신호(afi)가 어드레스 천이 검출부(20)를 통과하면 펄스폭(1-2ns)을 갖는 완전한 펄스가 발생하게 된다.
그러나, 상기 어드레스천이검출펄스(afi)는 정상적인 어드레스천이검출펄스(afi)의 펄스폭(4-5ns)보다 더 짧기때문에, 이 신호(afi)들의 합인 상기 어드레스천이검출신호 합성부(30)의 출력 신호(atd_sum)를 기준으로 해서 생성되는 내부의 컨트롤 신호(peq, pse, latch 신호 등등)들이미스매치(mismatch)되어 정상적으로 동작이 되지 않는다.
도 4는 도 1에 도시된 종래의 펄스 이퀄라이즈신호 발생부(40)의 회로도로서, 상기 어드레스천이검출신호 합성부(30)의 출력 신호(atd_sum)를 조합해서 펄스이퀄라이즈신호(peq)를 발생한다.
상기 펄스 이퀄라이즈신호 발생부(40)는 상기 어드레스천이검출신호(atd_sum)를 수신하여 2배의 펄스폭을 갖는 신호(B)를 발생하는 제 1 펄스 발생부(42)와, 상기 제 1 펄스 발생부(42)의 출력 신호(B)를 수신하여 2배의 펄스폭을 갖는 신호(C)를 발생하는 제 2 펄스 발생부(44)와, 상기 제 2 펄스 발생부(44)의 출력 신호(C)와 상기 어드레스천이검출신호 합성부(30)의 출력 신호(atd_sum)의 반전된 신호 및 라이트 인에이블바 신호(web)를 수신하여 펄스이퀄라이즈신호(peq)를 발생하는 제 2 펄스 발생부(46)로 구성되어 있다.
상기 펄스 이퀄라이즈신호 발생부(40)는 상기 어드레스천이검출신호 합성부(30)의 출력 신호(atd_sum)를 수신하여 상기 제 1 펄스 발생부(42)에서 입력 신호의 2배 정도의 펄스폭을 갖는 신호(B)를 발생하고, 상기 제 2 펄스 발생부(44)에서 다시 상기 제 1 펄스 발생부(42)의 출력 신호(B)의 2배 정도의 펄스폭을 갖는 신호(C)를 발생하고, 다시 상기 제 2 펄스 발생부(44)의 출력 신호(C)와 상기 어드레스천이검출신호 합성부(30)의 출력 신호(atd_sum)의 반전된 신호 및 라이트 인에이블바 신호(web)를 조합하여 펄스이퀄라이즈신호(peq)를 발생한다.
그러나, 상기 펄스 이퀄라이즈신호 발생부(40)는 도 5의 타이밍에서와 같이, 입력단에서 제거되지 못한 연속된 짧은 펄스(1-2ns의 펄스폭)가 존재하게 되면 연속된 펄스의 개수만큼의 정상 펄스이퀄라이즈신호(peq)보다 짧은 펄스가 발생하게 되고, 이렇게 발생된 비정상적인 펄스이퀄라이즈신호(peq)는 정상 펄스보다 펄스의 인에이블 시간이 어드레스천이검출신호의 합 신호(atd_sum)의 펄스가 줄어든 만큼 앞당겨지게 된다. 그러므로, 상기 펄스이퀄라이즈신호(peq)를 기준으로 만들어지는 펄스센스앰프신호(pse)가 빨라지게 되어 센스 앰프가 비트 라인(BL)과 비트바 라인(/BL)간의 전압차가 충분한 값을 갖기 전에 센싱을 시작하기 때문에 페일(fail)이 발생하게 된다.
이와 같이, 종래의 컨트롤 신호 발생회로는 입력 버퍼에 로직 문턱전압(Vth)에 해당하는 값을 일정 시간이상(10ns) 가하면, 출력 노드의 RLC 성분때문에 입력 버퍼의 출력 노드가 일정한 값을 갖지 못하고 진동하게 된다. 그리고, 이 신호들이 어드레스 천이 검출(ATD)회로(또는, 데이타 천이 검출(DTD) 회로) 등을 통과하면서 짧은 연속 펄스를 발생시키거나 짧은 단 펄스를 발생시킨다. 이때, 발생된 펄스들은 펄스 간격이 매우 짧아, 이 펄스들이 회로의 내부동작을 컨트롤하는 정상적인 펄스워드라인인에이블신호(PWL), 펄스센스앰프인에이블신호(PSE)들을 만들어 주지 못하기 때문에 반도체 장치에 페일(fail)이 발생된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 반도체 장치의 어드레스, 데이타, 컨트롤 핀등에 발생된 그리니치(Glitch) 신호를 딜레이 회로를 사용하여 제거시킴으로써, 반도체 장치 내부의 컨트롤 신호들이 미스 매치(Mis-match)되어 페일이 발생되는 것을 방지시킨컨트롤 신호 발생회로를 제공하는데 있다.
도 1은 종래기술에 따른 컨트롤 신호 발생회로의 블록도
도 2는 도 1에 도시된 종래의 어드레스 입력 버퍼부의 회로도
도 3은 종래의 어드레스 입력 버퍼회로의 동작 타이밍도
도 4는 도 1에 도시된 종래의 펄스 이퀄라이즈신호 발생부의 회로도
도 5는 종래의 펄스 이퀄라이즈신호 발생부의 동작 타이밍도
도 6은 본 발명에 의한 컨트롤 신호 발생회로의 블록도
도 7은 도 6에 도시된 본 발명의 어드레스 입력 버퍼부의 회로도
도 8은 본 발명에 의한 어드레스 입력 버퍼부의 동작 타이밍도
도 9는 도 6에 도시된 본 발명의 펄스 이퀄라이즈신호 발생부의 회로도
도 10a 및 도 10b는 본 발명에 의한 펄스 이퀄라이즈신호 발생부의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
100 : 어드레스 버퍼부 112 : 딜레이 회로부
200 : 어드레스 천이 검출부
300 : 어드레스 천이 검출신호 합성부
400 : 펄스 이퀄라이즈신호 발생부
500 : 펄스 센스앰프 인에이블신호 발생부
600 : 래치신호 발생부
상기 목적을 달성하기 위하여, 본 발명에 의한 컨트롤 신호 발생회로는 외부로부터 수신된 어드레스 신호(Add)의 완충된 신호를 발생하고, 이때 발생된 신호에 포함된 노이즈 성분을 딜레이 회로부를 통해 제거시켜 출력하는 어드레스 버퍼부를 구비한 것을 특징으로 한다.
상기 딜레이 회로부는 RC 딜레이 회로 및 모스 게이트 딜레이 회로로 구성된 것을 특징으로 한다.
또한, 본 발명의 컨트롤 신호 발생회로는 어드레스 버퍼부 및 어드레스 천이 검출신호 합성 회로부를 포함하는 반도체 장치의 컨트롤 신호 발생회로에 있어서, 상기 어드레스 천이 검출부로부터 출력된 신호(atd_sum)를 수신하여 이 입력된 신호(atd_sum)의 정수배 펄스폭을 갖는 신호를 발생하는 제 1 펄스 발생부와, 상기 제 1 펄스 발생부의 출력 신호가 천이할때 정상 어드레스 천이 펄스폭에 상응하는 펄스를 발생하는 제 2 펄스 발생부와, 상기 제 2 펄스 발생부의 출력 신호와 상기 신호(atd_sum) 및 칩 셀렉터바 신호(csb)를 조합하여 펄스 이퀄라이즈신호(peq)를 발생하는 제 3 펄스 발생부를 구비한 펄스이퀄라이즈신호 발생부를 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 컨트롤 신호 발생회로는 외부로부터 수신된 어드레스 신호(Add)의 완충된 신호를 발생하고, 이때 발생된 신호에 포함된 노이즈 성분을 제 1 딜레이 회로부를 통해 제거시켜 출력하는 어드레스 버퍼부와, 상기 어드레스버퍼부로부터 수신된 신호가 천이되는 것을 검출한 신호(atd)를 발생하는 다수개의 어드레스 천이 검출부와, 상기 어드레스 천이 검출부의 출력 신호(atd)들을 합한 신호(atd_sum)를 발생하는 어드레스천이검출신호 합성부와, 상기 어드레스천이검출신호 합성부로부터 출력된 신호(atd_sum)를 수신하여 이 신호(atd_sum)에 포함된 노이즈 성분을 제 2 딜레이 회로부를 통해 제거시켜 정상적인 펄스 이퀄라이즈신호(peq)를 발생하는 펄스이퀄라이즈신호 발생부와, 상기 펄스이퀄라이즈신호 발생부로부터 발생된 펄스이퀄라이즈신호(peq)를 수신하여 펄스센스앰프인에이블신호(pse)를 발생하는 펄스센스앰프인에이블신호 발생부와, 상기 펄스 센스앰프 인에이블신호(pse)를 수신하여 래치인에이블신호(latch)를 발생하는 래치신호 발생부를 구비한 것을 특징으로 한다.
상기 제 1 및 제 2 딜레이 회로부는 RC 딜레이 회로 및 모스 게이트 딜레이 회로로 구성된 것을 특징으로 한다.
상기 펄스이퀄라이즈신호 발생부는 상기 어드레스 천이 검출부로부터 출력된 신호(atd_sum)를 수신하여 이 입력된 신호(atd_sum)의 정수배 펄스폭을 갖는 신호를 발생하는 제 1 펄스 발생부와, 상기 제 1 펄스 발생부의 출력 신호가 천이할때 정상 어드레스 천이 펄스폭에 상응하는 펄스를 발생하는 제 2 펄스 발생부와, 상기 제 2 펄스 발생부의 출력 신호와 상기 신호(atd_sum) 및 칩 셀렉터바 신호(csb)를 조합하여 펄스 이퀄라이즈신호(peq)를 발생하는 제 3 펄스 발생부를 구비한 펄스이퀄라이즈신호 발생부를 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 6은 본 발명에 의한 컨트롤 신호 발생회로의 블록도로서, 어드레스 버퍼부(100), 딜레이 회로부(112), 어드레스 천이 검출부(200), 어드레스 천이 검출신호 합성부(300), 펄스 이퀄라이즈신호 발생부(400), 펄스 센스앰프 인에이블신호 발생부(500) 및 래치신호 발생부(600)를 구비한다.
상기 어드레스 버퍼부(100)는 어드레스 패드를 통해 들어온 어드레스 신호(Add)를 수신하여 어드레스 천이 검출부(20)로 신호(afi)를 발생한다. 이때, 상기 신호(afi)를 발생하는 상기 어드레스 버퍼부(100)의 출력 단자와 상기 어드레스 천이 검출부(200)의 입력 단자 사이에 딜레이 회로부(112)를 추가로 구성하여, 상기 어드레스 버퍼부(100)에서 발생된 신호(afi)에 포함된 그리니치(glitch) 성분의 짧은 펄스를 제거시킨다.
상기 어드레스 천이 검출부(200)는 상기 딜레이 회로부(112)를 통해 출력된 신호(afi')를 수신하여 데이타의 천이를 검출한 신호(atd)를 어드레스천이검출신호 합성부(300)로 발생하고, 상기 어드레스천이검출신호 합성부(300)는 어드레스 천이 검출신호(atd)들의 합인 신호(atd_sum)를 펄스이퀄라이즈신호 발생부(400)로 발생한다.
상기 펄스이퀄라이즈신호 발생부(400)는 상기 어드레스천이검출신호 합성부(300)로부터 상기 신호(atd_sum)를 수신하여 이 신호(atd_sum)에 포함된 그리니치 성분의 짧은 펄스폭을 제거하여 정상적인 펄스 이퀄라이즈신호(peq)를 발생한다.
상기 펄스센스앰프인에이블신호 발생부(500)는 상기 펄스이퀄라이즈신호 발생부(400)로부터 발생된 펄스이퀄라이즈신호(peq)를 수신하여 펄스센스앰프인에이블신호(pse)를 래치신호 발생부(600)로 발생한다.
상기 래치신호 발생부(600)는 상기 펄스센스앰프인에이블신호 발생부(500)로부터 상기 펄스 센스앰프 인에이블신호(pse)를 수신하여 래치 신호(latch)를 발생한다.
도 7은 도 6에 도시된 어드레스 버퍼부(100)의 회로도이다. 상기 어드레스 버퍼부(100)는 전원 전압(Vcc)과 노드(Nd1) 사이에 PMOS 트랜지스터(P11)(P12)가 직렬로 연결되며, 상기 PMOS 트랜지스터(P11)는 칩셀렉터바신호(csb)가 '로직 로우'가 될 때 전원 전압(Vcc)을 상기 PMOS 트랜지스터(P12) 쪽으로 전송하고, 상기 PMOS 트랜지스터(P12)는 어드레스 패드로 인가되는 어드레스 신호(Add)가 '로직 로우'가 될 때 상기 PMOS 트랜지스터(P11)를 통해 수신된 전원 전압(Vcc)을 상기 노드(Nd1)로 전송한다.
그리고, 상기 노드(Nd1)와 접지(Vss) 노드 사이에 NMOS 트랜지스터(N11)(N12)가 병렬로 연결되며, 상기 NMOS 트랜지스터(N11)는 상기 어드레스 신호(Add)가 '로직 하이'가 될 때 상기 노드(Nd1)의 신호를 접지(Vss) 노드로 전송하고, 상기 NMOS 트랜지스터(N12)는 상기 칩셀렉터바신호(csb)가 '로직 하이'가 될 때 상기 노드(Nd1)의 신호를 접지(Vss) 노드로 전송한다.
또한, 상기 노드(Nd1)와 노드(Nd2) 사이에 연결된 인버터(INV1)는 상기노드(Nd1)의 신호를 수신하여 반전된 신호(afi)를 딜레이 회로부(112)를 통해 상기 어드레스 천이 검출부(200)로 출력한다.
상기 어드레스 버퍼부(100)는 상기 칩셀렉터바신호(csb)가 '로직 로우'로 인에이블되면 어드레스 패드를 통해 수신된 어드레스 신호(Add)에 의해 동작하며, 상기 칩셀렉터바신호(csb)가 '로직 하이'이면 수신된 어드레스 신호(Add)에 상관없이 상기 노드(Nd2)로 '로직 하이'의 씨모스(CMOS) 레벨을 출력한다.
상기 딜레이 회로부(112)는 상기 노드(Nd2)의 신호(afi)를 수신하여 상기 신호(afi)가 로직 문턱 전압(Vth) 레벨을 갖는 짧은 펄스폭을 가지더라도 딜레이에 의해 노이즈 성분의 짧은 펄스를 제거시키게 된다. 그러므로, 상기 딜레이 회로부(112)를 통해 상기 어드레스 천이 검출부(200)로 출력되는 신호(afi)는 도 8에 도시된 동작 타이밍과 같이, 로직 문턱 전압(Vth) 레벨을 갖는 노이즈 성분의 짧은 펄스폭이 제거된 신호이다.
도 9는 도 6에 도시된 본 발명의 펄스 이퀄라이즈신호 발생부(400)의 회로도로서, 상기 어드레스천이검출신호 합성부(300)의 출력 신호(atd_sum)를 조합해서 펄스이퀄라이즈신호(peq)를 발생한다.
상기 펄스 이퀄라이즈신호 발생부(400)는 상기 어드레스천이검출신호(atd_sum)를 수신하여 3배의 펄스폭을 갖는 신호(B)를 발생하는 제 1 펄스 발생부(410)와, 상기 제 1 펄스 발생부(410)의 출력 신호(B)를 수신하여 상기 신호(B)가 '로우'에서 '하이'로 천이할때 정상 어드레스천이검출신호의 펄스폭에 상응하는 펄스 신호(C)를 발생하는 제 2 펄스 발생부(420)와, 상기 제 2펄스 발생부(420)의 출력 신호(C)와 상기 어드레스천이검출신호 합성부(300)의 출력 신호(atd_sum)의 반전된 신호 및 라이트 인에이블바 신호(web)를 수신하여 펄스이퀄라이즈신호(peq)를 발생하는 제 3 펄스 발생부(430)로 구성된다.
상기 제 1 펄스 발생부(410)는 상기 어드레스천이검출신호 합성부(300)의 출력 신호(atd_sum)의 반전 신호를 출력하는 인버터(141)와, 상기 인버터(141)의 출력 신호를 수신하여 입력 신호의 3배의 펄스폭을 갖는 신호를 노드(Nd3)로 출력하는 딜레이부(142)와, 상기 신호(atd_sum)가 '하이'를 가질때 상기 노드(Nd3)의 신호를 접지 전압(Vss)으로 방전하는 NMOS 트랜지스터(143)와, 상기 딜레이부(142)의 출력 노드(Nd3)의 신호의 반전된 신호를 출력하는 인버터(144)와, 상기 신호(atd_sum)와 상기 인버터(144)의 출력 신호를 2입력으로 하는 NOR 게이트(145)로 구성된다.
그리고, 상기 제 2 펄스 발생부(420)는 상기 NOR 게이트(145)의 출력 노드(Nd4)의 신호의 반전된 신호를 출력하는 인버터(146)와, 상기 상기 인버터(146)의 출력 신호를 수신하여 일정시간 지연된 신호를 노드(Nd5)로 출력하는 딜레이부(147)와, 상기 노드(Nd4)의 신호(B)가 '하이'를 가질때 상기 노드(Nd5)의 신호를 접지 전압(Vss)으로 방전하는 NMOS 트랜지스터(148)와, 상기 딜레이부(147)의 출력 노드(Nd5)의 신호와 상기 신호(atd_sum)를 2입력으로 하는 NOR 게이트(149)로 구성된다.
또한, 상기 제 3 펄스 발생부(430)는 상기 NOR 게이트(149)의 출력 신호(C)와 상기 신호(atd_sum)를 2입력으로 하는 OR 게이트(150)와, 상기 OR 게이트(150)의 출력 신호와 칩 셀렉터 신호(csb)를 2입력으로하여 펄스이퀄라이즈신호(peq)를 출력하는 OR 게이트(151)로 구성된다.
상기 펄스 이퀄라이즈신호 발생부(400)는 상기 어드레스천이검출신호 합성부(300)의 출력 신호(atd_sum)를 수신하여 상기 제 1 펄스 발생부(410)에서 입력 신호의 3배 정도의 펄스폭을 갖는 신호(B)를 발생하고, 상기 제 2 펄스 발생부(420)에서 다시 상기 제 1 펄스 발생부(410)의 출력 신호(B)가 '로우'에서 '하이'로 천이할때 정상 어드레스천이펄스의 펄스폭에 상응하는 펄스 신호(C)를 발생하고, 다시 상기 제 3 펄스 발생부(430)의 출력 신호(C)와 상기 어드레스천이검출신호 합성부(300)의 출력 신호(atd_sum)의 반전된 신호 및 라이트 인에이블바 신호(web)를 조합하여 펄스이퀄라이즈신호(peq)를 발생한다.
도 10a는 본 발명의 컨트롤 신호 발생회로의 워스트(worst)한 경우의 동작 타이밍도이고, 도 10b는 정상적인 경우의 동작 타이밍도이다.
도 10a에 도시된 본 발명의 동작 타이밍도와 도 5에 도시된 종래의 동작 타이밍도를 비교하여 설명한다. 두 신호 모두 뒷 부분에 비정상적인 펄스가 존재하지만, 도 10a의 타이밍도에서는 앞쪽에서 발생된 두 그리니치(glitch) 성분에 의한 펄스가 합쳐서 디바이스가 정상적인 동작을 보장할 수 있을만큼의 펄스이퀄라이즈신호(peq)의 펄스폭을 확보하고 있다. 그러나, 도 5에서는 모든 펄스이퀄라이즈신호(peq)에 대해서 정상 동작을 보장하지 못한다. 그리고, 도 5 및 도 10a에 나타난 어드레스천이검출신호(atd)는 가장 워스트(worst)한 경우를 나타낸 것으로, 제 1 펄스 발생부(410)를 통과하면 뒷단의 그리니치 성분은 거의 제거되고 최악의 경우 앞단의 그리니치 성분 정도가 남는다. 즉, 정상적인 경우의 타이밍도는 도 10b에 나타낸 타이밍도로써, 제 1 펄스 발생부(410)에서 어드레스천이검출신호의 합(atd_sum)의 뒷단에서 발생하던 펄스들이 제거되고 앞단에서 생기는 그리니치(glitch) 성분에 의한 펄스들만 남으면 도 9의 회로로써 앞단의 펄스들을 합침으로써 그리니치 페일을 해결할 수 있다.
따라서, 도 9에 도시된 본 발명의 펄스이퀄라이즈신호 발생부(400)를 통과하면 입력 신호에 포함된 거의 모든 그리니치 성분이 제거된다.
이상에서 설명한 바와 같이, 본 발명에 의한 컨트롤 신호 발생회로에 의하면, 반도체 장치의 어드레스, 데이타, 컨트롤 핀등에 발생된 그리니치(Glitch) 신호를 딜레이 회로를 사용하여 제거시킴으로써, 반도체 장치 내부의 컨트롤 신호들이 미스 매치(Mis-match)되어 페일이 발생되는 것을 방지시킬 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 반도체 장치의 컨트롤 신호 발생회로에 있어서,
    외부로부터 수신된 어드레스 신호(Add)의 완충된 신호를 발생하고, 이때 발생된 신호에 포함된 노이즈 성분을 딜레이 회로부를 통해 제거시켜 출력하는 어드레스 버퍼부를 구비한 것을 특징으로 하는 컨트롤 신호 발생회로.
  2. 제 1 항에 있어서,
    상기 딜레이 회로부는 RC(Resistance-Capacitance) 딜레이 회로로 구성된 것을 특징으로 하는 컨트롤 신호 발생회로.
  3. 제 1 항에 있어서,
    상기 딜레이 회로부는 모스 게이트 딜레이 회로로 구성된 것을 특징으로 하는 컨트롤 신호 발생회로.
  4. 제 1 항에 있어서,
    상기 딜레이 회로부는 RC 딜레이 회로 및 모스 게이트 딜레이 회로로 구성된 것을 특징으로 하는 컨트롤 신호 발생회로.
  5. 어드레스 버퍼부 및 어드레스천이검출신호 합성 회로부를 포함하는 반도체장치의 컨트롤 신호 발생회로에 있어서,
    상기 어드레스천이검출신호 합성부로부터 출력된 신호(atd_sum)를 수신하여 이 입력된 신호(atd_sum)의 정수배 펄스폭을 갖는 신호를 발생하는 제 1 펄스 발생부와,
    상기 제 1 펄스 발생부의 출력 신호가 천이할때 정상 어드레스 천이 펄스폭에 상응하는 펄스를 발생하는 제 2 펄스 발생부와,
    상기 제 2 펄스 발생부의 출력 신호와 상기 신호(atd_sum) 및 칩 셀렉터바 신호(csb)를 조합하여 펄스 이퀄라이즈신호(peq)를 발생하는 제 3 펄스 발생부를 구비한 펄스이퀄라이즈신호 발생부를 포함하는 것을 특징으로 하는 컨트롤 신호 발생회로.
  6. 반도체 장치의 컨트롤 신호 발생회로에 있어서,
    외부로부터 수신된 어드레스 신호(Add)의 완충된 신호를 발생하고, 이때 발생된 신호에 포함된 노이즈 성분을 제 1 딜레이 회로부를 통해 제거시켜 출력하는 어드레스 버퍼부와,
    상기 어드레스 버퍼부로부터 수신된 신호가 천이되는 것을 검출한 신호(atd)를 발생하는 다수개의 어드레스 천이 검출부와,
    상기 어드레스 천이 검출부의 출력 신호(atd)들을 합한 신호(atd_sum)를 발생하는 어드레스천이검출신호 합성부와,
    상기 어드레스천이검출신호 합성부로부터 출력된 신호(atd_sum)를 수신하여이 신호(atd_sum)에 포함된 노이즈 성분을 제 2 딜레이 회로부를 통해 제거시켜 정상적인 펄스 이퀄라이즈신호(peq)를 발생하는 펄스이퀄라이즈신호 발생부와,
    상기 펄스이퀄라이즈신호 발생부로부터 발생된 펄스이퀄라이즈신호(peq)를 수신하여 펄스센스앰프인에이블신호(pse)를 발생하는 펄스센스앰프인에이블신호 발생부와,
    상기 펄스 센스앰프 인에이블신호(pse)를 수신하여 래치인에이블신호(latch)를 발생하는 래치신호 발생부를 구비한 것을 특징으로 하는 컨트롤 신호 발생회로.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 딜레이 회로부는 RC 딜레이 회로로 구성된 것을 특징으로 하는 컨트롤 신호 발생회로.
  8. 제 6 항에 있어서,
    상기 제 1 및 제 2 딜레이 회로부는 모스 게이트 딜레이 회로로 구성된 것을 특징으로 하는 컨트롤 신호 발생회로.
  9. 제 6 항에 있어서,
    상기 제 1 및 제 2 딜레이 회로부는 RC 딜레이 회로 및 모스 게이트 딜레이 회로로 구성된 것을 특징으로 하는 컨트롤 신호 발생회로.
  10. 제 6 항에 있어서, 상기 펄스이퀄라이즈신호 발생부는,
    상기 어드레스 천이 검출부로부터 출력된 신호(atd_sum)를 수신하여 이 입력된 신호(atd_sum)의 정수배 펄스폭을 갖는 신호를 발생하는 제 1 펄스 발생부와,
    상기 제 1 펄스 발생부의 출력 신호가 천이할때 정상 어드레스 천이 펄스폭에 상응하는 펄스를 발생하는 제 2 펄스 발생부와,
    상기 제 2 펄스 발생부의 출력 신호와 상기 신호(atd_sum) 및 칩 셀렉터바 신호(csb)를 조합하여 펄스 이퀄라이즈신호(peq)를 발생하는 제 3 펄스 발생부를 구비한 펄스이퀄라이즈신호 발생부를 포함하는 것을 특징으로 하는 컨트롤 신호 발생회로.
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