KR20010065899A - 잡음 제거를 위해 딜레이제어기를 갖는 지연고정루프 - Google Patents

잡음 제거를 위해 딜레이제어기를 갖는 지연고정루프 Download PDF

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Abstract

본 발명은 반도체메모리 장치의 지연고정루프(Delay Locked Loop)에 관한 것으로써, 이를 위한 본 발명은 반도체메모리 장치의 지연고정루프에 있어서, 딜레이제어기의 출력신호에 응답하여 클록의 시간 지연량을 조절할 수 있는 제어가능 딜레이체인부; 제어가능 딜레이체인부의 딜레이된 출력 클록신호와 기준 클록신호를 비교하여 시간 지연량의 증감을 판단하는 선지연-후지연 비교기; 시간지연량의 증감이 비교 판단된 선지연-후지연 비교기의 출력신호에 응답하여 제어가능 딜레이체인부의 시간 지연 가감을 제어하는 딜레이제어기를 포함하여 이루어진 것에 특징이 있다.

Description

잡음 제거를 위해 딜레이제어기를 갖는 지연고정루프{Delay locked loop having delay controller for noise immunity}
본 발명은 반도체메모리 장치에 관한 것으로, 특히 높은 잡음 제거를 갖는 지연고정루프(Delay Locked Loop)에 관한 것이다.
일반적으로 지연고정루프란 반도체메모리 장치에서 클록을 사용하는 동기식메모리의 내부클록을 에러없이 외부클록과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클록이 내부에서 사용될때 타이밍 딜레이가 발생하는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클록이 외부에서 들어오는 클록과 동일하도록 하기 위해서 사용한다.
도1은 종래기술의 지연고정루프의 블록도이다. 클록 신호(Clock_1)가 시간 지연량을 조절할 수 있는 제어가능 딜레이체인부(100)로 입력되어 일정한 딜레이를 거친후에 딜레이된 신호(Delayed_clock)을 만들어낸다. 그러면 딜레이된 신호 (Delayed_clock)가 시간 지연량을 늘려야 하는지 아니면 줄여야 하는지를 판단하는 선지연-후지연 비교기(110)로 입력되고 기준 신호(Clock_reference)와 비교되어 시간 지연량을 늘려야 하는지 아니면 줄여야 하는지를 판단하게 된다. 선지연-후지연 비교기(110)는 이렇게해서 판단된 출력신호(Add_delay, Subtract_delay)를 만들어내고 이 신호는 제어가능 딜레이체인부(100)로 피드백되어 딜레이를 가감하며 기준 신호와 딜레이된 신호의 시간 지연양이 같아질때까지 시간지연과 비교하는 과정을 반복하게 된다.
상기한 바와 같이 종래의 기술에서는 선지연-후지연 비교기(110)에서 시간 지연량을 늘려야 하는지 줄여야 하는지를 판단하면, 그 정보를 갖는 출력 신호(Add_delay, Subtract_delay)가 곧바로 제어가능 딜레이체인부(100)로 입력되어서 시간 지연의 양을 조절한다.
그러나 이와 같은 방법을 이용하는 경우의 단점은 잡음에 민감하다는 것이다. 만약 선지연-후지연 비교기(110)에서 전원 잡음, 혹은 방사 잡음, 혹은 기타 일정하지 않은 잡음에 의해서 순간적으로 잘못된 판단을 하게 되면, 곧바로 제어가능 딜레이체인부(100)에서의 시간지연량을 조절하게 되어 원하지 않는 시간지연량의 오차를 불러올 수 있다는 문제점이 발생하게 되는 것이다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 전원잡음이나 기타 랜덤(Random)한 잡음을 감소 또는 제거할 수 있는 지연고정루프 장치(DLL)를 제공하는데 그 목적이 있다.
도1은 종래기술의 지연고정루프의 블록도,
도2는 본 발명에서 딜레이 제어기를 갖는 시간지연고정루프의 블록도,
도3은 본 발명의 딜레이제어기에 관한 블록도,
도4는 본 발명의 딜레이제어기에 관한 또 다른 블록도,
도5는 양방향 쉬프트 레지스터를 이용해서 가감 집적기를 구현하는 방법을 도시한 회로도,
도6은 양방향 쉬프트 레지스터를 이용해서 가감 집적기를 구현하는 또 다른 방법을 도시한 회로도,
도7은 보통의 카운터를 이용하여 가감 집적기를 구현하는 방법을 도시한 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 제어가능 딜레이체인부 210 : 선지연-후지연 비교기
220 : 딜레이제어기
상기 목적을 달성하기 위하여 본 발명의 시간지연고정루프 장치는, 반도체메모리 장치의 지연고정루프에 있어서, 딜레이제어기의 출력신호(Add_delay, Subtract_delay)에 응답하여 클록의 시간 지연량을 조절할 수 있는 제어가능 딜레이체인부; 제어가능 딜레이체인부의 딜레이된 출력 클록신호(Delayed_clock)와 기준 클록신호(Clock_reference)를 비교하여 시간 지연량의 증감을 판단하는 선지연-후지연 비교기; 시간지연량의 증감이 비교 판단된 선지연-후지연 비교기의 출력신호(Add_delay_i, Sub_delay_i)에 응답하여 제어가능 딜레이체인부의 시간 지연 가감을 제어하는 딜레이제어기를 포함하여 이루어진다.
이와같이 본 발명은 상기 시간지연량의 증감이 비교 판단된 선지연-후지연 비교기의 출력신호(Add_delay_i, Sub_delay_i)에 응답하여 제어가능 딜레이체인부의 시간 지연 가감을 제어하는 딜레이제어기를 포함하는 구성을 가지고 있어 어떤 일정한 값에 도달하면 시간지연량의 가감을 조절하기 때문에 종래의 전원 잡음이나 기타 랜덤(Random)한 잡음을 제거하거나 감소할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도2는 본 발명에 따른 딜레이 제어기를 갖는 시간지연고정루프의 구성을 개념적으로 나타낸 것이다. 클록신호(Clock_1)가 제어가능 딜레이체인부(200)로 입력되어 딜레이가 된 신호(Delayed_clock)을 생성하고 딜레이된 신호 (Delayed_clock)은 선지연-후지연 비교기(210)로 입력되어 기준 신호 (Clock_reference) 와 비교되어 시간 지연량을 늘려야 하는지 아니면 줄여야 하는지를 판단하게 된다.
선지연-후지연 비교기의 출력신호(Add_delay_i, Sub_delay_i)는 딜레이제어기(220)로 입력되는데 딜레이제어기(220)은 전원선의 잡음 혹은 시스템에서의 일정하지 않은 잡음때문에 발생할 수 있는 시간 지연에 대한 순간적인 잘못된 결정을 회피하기 위한 수단으로, 상기 선지연-후지연 비교기(210)에서 시간 지연 추가 혹은 감소에 대한 판단을 그대로 적용하지 않고 두 번 이상에 걸친 연속적인 상기 시간 지연 추가 혹은 감소에 대한 판단을 모아서 일정한 기준을 만족해야만 제어가능 딜레이체인부(200)를 조절하여 시간 지연량을 바꾸도록 하는 역할을 한다. 딜레이제어기(220)의 출력신호(Add_delay, Sub_delay)는 제어가능 딜레이체인부(200)으로 다시 피드백되어 제어가능 딜레이체인부(200)의 시간 지연양을 조절하도록 한다.
도3은 본 발명의 일 실시예에 따른 딜레이제어기에 관한 블록도이다. 선지연-후지연 비교기(210)의 출력신호(Add_delay_i, Sub_delay_i)가 시간 지연량의 증가와 감소에 따른 카운팅(Counting)을 하는 가감 적분기(300)로 입력되어 시간지연량을 증가 혹은 감소하라는 신호(Add_delay, Sub_delay)를 생성한다. 가감 적분기(300)의 출력신호(Add_delay, Sub_delay)는 리셋 발생기(310)로 입력되어 가감 적분기(300)를 리셋하는 역할을 하는 리셋 신호(reset)를 생성한다. 가감 적분기(300)은 일종의 카운터로써 시간지연량을 증가하라는 입력신호(Add_delay_i)가 들어오면 '+1'로 받아들여서 카운터를 증가시키고, 시간지연량을 줄이라는 입력신호(Sub_delay_i)가 들어오면 '-1'로 받아들여서 카운터를 감소시킨다. 그 결과 카운터가 어떤 일정한 값에 도달하면, 실제로 시간 지연량을 증가하라는 신호(Add_delay)를 출력하고 또 다른 어떤 일정한 값에 도달하면, 실제로 시간 지연량을 감소시키는 신호(Sub_delay)를 출력한다.
도4는 본 발명의 다른 실시예에 따른 딜레이제어기에 관한 또 다른 블록도이다. 선지연-후지연 비교기(210)의 출력신호(Add_delay_i, Sub_delay_i)가 시간 지연량의 증가와 감소에 따른 카운팅(Counting)을 하는 가감 적분기(400)로 입력되어 시간지연량을 증가 혹은 감소하라는 신호(Add_delay, Sub_delay)를 생성한다. 가감 적분기(400)의 출력신호(Add_delay, Sub_delay)와 가감 적분기(400)의 입력 신호(Add_delay_i, Sub_delay_i)가 리셋 발생기(410)로 입력되어 가감 적분기(300)를 리셋하는 역할을 하는 리셋 신호(reset)를 생성한다. 가감 적분기(400)은 일종의 카운터로써 시간지연량을 늘이라는 입력신호(Add_delay_i)가 들어오면 '+1'로 받아들여서 카운터를 증가시키고, 시간지연량을 줄이라는 입력신호(Sub_delay_i)가 들어오면 '-1'로 받아들여서 카운터를 감소시킨다. 상기 리셋 발생기(410)의 입력으로 가감 적분기(400)의 입력 신호(Add_delay_i, Sub_delay_i)가 입력되는데 이것은 카운터를 리셋하는 것이 출력 신호(Add_delay, Sub_delay)가 출력되는 것에 의해서 리셋되는 것에 국한되는 것이 아니고 입력신호가 시간 지연량을 늘이라고 계속 들어오다가 시간 지연량을 줄이라는 신호가 들어오거나, 아니면 그 반대로 시간지연량을 줄이라고 들어오다가 시간지연량을 늘이라는 신호가 들어오면 카운터를 리셋하기 위함이다. 즉 연속적으로 계속 시간지연량을 늘이라는 신호가 어떤 일정한 횟수 이상 들어오면 실제로 시간지연량을 늘이도록 조절하기 위한 리셋신호를 출력하고, 혹은 연속적으로 계속 시간 지연량을 줄이라는 신호가 어떤 일정한 횟수 이상 들어오면 실제로 시간 지연량을 줄이도록 조절하기 위한 리셋신호를 출력하는 방법이다.
도5는 양방향 쉬프트 레지스터를 이용해서 가감 집적기(300, 400)을 구현하는 방법을 도시한 회로도이다. 구성을 살펴보면, 선지연-후지연 비교기(210)의 출력신호(Add_delay_i, Sub_delay_i)와 리셋 신호(reset)가 입력신호로 들어오는 쉬프트 레지스터가 일렬로 접속되어 입력신호(Add_delay_i, Sub_delay_i)에 따라 셋팅되는 쉬프트 레지스터의 값에 의해 출력신호(Add_delay_int, Sub_delay_int)를 생성하며, 상기 일렬로 접속된 쉬프트 레지스터를 리셋하면 초기치가 '1'로 셋팅되는 것과 초기치가 '0'으로 셋팅되는 것이 있어서, 초기치가 '1'로 셋팅되는 쉬프트 레지스터의 오른쪽과 왼쪽에 다수개의 초기치가 '0'으로 셋팅되는 레지스터를 위치시키는 구조로 되어 있다. 리셋 신호가 들어오면 쉬프트 레지스터의 종류에 따라서 각기 다르게 초기치가 셋팅이된다. 리셋 디제이블이라고 되어 있는 쉬프트 레지스터(510)은 상태 '0'으로 초기치가 셋팅이 되고 리셋 인에이블이라고 되어 있는 쉬프트 레지스터(520)은 상태 '1'으로 초기치가 셋팅이 된다. 입력 신호(Add_delay_i, Sub_delay_i)가 활성화되면 그때마다 상태 '1'을 가지고 있던 쉬프트 레지스터의 값이 왼쪽이나 오른쪽으로 이동한다. 그러다가 상태 '1'이 있었던 쉬프트 레지스터가 리셋 인에이블이라는 쉬프트 레지스터(520)의 오른쪽에 위치하면 시간 지연량을 늘이라는 출력 신호(Add_delay)를 내보내고, 왼쪽에 위치하면 시간 지연량을 줄이라는 신호(Sub_delay)를 내 보낸다. 또한, 리셋 신호(reset)를 받아서 처음 초기치가 셋팅되어 있던 위치로 상태 '1'을 되돌려 보낸다.
도6은 양방향 쉬프트 레지스터를 이용해서 가감 적분기(300)을 구현하는 또 다른 방법을 도시한 회로도이다. 구성은 선지연-후지연 비교기(210)의 출력신호(Add_delay_i, Sub_delay_i)와 리셋 신호(reset)가 입력신호로 들어오는쉬프트 레지스터가 일렬로 접속되어 입력신호(Add_delay_i, Sub_delay_i)에 따라 셋팅되는 쉬프트 레지스터의 값에 의해 출력신호(Add_delay_int, Sub_delay_int)를 생성하며, 상기 일렬로 접속된 쉬프트 레지스터를 리셋하면 초기치가 '1'로 셋팅되는 것과 초기치가 '0'으로 셋팅되는 것이 있어서, 초기치가 '1'로 셋팅되는 쉬프트 레지스터는 일렬로 접속된 쉬프트 레지스터의 오른쪽에 모두 일렬로 위치시키고 초기치가 '0'으로 셋팅되는 레지스터는 일렬로 접속된 쉬프트 레지스터의 왼쪽에 모두 일렬로 위치시키는 구조로 되어 있다.
상기 도5에서의 설명과 동작이 동일하며 다만 다른 점은 리셋하였을때 초기치가 논리 '0'로 셋팅되는 쉬프트 레지스터(610)과 초기치가 논리 '1'로 셋팅되는 쉬프트 레지스터(620)로 나누어 배열하였다는 점이다. 즉 최종적인 출력 신호(Add_delay_i)를 발생시키는 것은 항상 상태 로우를 오른쪽 쉬프트 레지스터로 전달하면 되고, 출력 신호(Sub_delay_i)를 발생시키는 것은 항상 상태 하이를 왼쪽 쉬프트 레지스터로 전달하면 되므로 회로 구성이 용이해 진다는 점이다.
도7은 보통의 카운터를 이용하여 가감 적분기(400)을 구현한 본 발명의 또 다른 실시예를 도시한 블록도이다.
도7을 참조하면, 본 실시예에 따른 가감 적분기는 선지연-후지연 비교기(210)의 출력신호 중에 딜레이를 가산하라는 정보를 갖는 제1출력 신호(Add_delay_i)를 입력받아 상기 제1출력 신호가 활성화하는 횟수를 카운팅하는 애드 딜레이 카운터(710)와, 상기 에드 딜레이 카운터(730)의 카운팅 횟수를 나타내는 출력을 입력 받아서 미리 정한 횟수에 도달했는지 살펴보고 만약 미리 정한횟수에 도달했으면 제어가능 딜레이체인부(200)로 출력 신호(Add_delay_int)를 출력하는 애드 딜레이 디코더(730)와, 애드 딜레이 디코더(730)의 출력 신호(Add_delay_int)와 딜레이를 감산하라는 정보를 갖는 선지연-후지연 비교기(210)의 제2출력 신호(Sub_delay_i)를 논리합하여 애드 딜레이 카운터(730)를 리셋하기 위한 리셋 신호를 발생하는 제1오어(OR) 게이트(750)를 구비하고, 선지연-후지연 비교기(210)의 제2출력신호(Sub_delay_i)를 입력받아 상기 제2출력신호가 활성화하는 횟수를 카운팅하는 서브 딜레이 카운터(720)와, 상기 서브 딜레이 카운터(740)의 횟수를 나타내는 출력을 입력 받아서 미리 정한 횟수에 도달했는지 살펴보고 만약 미리 정한 횟수에 도달했으면 제어가능 딜레이체인부(200)로 출력 신호(Sub_delay_int)를 출력하는 서브 딜레이 디코더(740)와, 서브 딜레이 디코더(740)의 출력 신호(Sub_delay_int)와 상기 제1출력 신호(Add_delay_i)를 논리합하여 서브 딜레이 카운터(740)를 리셋하기 위한 리셋 신호를 발생하는 제2오어(OR) 게이트(760)를 구비하고 있다.
애드 딜레이 카운터(710)가 리셋되는 경우는 두가지이다. 첫째는 상기 선지연-후지연 비교기의 제2출력 신호(Sub_delay_i)가 입력되어서 상기 선지연-후지연 비교기의 제1출력 신호(Add_delay_i)의 연속적인 입력이 깨어질때고, 두번째는 연속된 입력 신호(Add_delay_i)가 미리 정한 횟수 이상이 되어서 상기 출력 신호(Add_delay_int)가 출력되는 경우이다. 서브 딜레이 카운터(720)가 리셋되는 경우도 마찬가지아다. 즉, 첫째는 상기 신호 Add_delay_i가 입력되는 경우이고 두번째는 상기 신호 Sub_delay_i의 입력횟수가 미리 정한 횟수 이상이 되어서 출력신호 Sub_delay_int가 출력되는 경우이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 반도체메모리 장치의 지연고정루프 회로에서 미리 정한 일정한 조건에 만족하는 지를 점검하여 시간 지연량을 조절할 수 있는 딜레이제어기를 사용함으로써 제어가능 딜레이체인부에서 시간 지연량을 조절할 때 전원 잡음이나 방사 잡음, 혹은 기타 랜덤(Random)한 잡음등에 의한 원하지 않는 시간 지연량의 오차를 제거하거나 감소할 수 있도록 한다.

Claims (7)

  1. 반도체메모리장치의 지연고정루프에 있어서,
    클록 신호를 입력받아 상기 클록 신호의 시간 지연량을 조절하기 위한 제어가능 딜레이체인부;
    상기 제어가능 딜레이체인부로부터 출력된 딜레이된 클록신호와 기준 클록신호를 비교하여 시간 지연량의 증감을 판단하기 위한 비교기;
    시간지연량의 증감이 비교 판단된 상기 선지연-후지연 비교기의 출력신호가 활성화되는 갯수를 카운트하여 일정값 이상이 되면 상기 제어가능 딜레이체인부의 시간 지연 가감을 제어하는 딜레이제어기
    를 포함하여 이루어진 지연고정루프 장치.
  2. 제 1 항에 있어서,
    상기 딜레이제어기는,
    상기 비교기의 출력신호에 응답하여 실질적인 시간 지연량의 가감 정보를 갖는 제어 신호를 상기 제어가능 딜레이체인부로 출력하는 가감 적분기;
    상기 가감 적분기의 출력신호가 활성화되면 상기 가감 적분기를 리셋하는 리셋 수단
    을 포함하여 이루어진 것을 특징으로 하는 지연고정루프 장치.
  3. 제 1 항에 있어서,
    상기 딜레이제어기는,
    상기 비교기의 출력신호에 응답하여 실질적인 시간 지연량의 가감 정보를 갖는 제어 신호를 상기 제어가능 딜레이체인부로 출력하는 가감 적분기;
    상기 가감 적분기의 출력신호가 활성화되거나 상기 선지연-후지연 비교기의 시간 지연량을 가산하라는 출력 신호가 시간 지연량을 감산하라는 출력 신호로 바뀌거나, 시간 지연량을 감산하라는 출력 신호가 시간 지연량을 가산하라는 출력 신호로 바뀌면 상기 가감 적분기를 리셋하는 리셋 수단
    을 포함하여 이루어진 것을 특징으로 하는 지연고정루프 장치.
  4. 제 2 항에 있어서,
    상기 가감 적분기는,
    상기 리셋 발생기로부터의 리셋 신호에 응답하여 초기치를 상태 '1'로 갖는 제1쉬프트 레지스터;
    상기 리셋 발생기로부터의 리셋 신호에 응답하여 초기치를 상태 '0'으로 갖는 다수의 제2쉬프트 레지스터를 포함하여,
    상기 제1쉬프트 레지스터의 좌우측에 일렬로 접속되어 상기 선지연-후지연 바교기로부터의 출력 신호 중 딜레이를 가산하는 제1출력 신호가 활성화되면 우측으로 상태 '1'을 쉬프트시켜 상기 제어가능 딜레이체인부로 시간 지연량을 증가시키기 위한 제어신호를 출력하고, 상기 선지연-후지연 바교기로부터의 출력 신호 중 딜레이를 감산하는 제2출력 신호가 활성화되면 좌측으로 상태 '1'을 쉬프트시켜 상기 제어가능 딜레이체인부로 시간 지연량을 감소시키기 위한 제어신호를 출력하는 것을 특징으로 하는 지연고정루프 장치.
  5. 제 2 항에 있어서,
    상기 가감 적분기는,
    상기 리셋 발생기로부터의 리셋 신호에 응답하여 초기치를 상태 '1'로 갖는 다수의 제1쉬프트 레지스터;
    상기 리셋 발생기로부터의 리셋 신호에 응답하여 초기치를 상태 '0'으로 갖는 다수의 제2쉬프트 레지스터를 포함하여,
    상기 제1쉬프트 레지스터가 우측에 일렬로 접속되어 상기 선지연-후지연 바교기로부터의 출력 신호 중 딜레이를 가산하는 제1출력 신호가 활성화되면 우측으로 상태 '1'을 쉬프트시켜 상기 제어가능 딜레이체인부로 시간 지연량을 증가시키기 위한 제어신호를 출력하고, 상기 제2쉬프트 레지스터가 좌측에 일력로 접속되어 상기 선지연-후지연 바교기로부터의 출력 신호 중 딜레이를 감산하는 제2출력 신호가 활성화되면 좌측으로 상태 '1'을 쉬프트시켜 상기 제어가능 딜레이체인부로 시간 지연량을 감소시키기 위한 제어신호를 출력하는 것을 특징으로 하는 지연고정루프 장치.
  6. 제 1 항에 있어서,
    상기 딜레이제어기는,
    상기 비교기의 출력신호 중 시간 지연량을 증가시키라는 정보를 갖는 제1출력신호에 응답하여 상기 제1출력신호가 활성화되는 회수를 카운팅하는 애드 딜레이 카운터;
    상기 애드 딜레이 카운터로부터 카운팅의 횟수를 나타내는 출력을 입력 받아서 일정한 횟수에 도달했는지 감지하여 일정한 횟수에 도달했으면 상기 제어가능 딜레이체인부로 시간 지연량을 증가시키기 위한 제어신호를 생성하는 애드 딜레이 디코더;
    상기 애드 딜레이 디코더의 출력 신호와 상기 선지연-후지연 비교기의 출력신호 중 시간 지연량을 감소시키라는 정보를 갖는 제2출력신호를 논리합하여 상기 애드 딜레이 카운터를 리셋하는 제1리셋수단;
    상기 비교기의 제2출력신호에 응답하여 상기 제2출력신호가 활성화되는 횟수를 카운팅하는 서브 딜레이 카운터;
    상기 서브 딜레이 카운터로부터 카운팅의 횟수를 나타내는 출력을 입력 받아서 일정한 횟수에 도달했는지 감지하여 일정한 횟수에 도달했으면 상기 제어가능 딜레이체인부로 시간 지연량을 감소시키기 위한 제어신호를 출력하는 서브 딜레이 디코더;
    상기 서브 딜레이 디코더의 출력 신호와 상기 제1출력신호를 논리합하여 상기 서브 딜레이 카운터를 리셋하는 제2리셋수단
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프 장치.
  7. 제 6 항에 있어서,
    상기 제1 및 제2리셋수단은 각각 오어(OR) 게이트를 포함하는 것을 특징으로 하는 지연고정루프 장치.
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