KR20090044995A - 고속 클록 검지회로 - Google Patents

고속 클록 검지회로

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KR20090044995A
KR20090044995A KR1020080088094A KR20080088094A KR20090044995A KR 20090044995 A KR20090044995 A KR 20090044995A KR 1020080088094 A KR1020080088094 A KR 1020080088094A KR 20080088094 A KR20080088094 A KR 20080088094A KR 20090044995 A KR20090044995 A KR 20090044995A
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켄타 야마다
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

임의의 주기를 임계값으로 하여 고속 클록 신호를 검지할 수 있는 고속 클록 검지회로를 제공한다. 본 발명에 의한 고속 클록 검지회로는, 이상 고속상태에 대응하는 클록 주기 이상의 지연시간이 설정된 지연회로와, 상기 클록 신호에 따라 딜레이 플립플롭 동작하고, 자신의 출력 신호가 반전 귀환 입력되는 제1플립플롭회로와, 상기 클록 신호에 따라 딜레이 플립플롭 동작하여 자신의 출력 신호가 상기 지연회로를 거쳐서 반전 귀환 입력되는 제2플립플롭회로와, 상기 제1플립플롭회로의 출력 신호와 상기 제2플립플롭회로의 출력 신호의 차분을 검지하고, 상기 차분의 발생에 따라 상기 이상 주기상태를 표시하는 고속 클록 검지 신호를 상기 기능 회로에 공급하는 검출 결과 출력회로를 포함한다.
Figure P1020080088094
고속 클록 검지, 지연회로, 플립플롭회로, 이상 주기상태

Description

고속 클록 검지회로{HIGH-SPEED CLOCK DETECTION CIRCUIT}
본 발명은, 클록 주파수에 따라 동작하는 LSI 등의 회로 장치에 구비되어, 클록 주파수가 고속화하는 이상을 검지하는 고속 클록 검지회로에 관한 것이다.
금융 시스템에 사용되는 결제 단말 등의 장치에는 높은 시큐리티가 요구된다. 이러한 장치에 사용되는 LSI는 기업 내부나 외부에서의 공격에 의해, 부정하게 데이터가 바뀌거나 데이터가 도둑 맞거나 하는 해킹의 위험에 노출되어 있다. LSI에 대한 공격에는 여러 가지 방법이 있지만, 한가지 방법으로서는, LSI의 외부 클록을 의도적으로 빠르게 하여 해당 LSI에 구비된 CPU를 오동작시키는 공격이 있다. 그래서, 이러한 공격에 대하여 LSI가 오동작하지 않도록, 규정 주파수 이외의 클록 주파수를 검지하는 클록 검지회로가 요구된다.
도 1은, 종래의 클록 검지회로예의 개요를 나타내고 있다. 이 예에서는, 외부에서 공격당하기 어렵게 하기 위해 링 오실레이터에 의해 기준 클록이 생성되고 있다. 이 기준 클록으로 카운트 동작을 하는 카운터 A와 CPU 클록으로 카운트 동작 을 하는 카운터 B에서 각각 카운트 업이 행해지고, 카운터의 오버플로우 신호와 카운트 값을 사용해서 기준 클록과의 비율이 감시되어, CPU 클록의 주파수가 고속 클록의 고주파인지 아닌지가 검지된다.
그렇지만, 도 1에 도시된 예에서는, 고속 클록을 검지할 때에 카운터가 오버플로우를 일으킬 때까지의 일정한 간격으로 감시 및 검지를 행하고 있었기 때문에, 일시적인 고속 클록, 예를 들면 수 펄스∼수백 펄스수의 고속 클록에 의한 공격을 검지할 수 없었다.
특허문헌 1은, 클록 신호의 주기가 제한값을 초과한 것을 검출해서 오동작을 방지하는 것이 가능한 반도체 시험장치를 개시하고 있다. 그래서, 이러한 클록 검지회로를 해킹 방지를 위해 LSI에 짜넣는 것에 의해, 일시적인 고속 클록에 의한 공격을 검지하는 것을 생각할 수 있다.
[특허문헌 1] 일본국 특개평 7-151839호 공보
그렇지만, 특허문헌 1에 개시되어 있는 기술에서는, 검지하고 싶은 클록 신호의 주기에 제약이 부과된다고 하는 문제가 있다. 특허문헌 1에 개시되어 있는 기술은, 기준이 되는 소정의 펄스폭을 갖는 동시에 클록 신호의 펄스폭만큼 지연된 지연 신호의 파형과, 클록 신호의 파형의 논리곱을 직접 취하는 것에 의해 검출 신호를 발생하는 구성으로, 클록 신호의 펄스폭을 고정적인 것으로서 취급하고 있다. 즉, 클록 신호의 주기가 변동하는 동시에 펄스폭이 변동하는 것과 같은 경우, 예를 들면 듀티비가 고정이고 클록의 고속화에 따라서 펄스폭이 작아지는 것과 같은 경우가 상정되지 않고 있다. 예를 들면, 펄스폭이 15nsec로 설정되면 15nsec 이하의 펄스 주기는 모두 이상으로 검지되어 버리게 된다.
본 발명은 이상의 문제를 고려하여 고안된 것으로, 그 목적은, 임의의 주기를 임계값으로 하여 고속 클록 신호를 검지할 수 있는 고속 클록 검지회로를 제공하는 것이다.
본 발명에 의한 고속 클록 검지회로는, 클록 신호에 따라 동작하는 기능 회로로부터 상기 클록 신호를 입력하고, 그것의 이상 고속상태를 검지하는 고속 클록 검지회로로서, 상기 이상 고속상태에 대응하는 주기 이상의 지연시간이 설정된 지연회로와, 상기 클록 신호에 따라 딜레이 플립플롭 동작하여, 자신의 출력 신호가 반전 귀환 입력되는 제1플립플롭회로와, 상기 클록 신호에 따라 딜레이 플립플롭 동작하여, 자신의 출력 신호가 상기 지연회로를 거쳐서 반전 귀환 입력되는 제2플립플롭회로와, 상기 제1플립플롭회로의 출력 신호와 상기 제2플립플롭회로의 출력 신호의 차분을 검지하고, 상기 차분의 발생에 따라 상기 이상 고속상태를 표시하는 고속 클록 검지 신호를 상기 기능 회로에 공급하는 검출 결과 출력회로를 포함하는 것을 특징으로 한다.
본 발명에 의한 고속 클록 검지회로에 따르면, 펄스폭 여하에 상관없이, 임의의 주기를 임계값으로 하여 고속 클록을 검지할 수 있다.
본 발명의 실시예에 대해서 첨부의 도면을 참조하면서 상세하게 설명한다.
<제 1 실시예>
도 2는, 본 발명의 제1 실시예를 나타내고, 고속 클록 검지회로의 구성을 나타내고 있다. 고속 클록 검지회로(100)는, 크게 3개의 회로부로 나뉘어, 보통 루프백 회로부(20)와, 지연 루프백 회로부(30)와, 검지 결과 출력회로부(10)로 구성된다.
통상 루프백 회로부(20)는, D(딜레이)형의 플립플롭회로(21)와 반전 회로(22)를 포함하고, 플립플롭회로(21)의 출력 신호(F/F-1값)를 반전 회로(22)에 의해 반전하고, 얻어지는 반전 신호를 단순히 루프백시켜서 통상 루프백 신호로서 플립플롭회로(21)에 귀환 입력하고 있다. 또한, 플립플롭회로(21)의 클록 단자에는 외부에서 입력되는 CPU 클록 신호가 공급된다.
지연 루프백 회로부(30)는, D형의 플립플롭회로(31)와 반전 회로(32)와 지연회로(33)를 포함하고, 플립플롭회로(31)의 출력 신호(F/F-2값)를 반전 회로(32)에 의해 반전하여, 얻어지는 반전 신호를 지연회로(33)에 의해 지연시킨 후에 루프백 시켜서 지연 루프백 신호로서 플립플롭회로(31)에 귀환 입력하고 있다. 또한, 플립플롭회로(31)의 클록 단자에는 외부에서 입력되는 CPU 클록 신호가 공급된다.
지연회로(33)는 버퍼 등의 딜레이 소자에 의해 실현된다. 지연회로(33)의 지연량 TD는 딜레이 소자의 구성 여하에 의해 임의로 설정가능하며, 고속으로 간주되는 이상 동작 주파수의 임계값을 제공한다. 지연량 TD는, 통상, CPU의 최대 동작 주파수에 해당하는 주기 TC보다 다소 큰 지연량으로 설정된다. 예를 들면, CPU의 최대 동작 주파수 50MHz라고 하면, 이것에 해당하는 주기 TC은 20nsec이다. 따라서, 최대 동작 주파수에 대한 마진을 확보해서 이상 동작 주파수를 48MHz라고 하면, 지연회로(33)의 지연량 TD는 21nsec의 지연량으로 설정된다. 물론, 이상 동작 주파수를 최대 동작 주파수와 같거나, 혹은 최대 동작 주파수보다 약간 빠른 주파수까지 허용하는 경우도 생각되기 때문에, 지연량 TD는, 최대 동작 주파수의 주기 TC보다도 낮게 설정해도, 같게 설정해도, 높게 설정해도 된다. 더구나, 이상 동작 주파수가 CPU의 최대 동작 주파수와는 직접 관계가 없는 임의의 기준에 의해 결정되어 지연량 TD가 설정되어도 된다.
검지 결과 출력회로부(10)는, D형의 플립플롭회로(11)와, 배타적 논리합회로(12)와, 논리합회로(13)를 포함한다. 배타적 논리합회로(12)는, 통상 루프백 회로부(20)로부터의 반전 신호와, 지연 루프백 회로(30)로부터의 반전 신호의 배타적 논리합(EX-OR값)을 논리합회로(13)의 한쪽에 입력한다. 논리합회로(13)의 출력 신 호는 플립플롭회로(11)에 입력된다. 플립플롭회로(11)의 출력 신호는 고속 클록 검지 신호로서 출력되는 동시에 논리합회로(13)의 다른 쪽에 입력된다. 플립플롭회로(11)의 클록 단자에는, 외부에서 입력되는 CPU 클록 신호가 공급되어도 되고, 제어회로로부터 공급되는 다른 제어 클록 신호라도 된다.
도 3은, 본 발명에 의한 고속 클록 검지회로가 컴퓨터 시스템에 적용된 경우의 예를 나타내고 있다. 여기에서, 컴퓨터 시스템은, 원하는 기능을 발휘하는 기능 회로로서, CPU(200)과, 메모리(500)와, 기능 모듈이나 입출력 모듈 등의 주변회로(600)와, 제어회로(300)로 구성되고, 이들 각 부분이 버스(400)를 통해서 서로 접속된다. 제어회로(300)는, 예를 들면 내부의 링 오실레이터 클록 등에 의해 CPU 클록 신호와는 다른 클록으로 동작하고, 외부 입력 클록을 기초로 해서 CPU 클록 신호를 생성하여, CPU(200)에 대하여 상기 CPU 클록 신호를 공급하는 동시에 전원 ON/OFF의 제어를 행한다. 고속 클록 검지회로(100)는, 상기 CPU 클록 신호를 입력하는 동시에, 고속 클록의 검지에 따라, 고속 클록 검지 신호를 제어회로(300)에 공급한다. CPU 클록 신호는, 외부 입력되는 클록을 기초로 해서 생성되기 때문에, 외부의 부정 동작 또는 이상 동작에 의해 정상적인 주파수 범위에서 일탈하여 이상한 고주파로 될 가능성이 있다.
도 4는, 제1 실시예에 있어서의 고속 클록 검지회로의 동작 타이밍을 도시하고 있다. 본 도면을 참조하면, CPU 클록 신호와, 통상 루프백 신호와, 통상 루프백 회로에 있어서의 F/F-1값과, 지연 루프백 신호와, 지연 루프백 회로에 있어서의 F/F-2값과, 배타적 논리합회로에 있어서의 EX-OR값과, 고속 클록 검지 신호(F/F-3 값) 각각이 횡축을 시간축으로 하여 표시되어 있다. 이 횡축에 있어서, CPU 클록 신호의 주기가 TC로 표시되고, 또한 그것의 클록 타이밍이 t1∼tn(n은 정수)으로 표시되어 있다.
타이밍 t1∼t3의 기간에 있어서, 통상 루프백 신호와 F/F-1값은, CPU 클록 신호의 클록에 따라, 서로 교대로 반전하는 펄스 파형을 보인다. 예를 들면, 타이밍 t2에 있어서, 지연 루프백 신호의 값은 "0"에서 "1"로 변화되는데 반해, F/F-1값은 "1"에서 "0"으로 변화한다.
한편, 지연 루프백 신호는, 통상 루프백 신호에 비해, 지연회로에 의한 지연시간 TD 만큼 늦은 펄스파형을 보인다. 그러나, 지연시간 TD가 CPU 클록 신호의 주기 TC이 보다도 짧은 한, 지연 루프백 신호의 하강은, CPU 클록 신호의 다음의 클록펄스의 상승보다 전에 발생한다. 예를 들면, 타이밍 t2에 있어서, 지연 루프백 신호의 값은 이미 "0"이다. 따라서, 타이밍 t2에 있어서의 클록펄스의 상승에 따라, 지연 루프백 회로에 있어서의 플립플롭회로의 출력 신호의 F/F-2값은 "1"로부터 "0"으로 변화한다.
이 시점에서는, F/F-1값 및 F/F-2값이 모두 "0"이며, 그것들의 반전 신호의 값은 모두 "1"이 되어 차분이 없기 때문에, 배타적 논리합회로의 출력 신호의 EX-OR값은 "0"이 된다. 타이밍 t3에 있어서, CPU 클록 신호의 클록펄스에 따라, EX-OR값 "0"이 검지 결과 출력회로부에 있어서의 플립플롭회로에 의해 유지되어, 고속 클록 검지 신호(F/F-3값) "0"이 출력된다. 이것은 CPU 클록 신호가 정상인 것을 표 시하고 있다.
타이밍 t4의 첫머리에 있어서 외부에서의 공격이 발생하여, CPU 클록 신호의 주기 TC이 이전보다도 짧아져, 지연시간 TD 미만이 되었다고 한다. 이 경우, 통상 루프백 신호와 F/F-1값은, 주기가 짧아진 CPU 클록 신호의 클록에 따라, 이전과 동일하게 서로 교대로 반전하는 펄스 파형을 보인다. 예를 들면, 타이밍 t5에 있어서 F/F-1값은 "1"에서 "0"으로 변화한다.
그러나, 지연 루프백 신호에 대해서 보면, 지연시간 TD가 CPU 클록 신호의 주기 TC보다도 길기 때문에, 지연 루프백 신호의 하강은, CPU 클록 신호의 다음의 클록펄스의 상승보다도 나중으로 늦는다. 예를 들면, 타이밍 t5에 있어서, 지연 루프백 신호의 값은 아직도 "1"이다. 따라서, 타이밍 t5에 있어서의 클록펄스의 상승에 따라, 지연 루프백 회로에 있어서의 플립플롭회로의 출력 신호의 F/F-2값은 "1"인 채이다.
이 시점에서, F/F-1값이 "0"인데 반해서 F/F-2값은 "1"로서, 그것들의 반전 신호의 값은 서로 달라 차분이 발생하였기 때문에, 배타적 논리합회로의 출력 신호의 EX-OR값은 "1"이 된다. 타이밍 t6에 있어서, CPU 클록 신호의 클록펄스에 따라, EX-OR값 "1"이 검지 결과 출력회로부에 있어서의 플립플롭회로에 의해 유지되어, 고속 클록 검지 신호(F/F-3값) "1"이 출력된다. 이것은 CPU 클록 신호가 이상하다는 것을 표시하고 있다.
타이밍 t11 이후에 있어서, 외부에서의 공격이 멈추어, CPU 클록 신호의 주 기 TC이 이전으로 회복되었다고 하더라도, 그 후에는 고속 클록 검지 신호(F/F-3값)는 "1"을 출력한다. 이상을 표시하는 고속 클록 검지 신호에 따라, 제어회로가 CPU의 클록이나 전원을 정지하는 등의 처치를 행할 수 있다.
이상의 제1 실시예에 있어서, 고속 클록 검지회로(100)는, 고속 클록이 입력되었을 경우, 클록을 카운트하지 않고 바로 고속 클록이 입력된 것을 검지할 수 있다. 그 때문에, 적은 펄스의 고속 클록에 의한 공격에 대해서도, 이것을 검지할 수 있다. 또한, 링 오실레이터나 카운터 회로를 필요로 하지 않고 3개의 플립플롭회로와 몇 개의 논리 게이트만으로 구성하고 있기 때문에, LSI의 칩 면적을 크게 하지 않고, 또한 LSI의 칩 비용을 낮출 수 있다.
고속 클록이라고 판정하는 임계값은, 지연회로에 있어서의 지연량에 의해 설정할 수 있다. 상기 지연량은 고속 클록 주파수에 대응하는 주기를 제공하면 되고, 해당 고속 클록의 펄스폭을 특별히 고려할 필요가 없다. 또한, 상기 지연량에 의해 정확하게 정상과 이상의 경계가 판정되기 때문에, 검지 오차를 위한 마진을 과대하게 고려할 필요가 없다.
<제 2 실시예>
도 5는, 본 발명의 제2 실시예를 나타내고, 고속 클록 검지회로의 구성을 보이고 있다. 고속 클록 검지회로(100)는, 통상 루프백 회로부(20)과, 지연 루프백 회로부(30)과, 검지 결과 출력회로부(10)로 구성된다. 제2 실시예에 있어서의 통상 루프백 회로부(20) 및 지연 루프백 회로부(30)는, 제1 실시예에 있어서와 동일한 구성을 구비한다.
제2 실시예에서는, 검지 결과 출력회로부(10)의 구성이 제1 실시예의 경우와는 다르다. 검지 결과 출력회로부(10)는, 배타적 논리합회로(12)와, 복수의 플립플롭회로에 의해 실현될 수 있는 카운터(14)를 포함한다. 배타적 논리합회로(12)는, 통상 루프백 회로부(20)로부터의 반전 신호와, 지연 루프백 회로(30)로부터의 반전 신호의 배타적 논리합(EX-OR값)을 카운터(14)에 입력한다. 카운터(14)는, CPU 클록 신호에 동기해서 배타적 논리합(EX-OR값)이 "1"이 되는 상태를 카운트하고, 그 카운트 값이 카운트 임계값을 넘었을 때에 처음으로 고속 클록 검지 신호를 출력한다. 상기 카운트 임계값은 미리 적절한 값으로 조정된다. 이에 따라 노이즈 등에 의한 고속 클록 오검지가 회피된다.
도6은, 제2 실시예에 있어서의 고속 클록 검지회로의 동작 타이밍을 보이고 있다. 전제로서 상기한 카운트 임계값을 3이라고 한다. 타이밍 t1∼t5에 이르는 동작은 제1 실시예와 같다. 즉, 타이밍 t5 이전에 있어서는, 배타적 논리합회로의 EX-OR값이 "0"을 유지하고 있기 때문에, 카운터 값은 "0"인 상태이다.
타이밍 t5에 있어서, 고속 클록을 검지한 것부터 배타적 논리합회로의 출력 신호의 EX-OR값은 "1"이 된다. 그리고, 타이밍 t6에 있어서, CPU 클록 신호의 클록펄스에 따라, 카운터가 이 EX-OR값 "1"을 입력하여, 카운트 값을 1로 한다. 이어서, 타이밍 t7에 있어서, 카운터는, 계속해서 유지되어 있는 EX-OR값 "1"을 입력하여, 카운트 값을 2로 한다.
타이밍 t10에 있어서, 카운트 값이 카운트 임계값 "3"에 이르렀기 때문에, 고속 클록 검지 신호가 "1"이 되고, 이후 카운터에 의해 유지된다.
이상의 제2 실시예에 있어서, 노이즈를 원인으로 하는 고속 클록 오류 검출이 회피되고 있다. 제1 실시예에서는, 외부입력 클록에 노이즈 등에 의해 순간적으로 고속 클록이 입력된 상태가 되어 버리면 오검지해 버릴 가능성이 있었다. 그러나, 제2 실시예에서는, 검지 결과 출력회로부에서 일정 회수 카운트업했을 경우에만 고속 클록 검지 신호를 출력하기 때문에, 외부 입력 클록에 순간적으로 노이즈가 생긴 경우 등에 있어서도, 오류가 없는 고속 클록 검지가 가능하다.
<제3 실시예>
도7은, 본 발명의 제3실시예를 나타내고, 고속 클록 검지회로의 구성을 보이고 있다. 고속 클록 검지회로(100)는, 통상 루프백 회로부(20)와, 지연 루프백 회로부(30)와, 검지 결과 출력회로부(10)로 구성되는 동시에, 카운트 임계값 설정 레지스터(41) 및 버스 인터페이스(42)를 더 포함한다. 제3 실시예에 있어서의 통상 루프백 회로부(20) 및 지연 루프백 회로부(30)는, 제1 및 제2 실시예에 있어서와 동일한 구성을 구비한다.
제3 실시예에 있어서의 검지 결과 출력회로부(10)는, 제2 실시예에 있어서의 구성에 덧붙여, 카운트 임계값 설정 레지스터(41)를 참조해서 카운트 임계값을 변경하는 기능을 갖춘다. 카운트 임계값 설정 레지스터(41)의 내용은, 버스 인터페이스(42)를 통해 제어회로(도 2 참조)에 있어서의 소프트웨어의 실행에서 설정된다. 카운터(14)는, 카운트 임계값 설정 레지스터(41)에 설정된 카운트 임계값에 따라, 제2 실시예의 경우와 같은 방법으로 고속 클록 검지 신호를 출력한다.
이상의 제3 실시예에 있어서, 카운트 임계값이 소프트웨어로부터 변경 가능하게 되어 있다. 제2 실시예에서는 노이즈 등에 의해 오검지하지 않도록 카운터를 설치하고 있었지만, 노이즈의 영향 정도와 시큐리티 확보를 양립하는데에 최적의 카운트 임계값으로 조정하는 것은 용이하지는 않다. 그러나, 제3 실시예에 있어서는, 카운트 임계값이 소프트웨어로부터 변경 가능하게 됨으로써 최적의 카운트 임계값의 조정을 유연하게 행하는 것이 가능하다.
본 발명에 의한 고속 클록 검지회로는, 결제 단말과 같이 시큐리티가 요구되는 장치에 사용되는 LSI 뿐만 아니라, 외부에서의 해킹 행위가 상정되는 다양한 LSI에 탑재할 수 있다.
도 1은 종래의 고속 클록 검지회로의 개요를 나타낸 개요도이다.
도 2는 본 발명의 제1 실시예를 나타내고, 고속 클록 검지회로의 구성을 나타낸 블록도이다.
도 3은 본 발명에 의한 고속 클록 검지회로가 컴퓨터 시스템에 적용되었을 경우의 예를 나타낸 블록도이다.
도 4는 제1 실시예에 있어서의 고속 클록 검지회로의 동작 타이밍을 나타내는 타임 차트이다.
도 5는 본 발명의 제2 실시예를 나타내고, 고속 클록 검지회로의 구성을 나타내는 블록도이다.
도 6은 제2 실시예에 있어서의 고속 클록 검지회로의 동작 타이밍을 나타낸 타임 차트이다.
도 7은 본 발명의 제3 실시예를 나타내고, 고속 클록 검지회로의 구성을 나타내는 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 검지 결과 출력회로부
11, 21, 31: 플립플롭회로
12: 배타적 논리합회로
13: 논리합회로
20: 통상 루프백 회로부
22, 32: 반전회로
30: 지연 루프백 회로부
33: 지연회로
41: 카운트 임계값 설정 레지스터
42: 버스 인터페이스
100: 고속 클록 검지회로
200: CPU
300: 제어회로
400: 버스
500: 메모리
600: 주변회로

Claims (3)

  1. 클록 신호에 따라 동작하는 기능 회로로부터 상기 클록 신호를 입력하여, 그것의 이상 고속상태를 검지하는 고속 클록 검지회로로서,
    상기 이상 고속상태에 대응하는 클록 주기 이상의 지연시간이 설정된 지연회로와,
    상기 클록 신호에 따라 딜레이 플립플롭 동작하여, 자신의 출력 신호가 반전 귀환 입력되는 제1플립플롭회로와,
    상기 클록 신호에 따라 딜레이 플립플롭 동작하여, 자신의 출력 신호가 상기 지연회로를 거쳐서 반전 귀환 입력되는 제2플립플롭회로와,
    상기 제1플립플롭회로의 출력 신호와 상기 제2플립플롭회로의 출력 신호의 차분을 검지하고, 상기 차분의 발생에 따라 상기 이상 고속상태를 표시하는 고속 클록 검지 신호를 상기 기능 회로에 공급하는 검출 결과 출력회로를 포함하는 것을 특징으로 하는 고속 클록 검지회로.
  2. 제 1항에 있어서,
    상기 검출 결과 출력회로는, 상기 차분의 발생을 카운트하고, 그 카운트 값이 소정 임계값에 이르렀을 경우에 상기 고속 클록 검지 신호를 출력하는 것을 특징으로 하는 고속 클록 검지회로.
  3. 제 2항에 있어서,
    상기 검출 결과 출력회로는, 상기 소정 임계값이 설정되는 카운트 임계값 설정 레지스터를 포함하고, 상기 카운트 임계값 설정 레지스터의 내용을 상기 기능 회로에서 변경이 자유롭게 하는 수단을 더 포함하는 것을 특징으로 하는 고속 클록 검지회로.
KR1020080088094A 2007-10-31 2008-09-08 고속 클록 검지회로 KR101440403B1 (ko)

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