JP2001244796A - 半導体メモリ用遅延固定ループ装置 - Google Patents
半導体メモリ用遅延固定ループ装置Info
- Publication number
- JP2001244796A JP2001244796A JP2001000035A JP2001000035A JP2001244796A JP 2001244796 A JP2001244796 A JP 2001244796A JP 2001000035 A JP2001000035 A JP 2001000035A JP 2001000035 A JP2001000035 A JP 2001000035A JP 2001244796 A JP2001244796 A JP 2001244796A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- output signal
- subtraction
- addition
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 230000004044 response Effects 0.000 claims description 9
- 230000009467 reduction Effects 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 6
- 230000002457 bidirectional effect Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 電源からの雑音やその他のランダムな雑音に
起因するクロックの遅延時間の誤差の発生を防止または
低減することができる半導体メモリ用遅延固定ループ装
置を提供すること。 【解決手段】 入力されたクロック信号の遅延時間を調
節するための制御可能な遅延チェーン部200と、制御可
能な遅延チェーン部200から出力された遅延されたクロ
ック信号と基準クロック信号とを比較して、遅延時間の
増減を判断するための比較器210と、比較器210からの活
性化された出力信号の個数をカウントして一定の値以上
となった際に、制御可能な遅延チェーン部200の遅延時
間の加算・減算を制御する遅延制御器220とを装備す
る。
起因するクロックの遅延時間の誤差の発生を防止または
低減することができる半導体メモリ用遅延固定ループ装
置を提供すること。 【解決手段】 入力されたクロック信号の遅延時間を調
節するための制御可能な遅延チェーン部200と、制御可
能な遅延チェーン部200から出力された遅延されたクロ
ック信号と基準クロック信号とを比較して、遅延時間の
増減を判断するための比較器210と、比較器210からの活
性化された出力信号の個数をカウントして一定の値以上
となった際に、制御可能な遅延チェーン部200の遅延時
間の加算・減算を制御する遅延制御器220とを装備す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電源からの雑音や
その他の雑音に起因するクロック信号の遅延時間の誤差
の発生を防止または低減することができる半導体メモリ
用遅延固定ループ装置に関する。
その他の雑音に起因するクロック信号の遅延時間の誤差
の発生を防止または低減することができる半導体メモリ
用遅延固定ループ装置に関する。
【０００２】
【従来の技術】一般に、半導体メモリ装置では、同期を
とるためにクロックが用いられており、遅延固定ループ
装置は、同期式半導体メモリ装置における内部クロック
と、外部クロックとを一致させるようにするために用い
られる回路である。すなわち、遅延固定ループは、外部
から入力されるクロックが内部で用いられる際にタイミ
ング遅延が発生するので、このタイミング遅延を調節す
ることによって、同一のタイミングになるようにするた
めに用いられる。
とるためにクロックが用いられており、遅延固定ループ
装置は、同期式半導体メモリ装置における内部クロック
と、外部クロックとを一致させるようにするために用い
られる回路である。すなわち、遅延固定ループは、外部
から入力されるクロックが内部で用いられる際にタイミ
ング遅延が発生するので、このタイミング遅延を調節す
ることによって、同一のタイミングになるようにするた
めに用いられる。
【０００３】図1は、従来の技術に係る半導体メモリ用
遅延固定ループ装置を示すブロック図である。クロック
信号Clock 1が遅延時間を調節できる制御可能な遅延チ
ェーン部100に入力されると、一定の遅延を経た後に遅
延された信号Delayed clockが生成される。次に、遅延
されたクロック信号Delayed clockが、遅延時間を増や
すべきかまたは減らすべきかを判断する比較器110に入
力され、基準信号Clock referenceと比較されて、遅延時
間を増やすべきか、または減らすべきかが判断される。
比較器110は、このようにして判断された出力信号Add
delay、Subtract delay（以下、Sub delayと記す）を
出力し、これらの信号は、制御可能な遅延チェーン部10
0にフィードバックされて、遅延を加算・減算して基準
信号と遅延された信号(Delayed clock)とが同期がとれ
るまで比較する過程が繰り返される。
遅延固定ループ装置を示すブロック図である。クロック
信号Clock 1が遅延時間を調節できる制御可能な遅延チ
ェーン部100に入力されると、一定の遅延を経た後に遅
延された信号Delayed clockが生成される。次に、遅延
されたクロック信号Delayed clockが、遅延時間を増や
すべきかまたは減らすべきかを判断する比較器110に入
力され、基準信号Clock referenceと比較されて、遅延時
間を増やすべきか、または減らすべきかが判断される。
比較器110は、このようにして判断された出力信号Add
delay、Subtract delay（以下、Sub delayと記す）を
出力し、これらの信号は、制御可能な遅延チェーン部10
0にフィードバックされて、遅延を加算・減算して基準
信号と遅延された信号(Delayed clock)とが同期がとれ
るまで比較する過程が繰り返される。
【０００４】上記のように、従来の技術では、比較器11
0で遅延時間を増やすべきか、または減らすべきかを判
断すれば、その情報を有する出力信号Add delay、Sub
delayが直ちに制御可能な遅延チェーン部100に入力
（フィードバック）されて遅延時間を調節する。
0で遅延時間を増やすべきか、または減らすべきかを判
断すれば、その情報を有する出力信号Add delay、Sub
delayが直ちに制御可能な遅延チェーン部100に入力
（フィードバック）されて遅延時間を調節する。
【０００５】しかしながら、このような装置を用いる場
合の短所は、雑音に敏感であるということである。もし
比較器110が電源からの雑音あるいはその他のランダム
な雑音の影響を受けて、瞬間的に誤った判断をすると、
直ちに制御可能な遅延チェーン部100で誤った遅延時間
の調節が行われるので、遅延時間に誤差が生じる。
合の短所は、雑音に敏感であるということである。もし
比較器110が電源からの雑音あるいはその他のランダム
な雑音の影響を受けて、瞬間的に誤った判断をすると、
直ちに制御可能な遅延チェーン部100で誤った遅延時間
の調節が行われるので、遅延時間に誤差が生じる。
【０００６】
【発明が解決しようとする課題】本発明は、上記のよう
な従来の技術の問題点を解決するためになされたもの
で、電源からの雑音やその他のランダムな雑音に起因す
るクロックの遅延時間の誤差の発生を低減または除去す
ることができる半導体メモリ用遅延固定ループ装置(DD
L)を提供することを目的とする。
な従来の技術の問題点を解決するためになされたもの
で、電源からの雑音やその他のランダムな雑音に起因す
るクロックの遅延時間の誤差の発生を低減または除去す
ることができる半導体メモリ用遅延固定ループ装置(DD
L)を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ用
遅延固定ループ装置は、クロック信号が入力されて、ク
ロック信号の遅延時間を調節するための制御可能な遅延
チェーン部と、制御可能な遅延チェーン部から出力され
た遅延されたクロック信号と基準クロック信号とを比較
して、遅延時間の増減を判断するための比較器と、遅延
時間の増減が比較判断された比較器からの出力信号が活
性化される個数をカウントして一定の値以上となった際
に、上記制御可能な遅延チェーン部の遅延時間の加算・
減算を制御する遅延制御器とを備える。
遅延固定ループ装置は、クロック信号が入力されて、ク
ロック信号の遅延時間を調節するための制御可能な遅延
チェーン部と、制御可能な遅延チェーン部から出力され
た遅延されたクロック信号と基準クロック信号とを比較
して、遅延時間の増減を判断するための比較器と、遅延
時間の増減が比較判断された比較器からの出力信号が活
性化される個数をカウントして一定の値以上となった際
に、上記制御可能な遅延チェーン部の遅延時間の加算・
減算を制御する遅延制御器とを備える。
【０００８】このように、本発明の半導体メモリ用遅延
固定ループ装置は、遅延時間の増減が比較判断された比
較器からの出力信号Add delay i、Subtract delay
i（以下、Sub delay iと記す）に応答して、制御可能
な遅延チェーン部の遅延時間の加算・減算を制御する遅
延制御器を含んで構成されている。したがって、遅延時
間がある一定の値に達した際に、遅延時間の加算・減算
を調節することになるため、電源からの雑音やその他の
ランダム雑音に起因するクロックの遅延時間の誤差を防
止するか、または低減することができる。
固定ループ装置は、遅延時間の増減が比較判断された比
較器からの出力信号Add delay i、Subtract delay
i（以下、Sub delay iと記す）に応答して、制御可能
な遅延チェーン部の遅延時間の加算・減算を制御する遅
延制御器を含んで構成されている。したがって、遅延時
間がある一定の値に達した際に、遅延時間の加算・減算
を調節することになるため、電源からの雑音やその他の
ランダム雑音に起因するクロックの遅延時間の誤差を防
止するか、または低減することができる。
【０００９】
【発明の実施の形態】以下、本発明が属する技術分野に
おいて、通常の知識を有するものが、本発明を容易に実
施することができるように、添付した図面を参照して、
本発明に係る好ましい実施の形態を説明する。
おいて、通常の知識を有するものが、本発明を容易に実
施することができるように、添付した図面を参照して、
本発明に係る好ましい実施の形態を説明する。
【００１０】図2は、本発明の実施の形態に係る遅延制
御器を有する半導体メモリ用遅延固定ループ装置の構成
を概念的に示すブロック図である。クロック信号Clock
1が制御可能な遅延チェーン部200に入力されて遅延さ
れた信号Delayed clockを生成し、遅延された信号Dela
yed clockは比較器210に入力されて基準信号Clock refe
renceと比較され、比較器210で遅延時間を増やすべき
か、または減らすべきかが判断される。
御器を有する半導体メモリ用遅延固定ループ装置の構成
を概念的に示すブロック図である。クロック信号Clock
1が制御可能な遅延チェーン部200に入力されて遅延さ
れた信号Delayed clockを生成し、遅延された信号Dela
yed clockは比較器210に入力されて基準信号Clock refe
renceと比較され、比較器210で遅延時間を増やすべき
か、または減らすべきかが判断される。
【００１１】比較器からの出力信号Add delay i、Sub
delay iは、遅延制御器220に入力される。遅延制御
器220は、電源線の雑音あるいはランダムな雑音に起因
する遅延時間に対する瞬間的な誤った決定を回避するた
めに、比較器210で遅延時間の加算、あるいは減算に対
する判断をすぐに行わないようにする。そのために、遅
延制御器220は、２回以上にわたる連続的な遅延時間の
加算、あるいは減算に対する判断を行い、一定の基準を
満足した後に制御可能な遅延チェーン部200を調節して
遅延時間を変えるようにする役割をする。遅延制御器22
0からの出力信号Add delay、Sub delayは、制御可能
な遅延チェーン部200にフィードバックされて、再び制
御可能な遅延チェーン部200における遅延時間の調節に
用いられる。
delay iは、遅延制御器220に入力される。遅延制御
器220は、電源線の雑音あるいはランダムな雑音に起因
する遅延時間に対する瞬間的な誤った決定を回避するた
めに、比較器210で遅延時間の加算、あるいは減算に対
する判断をすぐに行わないようにする。そのために、遅
延制御器220は、２回以上にわたる連続的な遅延時間の
加算、あるいは減算に対する判断を行い、一定の基準を
満足した後に制御可能な遅延チェーン部200を調節して
遅延時間を変えるようにする役割をする。遅延制御器22
0からの出力信号Add delay、Sub delayは、制御可能
な遅延チェーン部200にフィードバックされて、再び制
御可能な遅延チェーン部200における遅延時間の調節に
用いられる。
【００１２】図3は、本発明の一実施の形態である半導
体メモリ用遅延固定ループ装置に用いられる遅延制御器
に関するブロック図である。まず、遅延制御器220を構
成する加算・減算積分器300に、比較器210からの出力信
号Add delay i、Sub delay iが入力されて、遅延時
間の増加（加算）または減少（減算）とに応じてカウン
トされ、遅延時間の加算、または減算を指令する信号Ad
d delay、Sub delayが生成される。
体メモリ用遅延固定ループ装置に用いられる遅延制御器
に関するブロック図である。まず、遅延制御器220を構
成する加算・減算積分器300に、比較器210からの出力信
号Add delay i、Sub delay iが入力されて、遅延時
間の増加（加算）または減少（減算）とに応じてカウン
トされ、遅延時間の加算、または減算を指令する信号Ad
d delay、Sub delayが生成される。
【００１３】加算・減算積分器300からの出力信号Add
delay、Sub delayが、リセット発生器310に入力され
て、加算・減算積分器300をリセットする役割をするリ
セット信号resetが生成される。加算・減算積分器300
は、一種のカウンタとして機能し、遅延時間の加算を指
令する入力信号Add delay iが入力された際には、
「1」だけカウント値を増加させ、遅延時間の減算を指
令する入力信号Sub delay iが入力された際には、
「1」だけカウント値を減少させる。
delay、Sub delayが、リセット発生器310に入力され
て、加算・減算積分器300をリセットする役割をするリ
セット信号resetが生成される。加算・減算積分器300
は、一種のカウンタとして機能し、遅延時間の加算を指
令する入力信号Add delay iが入力された際には、
「1」だけカウント値を増加させ、遅延時間の減算を指
令する入力信号Sub delay iが入力された際には、
「1」だけカウント値を減少させる。
【００１４】その結果、カウント値がある一定の値に達
した場合には、実際に遅延時間の増加を指令する信号Ad
d delayを出力し、またある他の一定のカウント値に達
した場合には、実際に遅延時間の減少を指令する信号Su
b delayを出力する。
した場合には、実際に遅延時間の増加を指令する信号Ad
d delayを出力し、またある他の一定のカウント値に達
した場合には、実際に遅延時間の減少を指令する信号Su
b delayを出力する。
【００１５】図4は、本発明の別の実施の形態に係る遅
延制御器に関するブロック図である。比較器210からの
出力信号Add delay i、Sub delay iが、遅延時間の
加算と減算に応じてカウントされる加算・減算積分器40
0に入力されて、遅延時間の増加または減少を指令する
信号Add delay、Sub delayが生成される。加算・減算
積分器400からの出力信号Add delay、Sub delayと加
算・減算積分器400への入力信号Add delay i、Sub d
elay iとがリセット発生器410に入力されて、加算・減
算積分器400をリセットする役割をするリセット信号res
etが生成される。加算・減算積分器400は、遅延時間の
加算を指令する入力信号Add delay iが入力された際
には、「1」だけカウント値を加算し、遅延時間の減算
を指令する入力信号Sub delay iが入力された際に
は、「1」だけカウント値を減算する。
延制御器に関するブロック図である。比較器210からの
出力信号Add delay i、Sub delay iが、遅延時間の
加算と減算に応じてカウントされる加算・減算積分器40
0に入力されて、遅延時間の増加または減少を指令する
信号Add delay、Sub delayが生成される。加算・減算
積分器400からの出力信号Add delay、Sub delayと加
算・減算積分器400への入力信号Add delay i、Sub d
elay iとがリセット発生器410に入力されて、加算・減
算積分器400をリセットする役割をするリセット信号res
etが生成される。加算・減算積分器400は、遅延時間の
加算を指令する入力信号Add delay iが入力された際
には、「1」だけカウント値を加算し、遅延時間の減算
を指令する入力信号Sub delay iが入力された際に
は、「1」だけカウント値を減算する。
【００１６】上記リセット発生器410の入力端に加算・
減算積分器400への入力信号Add delay i、Sub delay
iが入力された際に、カウンタが出力信号Add dela
y、Sub delayによってリセットされる。また、遅延時間
の増加を指令する入力信号が入力される途中に遅延時間
の減少を指令する信号が入力されるか、またはその反対
の場合にも、カウンタはリセットされる。
減算積分器400への入力信号Add delay i、Sub delay
iが入力された際に、カウンタが出力信号Add dela
y、Sub delayによってリセットされる。また、遅延時間
の増加を指令する入力信号が入力される途中に遅延時間
の減少を指令する信号が入力されるか、またはその反対
の場合にも、カウンタはリセットされる。
【００１７】すなわち、遅延制御器では、連続的に続け
て遅延時間の加算を指令する信号がある一定の回数以上
入力された際に、実際に遅延時間を増加させるように調
節するためのリセット信号が出力され、一方、連続的に
続けて遅延時間の減算を指令する信号がある一定の回数
以上入力された際に、実際に遅延時間を減少させるよう
に調節するためのリセット信号が出力される。
て遅延時間の加算を指令する信号がある一定の回数以上
入力された際に、実際に遅延時間を増加させるように調
節するためのリセット信号が出力され、一方、連続的に
続けて遅延時間の減算を指令する信号がある一定の回数
以上入力された際に、実際に遅延時間を減少させるよう
に調節するためのリセット信号が出力される。
【００１８】図5は、両方向シフトレジスタを用いて加
算・減算積分器300、400を具体化する方法を示した回路
図である。この回路は、複数のシフトレジスタで構成さ
れており、比較器210からの出力信号Add delay i、Su
b delay iとリセット信号resetとが、入力信号として
各シフトレジスタに入力される。これらのシフトレジス
タにおいて、Sub delay iに応じてセッティングされ
るシフトレジスタ値である出力信号Add delay int、S
ub delay intが生成される。
算・減算積分器300、400を具体化する方法を示した回路
図である。この回路は、複数のシフトレジスタで構成さ
れており、比較器210からの出力信号Add delay i、Su
b delay iとリセット信号resetとが、入力信号として
各シフトレジスタに入力される。これらのシフトレジス
タにおいて、Sub delay iに応じてセッティングされ
るシフトレジスタ値である出力信号Add delay int、S
ub delay intが生成される。
【００１９】一列に接続されたシフトレジスタには、こ
れらがリセットされると、初期値が「1」にセッティン
グされるものと、初期値が「0」にセッティングされる
ものとがあり、初期値が「1」にセッティングされるシ
フトレジスタの右側と左側には、複数個の初期値が
「0」にセッティングされるレジスタが配置された構造
となっている。
れらがリセットされると、初期値が「1」にセッティン
グされるものと、初期値が「0」にセッティングされる
ものとがあり、初期値が「1」にセッティングされるシ
フトレジスタの右側と左側には、複数個の初期値が
「0」にセッティングされるレジスタが配置された構造
となっている。
【００２０】リセット信号が入力されると、シフトレジ
スタの種類に応じて、初期値がそれぞれ異なるようにセ
ッティングされる。リセットディスエーブルとなってい
るシフトレジスタ510では、初期値が状態「0」にセッテ
ィングされ、リセットイネーブルとなっているシフトレ
ジスタ520では、初期値が状態「1」にセッティングされ
る。
スタの種類に応じて、初期値がそれぞれ異なるようにセ
ッティングされる。リセットディスエーブルとなってい
るシフトレジスタ510では、初期値が状態「0」にセッテ
ィングされ、リセットイネーブルとなっているシフトレ
ジスタ520では、初期値が状態「1」にセッティングされ
る。
【００２１】入力信号Add delay i、Sub delay iが
活性化されると、その都度状態「1」のシフトレジスタ
の位置が左側か右側に移動する。この場合、状態「1」
であったシフトレジスタが、リセットイネーブルという
シフトレジスタ520の右側に位置すると、遅延時間の増
加を指令する出力信号Add delayを出力し、左側に位置
すると、遅延時間の減少を指令する信号Sub delayを出
力する。また、リセット信号resetが入力されて、はじ
めに初期値がセッティングされていた位置に状態「1」
をフィードバックさせる。
活性化されると、その都度状態「1」のシフトレジスタ
の位置が左側か右側に移動する。この場合、状態「1」
であったシフトレジスタが、リセットイネーブルという
シフトレジスタ520の右側に位置すると、遅延時間の増
加を指令する出力信号Add delayを出力し、左側に位置
すると、遅延時間の減少を指令する信号Sub delayを出
力する。また、リセット信号resetが入力されて、はじ
めに初期値がセッティングされていた位置に状態「1」
をフィードバックさせる。
【００２２】図6は、両方向シフトレジスタを用いて、
加算・減算積分器300を具体化するもう一つの方法を示
した回路図である。この回路は、一列に接続された複数
のレジスタで構成されており、比較器210からの出力信
号Add delay i、Sub delay iとリセット信号reset
が、入力信号として各シフトレジスタに入力される。こ
れらのシフトレジスタにおいて、入力信号Add delay
i、Sub delay iに応じてセッティングされるシフトレ
ジスタ値である出力信号Add delay int、Sub delay
intが生成される。
加算・減算積分器300を具体化するもう一つの方法を示
した回路図である。この回路は、一列に接続された複数
のレジスタで構成されており、比較器210からの出力信
号Add delay i、Sub delay iとリセット信号reset
が、入力信号として各シフトレジスタに入力される。こ
れらのシフトレジスタにおいて、入力信号Add delay
i、Sub delay iに応じてセッティングされるシフトレ
ジスタ値である出力信号Add delay int、Sub delay
intが生成される。
【００２３】一列に接続されたシフトレジスタには、こ
れらがリセットされると、初期値が「1」にセッティン
グされるものと、初期値が「0」にセッティングされる
ものとがあり、初期値が「1」にセッティングされたシ
フトレジスタは、一列に接続されたシフトレジスタの右
側に全て一列に位置させ、初期値が「0」にセッティン
グされたレジスタは、一列に接続されたシフトレジスタ
の左側に全て一列に位置させた構造となっている。
れらがリセットされると、初期値が「1」にセッティン
グされるものと、初期値が「0」にセッティングされる
ものとがあり、初期値が「1」にセッティングされたシ
フトレジスタは、一列に接続されたシフトレジスタの右
側に全て一列に位置させ、初期値が「0」にセッティン
グされたレジスタは、一列に接続されたシフトレジスタ
の左側に全て一列に位置させた構造となっている。
【００２４】図6に示した加算・減算積分器の動作は、
図5に示した加算・減算積分器と同じである。ただし異
なる点は、リセットした時、初期値が状態「0」にセッ
ティングされるシフトレジスタ610と、初期値が状態
「1」にセッティングされるシフトレジスタ620とに分け
て配列されているという点である。
図5に示した加算・減算積分器と同じである。ただし異
なる点は、リセットした時、初期値が状態「0」にセッ
ティングされるシフトレジスタ610と、初期値が状態
「1」にセッティングされるシフトレジスタ620とに分け
て配列されているという点である。
【００２５】すなわち、最終的な出力信号Add delayを
発生させるものは、常に状態ローを右側シフトレジスタ
に伝達すればよく、出力信号Sub delayを発生させるも
のは、常に状態ハイを左側シフトレジスタに伝達すれば
よい。
発生させるものは、常に状態ローを右側シフトレジスタ
に伝達すればよく、出力信号Sub delayを発生させるも
のは、常に状態ハイを左側シフトレジスタに伝達すれば
よい。
【００２６】図7は、普通のカウンタを用いて、加算・
減算積分器400を具体化した本発明に係る別の実施の形
態を示したブロック図である。図7に示されているよう
に、本発明の別の実施の形態に係る加算・減算積分器40
0は、加算遅延カウンタ710と、加算遅延デコーダ730
と、減算遅延カウンタ720と、減算遅延デコーダ740およ
び第1ORゲート750、第2ORゲート760とを備えている。
減算積分器400を具体化した本発明に係る別の実施の形
態を示したブロック図である。図7に示されているよう
に、本発明の別の実施の形態に係る加算・減算積分器40
0は、加算遅延カウンタ710と、加算遅延デコーダ730
と、減算遅延カウンタ720と、減算遅延デコーダ740およ
び第1ORゲート750、第2ORゲート760とを備えている。
【００２７】加算遅延カウンタ710は、比較器210からの
出力信号の中で、遅延の加算を指令する情報を有する第
1出力信号Add delay iが入力されて、第1出力信号が
活性化された回数をカウントする。加算遅延デコーダ73
0は、加算遅延カウンタ710からのカウント回数を表す出
力信号が入力されて、予め決められた回数に達したか否
かを判断する。加算遅延デコーダ730は、カウント回数
が、予め決められた回数に達した場合には、制御可能な
遅延チェーン部200に出力信号Add delay intを出力す
る。
出力信号の中で、遅延の加算を指令する情報を有する第
1出力信号Add delay iが入力されて、第1出力信号が
活性化された回数をカウントする。加算遅延デコーダ73
0は、加算遅延カウンタ710からのカウント回数を表す出
力信号が入力されて、予め決められた回数に達したか否
かを判断する。加算遅延デコーダ730は、カウント回数
が、予め決められた回数に達した場合には、制御可能な
遅延チェーン部200に出力信号Add delay intを出力す
る。
【００２８】第1ORゲート750は、加算遅延デコーダ730
からの出力信号Add delay intと、遅延の減算を指令
する情報を有する比較器210の第2出力信号Sub delay
iとを論理和して、加算遅延カウンタ710をリセットする
ためのリセット信号を出力する。
からの出力信号Add delay intと、遅延の減算を指令
する情報を有する比較器210の第2出力信号Sub delay
iとを論理和して、加算遅延カウンタ710をリセットする
ためのリセット信号を出力する。
【００２９】減算遅延カウンタ720は、比較器210の第2
出力信号Sub delay iが入力されて、活性化された第2
出力信号の回数をカウントする。減算遅延デコーダ740
は、減算遅延カウンタ720のカウント回数を表す出力信
号が入力されて、予め決められた回数に達したか否かを
判断し、もし予め決められた回数に達した場合には、制
御可能な遅延チェーン部200に出力信号Sub delay int
を出力する。第2ORゲート760は、減算遅延デコーダ740
からの出力信号Sub delay intと、第1出力信号Add d
elay iとを論理和して、減算遅延カウンタ720をリセッ
トするためのリセット信号を発生する。
出力信号Sub delay iが入力されて、活性化された第2
出力信号の回数をカウントする。減算遅延デコーダ740
は、減算遅延カウンタ720のカウント回数を表す出力信
号が入力されて、予め決められた回数に達したか否かを
判断し、もし予め決められた回数に達した場合には、制
御可能な遅延チェーン部200に出力信号Sub delay int
を出力する。第2ORゲート760は、減算遅延デコーダ740
からの出力信号Sub delay intと、第1出力信号Add d
elay iとを論理和して、減算遅延カウンタ720をリセッ
トするためのリセット信号を発生する。
【００３０】加算遅延カウンタ710がリセットされる場
合は２つある。第1番目は、比較器210からの第2出力信
号Sub delay iが入力されて、比較器210からの第1出
力信号Add delay iの連続的な入力が途切れる時であ
って、第２番目は、連続する入力信号Add delay iが
予め決められた回数以上になって、出力信号Add delay
intが出力される場合である。減算遅延カウンタ720が
リセットされる場合も同様である。すなわち、第1番目
は、信号Add delay iが入力される場合であって、第
２番目は、上記信号Sub delay iの入力回数が予め決
められた回数以上となって、出力信号Sub delay int
が出力される場合である。
合は２つある。第1番目は、比較器210からの第2出力信
号Sub delay iが入力されて、比較器210からの第1出
力信号Add delay iの連続的な入力が途切れる時であ
って、第２番目は、連続する入力信号Add delay iが
予め決められた回数以上になって、出力信号Add delay
intが出力される場合である。減算遅延カウンタ720が
リセットされる場合も同様である。すなわち、第1番目
は、信号Add delay iが入力される場合であって、第
２番目は、上記信号Sub delay iの入力回数が予め決
められた回数以上となって、出力信号Sub delay int
が出力される場合である。
【００３１】本発明の技術思想は、上述の好ましい実施
の形態によって具体的に記述されたが、上述の実施の形
態はその説明のためのものであって、その制限のための
ものではない。また、本発明の技術分野における通常の
知識を有するものであれば、本発明の技術思想の範囲内
で種々の実施の形態に想到することが可能であり、それ
らも本発明の技術的範囲に属する。
の形態によって具体的に記述されたが、上述の実施の形
態はその説明のためのものであって、その制限のための
ものではない。また、本発明の技術分野における通常の
知識を有するものであれば、本発明の技術思想の範囲内
で種々の実施の形態に想到することが可能であり、それ
らも本発明の技術的範囲に属する。
【００３２】
【発明の効果】上述のように、本発明に係る半導体メモ
リ用遅延固定ループ装置によれば、予め決められた一定
の条件を満足するか否かを確認して、遅延時間を調節す
ることができる遅延制御器を用いているので、制御可能
な遅延チェーン部で遅延時間を調節する際、電源からの
雑音あるいはその他のランダムな雑音等に起因するクロ
ックの遅延時間の誤差の発生を防止することまたは低減
することが可能である。
リ用遅延固定ループ装置によれば、予め決められた一定
の条件を満足するか否かを確認して、遅延時間を調節す
ることができる遅延制御器を用いているので、制御可能
な遅延チェーン部で遅延時間を調節する際、電源からの
雑音あるいはその他のランダムな雑音等に起因するクロ
ックの遅延時間の誤差の発生を防止することまたは低減
することが可能である。
【図1】 従来の半導体メモリ用遅延固定ループ装置を
示すブロック図である。
示すブロック図である。
【図2】 本発明の実施の形態に係る半導体メモリ用遅
延固定ループ装置に用いられる遅延制御器を示すブロッ
ク図である。
延固定ループ装置に用いられる遅延制御器を示すブロッ
ク図である。
【図3】 本発明の実施の形態に係る半導体メモリ用遅
延固定ループ装置に用いられる遅延制御器を示すブロッ
ク図である。
延固定ループ装置に用いられる遅延制御器を示すブロッ
ク図である。
【図4】 本発明に係る半導体メモリ用遅延固定ループ
装置に用いられる別の遅延制御器を示すブロック図であ
る。
装置に用いられる別の遅延制御器を示すブロック図であ
る。
【図5】 両方向シフトレジスタを用いて加算・減算積
分器を具体化する方法を示した回路図である。
分器を具体化する方法を示した回路図である。
【図6】 両方向シフトレジスタを用いて加算・減算積
分器を具体化する別の方法を示した回路図である。
分器を具体化する別の方法を示した回路図である。
【図7】 通常のカウンタを用いて加算・減算積分器を
具体化する方法を示したブロック図である。
具体化する方法を示したブロック図である。
100, 200 制御可能な遅延チェーン部 110, 210 比較器 220 遅延制御器 300, 400 加算・減算積分器 310, 410 リセット発生器 710 加算遅延カウンタ 720 減算遅延カウンタ 730730 加算遅延デコーダ 740 減算遅延デコーダ
Claims (7)
- 【請求項1】 入力されたクロック信号の遅延時間を調
節するための制御可能な遅延チェーン部と、 該制御可能な遅延チェーン部から出力された遅延された
クロック信号と基準クロック信号とを比較して、遅延時
間の増減を判断するための比較器と、 遅延時間の増減が比較判断された前記比較器からの活性
化された出力信号の個数をカウントして一定の値以上と
なった際に、前記制御可能な遅延チェーン部の遅延時間
の加算・減算を制御する遅延制御器とを備える半導体メ
モリ用遅延固定ループ装置。 - 【請求項2】 前記遅延制御器は、 前記比較器からの出力信号に応答して、実質的な遅延時
間の加算・減算情報を有する制御信号を前記制御可能な
遅延チェーン部に出力する加算・減算積分器と、 該加算・減算積分器からの出力信号が活性化された際
に、該加算・減算積分器をリセットするリセット手段と
を備える請求項1に記載の半導体メモリ用遅延固定ルー
プ装置。 - 【請求項3】 前記遅延制御器は、 前記比較器からの出力信号に応答して、実質的な遅延時
間の加算・減算情報を有する制御信号を、前記制御可能
な遅延チェーン部に出力する加算・減算積分器と、 該加算・減算積分器からの出力信号が活性化されるか、
または前記比較器からの遅延時間の加算を指令する出力
信号が遅延時間の減算を指令する出力信号に変わるか、
もしくは遅延時間の減算を指令する出力信号が遅延時間
の加算を指令する出力信号に変わった際に、前記加算・
減算積分器をリセットするリセット手段とを備える請求
項1に記載の半導体メモリ用遅延固定ループ装置。 - 【請求項4】 前記加算・減算積分器は、 前記リセット発生器からのリセット信号に応答して、初
期値が状態「1」である第1シフトレジスタと、 前記リセット発生器からのリセット信号に応答して、初
期値が状態「0」である多数の第2シフトレジスタとを備
え、 前記第1シフトレジスタの左右両側に一列に接続され
て、前記比較器からの出力信号の中で、遅延を加算する
第1出力信号が活性化された際に、右側に状態「1」をシ
フトさせて、前記制御可能な遅延チェーン部に遅延時間
の増加を指令する制御信号を出力し、前記比較器からの
出力信号の中で、遅延を減算する第2出力信号が活性化
された際に、左側に状態「1」をシフトさせて、前記制
御可能な遅延チェーン部に遅延時間の減少を指令する制
御信号を出力する機能を有するものである請求項2に記
載の半導体メモリ用遅延固定ループ装置。 - 【請求項5】 前記加算・減算積分器は、 前記リセット発生器からのリセット信号に応答して、初
期値が状態「1」である多数の第1シフトレジスタと、 前記リセット発生器からのリセット信号に応答して、初
期値が状態「0」である多数の第2シフトレジスタとを備
え、 前記第1シフトレジスタが右側に一列に接続されて、前
記比較器からの出力信号の中で、遅延を加算する第1出
力信号が活性化された際に、右側に状態「1」をシフト
させて、前記制御可能な遅延チェーン部に遅延時間の増
加を指令する制御信号を出力し、前記第2シフトレジス
タが左側に一列に接続されて前記比較器からの出力信号
の中で、遅延を減算する第2出力信号が活性化された際
に、左側に状態「1」をシフトさせて、前記制御可能な
遅延チェーン部に遅延時間の減少を指令する制御信号を
出力する機能を有するものである請求項2に記載の半導
体メモリ用遅延固定ループ装置。 - 【請求項6】 前記遅延制御器は、 前記比較器からの出力信号の中で、遅延時間の加算を指
令する情報を有する第1出力信号に応答して、前記第1出
力信号が活性化される回数をカウントする加算遅延カウ
ンタと、 該加算遅延カウンタからカウント回数を表す出力信号が
入力されて、一定の回数に達したか否かを判断して、一
定の回数に達した際には、前記制御可能な遅延チェーン
部に遅延時間の増加を指令する制御信号を生成する加算
遅延デコーダと、 該加算遅延デコーダからの出力信号と、前記比較器から
の出力信号の中で、遅延時間の減少を指令する情報を有
する第2出力信号とを論理和して、前記加算遅延カウン
タをリセットする第1リセット手段と、 前記比較器の第2出力信号に応答して、前記第2出力信号
が活性化された回数をカウントする減算遅延カウンタ
と、 該減算遅延カウンタからカウント回数を表す出力信号が
入力されて、一定の回数に達したか否かを判断して、一
定の回数に達した際に、前記制御可能な遅延チェーン部
に遅延時間の減少を指令する制御信号を出力する減算遅
延デコーダと、 該減算遅延デコーダからの出力信号と前記第1出力信号
とを論理和して、前記減算遅延カウンタをリセットする
第2リセット手段とを備える請求項1に記載の半導体メモ
リ用遅延固定ループ装置。 - 【請求項7】 前記第1及び第2リセット手段は、各々OR
ゲートを備えるものである請求項6に記載の半導体メモ
リ用遅延固定ループ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999-66913 | 1999-12-30 | ||
| KR10-1999-0066913A KR100533984B1 (ko) | 1999-12-30 | 1999-12-30 | 잡음 제거를 위해 딜레이제어기를 갖는 지연고정루프 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001244796A true JP2001244796A (ja) | 2001-09-07 |
| JP4411504B2 JP4411504B2 (ja) | 2010-02-10 |
Family
ID=19634045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001000035A Expired - Fee Related JP4411504B2 (ja) | 1999-12-30 | 2001-01-04 | 半導体メモリ用遅延固定ループ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6489822B2 (ja) |
| JP (1) | JP4411504B2 (ja) |
| KR (1) | KR100533984B1 (ja) |
| TW (1) | TW501347B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009117017A (ja) * | 2007-11-02 | 2009-05-28 | Hynix Semiconductor Inc | 電磁妨害（ｅｍｉ）を制御する半導体メモリ装置 |
| JP2010119090A (ja) * | 2008-11-11 | 2010-05-27 | Hynix Semiconductor Inc | Ｄｌｌ回路、ｄｌｌ回路のアップデート制御装置、及びｄｌｌ回路のアップデート方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10121165B4 (de) * | 2001-04-30 | 2011-02-03 | Qimonda Ag | Verfahren und Vorrichtung zum Initialisieren einer asynchronen Latch-Kette |
| KR100424175B1 (ko) * | 2001-08-30 | 2004-03-24 | 주식회사 하이닉스반도체 | 컨트롤 신호 발생 회로 |
| KR100424182B1 (ko) * | 2001-12-21 | 2004-03-24 | 주식회사 하이닉스반도체 | 지터 특성을 개선한 지연 고정 루프 회로 |
| JP4021693B2 (ja) * | 2002-03-26 | 2007-12-12 | 富士通株式会社 | 半導体集積回路 |
| KR100560297B1 (ko) * | 2003-10-29 | 2006-03-10 | 주식회사 하이닉스반도체 | 지연고정루프용 전원 공급 회로를 구비한 반도체 소자 |
| JP5156932B2 (ja) * | 2004-03-31 | 2013-03-06 | ラウンド ロック リサーチ、エルエルシー | 集積回路における信号タイミングの再構成 |
| DE102004015868A1 (de) * | 2004-03-31 | 2005-10-27 | Micron Technology, Inc. | Rekonstruktion der Signalzeitgebung in integrierten Schaltungen |
| TWI251163B (en) * | 2004-10-29 | 2006-03-11 | Avision Inc | Apparatus and method for adjusting a digital setting value at a variable speed |
| KR100706623B1 (ko) * | 2005-01-14 | 2007-04-11 | 삼성전자주식회사 | 반도체 장치의 지연 조절회로 및 지연 조절방법 |
| US7372341B2 (en) * | 2006-04-25 | 2008-05-13 | Sun Microsystems, Inc. | Noise immunity circuitry for phase locked loops and delay locked loops |
| US8677165B2 (en) | 2007-12-12 | 2014-03-18 | Hewlett-Packard Development Company, L.P. | Variably delayed wakeup transition |
| KR100958811B1 (ko) * | 2008-09-02 | 2010-05-24 | 주식회사 하이닉스반도체 | 지연고정루프회로 |
| US8198927B2 (en) * | 2010-02-01 | 2012-06-12 | Analog Devices, Inc. | High speed charge pump |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10112182A (ja) * | 1996-08-13 | 1998-04-28 | Fujitsu Ltd | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| JPH10117142A (ja) * | 1996-10-11 | 1998-05-06 | Fujitsu Ltd | 位相同期ループ回路および半導体集積回路 |
| JPH10313304A (ja) * | 1997-05-09 | 1998-11-24 | Nec Corp | Ｐｄｈ低速信号切替式ｄｐｌｌ |
| JPH1165699A (ja) * | 1997-06-13 | 1999-03-09 | Toshiba Microelectron Corp | 半導体集積回路装置 |
| JPH11186903A (ja) * | 1997-12-02 | 1999-07-09 | Samsung Electron Co Ltd | 内部クロック信号発生器及びそれを有する半導体メモリ装置 |
| JPH11261408A (ja) * | 1998-01-08 | 1999-09-24 | Fujitsu Ltd | 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3481065B2 (ja) * | 1997-01-17 | 2003-12-22 | 富士通株式会社 | 位相比較回路および半導体集積回路 |
| JP2954070B2 (ja) * | 1997-03-26 | 1999-09-27 | 日本電気アイシーマイコンシステム株式会社 | デジタルｐｌｌ回路 |
| US6002281A (en) * | 1998-02-20 | 1999-12-14 | Intel Corporation | Delay locked loop |
| KR100305646B1 (ko) * | 1998-05-29 | 2001-11-30 | 박종섭 | 클럭보정회로 |
| US6137327A (en) * | 1998-11-25 | 2000-10-24 | Siemens Aktiengesellschaft | Delay lock loop |
| JP2001060392A (ja) * | 1999-08-24 | 2001-03-06 | Mitsubishi Electric Corp | 半導体装置 |
-
1999
- 1999-12-30 KR KR10-1999-0066913A patent/KR100533984B1/ko not_active IP Right Cessation
-
2000
- 2000-12-22 US US09/747,886 patent/US6489822B2/en not_active Expired - Lifetime
-
2001
- 2001-01-04 JP JP2001000035A patent/JP4411504B2/ja not_active Expired - Fee Related
- 2001-02-12 TW TW090103026A patent/TW501347B/zh not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10112182A (ja) * | 1996-08-13 | 1998-04-28 | Fujitsu Ltd | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| JPH10117142A (ja) * | 1996-10-11 | 1998-05-06 | Fujitsu Ltd | 位相同期ループ回路および半導体集積回路 |
| JPH10313304A (ja) * | 1997-05-09 | 1998-11-24 | Nec Corp | Ｐｄｈ低速信号切替式ｄｐｌｌ |
| JPH1165699A (ja) * | 1997-06-13 | 1999-03-09 | Toshiba Microelectron Corp | 半導体集積回路装置 |
| JPH11186903A (ja) * | 1997-12-02 | 1999-07-09 | Samsung Electron Co Ltd | 内部クロック信号発生器及びそれを有する半導体メモリ装置 |
| JPH11261408A (ja) * | 1998-01-08 | 1999-09-24 | Fujitsu Ltd | 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009117017A (ja) * | 2007-11-02 | 2009-05-28 | Hynix Semiconductor Inc | 電磁妨害（ｅｍｉ）を制御する半導体メモリ装置 |
| JP2010119090A (ja) * | 2008-11-11 | 2010-05-27 | Hynix Semiconductor Inc | Ｄｌｌ回路、ｄｌｌ回路のアップデート制御装置、及びｄｌｌ回路のアップデート方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW501347B (en) | 2002-09-01 |
| US20010014048A1 (en) | 2001-08-16 |
| US6489822B2 (en) | 2002-12-03 |
| KR100533984B1 (ko) | 2005-12-07 |
| JP4411504B2 (ja) | 2010-02-10 |
| KR20010065899A (ko) | 2001-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001244796A (ja) | 半導体メモリ用遅延固定ループ装置 | |
| US20100150290A1 (en) | Clock-Data Recovery ("CDR") Circuit, Apparatus And Method For Variable Frequency Data | |
| US8331513B2 (en) | Clock data restoration device | |
| CN110753221B (zh) | Cmos图像传感器串行图像数据训练的实时校正系统 | |
| US5729550A (en) | Data transmitter-receiver | |
| KR100521418B1 (ko) | 지연고정루프에서 짧은 록킹 시간과 높은 잡음 제거를갖는 딜레이 제어기 | |
| US6326827B1 (en) | Method and a relative digital circuit of feedback regulation of the duty cycle of a clock signal | |
| US5060178A (en) | System for analog-digital-analog conversion | |
| JP2671516B2 (ja) | スキュー補正回路 | |
| JP3226850B2 (ja) | 出力バッファ遅延調整回路 | |
| JPH04266213A (ja) | パルス幅調整回路 | |
| KR0158629B1 (ko) | 다단계로 볼륨 조절이 가능한 디지탈 볼륨 제어장치 | |
| JPH05216816A (ja) | バス制御回路 | |
| JPS63214022A (ja) | 受信回路 | |
| JPH0522277A (ja) | 同期回路 | |
| JP3546324B2 (ja) | ビット位相制御装置 | |
| KR100189772B1 (ko) | 저 전력 소비 위상검출기 | |
| JPH04107713A (ja) | クロックスキュー制御回路 | |
| JP3546322B2 (ja) | ビット位相制御装置 | |
| JPH05153102A (ja) | クロツク断検出回路 | |
| JPH06177723A (ja) | パルス幅変調回路 | |
| JP3667888B2 (ja) | 送信電力制御装置 | |
| JPH1096760A (ja) | 自動スキュー調整回路 | |
| JPH0435536A (ja) | ビット同期回路 | |
| JPH05129938A (ja) | 位相固定装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060127 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080611 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080806 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081106 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090304 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090626 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090713 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091007 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091104 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131127 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |