JPH10313304A - Ｐｄｈ低速信号切替式ｄｐｌｌ - Google Patents
Ｐｄｈ低速信号切替式ｄｐｌｌInfo
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- JPH10313304A JPH10313304A JP9135966A JP13596697A JPH10313304A JP H10313304 A JPH10313304 A JP H10313304A JP 9135966 A JP9135966 A JP 9135966A JP 13596697 A JP13596697 A JP 13596697A JP H10313304 A JPH10313304 A JP H10313304A
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- 238000013461 design Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000005526 G1 to G0 transition Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】完全２次系ＤＰＬＬを用いたデスタッフ回路で
は、伝送通信装置のＰＤＨ低速信号インタフェースユニ
ットに適用されるＤＰＬＬ回路を各インタフェースユニ
ット用に個々に回路設計する必要があるため、回路共用
化すること。 【解決手段】セレクタ１０からの切替え信号にて１次ラ
ンダムウォークフィルタ５、２次ランダムウォークフィ
ルタ６、Ｑカウンタ７のカウンタ段数を変更し、また、
レートマルチプライヤ８のレート長を変更することによ
り、各ＰＤＨ低速信号インタフェース用のＤＰＬＬ回路
が作成される。
は、伝送通信装置のＰＤＨ低速信号インタフェースユニ
ットに適用されるＤＰＬＬ回路を各インタフェースユニ
ット用に個々に回路設計する必要があるため、回路共用
化すること。 【解決手段】セレクタ１０からの切替え信号にて１次ラ
ンダムウォークフィルタ５、２次ランダムウォークフィ
ルタ６、Ｑカウンタ７のカウンタ段数を変更し、また、
レートマルチプライヤ８のレート長を変更することによ
り、各ＰＤＨ低速信号インタフェース用のＤＰＬＬ回路
が作成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＤＨ（Ｓｙｎｃ
ｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈ
ｙ；同期ディジタル・ハイアラーキ）網に用いられる受
信デスタッフ回路に関し、特にスタッフ同期に用いる完
全２次系ＤＰＬＬ（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ；ディジタル位相同期ループ）に関
する。
ｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈ
ｙ；同期ディジタル・ハイアラーキ）網に用いられる受
信デスタッフ回路に関し、特にスタッフ同期に用いる完
全２次系ＤＰＬＬ（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ；ディジタル位相同期ループ）に関
する。
【０００２】
【従来の技術】ＳＤＨにおいては、高速側クロックの周
波数調整手段として、バイトスタッフィングを用いるポ
インタ操作が採用されており、一回のポインタ操作によ
り８［ＵＩ／回］の位相ギャップが発生している。した
がって、高速側クロック信号から低速側クロック信号を
得るためには、ポインタ操作、すなわちスタッフパルス
の挿入および除去によって発生する位相ギャップを抑圧
するためにデスタッフ回路が必要となる。
波数調整手段として、バイトスタッフィングを用いるポ
インタ操作が採用されており、一回のポインタ操作によ
り８［ＵＩ／回］の位相ギャップが発生している。した
がって、高速側クロック信号から低速側クロック信号を
得るためには、ポインタ操作、すなわちスタッフパルス
の挿入および除去によって発生する位相ギャップを抑圧
するためにデスタッフ回路が必要となる。
【０００３】通常、このデスタッフ回路にはＰＬＬ（位
相同期ループ）が用いられるが、ＰＬＬに位相ギャップ
を持った信号を入力すると、出力側の位相ギャップを持
たない信号との位相比較時に、位相誤差が発生してしま
う。
相同期ループ）が用いられるが、ＰＬＬに位相ギャップ
を持った信号を入力すると、出力側の位相ギャップを持
たない信号との位相比較時に、位相誤差が発生してしま
う。
【０００４】この位相誤差を軽減する方法として、完全
２次系ＤＰＬＬを用いたデスタッフ回路がある。
２次系ＤＰＬＬを用いたデスタッフ回路がある。
【０００５】図２は、完全２次系ＤＰＬＬを用いたデス
タッフ回路の従来技術の構成を示す図である。図２を参
照すると、完全２次系ＤＰＬＬを用いたデスタッフ回路
は、基準クロック信号にパルスを付加または除去するこ
とにより周波数を調整する周波数調整器１と、周波数調
整された基準クロック信号をＲ分周して低速側クロック
信号を出力するＲ分周器２と、高速側クロック信号と前
記低速側クロック信号をそれぞれＮ分周する第１、第２
のＮ分周器３−１、３−２と、第１、第２のＮ分周器３
−１、３−２の出力を位相比較し、位相差１８０°に対
してどれだけ位相が進んでいるかを表す進み位相パルス
と、位相差１８０°に対してどれだけ位相が遅れている
かを表す遅れ位相パルスを出力する多値位相比較器４
と、多値位相比較器４の出力である進み位相のパルス数
と遅れ位相のパルス数の差をＮ１分割する１次ランダム
ウォークフィルタ５と、周波数調整器１への制御パルス
を得る加減算回路９と、から成る１次ループと、１次ラ
ンダムウォークフィルタ５の出力をＮ分割する２次ラン
ダムウォークフィルタ６と、２次ランダムウォークフィ
ルタ６の出力を記憶するＱカウンタ７と、低速側クロッ
ク信号により、いくつかの付加または除去パルスを生成
し、前記Ｑカウンタ７に記憶された値により、いくつか
の付加または除去パルスのうち系の中心周波数に相当す
る付加または除去パルスを選択し、そのパルスを出力す
るレートマルチプライヤ８と、１次ランダムウォークフ
ィルタ５の出力とレートマルチプライヤ８の出力を加減
算し、周波数調整器１への制御パルスを得る加減算回路
９から成る２次ループと、から構成されている。
タッフ回路の従来技術の構成を示す図である。図２を参
照すると、完全２次系ＤＰＬＬを用いたデスタッフ回路
は、基準クロック信号にパルスを付加または除去するこ
とにより周波数を調整する周波数調整器１と、周波数調
整された基準クロック信号をＲ分周して低速側クロック
信号を出力するＲ分周器２と、高速側クロック信号と前
記低速側クロック信号をそれぞれＮ分周する第１、第２
のＮ分周器３−１、３−２と、第１、第２のＮ分周器３
−１、３−２の出力を位相比較し、位相差１８０°に対
してどれだけ位相が進んでいるかを表す進み位相パルス
と、位相差１８０°に対してどれだけ位相が遅れている
かを表す遅れ位相パルスを出力する多値位相比較器４
と、多値位相比較器４の出力である進み位相のパルス数
と遅れ位相のパルス数の差をＮ１分割する１次ランダム
ウォークフィルタ５と、周波数調整器１への制御パルス
を得る加減算回路９と、から成る１次ループと、１次ラ
ンダムウォークフィルタ５の出力をＮ分割する２次ラン
ダムウォークフィルタ６と、２次ランダムウォークフィ
ルタ６の出力を記憶するＱカウンタ７と、低速側クロッ
ク信号により、いくつかの付加または除去パルスを生成
し、前記Ｑカウンタ７に記憶された値により、いくつか
の付加または除去パルスのうち系の中心周波数に相当す
る付加または除去パルスを選択し、そのパルスを出力す
るレートマルチプライヤ８と、１次ランダムウォークフ
ィルタ５の出力とレートマルチプライヤ８の出力を加減
算し、周波数調整器１への制御パルスを得る加減算回路
９から成る２次ループと、から構成されている。
【０００６】従来の完全２次系ＤＰＬＬを用いたデスタ
ッフ回路は、２次ループによって系の中心周波数を記憶
して動作する方式であり、系の中心周波数を記憶して動
作している間は定常位相誤差を発生しないという特徴が
ある。
ッフ回路は、２次ループによって系の中心周波数を記憶
して動作する方式であり、系の中心周波数を記憶して動
作している間は定常位相誤差を発生しないという特徴が
ある。
【０００７】つまり、定常位相誤差は、高速側クロック
信号の周波数とＰＬＬの基準クロック信号の周波数がず
れている場合に、ＰＬＬを高速側クロック信号の周波数
にロックさせるために発生するものであり、１次ループ
により制御パルスを周波数調整器１へ加えている時に発
生する。しかし、系の中心周波数を記憶して動作してい
る間は、２次ループが制御パルスを周波数調整器１へ加
えるため、１次ループの制御パルスによる定常位相誤差
は発生しない。
信号の周波数とＰＬＬの基準クロック信号の周波数がず
れている場合に、ＰＬＬを高速側クロック信号の周波数
にロックさせるために発生するものであり、１次ループ
により制御パルスを周波数調整器１へ加えている時に発
生する。しかし、系の中心周波数を記憶して動作してい
る間は、２次ループが制御パルスを周波数調整器１へ加
えるため、１次ループの制御パルスによる定常位相誤差
は発生しない。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た従来の完全２次系ＤＰＬＬを用いたデスタッフ回路で
は、伝送通信装置の２Ｍインタフェースと１．５Ｍイン
タフェースを提供するインタフェースユニットにおい
て、これらのユニットに適用されるＤＰＬＬ回路を、２
Ｍ用と１．５Ｍ用とに分けて回路設計する必要があり、
回路の共用化ができないため、各インタフェースユニッ
トに費やす開発費、開発日程、等が増大し、問題とな
る。
た従来の完全２次系ＤＰＬＬを用いたデスタッフ回路で
は、伝送通信装置の２Ｍインタフェースと１．５Ｍイン
タフェースを提供するインタフェースユニットにおい
て、これらのユニットに適用されるＤＰＬＬ回路を、２
Ｍ用と１．５Ｍ用とに分けて回路設計する必要があり、
回路の共用化ができないため、各インタフェースユニッ
トに費やす開発費、開発日程、等が増大し、問題とな
る。
【０００９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、完全２次系ＤＰ
ＬＬを用いたデスタッフ回路において、伝送通信装置の
ＰＤＨ低速信号インタフェースユニットに適用されるＤ
ＰＬＬ回路を、各インタフェースユニット用に個々に回
路設計することを不要とし、回路の共有化を可能とし
た、ＰＤＨ低速信号切替式ＤＰＬＬを提供することにあ
る。
てなされたものであって、その目的は、完全２次系ＤＰ
ＬＬを用いたデスタッフ回路において、伝送通信装置の
ＰＤＨ低速信号インタフェースユニットに適用されるＤ
ＰＬＬ回路を、各インタフェースユニット用に個々に回
路設計することを不要とし、回路の共有化を可能とし
た、ＰＤＨ低速信号切替式ＤＰＬＬを提供することにあ
る。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、基準クロック信号にパルスを付加または
除去することにより周波数を調整する周波数調整器と、
周波数調整された基準クロック信号をＲ分周して低速側
クロック信号を出力するＲ分周器と、高速側クロック信
号と前記低速側クロック信号をそれぞれＮ分周する第
１、第２のＮ分周器と、第１、第２のＮ分周器の出力を
位相比較し、位相差１８０°に対してどれだけ位相が進
んでいるかを表す進み位相パルスと、位相差１８０°に
対してどれだけ位相が遅れているかを表す遅れ位相パル
スを出力する多値位相比較器と、前記多値位相比較器の
出力である進み位相のパルス数と遅れ位相のパルス数の
差をＮ１分割する１次ランダムウォークフィルタと、前
記周波数調整器への制御パルスを得る加減算回路から成
る１次ループと、前記１次ランダムウォークフィルタの
出力をＮ２分割する２次ランダムウォークフィルタと、
前記２次ランダムウォークフィルタの出力を記憶するＱ
カウンタと、前記低速側クロック信号により、いくつか
の付加または除去パルスを生成し、前記Ｑカウンタに記
載された値により、いくつかの付加または除去パルスの
うち系の中心周波数に相当する付加または除去パルスを
選択し、そのパルスを出力するレートマルチプライヤ
と、前記１次ランダムウォークフィルタの出力と前記レ
ートマルチプライヤの出力を加減算し、前記周波数調整
器への制御パルスを得る前記加減算回路から成る２次ル
ープから成る完全２次系ＤＰＬＬを用いたデスタッフ回
路であって、前記１次ランダムウォークフィルタと前記
２次ランダムウォークフィルタと前記Ｑカウンタのカウ
ンタ段数の変更と、前記レートマルチプライヤのレート
長の変更を、各ＰＤＨ信号用のＤＰＬＬのシステムパラ
メータに切替えを行う信号により変更を行うセレクタを
有している。
め、本発明は、基準クロック信号にパルスを付加または
除去することにより周波数を調整する周波数調整器と、
周波数調整された基準クロック信号をＲ分周して低速側
クロック信号を出力するＲ分周器と、高速側クロック信
号と前記低速側クロック信号をそれぞれＮ分周する第
１、第２のＮ分周器と、第１、第２のＮ分周器の出力を
位相比較し、位相差１８０°に対してどれだけ位相が進
んでいるかを表す進み位相パルスと、位相差１８０°に
対してどれだけ位相が遅れているかを表す遅れ位相パル
スを出力する多値位相比較器と、前記多値位相比較器の
出力である進み位相のパルス数と遅れ位相のパルス数の
差をＮ１分割する１次ランダムウォークフィルタと、前
記周波数調整器への制御パルスを得る加減算回路から成
る１次ループと、前記１次ランダムウォークフィルタの
出力をＮ２分割する２次ランダムウォークフィルタと、
前記２次ランダムウォークフィルタの出力を記憶するＱ
カウンタと、前記低速側クロック信号により、いくつか
の付加または除去パルスを生成し、前記Ｑカウンタに記
載された値により、いくつかの付加または除去パルスの
うち系の中心周波数に相当する付加または除去パルスを
選択し、そのパルスを出力するレートマルチプライヤ
と、前記１次ランダムウォークフィルタの出力と前記レ
ートマルチプライヤの出力を加減算し、前記周波数調整
器への制御パルスを得る前記加減算回路から成る２次ル
ープから成る完全２次系ＤＰＬＬを用いたデスタッフ回
路であって、前記１次ランダムウォークフィルタと前記
２次ランダムウォークフィルタと前記Ｑカウンタのカウ
ンタ段数の変更と、前記レートマルチプライヤのレート
長の変更を、各ＰＤＨ信号用のＤＰＬＬのシステムパラ
メータに切替えを行う信号により変更を行うセレクタを
有している。
【００１１】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明の好ましい実施の形態は、
完全２次系ＤＰＬＬを用いたデスタッフ回路において、
セレクタ（図１の１０）からの切替信号により、１次ラ
ンダムウォークフィルタ（図１の５）、２次ランダムウ
ォークフィルタ（図１の６）、Ｑカウンタ（図１の７）
のカウンタ段数を変更し、また、レートマルチプライヤ
（図１の８）のレート長を変更することにより、各ＰＤ
Ｈ（Ｐｌｅｓｉｏｃｈｒｏｎｏｕｓ ＤｉｇｉｔａｌＨ
ｉｅｒａｒｃｈｙ）低速信号インタフェース用のＤＰＬ
Ｌ回路が作成される。
いて以下に説明する。本発明の好ましい実施の形態は、
完全２次系ＤＰＬＬを用いたデスタッフ回路において、
セレクタ（図１の１０）からの切替信号により、１次ラ
ンダムウォークフィルタ（図１の５）、２次ランダムウ
ォークフィルタ（図１の６）、Ｑカウンタ（図１の７）
のカウンタ段数を変更し、また、レートマルチプライヤ
（図１の８）のレート長を変更することにより、各ＰＤ
Ｈ（Ｐｌｅｓｉｏｃｈｒｏｎｏｕｓ ＤｉｇｉｔａｌＨ
ｉｅｒａｒｃｈｙ）低速信号インタフェース用のＤＰＬ
Ｌ回路が作成される。
【００１２】本発明の実施の形態によれば、ＤＰＬＬの
システムパラメータを決定するカウンタ値を、セレクタ
にて切り替えることにより、例えば２Ｍインタフェース
用のパラメータ値と、１．５Ｍインタフェース用のパラ
メータ値の両方を設定することができ、２Ｍ又は１．５
Ｍパッケージに適用されるＤＰＬＬ回路を、２Ｍ用と
１．５Ｍ用とに分けて回路設計する必要が無く、回路の
共用化が可能となる。
システムパラメータを決定するカウンタ値を、セレクタ
にて切り替えることにより、例えば２Ｍインタフェース
用のパラメータ値と、１．５Ｍインタフェース用のパラ
メータ値の両方を設定することができ、２Ｍ又は１．５
Ｍパッケージに適用されるＤＰＬＬ回路を、２Ｍ用と
１．５Ｍ用とに分けて回路設計する必要が無く、回路の
共用化が可能となる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は、本発明の一実施例をなす高速側ク
ロック信号障害検出機能付き完全２次系ＤＰＬＬを用い
たデスタッフ回路をブロック図にて示したものである。
ロック信号障害検出機能付き完全２次系ＤＰＬＬを用い
たデスタッフ回路をブロック図にて示したものである。
【００１５】図１を参照すると、本実施例のデスタッフ
回路は、周波数調整器１と、Ｒ分周器２と、Ｎ分周器３
−１、３−２と、多値位相比較器４と、１次ランダムウ
ォークフィルタ５と、２次ランダムウォークフィルタ６
と、Ｑカウンタ７と、レートマルチプライヤ８と、加減
算回路９と、セレクタ１０と、を備えて構成されてい
る。
回路は、周波数調整器１と、Ｒ分周器２と、Ｎ分周器３
−１、３−２と、多値位相比較器４と、１次ランダムウ
ォークフィルタ５と、２次ランダムウォークフィルタ６
と、Ｑカウンタ７と、レートマルチプライヤ８と、加減
算回路９と、セレクタ１０と、を備えて構成されてい
る。
【００１６】ここで、周波数調整回路１、Ｒ分周器２、
Ｎ分周器３−１、３−２、多値位相比較器４、１次ラン
ダムウォークフィルタ５、加減算回路９は１次ループを
構成し、２次ランダムウォークフィルタ６、Ｑカウンタ
７、レートマルチプライヤ８、加減算回路９は２次ルー
プを構成している。
Ｎ分周器３−１、３−２、多値位相比較器４、１次ラン
ダムウォークフィルタ５、加減算回路９は１次ループを
構成し、２次ランダムウォークフィルタ６、Ｑカウンタ
７、レートマルチプライヤ８、加減算回路９は２次ルー
プを構成している。
【００１７】周波数調整器１は、基準クロック信号にパ
ルスを付加または除去することにより周波数を調整す
る。
ルスを付加または除去することにより周波数を調整す
る。
【００１８】Ｒ分周器２は、周波数調整された基準クロ
ック信号をＲ分周して低速側クロック信号を出力する。
ック信号をＲ分周して低速側クロック信号を出力する。
【００１９】Ｎ分周器３−１、３−２は、高速側クロッ
ク信号と低速側クロック信号をそれぞれＮ分周する。
ク信号と低速側クロック信号をそれぞれＮ分周する。
【００２０】多値位相比較器４は、Ｎ分周器３−１、３
−２の出力を位相比較し、位相差１８０°に対してどれ
だけ位相が進んでいるかを表す進み位相パルスと、位相
差１８０°に対してどれだけ位相が遅れているかを表す
遅れ位相パルスと、を出力する。
−２の出力を位相比較し、位相差１８０°に対してどれ
だけ位相が進んでいるかを表す進み位相パルスと、位相
差１８０°に対してどれだけ位相が遅れているかを表す
遅れ位相パルスと、を出力する。
【００２１】１次ランダムウォークフィルタ５はアップ
・ダウンカウンタであり、多値位相比較器４の出力であ
る進み位相のパルスをアップカウントし、遅れ位相のパ
ルスをダウンカウントし、各々のカウント数の差をＮ１
分割し、周波数調整器１へ制御パルスを送出する。制御
パルスは２つあり、１つは付加パルス（１次ランダムウ
ォークフィルタ５でカウント値がプラスを示すパルス）
であり、もう１つは除去パルス（１次ランダムウォーク
フィルタ５でカウント値がマイナスを示すパルス）であ
る。
・ダウンカウンタであり、多値位相比較器４の出力であ
る進み位相のパルスをアップカウントし、遅れ位相のパ
ルスをダウンカウントし、各々のカウント数の差をＮ１
分割し、周波数調整器１へ制御パルスを送出する。制御
パルスは２つあり、１つは付加パルス（１次ランダムウ
ォークフィルタ５でカウント値がプラスを示すパルス）
であり、もう１つは除去パルス（１次ランダムウォーク
フィルタ５でカウント値がマイナスを示すパルス）であ
る。
【００２２】２次ランダムウォークフィルタ６はアップ
・ダウンカウンタであり、１次ランダムウォークフィル
タ５と同様に、１次ランダムウォークフィルタ５の制御
パルスをアップ・ダウンカウントし、各々のカウント数
の差をＮ２分割する。
・ダウンカウンタであり、１次ランダムウォークフィル
タ５と同様に、１次ランダムウォークフィルタ５の制御
パルスをアップ・ダウンカウントし、各々のカウント数
の差をＮ２分割する。
【００２３】Ｑカウンタ７は、２次ランダムウォークフ
ィルタ６の出力である付加または除去パルス数を計数
し、計数した数を記憶する。
ィルタ６の出力である付加または除去パルス数を計数
し、計数した数を記憶する。
【００２４】レートマルチプライヤ８は、低速側クロッ
ク信号により、周波数が異なるいくつかの付加または除
去パルスを生成し、Ｑカウンタ７に記憶された値によ
り、いくつかの付加パルスまたは除去パルスのうちの１
つを選択し、系の中心周波数に相当する第２の付加パル
スまたは除去パルスとして周波数調整器１に対して制御
を加える。
ク信号により、周波数が異なるいくつかの付加または除
去パルスを生成し、Ｑカウンタ７に記憶された値によ
り、いくつかの付加パルスまたは除去パルスのうちの１
つを選択し、系の中心周波数に相当する第２の付加パル
スまたは除去パルスとして周波数調整器１に対して制御
を加える。
【００２５】加減算回路９は、１次ランダムウォークフ
ィルタ５からの付加パルス（インクリメントパルス１：
以下「Ｉ１」と略記する）および除去パルス（デクレメ
ントパルス１：以下「Ｄ１」と略記する）と、レートマ
ルチプライヤ８からの付加パルス（インクリメントパル
ス２：以下「Ｉ２」と略記する）および除去パルス（デ
クレメントパルス２：以下「Ｄ２」と略記する）を加減
演算するものであり、ある定められた期間の中で、
（ａ）Ｉ１とＩ２が出現した場合は、付加パルス２個を
出力し、（ｂ）Ｄ１とＤ２が出現した場合は、除去パル
ス２個を出力し、（ｃ）Ｉ１またはＩ２が出現した場合
は、付加パルス１個を出力し、（ｄ）Ｄ１またはＤ２が
出現した場合は、除去パルス１個を出力する。（ｅ）Ｉ
１とＤ１、またはＩ１とＤ２、または、Ｉ２とＤ１、ま
たは、Ｉ２とＤ２が出現した場合は、付加パルスまたは
除去パルスを出力しない。
ィルタ５からの付加パルス（インクリメントパルス１：
以下「Ｉ１」と略記する）および除去パルス（デクレメ
ントパルス１：以下「Ｄ１」と略記する）と、レートマ
ルチプライヤ８からの付加パルス（インクリメントパル
ス２：以下「Ｉ２」と略記する）および除去パルス（デ
クレメントパルス２：以下「Ｄ２」と略記する）を加減
演算するものであり、ある定められた期間の中で、
（ａ）Ｉ１とＩ２が出現した場合は、付加パルス２個を
出力し、（ｂ）Ｄ１とＤ２が出現した場合は、除去パル
ス２個を出力し、（ｃ）Ｉ１またはＩ２が出現した場合
は、付加パルス１個を出力し、（ｄ）Ｄ１またはＤ２が
出現した場合は、除去パルス１個を出力する。（ｅ）Ｉ
１とＤ１、またはＩ１とＤ２、または、Ｉ２とＤ１、ま
たは、Ｉ２とＤ２が出現した場合は、付加パルスまたは
除去パルスを出力しない。
【００２６】次に、セレクタ１０の動作を説明する。図
１において、本実施例のセレクタ１０は、“１”と
“０”を入力とし２Ｍ／１．５Ｍ切替信号により、イン
タフェースユニットが２Ｍの場合、セレクタ１０は
“１”を選択して出力し、インタフェースユニットが
１．５Ｍの場合、セレクタ１０は“０”を選択して出力
する。
１において、本実施例のセレクタ１０は、“１”と
“０”を入力とし２Ｍ／１．５Ｍ切替信号により、イン
タフェースユニットが２Ｍの場合、セレクタ１０は
“１”を選択して出力し、インタフェースユニットが
１．５Ｍの場合、セレクタ１０は“０”を選択して出力
する。
【００２７】そしてセレクタ１０の出力信号は、１次ラ
ンダムウォークフィルタ５と２次ランダムウォークフィ
ルタ６とＱカウンタ７とレートマルチプライヤ８へそれ
ぞれ入力され、１次ランダムウォークフィルタ５のカウ
ンタ値を、１．５Ｍ用のカウンタ値（Ｎ１−１）または
２Ｍ用のカウンタ値（Ｎ１−２）に設定し、２次ランダ
ムウォークフィルタ６のカウンタ値を、１．５Ｍ用のカ
ウンタ値（Ｎ２−１）または２Ｍ用のカウンタ値（Ｎ２
−２）に設定し、Ｑカウンタ７のカウンタ値を、１．５
Ｍ用のカウンタ値（Ｑ−１）または２Ｍ用のカウンタ値
（Ｑ−２）に設定し、レートマルチプライヤ８のレート
長も、１．５Ｍ用のレート長（Ｍ−１）または２Ｍ用の
レート長（Ｍ−２）に設定する。
ンダムウォークフィルタ５と２次ランダムウォークフィ
ルタ６とＱカウンタ７とレートマルチプライヤ８へそれ
ぞれ入力され、１次ランダムウォークフィルタ５のカウ
ンタ値を、１．５Ｍ用のカウンタ値（Ｎ１−１）または
２Ｍ用のカウンタ値（Ｎ１−２）に設定し、２次ランダ
ムウォークフィルタ６のカウンタ値を、１．５Ｍ用のカ
ウンタ値（Ｎ２−１）または２Ｍ用のカウンタ値（Ｎ２
−２）に設定し、Ｑカウンタ７のカウンタ値を、１．５
Ｍ用のカウンタ値（Ｑ−１）または２Ｍ用のカウンタ値
（Ｑ−２）に設定し、レートマルチプライヤ８のレート
長も、１．５Ｍ用のレート長（Ｍ−１）または２Ｍ用の
レート長（Ｍ−２）に設定する。
【００２８】このことにより、ＤＰＬＬのシステムパラ
メータ値を、２Ｍ用と１．５Ｍ用にそれぞれ持つことが
でき、２Ｍ又は１．５Ｍパッケージに適用されるＤＰＬ
Ｌ回路を、２Ｍ用と１．５Ｍ用とに分けて回路設計する
必要が無く、回路の共用化が可能となる。
メータ値を、２Ｍ用と１．５Ｍ用にそれぞれ持つことが
でき、２Ｍ又は１．５Ｍパッケージに適用されるＤＰＬ
Ｌ回路を、２Ｍ用と１．５Ｍ用とに分けて回路設計する
必要が無く、回路の共用化が可能となる。
【００２９】なお、上記実施例では、ＤＰＬＬを２Ｍと
１．５ＭのＰＤＨ低速信号を用いた場合について説明し
たが、本発明はこの場合に限定されるものではなく、種
々のＰＤＨ低速信号に適用することができる。
１．５ＭのＰＤＨ低速信号を用いた場合について説明し
たが、本発明はこの場合に限定されるものではなく、種
々のＰＤＨ低速信号に適用することができる。
【００３０】
【発明の効果】以上説明したように、本発明によるＰＤ
Ｈ低速信号切替式ＤＰＬＬは、ＤＰＬＬ回路内の１次ラ
ンダムウォークフィルタと２次ランダムウォークフィル
タとＱカウンタのカウンタ段数またはレートマルチプラ
イヤのレート長をセレクタにて切替えることにより、各
ＰＤＨ低速信号インタフェースユニットの回路を別々に
用意することがなくなり、ＬＳＩ回路化する場合におけ
る開発コストを特段に削減することができ、かつ、ＰＤ
Ｈ低速信号インタフェースユニットの回路の共用化がで
きるという効果を奏する。
Ｈ低速信号切替式ＤＰＬＬは、ＤＰＬＬ回路内の１次ラ
ンダムウォークフィルタと２次ランダムウォークフィル
タとＱカウンタのカウンタ段数またはレートマルチプラ
イヤのレート長をセレクタにて切替えることにより、各
ＰＤＨ低速信号インタフェースユニットの回路を別々に
用意することがなくなり、ＬＳＩ回路化する場合におけ
る開発コストを特段に削減することができ、かつ、ＰＤ
Ｈ低速信号インタフェースユニットの回路の共用化がで
きるという効果を奏する。
【図１】本発明の一実施例のＰＤＨ低速信号切替式ＤＰ
ＬＬの構成を示すブロック図である。
ＬＬの構成を示すブロック図である。
【図２】従来の完全２次系ＤＰＬＬを用いたデスタッフ
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
１ 周波数調整器 ２ Ｒ分周器 ３−１ Ｎ分周器 ３−２ Ｎ分周器 ４ 多値位相比較器 ５ １次ランダムウォークフィルタ ６ ２次ランダムウォークフィルタ ７ Ｑカウンタ（系の中心周波数記憶部） ８ レートマルチプライヤ ９ 加減算回路 １０ セレクタ
Claims (2)
- 【請求項１】基準クロック信号にパルスを付加または除
去することにより周波数を調整する周波数調整器と、 周波数調整された基準クロック信号をＲ分周して低速側
クロック信号を出力するＲ分周器と、 高速側クロック信号と前記低速側クロック信号をそれぞ
れＮ分周する第１、第２のＮ分周器と、 前記第１、第２のＮ分周器の出力を位相比較し、位相差
１８０°に対してどれだけ位相が進んでいるかを表す進
み位相パルスと、位相差１８０°に対してどれだけ位相
が遅れているかを表す遅れ位相パルスと、を出力する多
値位相比較器と、 前記多値位相比較器の出力である進み位相のパルス数と
遅れ位相のパルス数の差を、Ｎ１分割する１次ランダム
ウォークフィルタと、 前記周波数調整器への制御パルスを得る加減算回路と、 から成る１次ループと、 前記１次ランダムウォークフィルタの出力をＮ２分割す
る２次ランダムウォークフィルタと、 前記２次ランダムウォークフィルタの出力を記憶するＱ
カウンタと、 前記低速側クロック信号により、いくつかの付加または
除去パルスを生成し、前記Ｑカウンタに記載された値に
より、いくつかの付加または除去パルスのうち系の中心
周波数に相当する付加または除去パルスを選択し、選択
したパルスを出力するレートマルチプライヤと、 前記１次ランダムウォークフィルタの出力と前記レート
マルチプライヤの出力を加減算し、前記周波数調整器へ
の制御パルスを得る前記加減算回路と、 から成る２次ループと、 を含んで成る完全２次系ＤＰＬＬを用いたデスタッフ回
路であって、 前記１次ランダムウォークフィルタと前記２次ランダム
ウォークフィルタと前記Ｑカウンタのカウンタ段数の変
更と、前記レートマルチプライヤのレート長の変更を、
各ＰＤＨ信号用のＤＰＬＬパラメータの切替えを行う信
号により、行うセレクタを有する、 ことを特徴とするＰＤＨ低速信号切替式ＤＰＬＬ。 - 【請求項２】基準クロック信号にパルスを付加または除
去することにより周波数を調整する周波数調整器と、 周波数調整された基準クロック信号をＲ分周して低速側
クロック信号を出力するＲ分周器と、 高速側クロック信号と前記低速側クロック信号をそれぞ
れＮ分周する第１、第２のＮ分周器と、 前記第１、第２のＮ分周器の出力を位相比較し、位相差
１８０°に対してどれだけ位相が進んでいるかを表す進
み位相パルスと、位相差１８０°に対してどれだけ位相
が遅れているかを表す遅れ位相パルスと、を出力する多
値位相比較器と、 前記多値位相比較器の出力である、進み位相のパルス／
遅れ位相パルスをアップ／ダウン・カウントし各々のカ
ウント数の差を分割して付加パルス及び除去パルスから
なる制御パルスを出力する１次ランダムウォークフィル
タと、 前記周波数調整器への制御パルスを得る加減算回路と、 から成る１次ループと、 前記１次ランダムウォークフィルタから出力される制御
パルスである付加パルス／除去パルスをアップ／ダウン
・カウントし各々のカウント数の差を分割する２次ラン
ダムウォークフィルタと、 前記２次ランダムウォークフィルタの出力である付加パ
ルス／除去パルスをカウントして記憶するＱカウンタ
と、 前記低速側クロック信号により、いくつかの付加パルス
または除去パルスを生成し、前記Ｑカウンタに記載され
た値により、いくつかの付加パルスまたは除去パルスの
うち系の中心周波数に相当する第２の付加パルスまたは
除去パルスを選択し、選択したパルスを出力するレート
マルチプライヤと、 前記１次ランダムウォークフィルタの出力と前記レート
マルチプライヤの出力を加減算し前記周波数調整器への
制御パルスを得る前記加減算回路と、 から成る２次ループと、 を含んで成る完全２次系ＤＰＬＬ（ディジタル位相同期
ループ）を用いたデスタッフ回路であって、 ＤＬＬのシステムパラメータを決定する、前記１次ラン
ダムウォークフィルタ、前記２次ランダムウォークフィ
ルタ、及び前記Ｑカウンタのカウンタ値と、前記レート
マルチプライヤのレート長を、各ＰＤＨ信号用のＤＰＬ
Ｌパラメータに、切替制御信号により、変更する手段を
備える、ことを特徴とするＰＤＨ低速信号切替式ＤＰＬ
Ｌ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9135966A JP2996205B2 (ja) | 1997-05-09 | 1997-05-09 | Ｐｄｈ低速信号切替式ｄｐｌｌ |
| FR9805823A FR2763450B1 (fr) | 1997-05-09 | 1998-05-07 | Boucle a phase asservie numerique d'un systeme de commutation de signaux a basse vitesse et a hierarchie numerique plesiochrone |
| CNB981017770A CN1135779C (zh) | 1997-05-09 | 1998-05-07 | 准同步数字分级结构低速信号转换系统数字式锁相环及其信号转换方法 |
| US09/074,940 US6233297B1 (en) | 1997-05-09 | 1998-05-08 | Plesiochronous digital hierarchy low speed signal switching digital phase-locked loop system |
| DE19820658A DE19820658C2 (de) | 1997-05-09 | 1998-05-08 | Digitale Phasenregelschleife für Niedriggeschwindigkeitssignalschaltsystem mit plesiochroner digitaler Hierarchie |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9135966A JP2996205B2 (ja) | 1997-05-09 | 1997-05-09 | Ｐｄｈ低速信号切替式ｄｐｌｌ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10313304A true JPH10313304A (ja) | 1998-11-24 |
| JP2996205B2 JP2996205B2 (ja) | 1999-12-27 |
Family
ID=15164027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9135966A Expired - Fee Related JP2996205B2 (ja) | 1997-05-09 | 1997-05-09 | Ｐｄｈ低速信号切替式ｄｐｌｌ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6233297B1 (ja) |
| JP (1) | JP2996205B2 (ja) |
| CN (1) | CN1135779C (ja) |
| DE (1) | DE19820658C2 (ja) |
| FR (1) | FR2763450B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244796A (ja) * | 1999-12-30 | 2001-09-07 | Hynix Semiconductor Inc | 半導体メモリ用遅延固定ループ装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10231648B4 (de) * | 2002-07-12 | 2007-05-03 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Stuffing-Regelung |
| JP3738390B2 (ja) * | 2002-09-30 | 2006-01-25 | 富士通株式会社 | ディジタル位相同期回路 |
| CN1329789C (zh) * | 2003-07-30 | 2007-08-01 | 华为技术有限公司 | 一种防止主备时钟切换时总时钟输出产生毛刺的方法 |
| CN1330094C (zh) * | 2004-10-10 | 2007-08-01 | 中兴通讯股份有限公司 | 一种滤除低速时钟信号毛刺干扰的方法 |
| US8417810B2 (en) * | 2007-01-10 | 2013-04-09 | Broadcom Corporation | System and method for managing counters |
| CN104717090B (zh) * | 2013-12-17 | 2019-07-02 | 中兴通讯股份有限公司 | 接口信号主备互送处理方法及系统 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4803680A (en) * | 1985-12-27 | 1989-02-07 | Nec Corporation | Destuffing circuit with a digital phase-locked loop |
| JP3080805B2 (ja) * | 1993-02-26 | 2000-08-28 | 株式会社東芝 | デジタル・フェイズ・ロックド・ループ回路 |
| JPH0884071A (ja) * | 1994-09-12 | 1996-03-26 | Nec Corp | 完全２次系ｄｐｌｌおよびそれを用いたデスタッフ回路 |
| JP2964916B2 (ja) * | 1995-05-31 | 1999-10-18 | 日本電気株式会社 | ディジタル位相同期回路及びこれを用いたデータ受信回路 |
| JP2766228B2 (ja) * | 1995-09-26 | 1998-06-18 | 日本電気通信システム株式会社 | スタッフ同期フレーム制御方式 |
-
1997
- 1997-05-09 JP JP9135966A patent/JP2996205B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-07 FR FR9805823A patent/FR2763450B1/fr not_active Expired - Fee Related
- 1998-05-07 CN CNB981017770A patent/CN1135779C/zh not_active Expired - Fee Related
- 1998-05-08 US US09/074,940 patent/US6233297B1/en not_active Expired - Fee Related
- 1998-05-08 DE DE19820658A patent/DE19820658C2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244796A (ja) * | 1999-12-30 | 2001-09-07 | Hynix Semiconductor Inc | 半導体メモリ用遅延固定ループ装置 |
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| Publication number | Publication date |
|---|---|
| CN1135779C (zh) | 2004-01-21 |
| DE19820658A1 (de) | 1998-11-19 |
| DE19820658C2 (de) | 2000-12-14 |
| FR2763450B1 (fr) | 2002-04-19 |
| CN1200599A (zh) | 1998-12-02 |
| FR2763450A1 (fr) | 1998-11-20 |
| JP2996205B2 (ja) | 1999-12-27 |
| US6233297B1 (en) | 2001-05-15 |
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