JPH10313304A - Pdh低速信号切替式dpll - Google Patents
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
は、伝送通信装置のPDH低速信号インタフェースユニ
ットに適用されるDPLL回路を各インタフェースユニ
ット用に個々に回路設計する必要があるため、回路共用
化すること。 【解決手段】セレクタ10からの切替え信号にて1次ラ
ンダムウォークフィルタ5、2次ランダムウォークフィ
ルタ6、Qカウンタ7のカウンタ段数を変更し、また、
レートマルチプライヤ8のレート長を変更することによ
り、各PDH低速信号インタフェース用のDPLL回路
が作成される。
Description
hronous Digital Hierarch
y;同期ディジタル・ハイアラーキ)網に用いられる受
信デスタッフ回路に関し、特にスタッフ同期に用いる完
全2次系DPLL(Digital Phase Lo
cked Loop;ディジタル位相同期ループ)に関
する。
波数調整手段として、バイトスタッフィングを用いるポ
インタ操作が採用されており、一回のポインタ操作によ
り8[UI/回]の位相ギャップが発生している。した
がって、高速側クロック信号から低速側クロック信号を
得るためには、ポインタ操作、すなわちスタッフパルス
の挿入および除去によって発生する位相ギャップを抑圧
するためにデスタッフ回路が必要となる。
相同期ループ)が用いられるが、PLLに位相ギャップ
を持った信号を入力すると、出力側の位相ギャップを持
たない信号との位相比較時に、位相誤差が発生してしま
う。
2次系DPLLを用いたデスタッフ回路がある。
タッフ回路の従来技術の構成を示す図である。図2を参
照すると、完全2次系DPLLを用いたデスタッフ回路
は、基準クロック信号にパルスを付加または除去するこ
とにより周波数を調整する周波数調整器1と、周波数調
整された基準クロック信号をR分周して低速側クロック
信号を出力するR分周器2と、高速側クロック信号と前
記低速側クロック信号をそれぞれN分周する第1、第2
のN分周器3−1、3−2と、第1、第2のN分周器3
−1、3−2の出力を位相比較し、位相差180°に対
してどれだけ位相が進んでいるかを表す進み位相パルス
と、位相差180°に対してどれだけ位相が遅れている
かを表す遅れ位相パルスを出力する多値位相比較器4
と、多値位相比較器4の出力である進み位相のパルス数
と遅れ位相のパルス数の差をN1分割する1次ランダム
ウォークフィルタ5と、周波数調整器1への制御パルス
を得る加減算回路9と、から成る1次ループと、1次ラ
ンダムウォークフィルタ5の出力をN分割する2次ラン
ダムウォークフィルタ6と、2次ランダムウォークフィ
ルタ6の出力を記憶するQカウンタ7と、低速側クロッ
ク信号により、いくつかの付加または除去パルスを生成
し、前記Qカウンタ7に記憶された値により、いくつか
の付加または除去パルスのうち系の中心周波数に相当す
る付加または除去パルスを選択し、そのパルスを出力す
るレートマルチプライヤ8と、1次ランダムウォークフ
ィルタ5の出力とレートマルチプライヤ8の出力を加減
算し、周波数調整器1への制御パルスを得る加減算回路
9から成る2次ループと、から構成されている。
ッフ回路は、2次ループによって系の中心周波数を記憶
して動作する方式であり、系の中心周波数を記憶して動
作している間は定常位相誤差を発生しないという特徴が
ある。
信号の周波数とPLLの基準クロック信号の周波数がず
れている場合に、PLLを高速側クロック信号の周波数
にロックさせるために発生するものであり、1次ループ
により制御パルスを周波数調整器1へ加えている時に発
生する。しかし、系の中心周波数を記憶して動作してい
る間は、2次ループが制御パルスを周波数調整器1へ加
えるため、1次ループの制御パルスによる定常位相誤差
は発生しない。
た従来の完全2次系DPLLを用いたデスタッフ回路で
は、伝送通信装置の2Mインタフェースと1.5Mイン
タフェースを提供するインタフェースユニットにおい
て、これらのユニットに適用されるDPLL回路を、2
M用と1.5M用とに分けて回路設計する必要があり、
回路の共用化ができないため、各インタフェースユニッ
トに費やす開発費、開発日程、等が増大し、問題とな
る。
てなされたものであって、その目的は、完全2次系DP
LLを用いたデスタッフ回路において、伝送通信装置の
PDH低速信号インタフェースユニットに適用されるD
PLL回路を、各インタフェースユニット用に個々に回
路設計することを不要とし、回路の共有化を可能とし
た、PDH低速信号切替式DPLLを提供することにあ
る。
め、本発明は、基準クロック信号にパルスを付加または
除去することにより周波数を調整する周波数調整器と、
周波数調整された基準クロック信号をR分周して低速側
クロック信号を出力するR分周器と、高速側クロック信
号と前記低速側クロック信号をそれぞれN分周する第
1、第2のN分周器と、第1、第2のN分周器の出力を
位相比較し、位相差180°に対してどれだけ位相が進
んでいるかを表す進み位相パルスと、位相差180°に
対してどれだけ位相が遅れているかを表す遅れ位相パル
スを出力する多値位相比較器と、前記多値位相比較器の
出力である進み位相のパルス数と遅れ位相のパルス数の
差をN1分割する1次ランダムウォークフィルタと、前
記周波数調整器への制御パルスを得る加減算回路から成
る1次ループと、前記1次ランダムウォークフィルタの
出力をN2分割する2次ランダムウォークフィルタと、
前記2次ランダムウォークフィルタの出力を記憶するQ
カウンタと、前記低速側クロック信号により、いくつか
の付加または除去パルスを生成し、前記Qカウンタに記
載された値により、いくつかの付加または除去パルスの
うち系の中心周波数に相当する付加または除去パルスを
選択し、そのパルスを出力するレートマルチプライヤ
と、前記1次ランダムウォークフィルタの出力と前記レ
ートマルチプライヤの出力を加減算し、前記周波数調整
器への制御パルスを得る前記加減算回路から成る2次ル
ープから成る完全2次系DPLLを用いたデスタッフ回
路であって、前記1次ランダムウォークフィルタと前記
2次ランダムウォークフィルタと前記Qカウンタのカウ
ンタ段数の変更と、前記レートマルチプライヤのレート
長の変更を、各PDH信号用のDPLLのシステムパラ
メータに切替えを行う信号により変更を行うセレクタを
有している。
いて以下に説明する。本発明の好ましい実施の形態は、
完全2次系DPLLを用いたデスタッフ回路において、
セレクタ(図1の10)からの切替信号により、1次ラ
ンダムウォークフィルタ(図1の5)、2次ランダムウ
ォークフィルタ(図1の6)、Qカウンタ(図1の7)
のカウンタ段数を変更し、また、レートマルチプライヤ
(図1の8)のレート長を変更することにより、各PD
H(Plesiochronous DigitalH
ierarchy)低速信号インタフェース用のDPL
L回路が作成される。
システムパラメータを決定するカウンタ値を、セレクタ
にて切り替えることにより、例えば2Mインタフェース
用のパラメータ値と、1.5Mインタフェース用のパラ
メータ値の両方を設定することができ、2M又は1.5
Mパッケージに適用されるDPLL回路を、2M用と
1.5M用とに分けて回路設計する必要が無く、回路の
共用化が可能となる。
て説明する。
ロック信号障害検出機能付き完全2次系DPLLを用い
たデスタッフ回路をブロック図にて示したものである。
回路は、周波数調整器1と、R分周器2と、N分周器3
−1、3−2と、多値位相比較器4と、1次ランダムウ
ォークフィルタ5と、2次ランダムウォークフィルタ6
と、Qカウンタ7と、レートマルチプライヤ8と、加減
算回路9と、セレクタ10と、を備えて構成されてい
る。
N分周器3−1、3−2、多値位相比較器4、1次ラン
ダムウォークフィルタ5、加減算回路9は1次ループを
構成し、2次ランダムウォークフィルタ6、Qカウンタ
7、レートマルチプライヤ8、加減算回路9は2次ルー
プを構成している。
ルスを付加または除去することにより周波数を調整す
る。
ック信号をR分周して低速側クロック信号を出力する。
ク信号と低速側クロック信号をそれぞれN分周する。
−2の出力を位相比較し、位相差180°に対してどれ
だけ位相が進んでいるかを表す進み位相パルスと、位相
差180°に対してどれだけ位相が遅れているかを表す
遅れ位相パルスと、を出力する。
・ダウンカウンタであり、多値位相比較器4の出力であ
る進み位相のパルスをアップカウントし、遅れ位相のパ
ルスをダウンカウントし、各々のカウント数の差をN1
分割し、周波数調整器1へ制御パルスを送出する。制御
パルスは2つあり、1つは付加パルス(1次ランダムウ
ォークフィルタ5でカウント値がプラスを示すパルス)
であり、もう1つは除去パルス(1次ランダムウォーク
フィルタ5でカウント値がマイナスを示すパルス)であ
る。
・ダウンカウンタであり、1次ランダムウォークフィル
タ5と同様に、1次ランダムウォークフィルタ5の制御
パルスをアップ・ダウンカウントし、各々のカウント数
の差をN2分割する。
ィルタ6の出力である付加または除去パルス数を計数
し、計数した数を記憶する。
ク信号により、周波数が異なるいくつかの付加または除
去パルスを生成し、Qカウンタ7に記憶された値によ
り、いくつかの付加パルスまたは除去パルスのうちの1
つを選択し、系の中心周波数に相当する第2の付加パル
スまたは除去パルスとして周波数調整器1に対して制御
を加える。
ィルタ5からの付加パルス(インクリメントパルス1:
以下「I1」と略記する)および除去パルス(デクレメ
ントパルス1:以下「D1」と略記する)と、レートマ
ルチプライヤ8からの付加パルス(インクリメントパル
ス2:以下「I2」と略記する)および除去パルス(デ
クレメントパルス2:以下「D2」と略記する)を加減
演算するものであり、ある定められた期間の中で、
(a)I1とI2が出現した場合は、付加パルス2個を
出力し、(b)D1とD2が出現した場合は、除去パル
ス2個を出力し、(c)I1またはI2が出現した場合
は、付加パルス1個を出力し、(d)D1またはD2が
出現した場合は、除去パルス1個を出力する。(e)I
1とD1、またはI1とD2、または、I2とD1、ま
たは、I2とD2が出現した場合は、付加パルスまたは
除去パルスを出力しない。
1において、本実施例のセレクタ10は、“1”と
“0”を入力とし2M/1.5M切替信号により、イン
タフェースユニットが2Mの場合、セレクタ10は
“1”を選択して出力し、インタフェースユニットが
1.5Mの場合、セレクタ10は“0”を選択して出力
する。
ンダムウォークフィルタ5と2次ランダムウォークフィ
ルタ6とQカウンタ7とレートマルチプライヤ8へそれ
ぞれ入力され、1次ランダムウォークフィルタ5のカウ
ンタ値を、1.5M用のカウンタ値(N1−1)または
2M用のカウンタ値(N1−2)に設定し、2次ランダ
ムウォークフィルタ6のカウンタ値を、1.5M用のカ
ウンタ値(N2−1)または2M用のカウンタ値(N2
−2)に設定し、Qカウンタ7のカウンタ値を、1.5
M用のカウンタ値(Q−1)または2M用のカウンタ値
(Q−2)に設定し、レートマルチプライヤ8のレート
長も、1.5M用のレート長(M−1)または2M用の
レート長(M−2)に設定する。
メータ値を、2M用と1.5M用にそれぞれ持つことが
でき、2M又は1.5Mパッケージに適用されるDPL
L回路を、2M用と1.5M用とに分けて回路設計する
必要が無く、回路の共用化が可能となる。
1.5MのPDH低速信号を用いた場合について説明し
たが、本発明はこの場合に限定されるものではなく、種
々のPDH低速信号に適用することができる。
H低速信号切替式DPLLは、DPLL回路内の1次ラ
ンダムウォークフィルタと2次ランダムウォークフィル
タとQカウンタのカウンタ段数またはレートマルチプラ
イヤのレート長をセレクタにて切替えることにより、各
PDH低速信号インタフェースユニットの回路を別々に
用意することがなくなり、LSI回路化する場合におけ
る開発コストを特段に削減することができ、かつ、PD
H低速信号インタフェースユニットの回路の共用化がで
きるという効果を奏する。
LLの構成を示すブロック図である。
回路の構成を示すブロック図である。
Claims (2)
- 【請求項1】基準クロック信号にパルスを付加または除
去することにより周波数を調整する周波数調整器と、 周波数調整された基準クロック信号をR分周して低速側
クロック信号を出力するR分周器と、 高速側クロック信号と前記低速側クロック信号をそれぞ
れN分周する第1、第2のN分周器と、 前記第1、第2のN分周器の出力を位相比較し、位相差
180°に対してどれだけ位相が進んでいるかを表す進
み位相パルスと、位相差180°に対してどれだけ位相
が遅れているかを表す遅れ位相パルスと、を出力する多
値位相比較器と、 前記多値位相比較器の出力である進み位相のパルス数と
遅れ位相のパルス数の差を、N1分割する1次ランダム
ウォークフィルタと、 前記周波数調整器への制御パルスを得る加減算回路と、 から成る1次ループと、 前記1次ランダムウォークフィルタの出力をN2分割す
る2次ランダムウォークフィルタと、 前記2次ランダムウォークフィルタの出力を記憶するQ
カウンタと、 前記低速側クロック信号により、いくつかの付加または
除去パルスを生成し、前記Qカウンタに記載された値に
より、いくつかの付加または除去パルスのうち系の中心
周波数に相当する付加または除去パルスを選択し、選択
したパルスを出力するレートマルチプライヤと、 前記1次ランダムウォークフィルタの出力と前記レート
マルチプライヤの出力を加減算し、前記周波数調整器へ
の制御パルスを得る前記加減算回路と、 から成る2次ループと、 を含んで成る完全2次系DPLLを用いたデスタッフ回
路であって、 前記1次ランダムウォークフィルタと前記2次ランダム
ウォークフィルタと前記Qカウンタのカウンタ段数の変
更と、前記レートマルチプライヤのレート長の変更を、
各PDH信号用のDPLLパラメータの切替えを行う信
号により、行うセレクタを有する、 ことを特徴とするPDH低速信号切替式DPLL。 - 【請求項2】基準クロック信号にパルスを付加または除
去することにより周波数を調整する周波数調整器と、 周波数調整された基準クロック信号をR分周して低速側
クロック信号を出力するR分周器と、 高速側クロック信号と前記低速側クロック信号をそれぞ
れN分周する第1、第2のN分周器と、 前記第1、第2のN分周器の出力を位相比較し、位相差
180°に対してどれだけ位相が進んでいるかを表す進
み位相パルスと、位相差180°に対してどれだけ位相
が遅れているかを表す遅れ位相パルスと、を出力する多
値位相比較器と、 前記多値位相比較器の出力である、進み位相のパルス/
遅れ位相パルスをアップ/ダウン・カウントし各々のカ
ウント数の差を分割して付加パルス及び除去パルスから
なる制御パルスを出力する1次ランダムウォークフィル
タと、 前記周波数調整器への制御パルスを得る加減算回路と、 から成る1次ループと、 前記1次ランダムウォークフィルタから出力される制御
パルスである付加パルス/除去パルスをアップ/ダウン
・カウントし各々のカウント数の差を分割する2次ラン
ダムウォークフィルタと、 前記2次ランダムウォークフィルタの出力である付加パ
ルス/除去パルスをカウントして記憶するQカウンタ
と、 前記低速側クロック信号により、いくつかの付加パルス
または除去パルスを生成し、前記Qカウンタに記載され
た値により、いくつかの付加パルスまたは除去パルスの
うち系の中心周波数に相当する第2の付加パルスまたは
除去パルスを選択し、選択したパルスを出力するレート
マルチプライヤと、 前記1次ランダムウォークフィルタの出力と前記レート
マルチプライヤの出力を加減算し前記周波数調整器への
制御パルスを得る前記加減算回路と、 から成る2次ループと、 を含んで成る完全2次系DPLL(ディジタル位相同期
ループ)を用いたデスタッフ回路であって、 DLLのシステムパラメータを決定する、前記1次ラン
ダムウォークフィルタ、前記2次ランダムウォークフィ
ルタ、及び前記Qカウンタのカウンタ値と、前記レート
マルチプライヤのレート長を、各PDH信号用のDPL
Lパラメータに、切替制御信号により、変更する手段を
備える、ことを特徴とするPDH低速信号切替式DPL
L。
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1998
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