CN1794618B - 数字时钟滤波器 - Google Patents

Abstract

一种时钟滤波电路(20)，用于对具有从至少两个标称数据速率中选中的一个数据速率的异步数据信号的时钟进行滤波，该时钟滤波电路(20)包括：辅助时钟源(21)，用于产生具有在该至少两个预定数据速率之间的范围内的脉冲重复率的辅助时钟信号(27)；延迟线(22)，其连接到辅助时钟源(21)，用于创建辅助时钟信号的一组相互延迟的副本；以及复用器(23)，其根据选择数据速率的预定规则以循环的次序在这些延迟的副本之间进行切换以产生滤波后的时钟信号(28)。控制电路确定滤波后的时钟信号(28)的速率是否相对于所述数据信号增大或减小，并相应地控制复用器(23)以推迟或提前循环切换。

Description

数字时钟滤波器

相关申请的交叉引用

本发明基于欧洲优先申请EP 04 293 123.8，在此引用其内容以供参考。

技术领域

本发明涉及电信领域，并且更特别地涉及一种用于异步数据信号的有间隙的时钟的数字时钟滤波电路和一种对异步数据信号的时钟信号进行滤波的方法。

背景技术

现有传输网络中的网元用于建立网络中的半永久(交叉)连接。这些网元包括交叉连接和插/分复用器。为了交叉连接高比特率数字信号，有利的是采用同步交换矩阵。目前传输网络基本上依赖于同步数字体系(SDH，ITU-T G.707)，同时ITU-T G.709标准中已经定义了一种新的光传输体系，其中传输信号在标称频率的±20ppm的预定范围内不再是同步的，而是异步的。

即使当传输信号不同步时，如果将所有的有效载荷信道都内部地映射为高于最高有效载荷信道速率的公共同步速率，也仍然可以使用同步交换矩阵。通过比特填充可以执行内部速率的速率调整。然而，在网元的输出端，则必须解除有效载荷信道到内部速率信号的映射并且移除所填充的比特。由于比特流的比特时钟具有由于移除填充比特而产生的间隙，因此这将引起代表各个有效载荷信道的异步比特流。因此，在每个有效载荷信道上都需要窄带锁相环(PLL)以便将异步比特流转换回同步比特流。这种功能对输出抖动会有严格的要求。

此外，在某些应用中，如果网元能够处理不同类型的传输信号，就会比较有利。例如，用于吉比特范围内的有效载荷比特率的传输设备通常将前向纠错(FEC)作为一个选项提供给传输信号。因此，基于不同的配置，这种设备需要在不同的比特率下即在有FEC或无FEC的情况下进行操作的能力。另一方面，在同一设备内提供处理SDH和OTH(光传输体系)类型的信号的能力，将会比较有利。对于这些应用，比特率必须适应于实际使用的信号类型，这对于网元输出端的窄带PLL来说可能会变得非常复杂。具有较低Q因子的时钟电路只能够为单一的振荡器电路提供10％范围内的比特率适应能力。然而，具有较高Q因子的时钟电路对于每个特定的比特率都需要一个单独的晶体振荡器。因此，用于移除异步传输信号的时钟滤波电路对于每个有效载荷信道和对于每个比特率都需要特定的压控晶体振荡器(VCXO)。

因此，本发明的一个目的是提供一种可以配置为至少在两个不同的比特率下进行操作的简化的时钟电路。

发明内容

这些目的和下面将出现的其他目的通过一种用于异步数据信号的有间隙的时钟的时钟滤波电路来实现，该异步数据信号具有从至少两个标称数据速率中选中的一个数据速率，该时钟滤波电路将全数字PLL用于对有间隙的有效载荷时钟进行低带宽滤波。

特别地，该时钟滤波电路具有：辅助时钟源，其产生具有在该至少两个预定数据速率之间的范围内的脉冲重复率的辅助时钟信号；延迟线，其连接到辅助时钟源，用于创建辅助时钟信号的一组相互延迟的副本；以及复用器，其根据选择数据速率的预定规则以循环的次序在这些延迟的副本之间进行切换以产生滤波后的时钟信号。控制电路确定滤波后的时钟信号的速率是否必须相对于所述数据信号增大或减小，并相应地控制复用器以推迟或提前循环切换。

与现有的解决方案相比，根据本发明的时钟滤波电路需要较小的电路板面积、较低的元件成本，并且显示出更低的耗电量。该电路可以完全集成到AISC(专用集成电路)中，并且通过简单地改变PLL算法(即执行切换所依据的规则)来提供时钟速率的简单配置。此外，该电路不容易受到来自相邻信道的串扰，在现有解决方案中这种串扰可能会引起误锁定问题。

本发明只需要一个单独的辅助时钟源作为用于多个有效载荷信道的辅助时钟。其他的数字PLL会产生需要用随后的模拟PLL来消除的固有抖动，而所提出的解决方案不需要模拟滤波(但是这并不排除仍会使用模拟PLL来改善时钟质量)。

附图说明

下面将参考附图来描述本发明的一个优选实施例，其中：

图1示出了从固定的辅助时钟中产生时钟信号的可配置的电路的框图；

图2示出了使用图1的电路的数字时钟滤波电路的框图；

图3示出了用于产生固定辅助时钟的备选电路；

图4示出了用于在图2的电路中使用的受控制的延迟线；以及

图5a和图5b以两幅示图示出了通过在辅助时钟的延迟副本之间进行循环切换来产生时钟信号的原理。

具体实施方式

将时钟滤波电路用在传输网络的网元的I/O(输入/输出)板上。时钟滤波电路用于对包含于待发送的传输信号中的有效载荷信道的数据时钟进行滤波。在优选的实施例中，每个I/O板从网元的切换矩阵中接收16个有效载荷信道。然后，将这些信道从内部传输帧中解除映射。由于移除了填充比特，在有间隙的时钟上提供了解除映射后的有效载荷信道。时钟滤波电路消除这些间隙，并且生成具有较低固定抖动的传输线信号以满足可应用的标准中所规定的要求。每个有效载荷信道都有其自己的单独时钟信号。

在I/O板上，将来自矩阵的每个有效载荷信道(在从内部帧中解除映射之后)写入其有间隙的有效载荷比特时钟上的缓冲存储器，并用滤波后读取时钟(filtered read clock)从该缓冲器中重新读取出来。生成滤波后读取时钟的时钟滤波电路就是本发明所涉及的时钟滤波电路。然后，根据该网元的使用目的，可以对重新获得的有效载荷信号进行复用以形成向外输出的线路信号，或者可以将重新获得的有效载荷信号输出为单独的附属信号。

根据本发明，每个时钟滤波电路包含一个数控振荡器(DCO)。在优选的实施例中，DCO设计为用于STM-16(同步传输模块-16)比特率或OTU1(光传输单元1)比特率的可配置的参考频率发生器，并产生频率为目标频率的四分之一即用于STM-16的622 MHz和用于OTU1的666.5MHz的四分之一的时钟信号。时钟输出应当符合目标比特率的抖动要求，即

用于SDH的小于800ps的宽带抖动

用于OTH的小于450ps的宽带抖动

用于SDH的小于160ps的高频带抖动

用于OTH的小于150ps的高频带抖动，

其中5Hz与20Hz之间的频带为宽带，并且从1MHz到20MHz之间的频带为高频带。

SDH速率和OTU1速率之间的平均频率为644,297,143Hz。这一频率是SDH速率的29/28倍并且是OTU1速率的29/30倍。

SDH速率可以通过每隔28个周期从这一平均频率中“拿掉”一个周期以产生每秒622,080,000个周期数的速率来获得，该速率是STM-16速率的四分之一。相反，OTU1速率可以通过每隔28个周期增加一个周期以产生每秒666,514,285.7个周期数的速率来获得，该速率是OTU1速率的四分之一。

图1中示出了由平均速率产生这些速率的电路。用晶体振荡器11作为辅助时钟源以平均速率644,297,143Hz产生辅助时钟信号17。本发明的基本思想是以循环的次序在这一辅助时钟的延迟副本之间进行切换。相移优选地足够小以满足抖动要求。在图1中，延迟线12提供辅助时钟17的28个相移后的副本。因此，两个相邻的时钟副本之间的相移是55.4ns。这确保了当在相邻的时钟副本之间进行转换时，甚至连高频率抖动都远低于限定值。

复用器13在辅助时钟的延迟副本之间以循环的次序进行切换。同样，将辅助时钟信号提供给计数器16和门电路15。计数器16从1向上计数到29，并且每隔28个时钟周期提供一个控制信号，这使得门电路15(即XOR(异或)电路)禁止来自辅助时钟信号17的一个时钟脉冲。将门电路15的输出馈送给第二计数器14，其为复用器13产生一个5比特的控制信号。这一控制信号指定了复用器13必须切换到的时钟副本。第二计数器14可以配置成从1到28向上计数或从28到1向下计数。

时钟电路10的操作如下：对于622MHz的SDH时钟，计数器14向下计数，并且对于28个相继周期的每个辅助时钟周期复用器13都切换到延迟更多的时钟副本，并且作为第29步，为两个周期保留选中的时钟副本。通过28次相移，与辅助时钟相比，输出时钟18中少一个时钟周期。换句话说，复用器13只输出了27个周期，而辅助时钟产生了28个周期，并且在第29个周期中，为一个另外的循环保留了选中的时钟，这在输出时钟18中产生了第28个周期。

最后一步为两个时钟周期而不是仅仅一个时钟周期保留选中的副本，这有可能进一步减小输出时钟18并从而通过控制下面将说明的第28步和第29步使输出时钟18适应改变的信号条件。如果在第28步中也保留选中的时钟副本，则输出时钟18的相位将减小55.4ps，并且如果在第29步中选择下一个副本而不是为第二个循环保留选中的副本，则输出时钟相位增大55.4ps。这使得输出时钟18的修正值在±1189ppm的范围内，到目前为止这对于所要求的±20ppm来说已经足够了。

为了产生OTU1速率，计数器14向上计数，并且复用器13切换到延迟更少的时钟以增加相位。在28次相移之后，输出时钟18已经获得一个完整的时钟周期，即在辅助时钟17只产生28个周期时输出29个周期。在第29步中，保留选中的时钟副本，这为29个周期增加了另一个周期。于是，尽管辅助时钟17只产生了29个周期，但输出时钟18却具有30个周期。

图1中示出的时钟电路的抖动是不可控的。为了使其抖动可控，对于步骤28和步骤29，门电路必须是可控的。图2中示出了可控的时钟滤波电路20。与图1中的组件相同的或等同的组件用比图1中的参考标号大10的参考标号来表示。

为了能够标识步骤28和步骤29，用一个2比特的输出将计数器26连接到门电路25。这些2比特的信号分别指示第28步和第29步。此外，门电路25具有控制输入29。控制输入29可以连接到I/O板上的比较器(未示出)，该比较器将输出时钟信号28与要恢复的数据信号进行比较。如果输出时钟信号28超前于数据信号，则时钟信号29指示延迟输出时钟28。相反，如果输出时钟信号落后于数据信号，则控制信号29指示提前输出时钟28。用于OTU1频率参考的频率控制以与用于前述STM-16频率参考的频率控制类似的方式工作。

比较器可以实现为具有可以对要恢复的数据信号的有间隙比特时钟和输出时钟28进行计数的简单计数器，在预定的时间间隔上递增计数值，并且比较这些计数值。优选地，将输出时钟调整为与内部帧或其整数倍的帧时钟同步。这可以减小由于移除填充比特而引起的等候时间抖动。

作为替换，控制输入29可以连接到检测有效载荷信道中的任意移除操作(即间隙)的检测器，并由此确定用于提前或推迟复用器23中的切换的控制信号。

图1和图2中示出的电路需要晶体振荡器作为辅助时钟源。应当明确，单一的晶体振荡器可以供多个时钟滤波电路使用。然而，在某些应用中，有可能已经从另一个源获得参考频率。这种情况例如在SDH网元中，其中可以以任何方式为网元提供SDH频率。在这种情况下，从该已经获得的SDH频率中得到本发明所需的辅助时钟有可能是比较有利的。图3中示出了从SDH频率中得到辅助时钟信号并因此不需要自由运行的晶体振荡器的备选辅助时钟信号源31。

图3中示出的电路31适用于已经在I/O板上获得的SDH频率时钟信号37′中产生时钟信号37。延迟传输线32产生SDH参考时钟信号37′的28个延迟的副本。计数器34对时钟信号37′的时钟脉冲进行计数，并将该计数值作为5比特的控制信号传送给以循环的次序在这些副本之间进行切换的复用器33。类似于图1中示出的电路10，尽管输入信号37′只具有28个时钟周期，但电路31却产生具有29个时钟周期的输出时钟信号37。因此，可以将该输出信号分别用作图1或图2中的辅助时钟信号17或辅助时钟信号27。然而，这种产生辅助时钟的备选方法会为DCO的输出增加更多的固有抖动。

类似于在图3中，图1中示出的电路可以用于产生自由运行的OTU1时钟。因此，可以设计出不具有单一晶体振荡器的STM-12/OTU1 I/O板。

图4示出了分别用于图1、图2和图3中的延迟线12、22和32的实施例。延迟线42由一系列缓冲器44来实现，其中每个缓冲器为前一个缓冲器的输出增加了更多的延迟。将各缓冲器的延迟控制为使延迟线42的全部延迟等于一个时钟周期。这通过相位比较器45来实现，其将输入信号47的相位与延迟线42的延迟得最多的输出信号48的相位进行比较并相应地调整缓冲器的延迟值。提供数字低通滤波器以结合随着时间的推移而产生的任何变化，以便不会产生短期的相位干扰。这种延迟控制有利于补偿处理特定参数的结果和补偿温度与电源电压的变化。

作为替代，延迟线可以通过负载延迟线来实现，即通过一系列可调LC元件来实现。例如，延迟线可以采用可调的变容二极管来实现。

本发明的另一个改进分别与图1、图2和图3中的复用器13、23和33有关。为了避免复用器在时钟斜率附近切换时钟副本，可以为复用器中的特定切换提供单独的延迟元件。通过控制图4中的相移延迟线的相同控制信号来控制用于复用器控制的延迟缓冲器。

此外，分别来自计数器14、24或34的复用器控制输入可以用并行的28比特编码而不是用5比特编码，以避免由控制信号的解码引起的任何延迟。

图5a和图5b以示例的方式示出了本发明的切换原理：图5a示出了一个辅助时钟信号57和以90°(即π/2或一个时钟周期的四分之一)为步长而延迟的四个延迟副本57a-57b。通过以循环的次序从信号57切换到信号57a，切换到57b，切换到57c，切换到57d，回到信号57a，等等，得到输出时钟信号58。从图中可以看出，输出时钟58具有四个时钟周期，而辅助时钟57具有5个时钟周期，即输出时钟速率是辅助时钟速率的4/5。

图5b示出了相反的情况，其中通过以相反的次序从信号57d切换到信号57c，切换到信号57b，切换到信号57a，切换到信号57，回到信号57c，等等，得到输出时钟信号58。在这种情况下，从辅助时钟信号57的延迟较多的副本切换到延迟较少的副本。从图5b中可以看到，现在输出时钟信号58具有5个时钟周期，而辅助时钟57只具有4个时钟周期。因此，输出时钟速率是辅助时钟速率的5/4。

上述时钟滤波器电路不仅对于采用同步交换矩阵的网元是有用的，并且由于这种矩阵本身会产生需要通过低带宽滤波来消除的延迟变化，因此对于采用基于蜂窝的或基于分组的切换矩阵的其他网络来说上述时钟滤波器电路也是有用的。

Claims (11)

1.一种用于异步数据信号的有间隙的时钟的时钟滤波电路，所述异步数据信号具有从至少两个标称数据速率中选中的一个数据速率，所述时钟滤波电路包括：

-辅助时钟源，用于产生具有在所述至少两个预定数据速率之间的范围内的脉冲重复率的辅助时钟信号；

-延迟线，其连接到所述辅助时钟源，用于创建所述辅助时钟信号的一组相互延迟的副本；

-复用器，用于根据选择数据速率的预定规则以循环的次序在所述延迟的副本之间进行切换以产生滤波后的时钟信号；以及

-控制电路，用于确定所述滤波后的时钟信号的速率是否必须相对于所述数据信号增大或减小，并相应地控制所述复用器以推迟或提前所述循环切换。

2.根据权利要求1所述的时钟滤波电路，其中所述控制电路包括比较器，用于将所述滤波后的时钟信号与所述异步数据信号的所述有间隙的时钟进行比较并用于在所述滤波后的时钟信号超前或落后于所述数据信号时控制所述复用器以推迟或提前所述循环切换。

3.根据权利要求1所述的时钟滤波电路，其中所述辅助时钟源是晶体振荡器。

4.根据权利要求1所述的时钟滤波电路，其中所述辅助时钟源包括连接到外部参考时钟信号的第二延迟线，其用于创建所述外部参考时钟信号的一组相互延迟的副本，并且所述辅助时钟源包括第二复用器，其用于以循环的次序在所述延迟副本之间进行切换以产生所述辅助时钟信号。

5.根据权利要求1所述的时钟滤波电路，包括第一计数器，其用于对所述辅助时钟的时钟周期进行计数并且连接到所述复用器以便启动所述切换。

6.根据权利要求1所述的时钟滤波电路，包括连接到所述辅助时钟源的第二计数器，其用于对所述辅助时钟的时钟周期进行计数，并且连接到耦合于所述辅助时钟源与所述第一计数器之间用于根据所述第二计数器的计数值来抑制选中的时钟周期的门电路。

7.根据权利要求1所述的时钟滤波电路，其中所述延迟线包括多个彼此串联的缓冲器，每个缓冲器为前一个缓冲器的输出信号提供特定延迟。

8.根据权利要求7所述的时钟滤波电路，其中所述缓冲器的延迟值是可调的，并且其中所述延迟线包括相位比较器，其用于将所述辅助时钟信号的相位与所述延迟线的延迟得最多的输出信号的相位进行比较并用于调整所述缓冲器的延迟以使延迟线的全部延迟等于一个时钟周期。

9.一种用于对具有从至少两个标称数据速率中选中的一个数据速率的异步数据信号的有间隙的时钟进行滤波的方法，所述方法包括步骤：

-产生具有在所述至少两个预定数据速率之间的范围内的脉冲重复率的辅助时钟信号；

-创建所述辅助时钟信号的一组相互延迟的副本；

-根据选择数据速率的预定规则以循环的次序在所述延迟的副本之间进行切换以产生滤波后的时钟信号；

-确定所述滤波后的时钟信号的速率是否必须相对于所述数据信号增大或减小，并且相应地推迟或提前所述循环切换。

10.根据权利要求9所述的方法，其中所述两个标称数据速率包括来自同步数字体系的第一数据速率和来自光传输体系的第二数据速率。

11.根据权利要求9所述的方法，其中所述两个标称数据速率包括用于无前向纠错的光信号的第一数据速率和用于有前向纠错的光信号的第二数据速率。