CN115549678A

CN115549678A - 锁相环和时钟同步系统

Info

Publication number: CN115549678A
Application number: CN202211091510.5A
Authority: CN
Inventors: 斯里纳特·斯里达兰; 安基·塞瑟; 拉贾·普拉布·J; 普瓦·乔杜里; 桑迪普·萨西; 阿卡什·古普塔; 吉瓦巴拉蒂·G
Original assignee: Ningbo Aola Semiconductor Co ltd
Current assignee: Ningbo Aola Semiconductor Co ltd
Priority date: 2021-10-18
Filing date: 2022-09-07
Publication date: 2022-12-30

Abstract

根据本发明的各个方面提供了锁相环(PLL)和时钟同步系统。该锁相环被实施为具有另一个(第二)锁相环来替代受控振荡器。当输出时钟的频率需要已知的频率变化时，除了改变锁相环(第一锁相环)的配置之外，还改变第二锁相环的配置以使输出时钟的频率快速改变。在各种实施例中，通过改变第二锁相环的反馈分频器的除数、第二锁相环中的预分频器中的除数、在第二锁相环中使用的压控振荡器的控制电压以及第二锁相环中的任何其它用户控制点来改变第二锁相环的配置。

Description

锁相环和时钟同步系统

交叉引用

本专利申请与于2021年10月18日提交的发明名称为“锁相环中的快速频率改变”、申请号为202141047239的共同未决的印度临时专利申请以及与于2022年6月14日提交的发明名称为“锁相环PLL输出频率的快速切换”、申请号为17/806,736的美国专利申请相关，并要求上述印度临时专利申请和美国专利申请的优先权。上述印度临时专利申请和美国专利申请的与本文描述不相抵触的全部内容通过引用并入本文。

技术领域

本发明的实施例总体上涉及锁相环(Phase-locked loop，简称“PLL”)，并且更具体地涉及锁相环的输出频率的快速切换。

背景技术

锁相环经常用于生成一个或多个时钟信号。PLL接收输入时钟并生成输出时钟(时钟信号)，该输出时钟的频率(输出频率)通常是输入时钟频率的所需的倍数。

通常在稳定状态下经常存在需要将PLL的输出频率从当前频率切换到更高的频率或更低的频率的情况。可能存在对快速实现这种切换的需求。然而，PLL通常设计为具有低带宽，例如，以减少或避免输出时钟中的抖动。

本发明的各个方面是针对PLL的输出频率的快速切换。

发明内容

本发明的示例实施例涉及一种锁相环。该锁相环用于生成锁定到输入时钟的具有一频率的输出时钟以及用于在生成输出时钟之后切换到输出时钟的不同的频率，输出时钟的频率为输入时钟在正常运作模式下的频率与期望除数的乘积。该锁相环包括第一相位检测器、具有第一通带的第一低通滤波器、第一振荡器以及第一反馈分频器。第一相位检测器被耦接成接收输入路径上的第一输入时钟和反馈路径上的反馈时钟，该第一相位检测器用于生成表征第一输入时钟与反馈时钟之间的相位差的误差信号。第一低通滤波器用于通过对误差信号进行滤波来产生经滤波的误差信号。第一振荡器被耦接成根据经滤波的误差信号产生输出时钟，其中输出时钟的频率由经滤波的误差信号的强度确定。第一反馈分频器用于在正常运作模式下将输出时钟除以具有第一值的期望除数。其中，第一相位检测器、第一低通滤波器、第一振荡器和第一反馈分频器共同运作成为具有第一带宽的第一锁相环。其中，第一振荡器被实现为具有第二带宽的第二锁相环，第二带宽大于第一带宽。其中，锁相环被配置为改变第一锁相环和第二锁相环的配置，以生成具有不同的频率的输出时钟，从而切换到输出时钟的不同的频率。

在一些实施例中，锁相环被配置为将第一反馈分频器的期望除数改变为等于第二值，以便改变第一锁相环的配置；以及在改变第一锁相环和第二锁相环的配置后，具有更高的带宽的第二锁相环快速地生成具有不同的频率的输出时钟，从而第一锁相环随之快速地改变到不同的频率。

在一些实施例中，第二锁相环包括第二相位检测器、第二振荡器和第二反馈分频器。第二相位检测器用于接收对应的输入路径上的第二输入时钟和第二反馈路径上的第二反馈时钟，第二相位检测器用于生成表征第二输入时钟与第二反馈时钟之间的第二相位差的第二误差信号。第二振荡器用于根据第二误差信号产生输出时钟。第二反馈分频器用于将输出时钟除以第二除数以产生第二反馈时钟。其中，锁相环被配置为将第二除数改变为与不同的频率对应的新的值，以便改变第二锁相环的配置。

在一些实施例中，第二除数为经滤波的误差信号与第三除数的加和，其中，第三除数的值由用户提供，从而使新的值作为加和被产生。

在一些实施例中，第二锁相环包括第二预分频器、第二相位检测器、第二振荡器和第二反馈分频器。第二预分频器用于将第三输入时钟除以预分频器除数，以产生第二输入时钟。第二相位检测器用于接收对应的输入路径上的第二输入时钟和第二反馈路径上的第二反馈时钟，第二相位检测器用于生成表征第二输入时钟与第二反馈时钟之间的第二相位差的第二误差信号。第二振荡器用于根据第二误差信号生成输出时钟。第二反馈分频器用于将输出时钟除以第二除数以产生第二反馈时钟。其中，锁相环被配置为将预分频器除数改变为与不同的频率对应的新的值，以便改变第二锁相环的配置。

在一些实施例中，锁相环还被配置为将电压输入强制设置为与不同的频率对应的另一个新的值，以便改变第二锁相环的配置，其中，电压输入代表第二误差信号。

本发明的实施例还涉及一种时钟同步系统，包括线卡和第一时序卡。线卡被耦接成接收数据包，该线卡用于参照被选择的时钟重新设置数据包的时序，并且发送经重新设置时序的数据包。第一时序卡用于生成第一时钟。其中，线卡包括被耦接成接收第一时钟的锁相环，该锁相环用于基于作为被选择的时钟的第一时钟来生成锁定到输入时钟的具有一频率的输出时钟，以及用于在生成输出时钟之后切换到输出时钟的不同的频率，输出时钟的频率为输入时钟在正常运作模式下的频率与期望除数的乘积。锁相环包括第一相位检测器、具有第一通带的第一低通滤波器、第一振荡器以及第一反馈分频器。第一相位检测器被耦接成接收输入路径上的第一时钟和反馈路径上的反馈时钟，该第一相位检测器用于生成表征第一时钟与反馈时钟之间的相位差的误差信号。第一低通滤波器用于通过对误差信号进行滤波来产生经滤波的误差信号。第一振荡器被耦接成根据经滤波的误差信号产生输出时钟，其中输出时钟的频率由经滤波的误差信号的强度确定。第一反馈分频器用于在正常运作模式下将输出时钟除以具有第一值的期望除数。其中，第一相位检测器、第一低通滤波器、第一振荡器和第一反馈分频器共同运作成为具有第一带宽的第一锁相环。其中，第一振荡器被实现为具有第二带宽的第二锁相环，第二带宽大于第一带宽。其中，锁相环被配置为改变第一锁相环和第二锁相环的配置，以生成具有不同的频率的输出时钟，从而切换到输出时钟的不同的频率。

在一些实施例中，锁相环被配置为将第一反馈分频器的期望除数改变为等于第二值，以便改变第一锁相环的配置。其中，在改变第一锁相环和第二锁相环的配置后，具有更高的带宽的第二锁相环快速地生成具有不同的频率的输出时钟，从而第一锁相环随之快速地改变到不同的频率。

在一些实施例中，第二锁相环包括第二相位检测器、具有第二通带的第二低通滤波器、第二振荡器和第二反馈分频器。第二相位检测器用于接收对应的输入路径上的第二输入时钟和第二反馈路径上的第二反馈时钟，第二相位检测器用于生成表征第二输入时钟与第二反馈时钟之间的第二相位差的第二误差信号。第二低通滤波器用于通过对第二误差信号进行滤波来产生经滤波的第二误差信号，其中，第二通带大于第一通带。第二振荡器用于根据经滤波的第二误差信号产生输出时钟。第二反馈分频器用于将输出时钟除以第二除数以产生第二反馈时钟。其中，锁相环被配置为将第二除数改变为与不同的频率对应的新的值，以便改变第二锁相环的配置。

在一些实施例中，第二锁相环包括第二预分频器、第二相位检测器、具有第二通带的第二低通滤波器、第二振荡器和第二反馈分频器。第二预分频器用于将第三输入时钟除以预分频器除数，以产生第二输入时钟。第二相位检测器用于接收对应的输入路径上的第二输入时钟和第二反馈路径上的第二反馈时钟，第二相位检测器用于生成表征第二输入时钟与第二反馈时钟之间的第二相位差的第二误差信号。第二低通滤波器用于通过对第二误差信号进行滤波来产生经滤波的第二误差信号，其中，第二通带大于第一通带。第二振荡器用于根据经滤波的第二误差信号生成输出时钟。第二反馈分频器用于将输出时钟除以第二除数以产生第二反馈时钟。其中，锁相环被配置为将预分频器除数改变为与不同的频率对应的新的值，以便改变第二锁相环的配置。

在一些实施例中，第二锁相环包括第二源振荡器、第二相位检测器、具有第二通带的第二低通滤波器、第二振荡器和第二反馈分频器。第二源振荡器用于生成第二输入时钟。第二相位检测器用于接收对应的输入路径上的第二输入时钟和第二反馈路径上的第二反馈时钟，第二相位检测器用于生成表征第二输入时钟与第二反馈时钟之间的第二相位差的第二误差信号。第二低通滤波器用于通过对第二误差信号进行滤波来产生经滤波的第二误差信号，其中，第二通带大于第一通带。第二振荡器用于根据经滤波的第二误差信号生成输出时钟。第二反馈分频器用于将输出时钟除以第二除数以产生第二反馈时钟。其中，锁相环被配置为将第二输入时钟的频率改变为与不同的频率对应的新的值，以便改变第二锁相环的配置。

附图说明

在下文将参照附图对本发明的示例实施例进行简要的描述。

图1为一种示例设备的框图，在该示例设备中可以实施本发明的几个方面。

图2为在本发明的实施例中用于代替第一PLL的受控振荡器的第二PLL的框图。

图3为在本发明的实施例中可包括根据本发明的几个方面实现的设备的系统的框图。

在附图中，相似的附图标记通常表示相同的、功能相似的和/或结构相似的元件。要素首次出现的附图由相应的附图标记中最左侧的数字来表示。

具体实施方式

1.概述

根据本发明的一个方面提供的PLL(称为第一PLL)使用第二PLL来作为第一PLL的受控振荡器。由于第二PLL的高带宽，除了改变第一PLL的配置外，还可以通过改变第二PLL的配置来快速实现第一PLL的输出时钟的频率改变。在一个实施例中，改变第一PLL的配置需要在第一PLL中设置与所需的频率变化相对应的反馈分频器的除数。

在一个实施例中，改变第二PLL的配置需要改变第二PLL的反馈分频器的除数和/或第二PLL的预分频器的除数。此外，还可以通过对驱动第二PLL的输出频率的电压输入进行配置来进一步控制第二锁相环的运作。

下面参考用于进行说明的示例来描述本发明的几个方面。然而，相关领域的技术人员应认识到，可以在没有一个或多个具体细节的情况下或使用其它方法、组件、材料等来实现本发明。在其它情况下，未详细示出众所周知的结构、材料或操作以避免模糊本发明的特征。此外，所描述的特征或方面可以以各种组合来实现，尽管为了简明起见本文中仅描述了一些组合。

2.示例设备

图1为示出了一种示例部件的细节的框图，在该示例部件中可以实施本发明的几个方面。示出了PLL 100包括预分频器105、相位检测器(Phase Detector，简称“PD”)110、低通滤波器(Low-Pass Filter，简称“LPF”)120、受控振荡器130、反馈分频器140、输出分频器150和控制单元160。图1的部件和块仅以说明性的方式示出。例如，当主要使用模拟部件(例如作为模拟滤波器的LPF 120)来实现时，PLL 100可以包括介于PD 110与LPF 120之间的电荷泵。在替代实施例中，PLL 100可以包括更多的块、更少的块或者包括不同实现的块。例如，PLL 100可被实现为全数字PLL(All-Digital PLL，简称“ADPLL”)，该全数字PLL具有实现为时间数字转换器(Time-to-Digital Converter，简称“TDC”)的PD 110、代替LPF120的数字滤波器以及实现为数控振荡器(Digitally-Controlled Oscillator，简称“DCO”)的压控振荡器(Voltage Controlled Oscillator，简称“VCO”)。还可以用模拟块与数字块的组合来实现PLL 100，这对于相关领域的技术人员来说是显而易见的。下文的描述是在ADPLL的背景下提供的。然而，本发明的几个方面可以通过与PLL 100的其它实现方式相对应的改变来实现。

预分频器105代表分频器并且从诸如例如为晶体振荡器的时钟源接收源时钟(src-clk)101。预分频器105还在路径162B上从控制单元160接收输入。预分频器105将src-clk的频率除以在路径162B上接收到的值以便生成参考时钟(ref-clk)106。

PD 110接收ref-clk和反馈时钟(fb-clk)141，并生成代表参考时钟106与反馈时钟141之间的相位差的误差信号。相位差可以基于时钟106和时钟141的上升沿(或下降沿)的出现次数而得到。PD 110可以实现为TDC，其中误差信号由数字值表示，这在相关领域中是众所周知的。

被实现为数字滤波器的LPF 120接收由PD 110生成的误差信号，并对误差信号执行低通滤波以便在路径123上以数字值的形式生成经滤波的误差信号来作为输出。尽管注意到LPF 120被实现为数字滤波器，但LPF 120可被完全实现为模拟滤波器或实现为模拟元件与数字元件的组合。

受控振荡器130接收路径123上的经滤波的误差信号并以通过经滤波的误差信号的强度(由具有符号的幅度表示)确定的频率生成输出时钟(out-clk)135。

反馈分频器140代表分频器并且接收out-clk作为输入。反馈分频器140将out-clk的频率除以在路径162A上接收到的数(除数)以便产生fb-clk。反馈分频器140可实现为仅整数分频器或者实现为可以除以小数(M.N形式的数，其中M和N为整数，并且“.”表示小数点)的小数分频器。如在相关技术中所公知的，实现小数分频器的一种方式是通过使用delta sigma调制器(DSM)来产生除数值序列(所有整数)，从而通过反馈分频器140内的分频电路来进行有效分频以便将out-clk除以所需的小数。

输出分频器150是另一个分频器并且对out-clk的频率进行分频以产生经分频的输出时钟(out-clk-div)151。

控制单元160在路径161(该路径161可以表示单个路径或多个路径)上从用户设备(例如，微处理器系统、通用计算机等)接收一个或多个用户输入。可以以合适的格式提供路径161上的输入，并且该输入为out-clk和out-clk-div指定所需的频率。或者，路径161上的输入可以包括待由反馈分频器140、预分频器105和输出分频器150使用的除数值。因此，控制单元160将除数值转发到相应的分频器，或者计算出路径162A、路径162B和路径162C上的相应值(数字)并将这些值转发给反馈分频器140、预分频器105和输出分频器150，从而以期望的频率生成out-clk和out-clk-div。控制单元160可以实现为具有用于从路径161上的用户输入导出除数值的内部所需的逻辑。替代地或另外地，控制单元160可以在内部包括寄存器以便存储用户通过路径161提供的除数值。

PLL 100通常实现为具有非常窄的带宽(例如，大约几毫赫兹到几赫兹(Hz)的带宽)。因此，LPF 120可以实现为具有非常窄的通带或带宽。此外，由PD 110和受控振荡器130提供的增益可以相应地较小以便使out-clk中的抖动最小化。由于PLL 100的窄带宽，out-clk的频率的任何(大的)变化通常都需要相当长的时间。下面描述了一个示例环境，在该示例环境中需要具有非常低的抖动的时钟，即需要抖动衰减PLL。

如上所述，存在几种环境，在其中需要(从当前频率)改变到out-clk135的已知的新频率。例如，关于抖动衰减PLL的非常频繁的需求是使输出时钟135的频率发生已知的频率变化。用户可以通过将相应的除数值提供给反馈分频器140(或者提供给预分频器105，或者提供给反馈分频器140和预分频器105)，从而实现频率变化来使变化发生。然而，PLL 100的非常低的带宽在从开始变化的时刻起到新频率达到期望值之前耗费了非常长的时间。这种变化通常被称为在数控振荡器模式下使用的整体PLL100运作。

如接下来所描述的，本发明的一个方面使得out-clk的已知的频率变化能够非常快速地实现。

3.快速频率变化

根据本发明的一个方面，受控振荡器130被实现为另一个(第二)PLL，并且在第二PLL中提供许多频率修改点以用于out-clk的快速频率变化。为了区分主PLL 100与第二PLL，主PLL 100可以被视为第一PLL。

第二PLL所需的带宽不需要很窄，因此带宽可以非常宽。此外，第二PLL的带宽可以与第一PLL的带宽基本无关联(或独立于第一PLL的带宽)。因此，除了改变反馈分频器140和/或预分频器105的一个或多个除数之外，通过在一个或多个位置(如下所述)改变高带宽的第二环路的参数(配置)，可以实现out-clk的频率的快速改变。替代地或另外地，第一PLL中的时钟源的频率也可以改变。通常，如上所述的对第一PLL的各个参数的改变可以被视为对第一PLL的配置的改变。

图2为作为另一个(第二)PLL的受控振荡器130的实现方式的框图。第二PLL 130被示出为包括参考振荡器210(或“源振荡器”)、预分频器220、PD 230、宽带宽LPF 240、受控振荡器250、反馈分频器260、输出分频器270和控制单元280。在某些实施例中，根本没有实现宽带宽LPF240，从而使得第二PLL具有非常大的带宽。或者，LPF 240被实现为具有与第一PLL的带宽相比大得多(例如，几倍)的带宽。为了区分执行相似或相同类型的操作的第一PLL和第二PLL的相应块，这些块以单词“第二”或“第一”为前缀以供快速参考。

振荡器210生成源时钟(src-ck)作为输出，并且可以使用任何振荡器设计技术来实现振荡器210。

第二预分频器220代表分频器并且接收src-ck。第二预分频器220还在路径282B上从控制单元280接收输入。第二预分频器220将src-ck的频率除以在路径282B上接收到的值以产生参考时钟(ref-ck)223。

第二PD 230接收ref-ck和反馈时钟(fb-ck)263，并生成代表ref-ck与fb-ck之间的相位差的误差信号。可以基于各个时钟的上升沿(或下降沿)的出现次数来得到相位差。第二PD 230可以实现为TDC，其中误差信号由数字值表示。

实现为数字滤波器的宽带宽LPF(第二LPF)240接收由第二PD 230生成的误差信号，并对从第二PD 230接收到的误差信号执行低通滤波以便在路径245上以数字值的形式生成经滤波的误差信号来作为输出。或者，宽带宽LPF 240可以是基于第二PLL的架构而对输入电流或输入电压进行频率选择滤波的模拟滤波器。通常，在PD 230的输出端额外实施电荷泵，尽管为了在图中清楚起见，这种电荷泵可以被视为实施在PD 230或LPF240中。

第二受控振荡器250在路径245上接收经滤波的误差信号并以通过经滤波的误差信号的强度确定的频率生成中间输出时钟(out-c)257。

第二输出分频器270是另一个分频器并且对out-c 257的频率进行分频以产生out-clk 135，该out-clk是图1的PLL 100的输出时钟。在某些实施例中，没有实现第二输出分频器，并且受控振荡器250的输出本身就是PLL100的输出时钟out-clk 135。

第二反馈分频器260代表分频器并且接收out-c作为输入。第二反馈分频器260将out-c的频率除以在路径282A上接收到的数字(除数)以便生成反馈时钟263。在小数分频的情况下，如在相关领域中众所周知的，第二反馈分频器可以包括DSM以接收路径282A上的值并产生一系列除数值，以供反馈分频器260中的分频电路依次使用。反馈分频器260可以与第一反馈分频器140类似地实现，为了简洁起见不再重复描述。

存在可以用于控制第二PLL的多种方式(例如，经由路径123，或经由第一PLL中的其它路径)。换言之，路径123上的误差值可以通过多种方式在第二PLL内传播，从而控制第二PLL执行PLL中的受控振荡器所需的操作。例如，在一个实施例中，电压校正或电流校正被应用于控制路径123A上的振荡器210。电压/电流可以是直流电压/直流电流，也可以是数模转换器(Digital to Analog Converter，简称“DAC”)的输出，该数模转换器对来自第一PLL的电压或电流进行数字校正，以便将该电压或电流转换为路径123A上的电压或电流。在另一个实施例中，或另外地，被预分频器220应用的分频因子由第一PLL经由控制路径123B设置。在又一个实施例中，第二PLL的反馈分频器260所使用的分频因子由第一PLL经由路径123C设置。这里要注意的是，可以使用两种或更多种上述控制技术的组合，而不是仅使用一种控制技术，这对于相关领域的技术人员来说是显而易见的。此外，还可以通过经由相应的路径123E和123D改变输出分频器270或受控振荡器250的分频因子来控制第二PLL 130。还应注意的是，对受控振荡器250的任何改变可以是在对反馈分频器260和/或预分频器220和/或振荡器210的相应改变之外的改变。

因此，可以在“控制点”中的一个或多个控制点处控制第二PLL，即控制振荡器210、预分频器220、受控振荡器250、输出分频器270和反馈分频器260，以便实现对图1的路径123上的信号的响应，其中相应的控制路径由123A-123E表示。因此，第二PLL被示出为包括控制单元280，该控制单元接收第一PLL的路径123上的值。控制单元280被实现为将路径123上的值转换为控制路径123A-123E上的一个或多个对应的值，以便实现响应。

路径282A-282E可被视为“配置路径”，可经由该配置路径对第二PLL进行配置用于运作。例如，用户可以在路径282上提供用于指定输出时钟135的频率的初始值的输入值。控制单元280可以将路径282上的值转换为配置路径282A-282E上的一个或多个值，以便初始化第二PLL。类似地，输出时钟135的频率的任何期望的变化，即输出时钟135的新的频率，由路径161和路径282上的用户输入来指定。控制单元280可以将路径282上的值转换为配置路径282A-282E上的一个或多个值，以便初始化第二PLL或引起输出时钟135的频率的变化。可以观察到，一个或多个控制点也可以是配置点。因此，每个控制点可以被实现为包括诸如为加法器的算术单元，以便将可以在路径123X和282X(X是A、B、C、D和E中的一个)上的输入端上接收到的值对相加。然后将对应的对的总和应用于对应的块，以使PLL 100将输出时钟135的频率快速地改变到新的值。

控制单元280可以在内部包括合适的数字逻辑和/或寄存器或存储器，该数字逻辑和/或寄存器或存储器用于存储、计算和转发上述相应的值。此外，控制单元280可以在转发相应的值之前执行任何格式转换。

因此，当PLL 100的输出时钟out-clk 135的频率需要已知的频率变化时，用户在路径161和路径282上提供指定变化所需的值。相应的控制单元160和控制单元280则在路径162A-162C(和未示出的用于改变产生源时钟101的时钟源的频率的路径)以及路径282A-282E的相应组中的一组或多组路径上生成对应的值，以便使PLL 100实现该改变。

需要在路径161和路径282上提供的值可以由用户预先计算，因为新频率是先验已知的。因此，用户可以针对输出时钟135的频率的几个已知的值预先计算在路径161和路径282上所需的值。预先计算出的值可以存储在控制单元160和控制单元280中的任一个中。

由于第二PLL 130具有宽带宽，因此PLL 130可以快速切换到生成out-c 257并因此生成out-clk 135。当不实施第二输出分频器270时，如上所述，第二受控振荡器250的输出本身为out-clk 135。根据是否实施第二输出分频器270，待提供给第二反馈分频器260的除数值可能不同。然而，由于用户知道/控制第二输出分频器270所使用的除数，因此用户可以容易地计算出两个除数值。

因此，通过以同时的方式或者以按任一顺序具有微小的时间间隙的方式来改变提供给第一PLL和第二PLL的相应“配置值”，PLL 100可以实现输出时钟135的频率的快速改变。

将f()表示为时钟的频率，以下关系说明了在示例实施例中如何通过改变第一PLL和第二PLL的各自的反馈分频器中的除数来快速实现输出频率的改变。例如，如果输出反馈分频器140所使用的除数的当前值是k2，并且如果k2*Δ2是使k2改变到out-clk 135的期望的新频率f(new-out-clk)所需的改变，则：

f(new-out-clk)＝k2*(1+Δ2)*f(ref-clk)，其中ref-clk是第一PLL100的参考时钟106。

如果第二输出反馈分频器260所使用的除数的当前值为k1，则为了实现频率变化到f(new-out-clk)，out-clk中所需的新的输出频率还被表示为：

f(new-out-clk)＝k1*(1+control(t))*f(ref-ck)；其中f(ref-ck)是参考时钟223的当前频率。

k1所需的变化由函数control(t)表示。在没有用户直接对k1进行任何更改的情况下，control(t)表示由于低带宽(并因此慢)的主PLL环路100的运作而将正常发生的时间相关校正。

然而，根据本发明的多个方面，用户还将除数k1更改为k1*(1+Δ1)，其中Δ1表示实现输出时钟out-clk的频率的期望变化所需的k1的变化。也就是说，函数control(t)被对k1的更改所替代。由于第二PLL 130非常快(高带宽)，所以out-clk 135迅速改变为新的期望频率。

这里要注意的是，除了改变反馈分频器260的k1之外，还可以通过经由路径282B改变预分频器220的除数来实现快速变化。或者，预分频器220和反馈分频器260的除数都可以改变相应的值。如果振荡器210以使得用户能够调整该振荡器的输出ref-ck的频率的方式被实现，则也可以对振荡器210进行相应的调整，以替代或补充上述的其它配置改变。

当受控振荡器250被实现为压控振荡器时，可以经由路径282D将数字值写入VCO的控制输入端，以改变在VCO内使用的调谐电路的电容值。当受控振荡器250被实现为另一个PLL时，相应的除数值等可以以类似的方式改变。可以使用任何级别的PLL嵌套来代替受控振荡器250和受控振荡器130。总体来说，在第二PLL的一个或多个块中可以由用户控制并且使得PLL 100的输出时钟的频率能够快速变化的任何参数或值可以被改变，这对于阅读了本发明的公开内容的相关领域的技术人员而言将是显而易见的。

第二PLL的所有配置参数的值(例如除数值等)可以由用户以已知的方式先验计算出来并保存在锁相环100内部的控制单元280、控制单元160或存储器单元中。

如上所述实现的PLL 100可以被包括在如下文简要描述的更大的设备或系统中。

4.时钟同步系统

图3为一种示例时钟同步系统的框图，该示例时钟同步系统包括如上文所详述的根据本发明的各个方面实现的PLL。时钟同步系统300被示出为包括同步以太网(Synchronous Ethernet，简称“SyncE”)时序卡(时序卡310和时序卡320)和线卡1至N，其中为了简洁的目的仅示出了两个线卡，即线卡330和线卡350。线卡330被示出为包括抖动衰减器PLL 340和SyncE物理层(physical layer，简称“PHY”)发送器345。线卡350被示出为包括抖动衰减器PLL 360和SyncE PHY发送器365。图3的部件可以以与同步以太网网络标准一致的方式进行运作。如相关领域中众所周知的，SyncE是一种基于PHY的技术，用于在基于分组的以太网网络中实现同步。通过物理层传输的SyncE时钟信号应当可追溯到外部主时钟(例如，该SyncE时钟信号来自诸如时序卡310或时序卡320之类的时序卡)。因此，以太网数据包的时序被相对于主时钟重新设置，然后在物理层中传输该以太网数据包。因此，数据包(例如，在路径331和351上的数据包)的时序被重新设置并且被发送，而没有任何时间戳信息被记录在数据包中。数据包可以由相应的应用程序生成，例如IPTV(互联网协议电视)、VoIP(互联网协议语音)等。

因此，线卡330在路径331上接收数据包，并且在数据包的时序已经通过主时钟被重新设置(被同步)之后，该线卡330在输出端346上转发数据包。类似地，线卡350在路径351上接收数据包，并且在数据包的时序已经通过主时钟被重新设置(被同步)之后，该线卡350在输出端366上转发数据包。

主时钟(时钟311或clock1)由时序卡310生成。时序卡320生成一冗余时钟(时钟321或clock2)，当主时钟311失效时，该冗余时钟将由线卡330和线卡350使用。主时钟311和冗余时钟321经由底板(由附图标记370表示)被提供给线卡330和线卡350中的每一个。

在线卡330中，抖动衰减器锁相环340可被实现为如上文所详述的锁相环100，并且该抖动衰减器锁相环接收时钟311和时钟321。锁相环340生成输出时钟341，该输出时钟用于对在路径331上接收到的数据包进行同步(重新设置时序)，之后该数据包作为经重新设置时序的数据包在路径346上被转发。锁相环340被实施为如上文所详述的使得能够进行快速的频率切换。

类似地，在线卡350中，抖动衰减器锁相环360也可被实现为如上文所详述的锁相环100，并且该抖动衰减器锁相环接收时钟311和时钟321。锁相环360生成输出时钟361，该输出时钟用于对在路径351上接收到的数据包进行同步(重新设置时序)，之后该数据包作为经重新设置时序的数据包在路径366上被转发。锁相环360被实施为如上文所详述的使得能够进行快速的频率切换。

5.结论

在整个说明书中对“一个实施例”、“实施例”或类似语言的引用意味着结合实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。因此，贯穿本说明书的短语“在一个实施例中”、“在实施例中”以及类似的语言可以但不一定全部指代相同的实施例。

虽然在图1、图2和图3的图示中，端子或节点被示出为直接连接到(即，“连接到”)各种其它端子，但应该理解的是，附加的部件(因为适用于特定的环境)也可能存在于路径中，因此连接可以被视为被“电耦接”到相同的连接端子。

尽管上文中已经描述了本发明的各种实施例，但应该理解的是，这些实施例仅以示例的方式被呈现，而不是限制。因此，本发明的广度和范围不应受任何上述实施例的限制，而应仅根据所附的权利要求及其等同物来限定。

Claims

1.一种锁相环，所述锁相环用于生成锁定到输入时钟的具有一频率的输出时钟以及用于在生成所述输出时钟之后切换到所述输出时钟的不同的频率，所述输出时钟的频率为所述输入时钟在正常运作模式下的频率与期望除数的乘积，所述锁相环包括：

第一相位检测器，被耦接成接收输入路径上的第一输入时钟和反馈路径上的反馈时钟，所述第一相位检测器用于生成表征所述第一输入时钟与所述反馈时钟之间的相位差的误差信号；

具有第一通带的第一低通滤波器，用于通过对所述误差信号进行滤波来产生经滤波的误差信号；

第一振荡器，被耦接成根据所述经滤波的误差信号产生所述输出时钟，其中所述输出时钟的频率由所述经滤波的误差信号的强度确定；

第一反馈分频器，用于在所述正常运作模式下将所述输出时钟除以具有第一值的所述期望除数；

其中，所述第一相位检测器、所述第一低通滤波器、所述第一振荡器和所述第一反馈分频器共同运作成为具有第一带宽的第一锁相环，

其中，所述第一振荡器被实现为具有第二带宽的第二锁相环，所述第二带宽大于所述第一带宽，

其中，所述锁相环被配置为改变所述第一锁相环和所述第二锁相环的配置，以生成具有所述不同的频率的输出时钟，从而切换到所述输出时钟的不同的频率。

2.根据权利要求1所述的锁相环，其特征在于，所述锁相环被配置为将所述第一反馈分频器的所述期望除数改变为等于第二值，以便改变所述第一锁相环的配置；以及

在改变所述第一锁相环和所述第二锁相环的配置后，具有更高的带宽的所述第二锁相环快速地生成具有所述不同的频率的输出时钟，从而所述第一锁相环随之快速地改变到所述不同的频率。

3.根据权利要求2所述的锁相环，其特征在于，所述第二锁相环包括：

第二相位检测器，用于接收对应的输入路径上的第二输入时钟和第二反馈路径上的第二反馈时钟，所述第二相位检测器用于生成表征所述第二输入时钟与所述第二反馈时钟之间的第二相位差的第二误差信号；

第二振荡器，用于根据所述第二误差信号产生所述输出时钟；

第二反馈分频器，用于将所述输出时钟除以第二除数以产生所述第二反馈时钟，

其中，所述锁相环被配置为将所述第二除数改变为与所述不同的频率对应的新的值，以便改变所述第二锁相环的配置。

4.根据权利要求3所述的锁相环，其特征在于，所述第二除数为所述经滤波的误差信号与第三除数的加和，其中，所述第三除数的值由用户提供，从而使所述新的值作为所述加和被产生。

5.根据权利要求2所述的锁相环，其特征在于，所述第二锁相环包括：

第二预分频器，用于将第三输入时钟除以预分频器除数，以产生第二输入时钟；

第二相位检测器，用于接收对应的输入路径上的所述第二输入时钟和第二反馈路径上的第二反馈时钟，所述第二相位检测器用于生成表征所述第二输入时钟与所述第二反馈时钟之间的第二相位差的第二误差信号；

第二振荡器，用于根据所述第二误差信号生成所述输出时钟；

其中，所述锁相环被配置为将所述预分频器除数改变为与所述不同的频率对应的新的值，以便改变所述第二锁相环的配置。

6.根据权利要求3所述的锁相环，其特征在于，所述锁相环还被配置为将电压输入强制设置为与所述不同的频率对应的另一个新的值，以便改变所述第二锁相环的配置，其中，所述电压输入代表所述第二误差信号。

7.一种时钟同步系统，包括：

线卡，被耦接成接收数据包，所述线卡用于参照被选择的时钟重新设置所述数据包的时序，并且发送经重新设置时序的数据包；以及

第一时序卡，用于生成第一时钟；

其中，所述线卡包括被耦接成接收所述第一时钟的锁相环，所述锁相环用于基于作为所述被选择的时钟的所述第一时钟来生成锁定到输入时钟的具有一频率的输出时钟，以及用于在生成所述输出时钟之后切换到所述输出时钟的不同的频率，所述输出时钟的频率为所述输入时钟在正常运作模式下的频率与期望除数的乘积，其中，所述锁相环包括：

第一相位检测器，被耦接成接收输入路径上的所述第一时钟和反馈路径上的反馈时钟，所述第一相位检测器用于生成表征所述第一时钟与所述反馈时钟之间的相位差的误差信号；

8.根据权利要求7所述的时钟同步系统，其特征在于，所述锁相环被配置为将所述第一反馈分频器的所述期望除数改变为等于第二值，以便改变所述第一锁相环的配置；

其中，在改变所述第一锁相环和所述第二锁相环的配置后，具有更高的带宽的所述第二锁相环快速地生成具有所述不同的频率的输出时钟，从而所述第一锁相环随之快速地改变到所述不同的频率。

9.根据权利要求8所述的时钟同步系统，其特征在于，所述第二锁相环包括：

具有第二通带的第二低通滤波器，用于通过对所述第二误差信号进行滤波来产生经滤波的第二误差信号，其中，所述第二通带大于所述第一通带；

第二振荡器，用于根据所述经滤波的第二误差信号产生所述输出时钟；

10.根据权利要求9所述的时钟同步系统，其特征在于，所述第二除数为所述经滤波的误差信号与第三除数的加和，其中，所述第三除数的值由用户提供，从而使所述新的值作为所述加和被产生。

11.根据权利要求8所述的时钟同步系统，其特征在于，所述第二锁相环包括：

第二振荡器，用于根据所述经滤波的第二误差信号生成所述输出时钟；

12.根据权利要求9所述的时钟同步系统，其特征在于，所述锁相环还被配置为将电压输入强制设置为与所述不同的频率对应的另一个新的值，以便改变所述第二锁相环的配置，其中，所述电压输入代表所述第二误差信号。

13.根据权利要求8所述的时钟同步系统，其特征在于，所述第二锁相环包括：

第二源振荡器，用于生成第二输入时钟；

其中，所述锁相环被配置为将所述第二输入时钟的频率改变为与所述不同的频率对应的新的值，以便改变所述第二锁相环的配置。