JPS61265922A - デイジタルｐｌｌ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、モデムのような変復調回路等に用いられるデ
ィジタルＰＬＬ装置（Ｐｈａｓｅ　　ＬＯｃｋｅｄ　　
Ｌｏｏｐ　　Ａｐｐａｒａｔｕｓ、以下ＤＰＬＬという
）に関するものである。

（従来の技術） 従来、このような分野の技術としては、電子展望編集部
編ｒＰＬＬ活用ガイド」　（昭５ｌ−７）誠文堂新光社
Ｐ　、　１２５−１３２に記載されるものがあった。

以下、その構成を図を用いて説明する。

第２図は従来のＤＰＬＬの一構成例を示すブロック図で
ある。図において、１は入力信号Ｆｉが与えられる入力
端子、および２はフィードバック信号Ｆｆを出力する出
力端子である。入出力端子１゜２間には、位相比較器３
、低域濾波器４、電圧制御発振器５及び分周器６が接続
されている。

位相比較器３は、入力信号Ｆｉに対するフィードバック
信号Ｆｆの位相差を検出し、その検出信号を低域濾波器
４に与える。低域濾波器４は、積分カウンタ等で構成さ
れ、前記検出信号の高周波成分を減衰し、その濾波信号
を電圧制御発振器５に与える。電圧制御発振器５は、濾
波信号の電圧に応じた周波数の発振信号Ｆｏを出力し、
分周器６に与える。分周器６は、発振信号ＦＯの周波数
を一定の比率Ｎで分周し、その信号Ｆｆ（＝ＦＯ／Ｎ＞
をフィードバック信号として位相比較器３に与える。こ
れにより、入力信号Ｆｉに同期したフィードバック信号
Ｆｆが得られる。

以上のようなりＰＬＬを変復調回路に用い、搬送波の再
生や、復調データのタイミング再生等を行う場合、ＤＰ
ＬＬの性能がそのまま復調機能の性能（例えば、Ｓ／Ｎ
対ビット誤り率）を左右する。

ＤＰＬＬにおいて重要なパラメータは、ある入力信号Ｆ
ｉに対してフィードバック信号Ｆｆを同期させるに要す
る時間（これを引込み時間といい、例えばｍｓの単位を
有している）と、系統不安定等によって生ずる信号の変
化（これをジッタという）との関係である。両者は相反
する性質を有し、一方を良くすると、他方が悪くなって
しまう。そのため、従来では、定常的に現われるジッタ
量を少なくして復調閤の性能を向上させていたが、しか
し引込み時間が犠牲になっていた。

最近、引込み時間をできる限り速くし、しかも定常的ジ
ッタ量の少ないＤＰＬＬの出現が望まれている。引込み
時間は、基本的には、第２図中の低減濾波器４の時定数
と、その出力によって変化する電圧制御発振器５の位相
修正量とによって決定される。

そこで、高速引込みと低ジツタのＤＰＬＬを実現すべく
、低域濾波器４の時定数を固定せずに、可変型にするこ
とにより、引込み時間の短縮を計った提案もなされてい
る。この提案は、アナログ形のＰＬＬでも試みられてい
るように、抵抗ＲとコンデンサＣのＲＣ積を、Ｒまたは
Ｃをスイッチで切換えることと等価である。ＤＰＬＬの
場合、低域濾波器４は一般的に積分カウンタで構成され
るので、カウンタの計数回数を可変にした構成となる。

（発明が解決しようとする問題点） しかしながら、上記構成の装置では、低域濾波器の計数
回数を可変にして引込み時間の短縮が可能であるが、引
込み時間の短縮化に伴なってジッタ量が大きくなり、今
だ不十分でおるという問題点があった。

本発明は、前記従来技術が持っていた問題点として、高
速引込みと低ジツタが今だ不完全であるという点につい
て解決したＤＰＬＬを提供するものである。

（問題点を解決するための手段） 本発明は、前記問題点を解決するために、位相比較器、
低域濾波器、電圧制御発振器及び分周器を備えたＤＰＬ
Ｌにおいて、分周器から出力されるフィードバック信号
を一定の位相差だけ変化させて修正フィードバック信号
を求め、かつこの修正フィードバック信号と入力信号と
の位相差を検出してその修正検出信号を出力する第１の
回路と、修正検出信号に基づいて低域濾波器の積分時定
数を変化させる第２の回路と、修正検出信号に基づいて
電圧制御発振器の位相修正量を変化させる第３の回路と
を設けるようにしたものである。

（作　　　用） 本発明によれば、以上のようにＤＰＬＬを構成したので
、第１の回路はフィードバック信号と入力信号との位相
差をある範囲で区分するように働き、この区分された位
相差の範囲に従って第２の回路は低域濾波器の積分時定
数を、ざらに第３の回路は電圧制御発振器の位相修正量
をそれぞれ高速に変化させるように働く。この第１、第
２および第３の回路によって高速引込みと低ジツタの制
御が行えるのである。したがって、前記問題点を除去で
きるのである。

（実　施　例） 第１図は本発明の実施例を示すＤＰＬＬの構成ブロック
図でおる。第１図において、１１は入力信号Ｆｉが与え
られる入力端子、１２はフィードバック信号Ｆｆを出力
する出力端子、および１３はＭＨ２単位のマスタークロ
ツタ信号ＣＰを入力する端子である。そして、入出力端
子１１．１２間には、位相比較器３０、低域濾波器４０
、電圧制御発振器５０及び分周器６０が接続されている
。

位相比較器３０は、第１、第２および第３の位相比較回
路３１，３２．３３と、制御回路３４とを備えている。

第１の位相比較器３１は、入力信号Ｆｉの位相とフィー
ドバック信号Ｆｆの位相とを比較し、入力信号Ｆｉに対
してフィードバック信号Ｆｆの位相が遅れているときは
位相遅れ信号Ｆ１を出力し、フィードバック信号Ｆｆの
位相が進んでいるときは位相進み信号Ｆ２を出力し、そ
れぞれ低域濾波器４０に与えられる。

第２の位相比較器３２は、入力信号Ｆｉと、フィードバ
ック信号Ｆｆよりも位相がＸだけ進んだ位相進み信号Ｆ
　（＋Ｘ＞との位相比較を行ない１、その比較器＠Ｆ３
を出力して制御回路３４へ入力する。

例えば、位相進み信号Ｆ　（＋Ｘ）が入力信号Ｆｉより
も進んでいるとすれば、それは大幅な位相進みを意味し
ているので、その大幅な位相進みの比較信号Ｆ３をを制
御回路３４へ与える。

第３の位相比較回路３３は、入力信号Ｆｉと、フィード
バック信号Ｆｆよりも位相がＸだけ遅れた位相遅れ信号
Ｆ　（−Ｘ）との位相比較を行ない、その比較信号Ｆ４
を出力して制御回路３４へ入力する。例えば、位相遅れ
信号Ｆ　（−Ｘ）が入力信号Ｆｉよりも遅れているとす
れば、それは大幅な位相遅れを意味しているので、その
大幅な位相遅れの比較信号Ｆ４を制御回路３４へ与える
。

制御回路３４は、入力される比較信号Ｆ３またはＦ４に
基づき、それに応じた制御信号Ｃ８を出力して低域濾波
器４０及び電圧制御発振器５０に与える。

低域濾波器４０は、カウンタ４１，４２、デコーダ４３
．４４、及び制御回路４４を備えている。

カウンタ４１は、第１の位相比較回路３１により与えら
れた位相遅れ信号Ｆ１を積分し、その積分信号ＣＴ１を
出力してデコーダ４３へ入力する。

カウンタ４２は、第１の位置比較回路３１により与えら
れた位相進み信号Ｆ２を積分し、その積分信号ＣＴ２を
出力してデコーダ４４へ入力する。

すなわち、位相遅れ信号Ｆ１及び位相進み信号Ｆ２は、
論理“１ｔｐ、ｔ“ＯＩＦの信号であり、カウンタ４１
．４２はこの信号を遂次カウントしていく。

位相遅れ用デコーダ４３及び位相進み用デコーダ４４は
、積分信号ＣＴ１．ＣＴ２及び制御信号Ｃ３１を入力し
、カウンタ４１，４２の計数値が予め設定しておいた値
と等しくなったか否かを検出し、等しくなったときは論
理“１″を制御回路４５へ与える。

制御回路４５は、電圧制御発振器５０の分周比を制御す
る回路で、デコーダ４３．４４の出力信号を入力し、そ
れに応じた制御信号Ｃ８２を出力して電圧制御発振器５
０に与える。またリセット信号Ｃ３３を出力してカウン
タ４１，４２をリセットする。

電圧制御発振器５０は、プログラマブルカウンタ等から
なる発振回路５１と、カウンタ等からなる制御回路５２
とを備えている。発振回路５１は、マスタークロック信
号ＣＰを入力して定常的にはその信号ＣＰｅｎ分周して
発振信号Ｆｏを出力している。ところが、デコーダ４３
が制御回路４５に対して論理（（１Ｉｔを送った場合、
該制御回路４５は現在の位相が遅れた状態にあると判断
し、発振周波数を上げるための制御信号Ｃ３２を発振回
路５１に与える。これにより、発振回路５１は、クロッ
ク信号を（ｎ−，１り分周する。ここで、コは予め設定
された値である。また、デコーダ４４が制御回路４５に
対して論理゛１″を送った場合、該制御回路４５は現在
の位相が進んだ状態におると判断し、発振周波数を下げ
るための制御信号Ｃ３２を発振回路に与える。これによ
り、発振回路５１は、クロック信号を（ｎ＋ｆｌ）分周
する。

発振回路５１としてプログラマブルカウンタを使用した
場合、制御信号Ｃ３２によってプログラマブルカウンタ
のリセットデータが遂次変化されることになる。

制御回路５２は、制御信号Ｃ３１に基づき発振回路５１
において行われる位相修正を可変量化させる回路で、発
振回路５１において（ｎｌ）または（ｎ＋Ｊり分周を何
回行わせるかを制御する。

制御回路５２は、予め設定しておいた回数に発振回路５
１の位相修正回数が達したとき、位相修正終了の指令信
号Ｃ８４を制御回路４５に与え、位相修正操作を終了さ
せる。それと同時に、制御回路４５は指令信号Ｃ３４を
受けてリセット信号Ｃ３３を出力し、カウンタ４１，４
２をリセットする。

分周器６０は、固定の分周回路６１と位相差変化回路６
２とを備えている。固定の分周回路６１は、発振信＠Ｆ
ＯをＮ分周しそのフィードバック信号Ｆｆを位相差変化
回路６２及び出力端子１２例を与える。位相差変化回路
６２は、シフトレジスタ等で構成され、フィードバック
信号Ｆｆに基づき、それよりも位相がＸ進んだ位相進み
信号Ｆ　（＋Ｘ）と、位相がＸ遅れた位相遅れ信号Ｆ　
（−Ｘ＞とを出力し、第２と第３の位相比較回路３２．
３３にそれぞれ与える。

第３図は第１図中の位相比較器３０の回路構成例を示す
ものでおる。この位相比較器３０では、第１．第２．第
３の位相比較回路３１，３２゜３３がＤ型ブリップフロ
ップ（以下、Ｄ−ＦＦという）で構成されると共に、制
御回路３４が２人力ＡＮＤゲート３４−１．３４−２及
び２人力ＯＲゲート３４−３で構成されている。

各位相比較回路３１〜３３のクロック入力端子ＣＫには
入力信号Ｆｉが与えられ、ざらに第１の位相比較回路３
１の遅延入力端子りにはフィードバック信＠Ｆｆが、第
２の位相比較回路３２の遅延入力端子りには位相進み信
号Ｆ　（＋Ｘ）が、第３の位相比較回路３３の遅延入力
端子りには位相遅れ信号Ｆ　（−Ｘ）が、それぞれ入力
される。第１の位相比較回路３１では、正出力端子Ｑか
ら位相の遅れた比較信号Ｆ１が、ざらに負出力端子−〇
”から位相の進んだ比較信号Ｅ２が、それぞれ出力され
る。第２の位相比較回路３２の正出力端子Ｑから大幅な
位相進みの比較信号Ｆ３が、さらに第３の位相比較回路
３３の負出力端子Ｕから大幅な位相遅れの比較信号Ｆ４
が、それぞれ出力される。

制御回路３４では、２人力ＡＮＤゲート３４−１により
比較信号Ｆ’ｌ、Ｆ３の論理積をとって出力信号Ｆ５を
得、ざらに２人力ＡＮＤゲート３４−２により比較信号
Ｆ２．Ｆ４の論理積をとって出力信号Ｆ６を得た後、出
力信号Ｆ５゜Ｆ６を２人力ＯＲゲート３４−３で論理和
をとり、大幅に位相修正するための制御信号Ｃ３Ｉを出
力する。

第４図は第１図中の低域濾波器４０の回路構成例を示す
ものである。この低域濾波器４０では、カウンタ４１，
４２が２ビツトの積分カウンタで構成され、デコーダ４
３が２人力排他的ＯＲゲート（以下、２人力ｘＯＲゲー
トという）４３−１゜４３−２及び２人力ＮＯＲゲート
４３−３．デコーダ４４が２人力排他的ＯＲゲート４４
−１゜４４−２及び２人力ＮＯＲゲート４４−３で、そ
れぞれ構成されている。また、制御回路４５は、ラッチ
回路で構成されている。ここで、デコーダ４３および４
４で可変形検出回路を構成している。

カウンタ４１は、クロック入力端子ＧＫに入力される位
相遅れの比較信号Ｆ１を積分し、１段目正出力端子Ｑ１
から１段目積分信号ＣＴ１−１を、２段目正出力端子Ｑ
２から２段目積分信号ＣＴ１−２をそれぞれ出力する。

カウンタ４２は、クロック入力端子ＣＫに入力される位
相進みの比較信号Ｆ２を積分し、１段目正出力端子Ｑ１
から１段目積分信号ＣＴ２−’ｌを、２段目正出力端子
Ｑ２から２段目積分信号ＣＴ２−２をそれぞれ出力する
。各カウンタ４１，４２はリセット入力端子Ｒに与えら
れるリセット信号Ｃ３３によりリセットされる。

デコーダ４３では、２人力ＸＯＲゲート４３−１．４３
−２及び２人力ＮＯＲゲート４３−３により、積分信号
ＣＴ１−１．ＣＴ１−２と、予め設定した値を持つ制御
信号Ｃ３Ｉ及びそれをインバータ４６で反転した信号で
ある論理パ１”または“Ｏｔｌとを比較し、位相遅れの
積分信号ＣＴ１の積分値が制御信号Ｃ３１の設定値に等
しくなったか否かを検出し、その出力信号を制御回路４
５に与える。同様に、デコーダ４４は、２人力ＸＯＲゲ
ート４４−１．４４−２及び２人力ＮＯＲゲート４４−
３により、積分信号ＣＴ２−１゜ＣＨ２−２と制御信号
Ｃ３１とを比較し、位相進みの積分信号ＣＴ２の積分値
が制御信号Ｃ３１の設定値に等しくなったか否かを検出
し、その出力信号を制御回路４５に与える。

制御回路４５は、デコーダ４３．４４の出力信号をラッ
チし、その出力を制御信号Ｃ３２として発振回路５１に
与え、該発振回路５１の発振周波数を制御する。第１図
の制御回路５２から出力される指令信号Ｃ３４がリセッ
ト信号として制御回路４５に入力されると、該制御回路
４５は発振回路５１の制御を解除する。

次に、以上のように構成されるＤＰＬＬの動作を、第５
図および第６図を参照しつつ説明する。

なお、第５図は入力信号Ｆｉとフィードバック信号Ｆｆ
との位相関係を示す図、および第６図はフィードバック
信号Ｆｆの位相が入力Ｆｉの位相に同期していく様子を
模式的に表わした図である。

先ず、第５図に示すように、第１図における位相差変化
回路６２の位相Ｘを６０’としたとき、位相比較器３０
では、フィードバック信号Ｆｆと、この信号Ｆｆよりも
位相が６０’進んだ信号Ｆｆ（＋６０”）とにより、フ
ィードバック信号Ｆｆが入力信号Ｆｉに対して位相が６
０’遅れた領域（すなわち、入力信号「ｉがフィードバ
ック信＠Ｆｆに対して位相が６０’以上進んでいる領域
）Ａを検出する。

同様に、位相比較器３０は、フィードバック信号Ｆｆと
、この信号Ｆｆよりも位相が６０’遅れた信号Ｆｆ（−
６０’）とにより、フィードバック信号Ｆｆが入力信＠
Ｆｉに対して位相が６０’以上進んだ領域（すなわち、
入力信号「ｉがフィードバック信号Ｆｆに対して位相が
６０’以上遅れた領域）Ｂを検出する。これらの検出結
果が制御信号Ｃ３Ｉとして低域濾波器４０及び電圧制御
発振器５０に与えられる。

次に、第６図に示すように、第５図と異なって第１図中
の位相差変化回路６２の位相Ｘを９０”に設定し、フィ
ードバック信号Ｆｆ−が入力信号Ｆｉに対して最大の１
８０°の位相遅れの状態にあると仮定する。なお、第６
図では、位相の比較点（論理的にはクロック信号の立上
り点）が示されている。

フィードバック信号Ｆｆに１８０°の位相遅れがおると
、これが第１図の位相比較回路３３により検出され、そ
の比較信号Ｆ４が制御回路３４に入力される。制御回路
３４は大幅に位相が遅れていると判断し、それに応じた
制御信号Ｃ３１を第１図のデコーダ４３．４４及び制御
回路５２に与える。すると、デコーダ４３が論理“１′
′の出力信号を制御回路４５へ与えるため、該制御回路
４５は現在位相が遅れた状態にあると判断し、発振周波
数を上げるための制御信号Ｏ３２を発振回路５１に与え
る。これにより発振回路５１は、制御回路５２で設定さ
れた回数だけマスタークロック信号ＣＰを（ｎ−，１！
＞分周する。

ここで、第１図の低域濾波器４０の積分時定数は、例え
ば１回に設定され、電圧制御発掘器５０の位相修正量（
ｎ−ρ）の回数も数十回に設定されているため、位相が
９０”遅れに入るまでは非常に高速に位相修正が行なわ
れる。

位相遅れが９０”以内に入ると、それが第１図の比較回
路３１で検出され、その比較信号Ｆｉがカウンタ４１に
与えられる。カウンタ４１はその積分信号ＣＴ１をデコ
ーダ４３に与え、該デコーダ４３の出力信号によって制
御回路４５及び発振回数５１が制御される。

ここで、低域濾波器４０の積分時定数は、例えば２回に
設定され、電圧制御発振器５０の位相修正量（ｎ−，１
１）の回数も数回に設定されているため、低速で位相修
正が行なわれる。

而して本実施例では、位相比較回路３２．３３を付加す
ることによって、現在のフィードバック信号Ｆｆが入力
信号Ｆｉに対してどのような位相関係におるのかそれを
詳細に比較し、その比較信号Ｆ３．Ｆ４に基づき、デコ
ーダ４３．４４及び制御回路５２で予め設定しておいた
積分時定数及び位相修正量を変化させ、高速位相修正機
能と低速位相修正機能を持たせた適応形位相修正システ
ムを構成した点に特徴がある。

このような位相修正システムをとることにより、高速で
位相修正が可能でおると同時に、一定の位相に引込んだ
後は、低速位相修正状態に移行し、１回の位相修正量も
少なくしてフィードバック信号Ｆｆを入力信号Ｆｉに対
してゆっくりと同期させていく。そのため、定常ジッタ
量が少く、しかも同期はずれに対しては短時間で同期さ
せることができる。なお、位相修正の切換え点である位
相Ｘは、ＤＰＬＬの使用条件によって設定値が異なるが
、装置全体の整合性を見て適宜選定すればよい。また、
位相比較回路３２．３３の数を増加して何段階にも適応
形位相修正システムを構築することが可能である。

上記実施例では、次のような実験結果が得られた。入力
信号Ｆｉ＝　１２００Ｈｚ、マスタークロック信号ＣＰ
＝　１．８４３２　ＭＨ２、位相Ｘ　＝　２２．５°に
設定し、積分時定数及び位相修正量を最適に選ぶと、　
□約３０ビットで同期させることが可能であり、またジ
ッタ量も１２００Ｈｚの同期で約２０程度に抑制できた
。このＤＰＬＬをモデムのタイミング再生に用いた場合
、Ｓ／Ｎ対ビット誤り率は、従来のＤＰＬＬを用いた場
合よりも、３ｄＢ程度改善された。このＤＰＬＬは、設
計者によって決定されるべきパラメータ（例えば、×１
位相比較回路３２．３３の数等）を多く有し、ざらにそ
れらを自由に設定できる柔軟性を有しているため、同期
を必要とする装置への幅広い応用が可能となる。

（発明の効果） 以上詳細に説明したように、本発明によれば、第１の回
路によって位相差を詳細に検出し、その検出結果に基づ
いて第２の回路で積分時定数を、第３の回路で位相修正
量をそれぞれ変化可能にしたので、高速引込みと定常ジ
ッタ量の低下の効果が期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すディジタルＰＬＬ装置の
構成ブロック図、第２図は従来のディジタルＰＬＬ装置
の構成ブロック図、第３図は第１図中の位相比較器の回
路図、第４図は第１図中の低域濾波器の回路図、第５図
および第６図は第１図の動作説明図である。 ３０・・・・・・位相比較器、３１，３２，３３・・・
・・・位相比較回路、３４・・・・・・制御回路、４０
・・・・・・低域濾波器、４１，４２・・・・・・カウ
ンタ、４３，４４・・・・・・デコーダ、４５・・・・
・・制御回路、５０・・・・・・電圧制御発振器、５１
・・・・・・発振回路、５２・・・・・・制御回路、６
０・・・・・・分周器、６１・・・・・・分周回路、６
２・・・・・・位相差変化回路、Ｆｉ・・・・・・入力
信号、Ｆｏ・・・・・・発振信号、Ｆｆ・・・・・・フ
ィードバック信号。

Claims (1)

1. 【特許請求の範囲】 入力信号とフィードバック信号との位相差を検出してそ
   の検出信号を出力する位相比較器と、前記検出信号を積
   分し前記検出信号中の高周波成分を減衰して濾波信号を
   出力する低域濾波器と、前記濾波信号の位相修正をして
   所定周波数の発振信号を出力する電圧制御発振器と、前
   記発振信号の周波数を一定の比率で分周して前記フィー
   ドバック信号を出力する分周器とを備えたディジタルＰ
   ＬＬ装置において、 前記フィードバック信号を一定の位相差だけ変化させて
   修正フィードバック信号を求め、この修正フィードバッ
   ク信号と前記入力信号との位相差を検出してその修正検
   出信号を出力する第１の回路と、 前記修正検出信号に基づき前記低域濾波器の積分時定数
   を変化させる第２の回路と、 前記修正検出信号に基づき前記電圧制御発振器の位相修
   正量を変化させる第３の回路とを設けたことを特徴とす
   るディジタルＰＬＬ装置。