JPS63269827A - デジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段（第１図）Ｆ　作用 Ｇ　実施例（第１図〜第５図） Ｈ発明の効果 Ａ　産業上の利用分野 本発明はデジタルＰＬＬに関する。

Ｂ　発明の概要 本発明はデジタルＰＬＬに関し、入力デジタル信号及び
出力クロック信号間の位相を検出し、その検出出力をデ
ジタルループフィルタを通じてデジタル位相変調回路に
供給するようになし、そのデジタル位相変調回路は、基
準クロック信号を計数し、デジタルループフィルタの出
力に基づいて進数の変化する可変進数カウンタを備え、
その可変進数カウンタのキャリー出力に基づいて、出力
クロック信号を出力するようにしたことにより、基準ク
ロック信号の周波数を比較的低くしても、出力クロソク
信号の周波数精度を高くすることができると共に、入力
デジタル信号が、出力クロック信号の周期の整数倍を以
て、パルス幅が変化するパルス幅変調信号（ＰＷＭ信号
）であっても、容易にその出力クロック信号を得ること
ができるようにしたものである。

Ｃ従来の技術 従来のデジタルＰＬＬは、入力デジタル信号及び出力ク
ロソク信号が供給される位相ヰ★出回路からの検出出力
を、デジタルループフィルタを通じて可変発振器に供給
して、その発振周波数を制御することにより、出力クロ
ソク信号を得るようにしていた。

Ｄ　発明が解決しようとする問題点 かかる従来のデジタルＰＬＬは、上述のように構成され
ていたため、基準クロック信号の周波数が比較的高く成
り、又、入力デジタル信号はパルス幅の一定なパルス信
号である必要があった。

かかる点に鑑み、本発明は基準クロック信号の周波数を
比較的低くしても、出力クロック信号の周波数精度を高
くすることができると共に、入力デジタル信号が、出力
クロソク信号の周期の整数倍を以て、パルス幅が変化す
るパルス幅変調信号（ＰＷＭ信号）、であっても、容易
にその出力クロソク信号を得ることのできるデジタルＰ
ＬＬを提案しようとするものである。

Ｅ　問題点を解決するための手段 第１の本発明は、入力デジタル信号（ＥＦＭ信号）及び
出力クロック信号ＶＣＯ間の位相を検出するデジタル位
相検出回路（１３）と、このデジタル位相検出回路（１
３）からの検出出力が供給されるデジタルループフィル
タ（１７）と、このデジタルループフィルタ（１７）の
出力が供給される位相変調回路（２６）とををし、この
位相変調回路（２６）は、基準クロック信号ＣＫを計数
し、デジタルループフィルタ（１７）の出力に基づいて
進数の変化する可変進数カウンタ（３０）を備え、この
可変進数カウンタ（３０）のキャリー出力に基づいて、
出力クロソク信号ｖＣＯを出力するようにしたものであ
る。

第２の本発明は、入力デジタル信号（ＥＦＭ信号）及び
出力クロソク信号ＶＣＯ間の位相を検出するデジタル位
相検出回路（１３）と、このデジタル位相検出回路（１
３）からの検出出力が供給されるデジタルループフィル
タ（１７）と、このデジタルループフィルタ（１７）の
出力が供給されるデジタル位相変調回路（２６）とを有
し、このデジタル位相変調回路（２６）は、基準クロッ
ク信号ＣＫを計数し、デジタルループフィルタ（１７）
の出力に基づいて進数の変化する可変進数カウンタ（３
０）と、この可変進数カウンタ（３０）のキャリー出力
が供給されてタイミング信号を発生するタイミング信号
発生回路（３１）と、このタイミング信号発生回路（３
１）からのタイミング信号が供給される分周器（３２）
とを有し、デジタルループフィルタ（１７）の出力に基
づいてタイミング信号の発生タイミングを制御するよう
になし、分周器（３２）から出力クロソク信号ｖＣＯを
出力するようにしたものである。

Ｆ　作用 第１の本発明によれば、デジタル位相検出回路（１３）
によって、入力デジタル信号（ＥＦＭ信号）及び出力ク
ロソク信号ＶＣＯ間の位相を検出し、その検出出力をデ
ジタルループフィルタ（１７）を通じて位相変調回路（
２６）に供給する。その位相変調回路（２６）において
は、デジタルループフィルタ（１７）の出力に基づいて
進数の変化する可変進数カウンタ（３０）によって基準
クロック信号Ｃにを計数し、この可変進数カウンタ（３
０）のキャリー出力に基づいて、出力クロック信号ＶＣ
Ｏを出力するようにする。

第２の本発明によれば、デジタル位相検出回路（１３）
によって、入力デジタル信号（ＥＦＭ信号）及び出力ク
ロック信号ＶＣＯ間の位相を検出し、その検出出力をデ
ジタルループフィルタ（１７）を通じて位相変調回路（
２６）に供給する。その位相変調回路（２６）において
は、デジタルループフィルタ（１７）の出力に基づいて
進数の変化する可変進数カウンタ（３０）によって基準
クロック信号ＣＫを計数する。そして、その可変進数カ
ウンタ（３０）のキャリー出力をタイミング信号発生回
路（３１）に供給し、そのタイミング信号を分周器（３
２）に供給する。そして、デジタルループフィルタ（１
７）の出力に基づいてタイミング信号の発生タイミング
を制御するようになし、分周器（３２）から出力クロッ
ク信号ＶＣＯを出力するようにする。

Ｇ　実施例 以下に、第１図を参照して、本発明をコンパクトディス
ク（光学式ディスク）再生装置のＰＬＬ回路に適用した
一実施例を詳細に説明する。このＰＬＬ回路は、光学式
ピックアップから得られたＥＦＭ信号（８−１４被変開
信号）（これはＰＷＭ信号である）（第２図Ａ）に同期
したクロック信号（以下、第２のクロック信号という）
　ＶＣＯ（第２図Ｂ）を得るためのもので、アナログＰ
ＬＬ　（１）及びデジ多ルＰＬＬ　（１１）から構成さ
れ、全体としてＬＳＩ内に一部の回路として形成される
。

そして、アナログＰＬＬ　（１）からのクロック信号（
以下に、これを第１のクロック信号という）（Ｊ　（第
２図Ｅ）を基準クロック信号としてデジタルＰＬＬ　（
１１）に供給する。デジタルＰＬＬ（１１）から得られ
た第２のクロック信号ｖＣＯは、同期検出回路、その後
段のデジタル信号処理回路、ディスクを駆動するモータ
の回転サーボ回路等に供給される。

コンパクトディスクの再生モードとしては、通常再生モ
ードと、ダビング、サーチ等のための２倍速再生モード
（コンパクトディスクの回転数が通常再生モード時に２
倍と成る）とがあり、いずれもディスクは線速一定で回
転せしめられる。

ＥＦＭ信号（第２図Ａ）は、第２のクロック信号ＶＣＯ
（第２図Ｂ）の周期をＴとするとき、パルス幅が３Ｔ−
１１Ｔに亙って変化するＰＷＭ信号である。第２のクロ
ック信号ｖＣＯの周波数は、通常再生モードでは、４．
３２１８ＭＨｚであり、２倍速再生モードでは、その２
倍、即ち、８．６４３６ＭＨｚである。

先ず、アナログＰＬＬ　（１）について説明する。

（２）は基準発振器（水晶発振器）で、その発振周波数
は、両モード共１６．９３４４ＭＨｚ　（この周波数は
、ＰＣＭ音声信号のサンプリング周波数である４４．１
ｋＨｚの３８４倍に選定されている）である。この基準
発振器（２）からの発振信号は、分周器（３）に供給さ
れて分周された後、位相比較器（６）に供給される。こ
の分周器（３）の分周比は、端子（３ａ）からの切換え
信号によって、通常再生モードでは１／２４．２倍速再
生モードでは１／１６に切換えられる。

（４）は電圧制御型可変発振器で、そのロック時の発振
周波数は、端子（４ａ）からの切換え信号によって、通
常再生モードでは３４．５７４４ＭＨｚに、２倍速再生
モードでは５１．８６１６ＭＨｚ（この周波数を通常再
生モードのときの周波数の２倍の周波数に選ぶと、デジ
タルＰＬＬ（１１）の処理能力に無理があるので、かが
る周波数に選定した）に切り換えられる。

この可変発振器（４）からの発振信号は、分周器（５）
に供給されて分周された後、位相比較器（６）に供給さ
れる。この分周器（５）の分周比は、両モード共１／４
９である。

位相比較器（６）では、両分周器（３）、（５）からの
分周出力（その周波数は、通常再生モードのときは７０
５．６ｋＨｚ、２倍速再生モードのときは１．０５８Ｍ
Ｈｚ）が供給されて位相比較される。この位相比較器（
６）からの比較出力は、ローパスフィルタ（７）を通じ
て可変発振器（４）に供給されてその発振周波数が制御
される。

、しかして、第１のクロック信号ＣＫ　（（その周波数
は、通常再生モードでは３４．　５７４４ＭＨｚ（−４
，３２１８ＭＨｚｘ３）に、２倍速再生モードでは５１
．８６１６ＭＨｚ　　（＝８．６４３６ＭＨｚＸ６）に
成る〕　（第２図Ｅ）が出力端子（８）に出力される。

次に、デジタルＰＬＬ　（１１）について説明する。こ
のデジタルＰＬＬ　（１１）は、入力端子（１２）から
のＥＦＭ信号と、後述する位相変調回路（２６）から出
力される第２のクロック信号ＶＣＯとが供給されて、両
信号の位相差を検出するデジタル位相検出回路（１３）
と、その位相検出出力の供給されるデジタルフィルタ（
１７）と、そのデジタルフィルタ（１７）の出力が供給
されるデジタル位相変調回路（２６）とを備えている。

尚、（３３）は第２のクロック信号ｖＣＯの出力される
出力端子である。

そして、上述のアナログＰＬＬ　（１）からの第１のク
ロック信号ＣＫが、このデジタルＰＬＬ（１１）の各回
路（１３）、（１７）、（２６）に供給される。

次に、位相検出回路（１３）について説明する。

（１４）は時間検出回路で、これに入力端子（１２）か
らのＥＦＭ信号及び位相変調回路（２６）からの第２の
クロック信号ｖＣＯが供給されて、次のような２つの時
間検出が行われる。先ず、ＥＦＭ信号（第２図Ａ）のエ
ツジ（立ち下がり又は立ち上がりエツジ）及びその直ぐ
近くにある第２のクロック信号ＶＣＯ（第２図Ｂ）の立
ち上がりエツジ間の時間Ｔａと、第２のクロック信号ｖ
ＣＯの立ち下がりエツジ及びその直ぐ近くの立ち上がり
エツジ間の時間Ｔｂ　（一定）とが検出される。

この時間検出回路（１４）の次段には、４ビツトのアッ
プダウンカウンタ（１５）が設けられる。

そして、時間検出回路（１４）では、時間Ｔａの期間の
み低レベルと成り、それ以外の期間では高レベルと成る
計数アップ信号θｕｐ　（第２図Ｃ）が発生して、カウ
ンタ（１５）のアップ／ダウン端子Ｕ／Ｄに供給され、
これによりそのカウンタ（１５）は、その低レベル期間
はダウン計数状態に、高レベル期間はアンプ計数状態に
制御される。

又、時間検出回路（１４）では、時間Ｔ　ａ　％　Ｔ　
ｂの期間のみ低レベルと成り、それ以外の期間は高レベ
ルと成る計数イネーブル信号ＸθＥＮ　（第２図Ｄ）が
発生して、カウンタ（１５）のイネーブル端子ＥＮに供
給される。尚、これら信号θＵＰ及びＸ／ｌ？ＥＮは、
クロック信号ＣＫによって同期化されている。更に、こ
の時間検出回路（１４）では、時間Ｔａ及びＴｂの検出
後、クロック信号ＣＫに同期し、その１周期分のパルス
幅を有するサンプリングパルス（負パルス）χＳＭＰ　
（第２図Ｆ）が発生して、カウンタ（１５）のロード端
子ＬＤに供給され、その期間において計数が停止される
ようになされると共に、カウンタ（１５）の次段の４ビ
ツトのレジスタ（１６）のロード端子ＬＤに置数パルス
として供給される。

かくして、カウンタ（１５）は、先ず、時間Ｔａの期間
にクロック信号ＣＫをダウン計数しく第２図Ｇに示す如
ぐ、その計数内容はその間に１６進で０からＢに変化す
る）、次の時間Ｔｂにクロック信号ＣＫをアップ計数す
る（第２図Ｇに示す如く、その計数内容はその間に１６
進でＢからＦに変化する）。そして、サンプリングパル
スＸＳＭＰの到来によって、カウンタ（１５）の計数内
容はＯにリセットされると共に、最後の計数内容Ｆ　（
＝−１）がレジスタ（１６）に置数される。尚、このレ
ジスタ（１６）にもクロック信号ＣＫが供給される。

次に、デジタルフィルタ（１７）について説明する。こ
のフィルタ（１７）は低域通過特性を有する。位相検出
回路（１３）のレジスタ（１６）の４ビツトの置数内容
が５ビツトの加算器（１８）に供給され、後述する遅延
器（２２）からの５ビツトの出力と加算される。加算器
（１８）の出力は、夫々通常再生及び２倍速再生用のキ
ャプチャレンジを規定するための係数ＲＯＭ　（加算器
（１８）の出力をアドレスとして、その出力に所定の係
数を乗じた値が格納されたＲＯＭである〕（１９Ｎ）、
（１９Ｄ）に供給される。尚、通常再生用のＲＯＭ（１
９Ｎ）では、加算器（１８）の出力レベルに対し、２種
類の係数を選択できるようになされている。これら係数
ＲＯＭ　（１９Ｎ）、（１９Ｄ）からの５ビツトの読み
出し出力は、通常再生及び２倍速再生モード切換えスイ
ッチ（２０）によって切換えられた後、５ビツトの加算
器（２１）に供給されて、後述する遅延器（２２）の出
力と加算される。尚、これら係数ＲＯＭ　（１９Ｎ）、
（１９Ｄ）は、１個で共用しても良い。この加算器（２
１）の出力は遅延器（２２）及び５ビツトの加算器（２
３）に供給される。この遅延器（２２）は、クロック信
号ＣＫの１周期分の遅延時間を有する。

加算器（２３）では、加算器（２１）の出力及び遅延器
（２２）の出力が加算され、その出力が、夫々通常再生
及び２倍速再生用のロックレンジを規定するための利得
ＲＯＭ　（加算器（２３）の出力をアドレスとして、そ
の出力に利得を乗じた値が格納されたＲＯＭである）（
２４Ｎ）、（２４Ｄ）に供給される。尚、通常再生用の
ＲＯＭ（２４Ｎ）では、加算器（１８）の出力レベルに
対し、２種類の利得を選択できるようになされている。

これら利得ＲＯＭ　（２４Ｎ）、（２４Ｄ）からの４ビ
ツトの読み出し出力は、通常再生及び２倍速再生切換え
モードスイッチ（２５）によって切り換えられる。

次に、位相変調回路（２６）について説明する。

デジタルフィルタ（１７）の切換えスイッチ（２５）の
４ビツトの出力が位相制御信号発生回路（２７）に供給
される。位相制御信号発生回路（２７）は、これに供給
される第１のクロック信号ＣＫ及び４ビツトの入力信号
に基づいて、上述の時間Ｔａ、Ｔｂが等しいか否かを示
す第１の位相制御信号ＸＬＯＣＫ及び時間Ｔａを長くす
る（第２のクロック信号ＶＣＯの周波数を下げる）か短
くする（第２のクロック信号ＶＣＯの周波数を上げる）
第２の位相制御信号ＦＶＣＯＤＷＮを発生して進数制御
信号発生回路（２８）に供給すると共に、第１の位相制
御信号ＸＬＯＣＫはタイミング制御信号発生回路（２９
）にも供給する。これら第１及び第２の位相制御信号Ｘ
ＬＯＣに、ＦＶＣＯＤＷＮの波形は図示せざるも、第１
のクロック信号ＣＫに同期した信号である。

第１の位相制御信号ＸＬＯＣＫは、例えば低レベルのと
きは、Ｔ　ａ　＝　Ｔ　ｂ、即ちロック状態を示し、高
レベルのときは、Ｔａ≠Ｔｂ、即ちアンロツタ状態を示
す。又、第２図の位相制御信号ＦＶＣＯＤＷＮは、例え
ば高レベルのときは、第２のクロック信号ｖＣＯの周波
数を下げることを示し、低レベルのときは、第２のクロ
ック信号ＶＣＯの周波数を上げることを示す。

進数制御信号発生回路（２８）は、第１のクロック信号
ＣＫ、位相制御信号発生回路（２７）からの第１及び第
２の位相制御信号ＸＬＯＣＫ　、　ＦＶＣＯＩ）ＷＮ　
。

後述する可変進数カウンタ（３０）からの信号ＦＸ２ν
及びタイミング制御信号発生回路（２９）からのタイミ
ング信号ＴＣ（波形を図示せず）を受けて、その次段に
接続されている可変進数カウンタ（３０）に例えば２ビ
ツトの進数制御信号ＭＣ（波形は図示せず）を供給して
その進数を制御する。

カウンタ（３０）は、第１のクロック信号ＣＫを計数し
て、キャリー信号として、第２のクロック信号ＶＣＯ（
第３図Ｂ、Ｄ、Ｆ、Ｈ）の周波数の略２倍の周波数を有
し、第１のクロック信号ＣＫの周期と同じパルス幅を有
する信号ＦＸ２Ｖ　（第３図Ａ、Ｃ，Ｅ、Ｇ）を発生す
る。そして、端子（３０ａ）からの通常再生及び２倍速
再生モード切換え信号及び進数制御信号発生回路（２日
）からの進数制御信号ＭＣによって、通常再生モード時
は、カウンタ（３０）の進数が３．４．５の間で変化し
、２倍速再生尊−ド時は２．３．４の間で変化せしめら
れるように成されている。

クロック信号ＫＣ３可変進数カウンタ（３０）からの信
号ＦＸ２Ｖ及びタイミング制御信号発生回路（２９）か
らのタイミング制御信号５ＥＬＦＲが、タイミング信号
発生回路（３１）に供給される。このタイミング信号発
生回路（３１）からのタイミング信号ＴＭ　（波形を図
示せず）は、トグルフリップフロップ回路（３２）に供
給される。このタイミング信号ＴＭ４よ、カウンタ（３
０）からの信号ＦＸ２Ｖの前エツジ又はパルス幅中心の
タイミングを有し、その両タイミングは、タイミング制
御信号発生回路（２９）からのタイミング制御信号５Ｅ
ＬＦＨによって制御される。このタイミング制御信号発
生回路（２９）は、クロック信号Ｃに、位相制御信号発
生回路（２７）からの第１の位相制御信号χＬＯＣＫ及
びカウンタ（３０）からの信号ＦＸ２Ｖを受けて、上述
のタイミング制御信号５ＥＬＦＲを発生する。

そして、出力端子（３３）から、第２のクロック信号ｖ
ＣＯが得られると共に、この第２のクロック信号ＶＣＯ
が、上述の位相検出回路（１３）の時間検出回路（１４
）に供給される。

次に、第３図をも参照して、通常再生モード時の位相変
調回路（２６）の動作を説明しよう。第３図Ａ−Ｄは、
第２のクロック信号ｖＣＯの周波数を上げる、即ち時間
Ｔａを短くする場合の動作を示し、第３図Ｅ−Ｈは、第
２のクロック信号ｖＣＯの周波数を下げる、即ち時間Ｔ
ａを長くする場合の動作を示す。

次に、進数制御信号発生回路（２８）の制御による、可
変進数カウンタ（３０）の進数決定のルールを表にて示
す。

〔第１表〕 ここで、一つ前の状態とは、信号Ｆχ２ｖ及び第２のク
ロックｖＣＯの一つ前のパルスの位相状態を示す。ロッ
クは、時間Ｔａ、ＴｂがＴａ＝Ｔｂの状態を示し、アン
ロックは、Ｔａ＃Ｔｂの状態を示す。「前」は、第２の
クロック信号ｖＣＯのエツジが、信号ＦＸ２Ｖの前エツ
ジと一致している状態を示し、「後」は、第２のクロッ
ク信号ｖＣＯのエツジが、信号Ｆχ２ｖのパルス幅の中
央と一致している状態を示す。アップは、第２の位相制
御信号ＦＶＣＯＤＷＮが低レベルであることを示し、ダ
ウンは高レベルであることを示す。そして、この第１表
では、一つ前の状態及び第２の位相制御信号ＦＶＣＯＤ
ＷＮのアップ／ダウンによって、カウンタ（３０）の進
数が決定されることを示している。

次に、タイミング制御信号発生回路（２９）の制御によ
る、タイミング信号発生回路（３１）よりのタイミング
信号ＴＭのタイミングの決定ルールを表にて示す。

゛〔第２表〕 ここで、一つ前の状態を保持するとは、タイミング信号
ＴＩ’ｌの一つ前のタイミング、即ち第２のクロックｖ
ＣＯの前エツジのタイミングが、信号ＦＸ２Ｖの前エツ
ジ又はそのパルス幅の中央であったら、そのタイミング
をそのまま保持することをいう。

又、一つ前の状態を反転するとは、タイミング信号ＴＨ
の一つ前のタイミング、即ち第２のクロックｖＣＯＯ前
エツジのタイミングが、信号ＦＸ２Ｖの前エツジ又はそ
のパルス幅の中央であったら、そのタイミングを夫々信
号ＦＸ２Ｖのパルス幅の中央又は前エツジに反転するこ
とを示す。

第３図ＡＸＢは、第２のクロック信号■ＣＯの周波数を
アップさせる場合であり、第１表に示すルールに従って
、カウンタ（３０）の進数が変化すると共に、第２表に
示すルールに従って、タイミング信号発生回路（３１）
からのタイミング信号ＴＭのタイミング、即ち第２のク
ロック信号νＣＯのエツジのタイミングが変化する。そ
して、第２のクロック信号ｖＣＯをロック状態からアン
ロックのアップ状態に変化させるときは、カウンタ（３
０）の進数は、４進（ロック）から、４進（アンロソり
）及び３進（アンロック）に変化する。即ち、これは、
第２のクロック信号ｖＣＯをロック状態からアンロック
のアンプ状態に変化させるときは、カウンタ（３０）は
実質的には、４進から３．５進に変化することを示す。

第３図Ｃ，Ｄも、第２のクロック信号ＶＣＯの周波数を
アンプさせる場合であり、第１表に示すルールに従って
、カウンタ（３０）の進数が変化すると共に、第２表に
示すルールに従って、タイミング信号発生回路（３１）
からのタイミング信号ＴＭのタイミング、即ち第２のク
ロック信号ｖＣＯのエツジのタイミングが変化する。そ
して、第２のクロック信号ｖＣＯをロック状態からアン
ロックのアンプ状態に変化させるときは、カウンタ（３
０）の進数は、４進（ロック）から、３進（アンロック
）及び４進（アンロック）に変化する。即ち、これも、
第２のクロック信号ｖＣＯをロック状態からアンロック
のアップ状態に変化させるときは、カウンタ（３０）は
実質的には、４進から３．５進に変化することを示す。

この第３図Ａ、Ｂと、Ｃ，Ｄとでは、第２のクロック信
号ｖＣＯの最初のロック状態のときに、第２のクロック
信号ｖＣＯのエツジのタイミングが、信号ＦＸ２Ｖの前
エツジかそのパルス幅の中央であるかによって、ロック
からアンロックに移行したとき、４進、３進と変化する
か、３進、４進と変化するかの違いがある。そして、い
ずれの場合も、第２のクロック信号ｖＣＯの高レベル部
分及びそれに続く低レベル部分の時間幅は、第１のクロ
ック信号ＣＫの周期の８倍から７倍に変化する。

第３図Ｅ、Ｆは、第２のクロック信号ｖＣＯの周波数を
ダウンさせる場合であり、第１表に示すルールに従って
、カウンタ（３０）の進数が変化すると共に、タイミン
グ信号発生回路（３１）からのタイミング信号ＴＭのタ
イミング、即ち第２のクロック信号ＶＣＯのエツジのタ
イミングが変化する。

そして、第２のクロック信号ｖＣＯを、ロック状態から
アンロックのダウン状態に変化させるときは、カウンタ
（３０）の進数は、４進（ロック）から、５進（アンロ
ック）及び４進（アンロック）に変化する。即ち、これ
は、第２のクロック信号ｖＣＯロック状態からアンロッ
クのダウン状態に変化させるときは、カウンタ（３０）
は実質的には、４進から４．５進に変化することを示す
。

第３図Ｇ、Ｈも、第２のクロック信号ＶＣＯの周波数を
ダウンさせる場合であり、第１表に示すルールに従って
、カウンタ（３０）の進数が変化すると共に、第２表に
示すルールに従って、タイミング信号発生回路（３１）
からのタイミング信号付のタイミング、即ち第２のクロ
ック信号ＶＣＯのエツジのタイミングが変化する。そし
て、第２のクロック信号ｖＣＯを、ロック状態からアン
ロックのダウン状態に変化させるときは、カウンタ（３
０）の進数は、４進（ロック）から、４進（アンロック
）及び５進（アンロック）に変化する。即ち、これも、
ロック状態からアンロックのダウン状態に変化させると
きは、カウンタ（３０）は実質的には、４進から４．５
進に変化することを示す。

この第３図Ｅ、Ｆと、Ｇ、Ｈとでは、第２のクロック信
号ｖＣＯの最初のロック状態のときに、第２のクロック
信号ｖＣＯのエツジのタイミングが、信号ＦＸ２Ｖの前
エツジかそのパルス幅の中央であるかによって、ロック
からアンロックに移行したとき、５進、４進と変化する
か、４進、５進と変化するかの違いがある。そして、い
ずれの場合も、第２のクロック信号ｖＣＯＯ高レベル部
分及びそれに続く低レベル部分の時間幅は、第１のクロ
ック信号ＣＫの周期の８倍から９倍に変化する。

第４図は、ＰＬＬ回路を従来のアナログＰＬＬにて構成
した場合（同図Ｂ）と、本実施例のアナログＰＬＬ　（
１）　、デジタルＰＬＬ　（１１）にて構成した場合（
同図Ａ）との、デジタル信号処理回路における、コンパ
クトディスクの傷、ブラックドツトに対するブロックエ
ラーレイトを示し、これらは略同程度であることを示し
ている。ここで、第４図Ａ、Ｂにおける横軸は時間（分
）、縦軸はブロックエラーレイト（１秒当たりのエラー
の個数）を示している。

第５図は、ＰＬＬ回路を従来のアナログＰＬＬにて構成
した場合（同図Ｂ）と、本実施例のアナログＰＬＬ　（
１）及びデジタルＰＬＬ　（１１）にて構成した場合（
同図Ａ）との、デジタル信号処理回路における、補間レ
イトを示し、ＰＬＬ回路を本実施例のアナログＰＬＬ　
（１）及びデジタルＰＬＬ　（１１）にて構成した場合
（同図Ａ）の方が、従来のアナログＰＬＬにて構成した
場合（同図Ｂ）に比べて、バーストエラーが少ないこと
を示している。ここで、第５図Ａ、Ｂにおける横軸は時
間（分）、縦軸は補間エラーレイト（１秒当たりのエラ
ーの個数）を示す。

上述のトグルフリップフロップ回路（３２）は、分周比
が１／２の分周器であるが、これを任意の分周比の分周
器に置き換えることもできる。

上述せるＰＬＬ回路によれば、アナログＰＬＬ（１）及
びデジタルＰＬＬ　（１１）にて構成し、アナログＰＬ
Ｌ　（１）からの第１のクロック信号ＣＫをデジタルＰ
ＬＬ　（１１）に供給して、このデジタルＰＬＬ　（１
１）に供給されるデジタル信号に同期した第２のクロッ
ク信号ｖＣＯを得るように構成したから、第２のクロッ
ク信号ｖＣＯの周波数の温度による変化が少な（、回路
定数の無調整化が可能と成るものである。

又、上述したデジタルＰＬＬ　（１１）によれば、デジ
タル信号及び第２のクロック信号ｖＣＯの位相を検出す
るデジタル位相検出回路（１３）、その比較出力の供給
されるデジタルフィルタ（１７）及びそのフィルタ出力
の供給される位相変調回路（２６）にて構成し、その位
相変調回路（２６）は、可変進数カウンタ（３０）を備
えているので、デジタル信号がＰＷＭ信号である場合に
、それに同期しそのクロック周波数を有するクロック信
号（第２のクロック信号＞　ＶＣＯを容易に得ることが
できると共に、デジタルＰＬＬ　（１１）に供給するク
ロック信号（第１のクロック信号）　ＣＫの周波数が比
較的低くても、クロック信号ＶＣＯの周波数精度を高く
することができる。又、第２のクロック信号ＶＣＯの信
号ＦＸ２Ｖに対する位相関係を、一つ前のパルスの位相
状態を基準にして、細かく変化させるようにしたので、
第２のクロック信号ＶＣＯの位相を高精度に制御するこ
とができる。

Ｈ発明の効果 上述せる第１の本発明によれば、基準クロック信号の周
波数を比較的低くしても、出力クロック信号の周波数精
度を高くすることができると共に、入力デジタル信号が
、出力クロック信号の周期の整数倍を以て、パルス幅が
変化するパルス幅変調信号（ＰＷＭ信号）であっても、
容易にその出力クロック信号を得ることのできるデジタ
ルＰＬＬを得ることができる。

第２の本発明によれば、第１の本発明の効果に加えて、
出力クロック信号の位相を高精度に制御することのでき
るデジタルＰＬＬを得ることがでる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック線図、第２図
及び第３図はその実施例の動作説明に供するタイミング
チャート、第４図及び第５図は夫々従来のアナログＰＬ
Ｌ及びこの実施例のＰＬＬ回路を通用したデジタル信号
処理回路におけるブロックエラーレイト及び補間レイト
の特性曲線図である。 （１）はアナログＰＬＬ、（２）は基準発振器、（３）
は分周器、（４）は可変発振器、（５）は分周器、（６
）は位相比較器、（７）はローパスフィルタ（ループフ
ィルタ）、（１１）はデジタルＰＬＬ、（１２）はＥＦ
Ｍ信号の入力端子、（１３）はデジタル位相検出回路、
（１４）は時間検出回路、（１５）はカウンタ、（１６
）はレジスタ、（１７）はデジタルフィルタ（ループフ
ィルタ）、（１８）は加算器、（１９Ｎ）、（１９Ｄ）
は係数ＲＯＭ、（２０）は切換えスイッチ、（２１）は
加算器、（２２）は遅延器、（２３）は加算器、（２４
Ｎ）、（２４Ｄ）は利得ＲＯＭ、（２５）は切換えスイ
ッチ、（２６）は位相変調回路、（２７）は位相制御信
号発生回路、（２８）は進数制御信号発生回路、（２９
）はタイミング制御信号発生回路、（３０）は可変進数
カウンタ、（３１）はタイミング信号発生回Ｉ２Ｌ、（
３２）はトグルフリ・ノブフロ・ノブ回路（分周器）で
ある。

Claims (1)

1. 【特許請求の範囲】 １、入力デジタル信号及び出力クロック信号間の位相を
   検出するデジタル位相検出回路と、 該デジタル位相検出回路からの検出出力が供給されるデ
   ジタルループフィルタと、 該デジタルループフィルタの出力が供給されるデジタル
   位相変調回路とを有し、 該デジタル位相変調回路は、基準クロック信号を計数し
   、上記デジタルループフィルタの出力に基づいて進数の
   変化する可変進数カウンタを備え、該可変進数カウンタ
   のキャリー出力に基づいて、上記出力クロック信号を出
   力するようにしたことを特徴とするデジタルＰＬＬ。 ２、入力デジタル信号及び出力クロック信号間の位相を
   検出するデジタル位相検出回路と、 該デジタル位相検出回路からの検出出力が供給されるデ
   ジタルループフィルタと、 該デジタルループフィルタの出力が供給されるデジタル
   位相変調回路とを有し、 該デジタル位相変調回路は、基準クロック信号を計数し
   、上記デジタルループフィルタの出力に基づいて進数の
   変化する可変進数カウンタと、該可変進数カウンタのキ
   ャリー出力が供給されてタイミング信号を発生するタイ
   ミング信号発生回路と、該タイミング信号発生回路から
   のタイミング信号が供給される分周器とを有し、上記デ
   ジタルループフィルタの出力に基づいて上記タイミング
   信号の発生タイミングを制御するようになし、上記分周
   器から上記出力クロック信号を出力するようにしたこと
   を特徴とするデジタルＰＬＬ。