JP2638812B2

JP2638812B2 - Ｐｌｌ回路

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Publication number: JP2638812B2
Application number: JP62166527A
Authority: JP
Inventors: 伸一福田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-07-03
Filing date: 1987-07-03
Publication date: 1997-08-06
Anticipated expiration: 2012-08-06
Also published as: JPS6411418A

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

A.産業上の利用分野 B.発明の概要 C.従来の技術 D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例Ｇ−1.一実施例の概略構成（第１図）Ｇ−2.一実施例の要部説明（第２図〜第５図） H.発明の効果 A.産業上の利用分野本発明は、PLL（フェーズ・ロックド・ループ）回路
に関し、特に、入力信号の周波数の変化範囲がモードに
応じて切り換わり、広いロックレンジやキャプチャレン
ジを要求されるPLL回路に関するものである。

B.発明の概要本発明は、PLL出力クロックを入力信号のクロック成
分に位相同期させるPLL回路において、入力データの伝
送レートの切換を伴うモード切換信号に応じて切り換え
られる少なくとも一つの境界周波数と、少なくともPLL
出力クロックに基づく周波数情報とを比較して、境界の
内か外かを判別し、境界から外れているときには、PLL
出力クロックの周波数を伝送レートのモードに応じた所
定の基準周波数に強制的に設定することにより、入力信
号の周波数が雑音等により乱れた場合にもPLL出力クロ
ックを大幅に乱すことなく、また、正常な入力に戻った
ときのロック引き込み時間を短縮可能とするものであ
る。

C.従来の技術ディジタル信号を例えば記録・再生して得られた信号
からデータを読み取る際には、ビット抜き出しのための
クロック信号（いわゆるビットクロック信号）が必要と
される。このような入力信号に対して周期のとれたクロ
ック信号を得るために、PLL（フェーズ・ロックド・ル
ープ）回路が用いられる。この他、一般にクロック成分
を含む信号が供給され、該クロック成分に対して同期が
とられたクロック信号を得ようとする場合には、PLL回
路が多く用いられている。

D.発明が解決しようとする問題点ところで、いわゆるDAT（ディジタル・オーディオ・
テープレコーダ）の再生ヘッドにて再生された信号から
クロック信号を抜き出すために用いられるPLL回路を考
慮するとき、DATの動作モードに応じて再生信号の伝送
レートあるいは上記クロック周波数の中心周波数や周波
数変動範囲が異なってくる。これは、DATの記録テープ
に対する回転磁気ヘッドの相対移動速度が、通常（ノー
マル）再生時、早送り（FF）サーチ時あるいは巻戻し
（PEW）サーチ時で互いに異なってくるからである。こ
のような動作モードによる伝送レート（クロック周波
数）の変動は、DATの機械系を高精度化したり複雑化す
ること等により例えば数パーセント程度に抑えることも
可能であるが、コストアップの原因となる。機械系にあ
まり負担をかけない場合には、伝送レートは数十パーセ
ント変化し、このような大幅な伝送レート変動が生ずる
と、通常のPLL回路においてはいわゆる疑似ロックが生
じ、正常な動作が行われなくなる。この疑似ロックと
は、第６図に示すように、入力信号のクロック成分S_CK
に対して、出力クロック信号CK_OUTの位相進み量＋Δφ
と位相遅れ量−Δφとがバランスし、安定してしまう現
象のことであり、入力信号のクロック周波数f_CKと出力
クロック周波数f_OUTとが簡単な整数比のとき生ずるもの
である。ここで、簡単な整数比とは、1:2、2:3、3:4、
4:5等であり、周波数変動範囲としては、−50％、＋100
％、−33％、＋50％、−25％、＋33％、−20％、＋25％
等となり、PLLのロックレンジ・キャプチャレンジを広
げると疑似ロックが生じ易いことが明らかである。な
お、第６図においては、出力クロック周波数f_OUTに対し
て入力信号のクロック周波数f_CKが−33％変動し（ある
いは周波数f_CKに対して周波数f_OUTが＋50％変動し）、f
_CK:f_OUT＝2:3となったときの例を示している。

本発明は、このような実情に鑑みてなされたものであ
り、DATの再生モード切換等のように、PLL回路への入力
信号の伝送レートが大幅に変動する場合にあっても、PL
L動作に悪影響を与えることなく、正常なロック状態を
実現し得るようなPLL回路の提供を目的とする。

E.問題点を解決するための手段本発明に係るPLL回路は、上述の問題点を解決するた
めに、出力クロック周期データと位相誤差検出データと
に基づくデータを所定周波数のマスタクロックによりカ
ウントする毎に出力クロックパルスを発生する出力クロ
ック発生手段と、上記出力クロック発生手段からの出力
クロックパルスと入力信号のエッジとの間の位相誤差を
検出して得られる位相誤差検出データを上記出力クロッ
ク発生手段に送る位相誤差検出手段と、上記出力クロッ
クパルスの出力クロック周期データを求め、この出力ク
ロック周期データを上記出力クロック発生手段に送る出
力クロック周期供給手段とを有し、上記出力クロック周
期供給手段は、上記出力クロック周期データが所定周期
範囲内に入っているか否かを判別する周期判別手段と、
この周期判別手段からの判別出力に応じて上記出力クロ
ック周期データを所定の基準周期データに強制的に設定
して上記出力クロック発生手段に供給する周期データ強
制設定手段とを有し、上記周期判別手段の所定周期範囲
及び上記周期データ強制設定手段の所定の基準周期デー
タをそれぞれ複数設け、モード切換信号に応じて切り換
えるようにしたことを特徴としている。

F.作用モード切換信号に応じてロックレンジあるいはキャプ
チャレンジの境界周波数に対応する所定周期範囲を切り
換え、出力クロックパルスの周期がこの所定周期範囲か
ら外れたときには、上記モード切換信号に応じて選択さ
れた所定の基準周波数に上記出力クロック周期を強制的
に設定しているため、PLL入力信号の伝送レートの大幅
な変動に対しても正常なPLL動作を維持できる。

G.実施例Ｇ−1.一実施例の概略構成（第１図）本発明に係るPLL回路をDAT（ディジタル・オーディオ
・テープレコーダ）用のディジタルPLL回路に適用した
一実施例について、第１図を参照しながら説明する。こ
の場合、DATの信号再生を伴う動作モードとしては、ノ
ーマル（通常）再生モード、FF（早送り）サーチ・モー
ド、REW（巻戻し）サーチ・モードの３種類を想定し、
各モードでの伝送レートが異なることに対応して、再生
信号中のビットクロック成分の周波数変動範囲、あるい
はPLLのロックレンジとして、例えば、ノーマル再生時
に±15％、FFサーチ時に−35％〜−５％、REWサーチ時
に±５％〜＋35％となるようにモード切換信号に応じて
切換制御し、全体として−35％〜＋35％もの広いロック
レンジを実現している。

この第１図に示すディジタルPLL回路の基本構成は、
本件発明者が先に特願昭62−127168号明細書において開
示したものであり、出力クロックのＮ周期を検出して1/
Nすることにより周期検出精度を実質的にＮ倍に高めて
いる。この第１図において、位相誤差検出回路部10の入
力端子１には、上記DATの磁気テープから再生ヘッドに
より再生され、波形等化をされた信号S_INが供給されて
いる。この入力信号S_INは、ビットクロック周波数f_BTが
例えば9.4MHzとなっており、このビットクロックの周期
T_BTの整数倍の間隔で該信号S_INのエッジ（トランジェン
ト）が得られる。この入力信号S_INはエッジ検出回路11
に送られて、信号波形のエッジの検出がなされる。この
エッジ検出回路11からの出力は、シフトレジスタ12に送
られて並列データに変換され、ラッチ回路13、エリアセ
レクト回路14a、14b、位置・数値変換回路15及びフィル
タ16を介すことにより位相誤差が検出される。

入力端子２には、上記周波数f_BTの整数倍の周波数
f_MS、例えば56.4MHz（＝6f_BT）の高速マスタクロックCK
_MSが供給されている。このマスタクロックCK_MSは、上記
位相誤差検出回路部10のエッジ検出回路11及びシフトレ
ジスタ12に送られるとともに、最終的な出力クロックCK
_OUTを発生する出力クロック発生回路部20のカウンタ21
に送られる。このカウンタ21からのカウント出力は、比
較器22に送られ、この比較器22において加算器23からの
可視周期累積データと比較される。この加算器23は、三
つの入力を加算するものであり、この加算出力をラッチ
回路24を介して一つの入力に戻すことにより累積的な加
算を行うように構成されている。３入力加算器23の他の
二つの入力としては、上記位相誤差検出回路部10からの
位相誤差補正データと、周期データ検出回路部30からの
検出周期データとが供給されている。

周期データ検出回路部30は、上記出力クロックCK_OUT
の周期T_OUTを検出するものであり、一般的には、該出力
クロックCK_OUTのパルス間（１周期内）のマスタクロッ
クCK_MSのパルス数をカウントすることにより、該周期T
_OUTを検出すればよいが、本実施例においては、上記出
力クロックCK_OUTのパルスの所定数Ｎ（Ｎは２以上の自
然数）個分の周期Σ^NT_OUT（説明を簡略化するためＮ・T
_OUTとする）を上記マスタクロックCK_MSでカウントし、
そのカウント値を1/N倍することにより、周期検出精度
（あるいは分解能）を実質的にＮ倍に高めている。すな
わち、出力クロック発生回路部20からの出力クロックCK
_OUT（周波数f_OUT）を、周期データ検出回路部30のＮ進
カウンタ（あるいは1/N分周器）31に送ることにより、
上記周波数f_OUTの1/N倍の周波数（周期はＮ・T_OUT）の
カウント出力を得、このカウント出力をカウンタ32のゼ
ロクリア端子（リセット端子）に送っている。このカウ
ンタ32には上記マスタクロックCK_MSが供給されており、
上記カウンタ出力の周期Ｎ・T_OUTの間のマスタクロック
CK_MSのパルス数がカウントされることになる。このカウ
ンタ32からのカウント出力は、上記マスタクロックCK_MS
を単位として上記出力クロックCK_OUTの周期T_OUTのＮ倍
の期間を測定したものであり、このカウント出力値を1/
N倍することにより、出力クロック周期データを得るこ
とができる。ここで、上記Ｎ進カウンタ31のＮを2ⁿ（ｎ
は自然数）のように２の巾乗の値に設定することによ
り、上記カウンタ32からのカウンタ出力値の1/N倍の演
算がビット・シフト操作、あるいは並列出力データに対
する小数点の位置の変更のみで済む。例えばカウンタ31
の進数Ｎを16（＝2⁴）に設定した場合には、カウンタ32
からのカウント出力値を1/16倍するために下位４ビット
を小数点以下の値と見なせばよい。

このようにして得られたカウンタ32からの出力クロッ
ク周期データ（カウント出力値の1/16のデータ）は、ラ
ッチ回路33を介して上記出力クロック発生回路部20の加
算器23に送られるわけであるが、本発明実施例において
は、この出力クロック周期データを周期判別回路36に送
り、この周期判別回路36からの出力を周期データ強制設
定回路37に送っている。これらの周期データ検出回路部
30と、周期判別回路36及び周期データ強制設定回路37と
で、出力クロック周期供給部を構成している。ここで、
周期判別回路36は、所定の上限、下限の各周波数に対応
する周期と上記出力クロック周期データとを比較し、該
周期データが所定周波数範囲に対応する周期範囲内に入
っているか否かを判別するものである。この周期範囲と
しては複数種類、具体的には３種類の範囲が設定され、
上述したDATの再生モード切換信号に応じてこれらの周
期範囲のいずれかが選択されるようになっている。また
周期データ強制設定回路37は、ラッチ回路33と加算器23
との間に挿入接続されており、上記周期判別回路36から
の出力に応じて、上記出力クロック周期データをそのま
ま加算器23に送ったり、該出力クロック周期データを所
定の基準となる周期データに強制的に設定して加算器23
に送るものである。この基準となる周期データも複数設
けられており、上記DATの再生モード切換信号に応じて
切換選択されるようになっている。上記加算器23にて取
り扱われるデータについては、例えば８ビット並列デー
タの上位４ビットを整数部、下位４ビットを小数部と見
なしており、比較器22へは、上位４ビットの整数部のデ
ータのみを送るようにしている。

また、位相誤差検出回路部10内の上記エリアセレクト
回路14a、14bは、上記ラッチ回路13から得られる並列デ
ータのうち、位相誤差を検出すべき範囲としてのクロッ
クの１周期の範囲内に相当するデータを選択するもので
あり、このエリアセレクト回路14a、14bからの出力がOR
回路17を介してJKフリップフロップ18に送られてくる。
このJKフリップフロップ18のクロック入力端子には上記
出力クロックCK_OUTが供給されており、該JKフリップフ
ロップ18のＱ出力が再生データ出力となる。ここで上記
エリアセレクト回路14a、14bには、１周期間演算回路19
からの１周期間範囲データが供給されている。この１周
期演算回路19は、上記ラッチ回路33から上記周期データ
強制設定回路37を介して得られる上記出力クロック周期
データの1/2を上記加算器23の出力に加えたり、引いた
りして、上記１周期間範囲データを算出している。

Ｇ−2.一実施例の要部説明（第２〜５図）次に、本発明の要部となる上記周期判別回路36及び周
期データ強制設定回路37の具体的回路構成の一例につい
て、第２図ないし第４図を参照しながら説明する。

この第２図において、上記周期データ検出回路部30の
ラッチ回路33からの出力クロック周期データ（例えば８
ビット・データ）は、入力端子ａを介し周期判別回路36
及び周期データ強制設定回路37にそれぞれ送られてい
る。周期判別回路36は、上記DATの各動作モード（ノー
マル・モード、FFサーチ・モード、REWサーチ・モー
ド）のそれぞれに対応して予め設定された３個の周期範
囲について、これらの各周期範囲からの外れをそれぞれ
検出する各周期範囲外検出回路36N、36F、36Rを有して
おり、これらの各周期範囲外検出回路36N、36F、36Rか
らの検出出力は、３入力切換スイッチ36Sの各被選択端
子ｎ、ｆ、ｒにそれぞれ送られている。この３入力切換
スイッチ36Sは、モード切換信号により各端子ｎ、ｆ、
ｒのいずれかに選択的に切換接続される。モード切換信
号としては、例えば選択されたモードに対応する信号の
みが“H"（ハイレベル）となるような、各モード毎の切
換指令信号NR、FF、REWが用いられており、対応する被
選択端子への切換接続が行われる。ここで、上記周期範
囲外検出回路（例えば36N）の具体的構成の一例を第３
図に示す。この第３図の周期範囲外検出回路36Nにおい
ては、例えば上記マスタクロックCK_MSの周期T_MSの５倍
（5T_MS）以上から７倍（7T_MS）未満までの範囲を判別す
るために、論理回路36a側で７以上を検出し、論理回路3
6a側で５未満を検出して、これらの論理回路36a、36bか
らの出力をORゲート36cで論理和演算している。すなわ
ち、上記出力クロック周期データの全８ビットのうち、
上位４ビットが整数部を、下位４ビットが小数部をそれ
ぞれ表しており、論理回路36aでは 0111.xxxx（７以上８未満） 1xxx.xxxx（８以上）ただし、ｘは任意（“0"あるいは“1"）を検出し、論理
回路36bでは 0100.xxxx（４以上５未満） 00xx.xxxx（４未満）を検出している。ORゲート36cからの出力は上記切換ス
イッチ36Sの被選択端子ｎに送られる。ここで、予め設
定されたビットクロック周期T_BTは上記マスタクロック
周期T_MSの６倍（T_BT＝6T_MS）となっていることにより、
この第３図の具体例の場合には、周期変動範囲、すなわ
ち上記各境界の間の部分が5/6〜7/6となり、周波数変動
範囲としては、6/5〜6/7、すなわち＋20％〜−14％程度
に相当することになる。なお、上記周期範囲の各境界値
をそれぞれ適当に設定することにより、所望の周波数変
動範囲についてその範囲からの外れを検出するように構
成でき、例えば、ノーマル再生時に±15％、FFサーチ時
に−35％〜−５％、REWサーチ時に＋５％〜＋35％の周
波数変動範囲として、これらの範囲からの外れをそれぞ
れ検出させることができる。

再び第２図において、周期判別回路36の切換スイッチ
36Sからの出力信号は、周期データ強制設定回路37の８
ビット並列ANDゲート37G₁に、またインバータ37Iを介し
て８ビット並列ANDゲート37G₀に、それぞれ送られてい
る。この８ビット並列ANDゲート37G₀や37G₁は、例えば
第４図に示すように、上記周期データの８ビットに対応
する８個の並列配置されたANDゲートから成り、これら
８個のANDゲートのそれぞれ一方の入力端子には上記８
ビット周期データのMSBからLSBまでがそれぞれ供給さ
れ、それぞれ他方の入力端子は共通接続されて端子ｃか
らのゲート制御信号が供給されるように構成されてい
る。すなわち、８ビット並列ANDゲート37G₀では、上記
ラッチ回路33からの８ビット周期データをインバータ37
Iからのゲート制御信号に応じてゲート制御し、８ビッ
ト並列ANDゲート37G₁では、各モードの基準周期データ
発生回路37Tからの８ビット周期データを切換スイッチ3
6Sからのゲート制御信号に応じてゲート制御している。
各モードの基準周期データ発生回路37Tは、上記モード
切換信号に応じてそれぞれのモードにおける基準となる
周期データを出力するものである。いま、上記各モード
において強制設定しようとする基準周波数の具体例とし
て、ノーマル再生時を上記ビットクロック周波数f_BTそ
のもの（f_BTに対するずれ量が０％）、FFサーチ時を0.8
f_BT（同ずれ量が−20％）及びREWサーチ時を1.2f_BT（同
ずれ量が＋20％）とするとき、これらの各周波数値に対
する各周期値は、それぞれT_BT（T_BTに対するずれ量が０
％）、1.25T_BT（同ずれ量が＋25％）、0.83T_BT（同ずれ
量が−17％）となる。ここで、実施例回路における周期
データはマスタクロック周期T_MSを単位としており、上
記T_BTが6T_MSであることより、ノーマル再生時の基準周
期データが6.0、すなわち２進数８ビットで下位４ビッ
トを小数点とする表示形態では、 0110.0000 となる。FFサーチ時の基準周期データは5.0となり、上
記２進数８ビットの小数点表示では、 0101.0000 また、REWサーチ時の基準周期データは10進数表示で
7.5となり、上記２進数８ビットの小数点表示では、 0111.1000 となる。これらの各基準周期データのうちのいずれか
が、上記モード切換信号に応じて切換選択されてデータ
発生回路37Tから出力され、８ビット並列ANDゲート37G₁
に供給される。各８ビット並列ANDゲート37G₀、G₁から
の各出力（８ビット・データ）は、８ビット並列ORゲー
ト37Bにそれぞれ供給され、端子ｂを介して上記出力ク
ロック発生回路部20の加算器23に送られている。

以上のような構成を有する回路において、上記周期デ
ータ検出回路部30のラッチ回路33からの周期データは、
周期判別回路36の周期範囲外検出回路36N、36F、36Rに
より、上述したDATの各動作モードにおける上記各所定
の周期範囲から外れているか否かが検出される。切換ス
イッチ36Sは、DATの現在の動作モード、例えばノーマル
再生モードに応じた被選択端子ｎに切換接続されている
ため、現在の動作モードに対応する周期範囲外検出回路
36Nが上記所定周期からの外れを検出したときには、切
換スイッチ36Sからの出力信号は“H"（ハイレベル）と
なり、周期データ強制設定回路37の８ビット並列ANDゲ
ート37G₁が導通状態にゲート制御される。各モード基準
周期データ発生回路37Tは、現在のモード（例えばノー
マル再生モード）に応じた基準周期データ（例えば6.
0）を発生しているから、これが８ビット並列ORゲート3
7Bを介して、上記出力クロック発生回路部20の加算器23
に周期データとして供給される。これによって、例えば
DATの90゜回転毎に交互に現れる信号再生区間と無信号
区間のうちの無信号区間のように、PLL出力クロック周
波数が大きく変動するときでも、上記所定周波数範囲を
外れたときには、強制的に基準の周波数にPLL出力クロ
ック周波数が設定されるから、従来のような大幅な周波
数のずれが有効に抑えられ、無信号区間から次の信号再
生区間に入ったときの引き込み期間を短くすることがで
きる。

さらに、DATの動作モードが切り換えられた場合に
は、その動作モードに対応して周期範囲あるいは周波数
範囲（略々PLLのロックレンジに相当）が切り換えられ
るから、モード切換に伴う伝送レート切換に対応した最
適のPLL動作が可能となり、各モード毎のロックレンジ
は比較的狭くとも、全体として広いロックレンジを、疑
似ロック等の不具合なく実現できる。

なお、モード切換に応じた周期範囲や基準周期の切換
には種々の回路構成が考えられ、例えば第５図のような
構成によっても実現できる。

この第５図の構成においては、第２図の３入力切換ス
イッチ36Sの代わりに３個のANDゲート36G₁、36G₂、36G₃
を用い、これらの各ANDゲート36G₁、36G₂、36G₃のそれ
ぞれ一方の入力端子に各周期範囲外検出回路36N、36F、
36Rからの出力をそれぞれ供給し、それぞれ他方の入力
端子には、各モード毎の切換指令信号NR、FF、REWをそ
れぞれ供給している。これらの各ANDゲート36G₁、36
G₂、36G₃からの出力は、第２図のインバータ37Iの代わ
りの３否定入力ANDゲート37Aに供給され、このANDゲー
ト37Aからの出力を上記８ビット並列ANDゲート37G₀のゲ
ート制御端子（第４図の共通端子ｃ）に供給している。
また、第２図の各モード基準周期データ発生回路37Tに
相当する各モード毎の基準周期発生回路37N、37F、37R
からの出力は、それぞれ８ビット並列ANDゲート37G₁₁、
37G₁₂、37G₁₃に供給されており、これらの各８ビット並
列ANDゲート37G₁₁、37G₁₂、37G₁₃は、上記各ANDゲート3
6G₁、36G₂、36G₃からの出力によりそれぞれゲート制御
されるようになっている。さらに各８ビット並列ANDゲ
ート37G₀、37G₁₁、37G₁₂、37G₁₃からの出力は、４つの
８ビット並列入力を有するOR回路37Bを介して出力端子
ｂより取り出されるようになっている。他の構成及び動
作は、上述した第２図の具体例と同様であるため、説明
を省略する。

なお本発明は、上述の実施例のみに限定されるもので
はなく、例えば、上記入力信号はDATからの再生信号に
限定されず、各種記録再生装置からの再生信号や伝送系
を介して送信され受信された信号等を使用できる。ま
た、各クロック周波数等は上述の例に限定されず、強制
設定される基準周波数は、所定の周波数範囲の中央の値
でなくとも、上限あるいは下限近傍の値でもよい。さら
に、周波数のずれる方向が一方に略々決まっている場合
等には、上限、下限のいずれか一方の周波数値のみを境
界値として用いるようにしてもよい。また、PLL入力信
号の伝送レート切換に応じて、フィルタの周波数特性や
利得（ゲイン）等を同時に切り換えるようにしてもよ
い。この他、本発明の要旨を逸脱しない範囲で種々の変
更が可能なことは勿論である。

H.発明の効果本発明に係るPLL回路によれば、モード切換信号に応
じてロックレンジあるいはキャプチャレンジの境界周波
数に対応する所定周期範囲を切り換え、出力クロックパ
ルスの周期が当該モードに応じた所定周期範囲から外れ
たときには、上記モード切換信号に応じて選択された所
定の基準周期に上記出力クロック周期を強制的に設定し
ているため、各モード毎にそれぞれ設定された適切な範
囲内に出力クロック周期が抑えられて、出力周波数の大
幅な乱れを未然に防止でき、正常な入力信号に復帰した
ときのPLLのロック引き込み時間を短縮できると共に、
ロック可能な周期の範囲を越えないようにして、ロック
できなくなる不都合を未然に防止できる。また、いわゆ
る疑似ロックを生ずることなく、各モード毎の周波数範
囲を総合すれば、広いロックレンジを容易に実現でき
る。

【図面の簡単な説明】

第１図は本発明に係るPLL回路の一実施例を示すブロッ
ク回路図、第２図は該実施例の要部を示す回路図、第３
図は第２図中の周期範囲外検出回路の具体例を示す回路
図、第４図は８ビット並列ANDゲートの構成を示す回路
図、第５図は該実施例の要部の他の構成例を示すブロッ
ク回路図、第６図はPLL回路の疑似のロック現象を説明
するためのタイムチャートである。 10……位相誤差検出回路部 20……出力クロック発生回路部 21……カウンタ 22……比較器 23……３入力加算器 30……周期データ検出回路部 31、32……カウンタ 33……ラッチ回路 36……周期判別回路 37……周期データ強制設定回路

Claims

(57)【特許請求の範囲】

【請求項１】出力クロック周期データと位相誤差検出デ
ータとに基づくデータを所定周波数のマスタクロックに
よりカウントする毎に出力クロックパルスを発生する出
力クロック発生手段と、上記出力クロック発生手段からの出力クロックパルスと
入力信号のエッジとの間の位相誤差を検出して得られる
位相誤差検出データを上記出力クロック発生手段に送る
位相誤差検出手段と、上記出力クロックパルスの出力クロック周期データを求
め、この出力クロック周期データを上記出力クロック発
生手段に送る出力クロック周期供給手段とを有し、上記出力クロック周期供給手段は、上記出力クロック周
期データが所定周期範囲内に入っているか否かを判別す
る周期判別手段と、この周期判別手段からの判別出力に
応じて上記出力クロック周期データを所定の基準周期デ
ータに強制的に設定して上記出力クロック発生手段に供
給する周期データ強制設定手段とを有し、上記周期判別
手段の所定周期範囲及び上記周期データ強制設定手段の
所定の基準周期データをそれぞれ複数設け、モード切換
信号に応じて切り換えるようにしたことを特徴とするPLL回路。