JP2638810B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP2638810B2 JP2638810B2 JP62158516A JP15851687A JP2638810B2 JP 2638810 B2 JP2638810 B2 JP 2638810B2 JP 62158516 A JP62158516 A JP 62158516A JP 15851687 A JP15851687 A JP 15851687A JP 2638810 B2 JP2638810 B2 JP 2638810B2
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- Japan
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- output clock
- data
- output
- circuit
- frequency
- Prior art date
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 以下の順序で本発明を説明する。
A.産業上の利用分野 B.従来の技術 C.発明が解決しようとする問題点 D.問題点を解決するための手段 E.作 用 F.実施例 Ｆ−1.一実施例の概略構成（第１図） Ｆ−2.一実施例の要部説明（第２図、第３図） G.発明の効果 A.産業上の利用分野 本発明は、PLL（フェーズ・ロックド・ループ）回路
に関し、特に、入力信号の周波数が雑音等により乱れた
場合にもPLL動作に悪影響を与えることのないようなPLL
回路に関するものである。
に関し、特に、入力信号の周波数が雑音等により乱れた
場合にもPLL動作に悪影響を与えることのないようなPLL
回路に関するものである。
B.従来の技術 ディジタル信号を例えば記録・再生して得られた信号
からデータを読み取る際には、ビット抜き出しのための
クロック信号（いわゆるビットクロック信号）が必要と
される。このような入力信号に対して同期のとれたクロ
ック信号を得るために、PLL（フェーズ・ロックド・ル
ープ）回路が用いられる。この他、一般にクロック成分
を含む信号が供給され、該クロック成分に対して同期が
とられたクロック信号を得ようとする場合に、PLL回路
が多く用いられている。
からデータを読み取る際には、ビット抜き出しのための
クロック信号（いわゆるビットクロック信号）が必要と
される。このような入力信号に対して同期のとれたクロ
ック信号を得るために、PLL（フェーズ・ロックド・ル
ープ）回路が用いられる。この他、一般にクロック成分
を含む信号が供給され、該クロック成分に対して同期が
とられたクロック信号を得ようとする場合に、PLL回路
が多く用いられている。
C.発明が解決しようとする問題点 ところで、いわゆるDAT（ディジタル・オーディオ・
テープレコーダ）に用いられるPLL回路を考慮すると
き、DATの再生ヘッドにて再生されてPLL回路に入力され
る信号は、例えば第４図Ａに示すように間歇的に表れ
る。これは、２ヘッドの回転ドラムにテープが略々90゜
の角度範囲で巻き付けられていることより、回転ドラム
の1/4回転毎に信号再生区間TRPと無信号区間TNSとが交
互に表れるからであり、この再生信号に対するPLL出力
クロック信号の周波数は、例えば第４図Ｂのようにな
る。この第４図から明らかなように、PLL出力クロック
信号の周波数は、信号再生区間TRPでは略々一定の周波
数でロックされるのに対し、無信号区間TNSでは雑音の
周波数成分等に応じて大きくずれた周波数に移行してし
まう。また、無信号区間TNSから信号再生区間TRPに戻っ
た直後においては、上記一定の周波数にロックするまで
にある程度の引き込み期間を要し、その間のデータは読
み取ることができないことになってしまう。さらに、上
記無信号区間TNSにおいて、PLL出力クロックの周波数が
PLLのロックレンジを外れてしまうと、信号再生区間TRP
に戻ってもロックすることができなくなってしまう。
テープレコーダ）に用いられるPLL回路を考慮すると
き、DATの再生ヘッドにて再生されてPLL回路に入力され
る信号は、例えば第４図Ａに示すように間歇的に表れ
る。これは、２ヘッドの回転ドラムにテープが略々90゜
の角度範囲で巻き付けられていることより、回転ドラム
の1/4回転毎に信号再生区間TRPと無信号区間TNSとが交
互に表れるからであり、この再生信号に対するPLL出力
クロック信号の周波数は、例えば第４図Ｂのようにな
る。この第４図から明らかなように、PLL出力クロック
信号の周波数は、信号再生区間TRPでは略々一定の周波
数でロックされるのに対し、無信号区間TNSでは雑音の
周波数成分等に応じて大きくずれた周波数に移行してし
まう。また、無信号区間TNSから信号再生区間TRPに戻っ
た直後においては、上記一定の周波数にロックするまで
にある程度の引き込み期間を要し、その間のデータは読
み取ることができないことになってしまう。さらに、上
記無信号区間TNSにおいて、PLL出力クロックの周波数が
PLLのロックレンジを外れてしまうと、信号再生区間TRP
に戻ってもロックすることができなくなってしまう。
本発明は、このような実情に鑑みてなされたものであ
り、特にディジタルPLL回路において、DAT再生信号中の
無信号区間等のように正常なクロック成分が含まれない
ときや入力信号周波数の乱れが激しいときでも、PLL動
作に悪影響を与えることがなく、正常状態に復帰したと
きにロックするまでの引き込み時間を短縮し得るような
PLL回路の提供を目的とする。
り、特にディジタルPLL回路において、DAT再生信号中の
無信号区間等のように正常なクロック成分が含まれない
ときや入力信号周波数の乱れが激しいときでも、PLL動
作に悪影響を与えることがなく、正常状態に復帰したと
きにロックするまでの引き込み時間を短縮し得るような
PLL回路の提供を目的とする。
D.問題点を解決するための手段 本発明に係るPLL回路は、上述の問題点を解決するた
めに、入力信号と出力信号との間の位相誤差を検出し、
この位相誤差に応じて出力信号の周波数を制御するPLL
回路において、少なくとも上記出力信号に基づく周波数
情報を少なくとも一つの境界周波数と比較し境界内か否
かを判別し、この判別出力に応じて上記出力信号の周波
数を所定の基準周波数に強制的に設定している。
めに、入力信号と出力信号との間の位相誤差を検出し、
この位相誤差に応じて出力信号の周波数を制御するPLL
回路において、少なくとも上記出力信号に基づく周波数
情報を少なくとも一つの境界周波数と比較し境界内か否
かを判別し、この判別出力に応じて上記出力信号の周波
数を所定の基準周波数に強制的に設定している。
すなわち、本発明に係るPLL回路は、出力クロック周
期データと位相誤差検出データとに基づくデータを所定
周波数のマスタクロックによりカウントする毎に出力ク
ロックパルスを発生する出力クロック発生手段と、上記
出力クロック発生手段からの出力クロックパルスと入力
信号のエッジとの間の位相誤差を検出して得られる位相
誤差検出データを上記出力クロック発生手段に送る位相
誤差検出手段と、上記出力クロックパルスの出力クロッ
ク周期データを求め、この出力クロック周期データを上
記出力クロック発生手段に送る出力クロック周期供給手
段とを有し、上記出力クロック周期供給手段は、上記出
力クロック周期データの変動を検出する周期判別手段を
有すると共に、上記周期判別手段の出力が所定範囲外の
時は周期データ強制設定手段により設定されたデータを
上記出力クロック発生手段に供給するようにしたことを
特徴としている。
期データと位相誤差検出データとに基づくデータを所定
周波数のマスタクロックによりカウントする毎に出力ク
ロックパルスを発生する出力クロック発生手段と、上記
出力クロック発生手段からの出力クロックパルスと入力
信号のエッジとの間の位相誤差を検出して得られる位相
誤差検出データを上記出力クロック発生手段に送る位相
誤差検出手段と、上記出力クロックパルスの出力クロッ
ク周期データを求め、この出力クロック周期データを上
記出力クロック発生手段に送る出力クロック周期供給手
段とを有し、上記出力クロック周期供給手段は、上記出
力クロック周期データの変動を検出する周期判別手段を
有すると共に、上記周期判別手段の出力が所定範囲外の
時は周期データ強制設定手段により設定されたデータを
上記出力クロック発生手段に供給するようにしたことを
特徴としている。
E.作 用 雑音等により入力信号の周波数が大幅に乱れ、PLL出
力信号等が所定の境界周波数を越えた場合には、出力ク
ロック周期供給手段によりPLL出力信号の周波数が強制
的に所定の基準周波数に設定されるため、PLL出力の周
波数が大幅に乱れることを有効に防止でき、また、正常
な入力に戻ったときのロック引き込み時間を短縮でき
る。
力信号等が所定の境界周波数を越えた場合には、出力ク
ロック周期供給手段によりPLL出力信号の周波数が強制
的に所定の基準周波数に設定されるため、PLL出力の周
波数が大幅に乱れることを有効に防止でき、また、正常
な入力に戻ったときのロック引き込み時間を短縮でき
る。
F.実施例 Ｆ−1.一実施例の概略構成（第１図） 以下、本発明に係るPLL回路のいくつかの実施例につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
第１図は本発明をDAT用のディジタルPLL回路に適用し
た第１の実施例の全体構成を示すブロック回路図であ
る。
た第１の実施例の全体構成を示すブロック回路図であ
る。
この第１図において、位相誤差検出回路部10の入力端
子１には、例えば記録媒体から再生され、波形等化され
た信号SINが供給されている。この入力信号SINは、ビッ
トクロック周波数fBTが例えば9.4MHzとなっており、こ
のビットクロックの周期TBTの整数倍の間隔で該信号のS
INのエッジ（トランジェント）が得られる。この入力信
号SINはエッジ検出回路11に送られて、信号波形のエッ
ジの検出がなされる。このエッジ検出回路11からの出力
は、シフトレジスタ12に送られて並列データに変換さ
れ、ラッチ回路13、エリアセレクト回路14a、14b、位置
・数値変換回路15及びフィルタ16を介すことにより位相
誤差が検出される。
子１には、例えば記録媒体から再生され、波形等化され
た信号SINが供給されている。この入力信号SINは、ビッ
トクロック周波数fBTが例えば9.4MHzとなっており、こ
のビットクロックの周期TBTの整数倍の間隔で該信号のS
INのエッジ（トランジェント）が得られる。この入力信
号SINはエッジ検出回路11に送られて、信号波形のエッ
ジの検出がなされる。このエッジ検出回路11からの出力
は、シフトレジスタ12に送られて並列データに変換さ
れ、ラッチ回路13、エリアセレクト回路14a、14b、位置
・数値変換回路15及びフィルタ16を介すことにより位相
誤差が検出される。
入力端子２には、上記周波数fBTの整数倍の周波数
fMS、例えば56.4MHz（＝6fBT）の高速マスタクロックCK
MSが供給されている。このマスタクロックCKMSは、上記
位相誤差検出回路部10のエッジ検出回路11及びシフトレ
ジスタ12に送られるとともに、最終的な出力クロックCK
OUTを発生する出力クロック発生回路20のカウンタ21に
送られる。このカウンタ21からのカウント出力は、比較
器22に送られ、この比較器22において加算器23からの可
変周期累積データと比較される。この加算器23は、三つ
の入力を加算するものであり、この加算出力をラッチ回
路24を介して１つの入力に戻すことにより累積的な加算
を行うように構成されている。３入力加算器23の他の二
つの入力としては、上記位相誤差検出回路部10からの位
相誤差補正データと、周期データ検出回路部30からの検
出周期データとが供給されている。
fMS、例えば56.4MHz（＝6fBT）の高速マスタクロックCK
MSが供給されている。このマスタクロックCKMSは、上記
位相誤差検出回路部10のエッジ検出回路11及びシフトレ
ジスタ12に送られるとともに、最終的な出力クロックCK
OUTを発生する出力クロック発生回路20のカウンタ21に
送られる。このカウンタ21からのカウント出力は、比較
器22に送られ、この比較器22において加算器23からの可
変周期累積データと比較される。この加算器23は、三つ
の入力を加算するものであり、この加算出力をラッチ回
路24を介して１つの入力に戻すことにより累積的な加算
を行うように構成されている。３入力加算器23の他の二
つの入力としては、上記位相誤差検出回路部10からの位
相誤差補正データと、周期データ検出回路部30からの検
出周期データとが供給されている。
周期データ検出回路部30は、上記出力クロックCKOUT
の周期TOUTを検出するものであり、一般的には、該出力
クロックCKOUTのパルス間（１周期内）のマスタクロッ
クCKMSのパルス数をカウントすることにより、該周期T
OUTを検出すればよいが、本実施例においては、上記出
力クロックCKOUTのパルスの所定数Ｎ（Ｎは２以上の自
然数）個分の周期ΣTOUT（説明を簡略化するためＮ・T
OUTとする）を上記マスタクロックCKMSでカウントし、
そのカウント値を1/N倍することにより、周期検出精度
（あるいは分解能）を実質的にＮ倍に高めている。
の周期TOUTを検出するものであり、一般的には、該出力
クロックCKOUTのパルス間（１周期内）のマスタクロッ
クCKMSのパルス数をカウントすることにより、該周期T
OUTを検出すればよいが、本実施例においては、上記出
力クロックCKOUTのパルスの所定数Ｎ（Ｎは２以上の自
然数）個分の周期ΣTOUT（説明を簡略化するためＮ・T
OUTとする）を上記マスタクロックCKMSでカウントし、
そのカウント値を1/N倍することにより、周期検出精度
（あるいは分解能）を実質的にＮ倍に高めている。
すなわち、出力クロック発生回路部20からの出力クロ
ックCKOUT（周波数fOUT）を、周期データ検出回路部30
のＮ進カウンタ（あるいは1/N分周器）31に送ることに
より、上記周波数fOUTの1/N倍の周波数（周期はＮ・T
OUT）のカウント出力を得、このカウント出力をカウン
タ32のゼロクリア端子（リセット端子）に送っている。
このカウンタ32には上記マスタクロックCKMSが供給され
ており、上記カウント出力の周期Ｎ・TOUTの間のマスタ
クロックCKMSのパルス数がカウントされることになる。
このカウンタ32からのカウント出力は、上記マスタクロ
ックCKMSを単位として上記出力クロックCKOUTの周期T
OUTのＮ倍の期間を測定したものであり、このカウント
出力値を1/N倍することにより、出力クロック周期デー
タを得ることができる。ここで、上記Ｎ進カウンタ31の
Ｎを2n（ｎは自然数）のように２の巾乗の値に設定する
ことにより、上記カウンタ32からのカウント出力値の1/
N倍の演算がビット・シフト操作、あるいは並列出力デ
ータに対する小数点の位置の変更のみで済む。例えばカ
ウンタ31の進数Ｎを16（＝24）に設定した場合には、カ
ウンタ32からのカウント出力値を1/16倍するために下位
４ビットを小数点以下の値と見なせばよい。
ックCKOUT（周波数fOUT）を、周期データ検出回路部30
のＮ進カウンタ（あるいは1/N分周器）31に送ることに
より、上記周波数fOUTの1/N倍の周波数（周期はＮ・T
OUT）のカウント出力を得、このカウント出力をカウン
タ32のゼロクリア端子（リセット端子）に送っている。
このカウンタ32には上記マスタクロックCKMSが供給され
ており、上記カウント出力の周期Ｎ・TOUTの間のマスタ
クロックCKMSのパルス数がカウントされることになる。
このカウンタ32からのカウント出力は、上記マスタクロ
ックCKMSを単位として上記出力クロックCKOUTの周期T
OUTのＮ倍の期間を測定したものであり、このカウント
出力値を1/N倍することにより、出力クロック周期デー
タを得ることができる。ここで、上記Ｎ進カウンタ31の
Ｎを2n（ｎは自然数）のように２の巾乗の値に設定する
ことにより、上記カウンタ32からのカウント出力値の1/
N倍の演算がビット・シフト操作、あるいは並列出力デ
ータに対する小数点の位置の変更のみで済む。例えばカ
ウンタ31の進数Ｎを16（＝24）に設定した場合には、カ
ウンタ32からのカウント出力値を1/16倍するために下位
４ビットを小数点以下の値と見なせばよい。
このようにして得られたカウンタ32からの出力クロッ
ク周期データ（カウント出力値の1/16のデータ）は、ラ
ッチ回路33を介して上記出力クロック発生回路部20の加
算器23に送られるわけであるが、本発明の実施例におい
ては、この出力クロック周期データを周期判別回路36に
送り、この周期判別回路36からの出力を周期データ強制
設定回路37に送っている。これらの周期データ検出回路
部30と、周期判別回路36及び周期データ強制設定回路37
とで、出力クロック周期供給部を構成している。
ク周期データ（カウント出力値の1/16のデータ）は、ラ
ッチ回路33を介して上記出力クロック発生回路部20の加
算器23に送られるわけであるが、本発明の実施例におい
ては、この出力クロック周期データを周期判別回路36に
送り、この周期判別回路36からの出力を周期データ強制
設定回路37に送っている。これらの周期データ検出回路
部30と、周期判別回路36及び周期データ強制設定回路37
とで、出力クロック周期供給部を構成している。
ここで、周期判別回路36は、所定の上限、下限の各周
波数に対応する周期と上記出力クロック周期データとを
比較し、該周期データが所定周波数範囲に対応する周期
範囲内に入っているか否かを判別するものである。また
周期データ強制設定回路37は、ラッチ回路23と加算器23
との間に挿入接続されており、上記周期判別回路36から
の出力に応じて、上記出力クロック周期データをそのま
ま加算器23に送ったり、該出力クロック周期データを所
定の基準となる周期データに強制的に設定して加算器23
に送るものである。この加算器23にて取り扱われるデー
タについては、例えば８ビット並列データの上位４ビッ
トを整数部、下位４ビットを小数部と見なしており、比
較器22へは、上位４ビットの整数部のデータのみを送る
ようにしている。
波数に対応する周期と上記出力クロック周期データとを
比較し、該周期データが所定周波数範囲に対応する周期
範囲内に入っているか否かを判別するものである。また
周期データ強制設定回路37は、ラッチ回路23と加算器23
との間に挿入接続されており、上記周期判別回路36から
の出力に応じて、上記出力クロック周期データをそのま
ま加算器23に送ったり、該出力クロック周期データを所
定の基準となる周期データに強制的に設定して加算器23
に送るものである。この加算器23にて取り扱われるデー
タについては、例えば８ビット並列データの上位４ビッ
トを整数部、下位４ビットを小数部と見なしており、比
較器22へは、上位４ビットの整数部のデータのみを送る
ようにしている。
また、位相誤差検出回路部10内の上記エリアセレクト
回路14a、14bは、上記ラッチ回路13から得られる並列デ
ータのうち、位相誤差を検出すべき範囲としてのクロッ
クの１周期の範囲内に相当するデータを選択するもので
あり、このエリアセレクト回路14a、14bからの出力がOR
回路17を介してJKフリップロップ18に送られている。こ
のJKフリップロップ18のクロック入力端子には上記出力
クロックCKOUTが供給されており、該JKフリップロップ1
8のＱ出力が再生データ出力となる。ここで上記エリア
セレクト回路14a、14bには、１周期期間演算回路19から
の１周期間範囲データが供給されている。この１周期間
演算回路19は、上記ラッチ回路33から上記周期データ強
制設定回路37を介して得られる上記出力クロック周期デ
ータの1/2を上記加算器23の出力に加えたり、引いたり
して、上記１周期間範囲データを算出している。
回路14a、14bは、上記ラッチ回路13から得られる並列デ
ータのうち、位相誤差を検出すべき範囲としてのクロッ
クの１周期の範囲内に相当するデータを選択するもので
あり、このエリアセレクト回路14a、14bからの出力がOR
回路17を介してJKフリップロップ18に送られている。こ
のJKフリップロップ18のクロック入力端子には上記出力
クロックCKOUTが供給されており、該JKフリップロップ1
8のＱ出力が再生データ出力となる。ここで上記エリア
セレクト回路14a、14bには、１周期期間演算回路19から
の１周期間範囲データが供給されている。この１周期間
演算回路19は、上記ラッチ回路33から上記周期データ強
制設定回路37を介して得られる上記出力クロック周期デ
ータの1/2を上記加算器23の出力に加えたり、引いたり
して、上記１周期間範囲データを算出している。
Ｆ−2.一実施例の要部説明（第２図、第３図） 次に、本発明の要部となる上記周期判別回路36及び周
期データ強制設定回路37の具体的回路構成の一例につい
て、第２図を参照しながら説明する。
期データ強制設定回路37の具体的回路構成の一例につい
て、第２図を参照しながら説明する。
この第２図において、上記周期データ検出回路部30の
ラッチ回路33からの出力クロック周期データ（例えば８
ビット・データ）は、周期判別回路36に上位４ビット
が、また周期データ強制設定回路37に全８ビットが、そ
れぞれ送られている。周期判別回路36は、上記出力クロ
ック周期データが、所定周波数範囲に対応する周期範囲
内に入っているか否かを判別するものである。この実施
例の周期判別回路36においては、例えば上記マスタクロ
ックCKMSの周期TMSの５倍（5TMS）以上から７倍（7
TMS）未満までの範囲を判別するために、論理回路36A側
で７以上を検出し、論理回路36B側で５未満を検出し
て、これらの論理回路36A、36Bからの出力をORゲート36
Cで論理和演算している。すなわち、上記出力クロック
周期データの全８ビットのうち、上位４ビットが整数部
を、下位４ビットが小数部をそれぞれ表しており、論理
回路36Aでは 0111.xxxx（７以上８未満） 1xxx.xxxx（８以上） ただし、ｘは任意（“0"あるいは“1"） を検出し、論理回路36Bでは 0100.xxxx（４以上５未満） 00xx.xxxx（４未満） を検出している。ORゲート36Cからの出力は、直接ある
いはインバータ36Dを介して周期データ強制設定回路37
のORゲートやANDゲートに送られている。ここで周期デ
ータ強制設定回路37は、上記出力クロック周期データの
最上位ビット（MSB）に対応してANDゲート37aが、第２
位ビット（2SB）及び第３位ビット（3SB）に対応してOR
ゲート37b及び37cが、第４位ビット（4SB）及び残りの
下位４ビットに対応してANDゲート37d〜37hがそれぞれ
設けられている。この周期データ強制設定回路37のAND
ゲート37a、37d〜37hには周期判別回路36のORゲート36C
からの出力がインバータ36Dを介して供給され、ORゲー
ト37b、37cにはORゲート36Cからの出力が直接供給され
ている。従って、上記出力クロック周期データが上記所
定の周波数範囲に対応する周期範囲（5TMS以上、7TMS未
満の範囲）内にあるとき、周期判別回路36のORゲート36
Cからの出力は“0"（インバータ36Dからの出力“1"）と
なって、周期データ強制設定回路37のANDゲート37a、37
d〜37h及びORゲート37b、37cのいずれもが上記ラッチ回
路33からの上記出力クロック周期データの各ビットをそ
のまま通過させ、上記出力クロック発生回路部20の加算
器23に送る。これに対して、上記出力クロック周期デー
タが上記周期範囲（データ値で５以上７未満の範囲）を
外れ、７以上あるいは５未満となったときには、ORゲー
ト36Cからの出力が“1"（インバータ36Dからの出力が
“0"）となり、周期データ強制設定回路37の各ゲート
は、入力の如何にかかわらずANDゲート37a,37b〜37hか
らの出力が“0"に、ORゲート37b、37cからの出力が“1"
に、それぞれ強制的に設定されるから、８ビットの周期
データとしては、 0110.0000（6.0） の基準値に強制設定されて上記加算器23に送られること
になる。この具体例においては、基準となる周期データ
を6.0としており、これは上記周期範囲（５以上７未
満）の略中心の値であるが、用途や状況等に応じて境界
値近くの値に強制設定するようにしてもよい。
ラッチ回路33からの出力クロック周期データ（例えば８
ビット・データ）は、周期判別回路36に上位４ビット
が、また周期データ強制設定回路37に全８ビットが、そ
れぞれ送られている。周期判別回路36は、上記出力クロ
ック周期データが、所定周波数範囲に対応する周期範囲
内に入っているか否かを判別するものである。この実施
例の周期判別回路36においては、例えば上記マスタクロ
ックCKMSの周期TMSの５倍（5TMS）以上から７倍（7
TMS）未満までの範囲を判別するために、論理回路36A側
で７以上を検出し、論理回路36B側で５未満を検出し
て、これらの論理回路36A、36Bからの出力をORゲート36
Cで論理和演算している。すなわち、上記出力クロック
周期データの全８ビットのうち、上位４ビットが整数部
を、下位４ビットが小数部をそれぞれ表しており、論理
回路36Aでは 0111.xxxx（７以上８未満） 1xxx.xxxx（８以上） ただし、ｘは任意（“0"あるいは“1"） を検出し、論理回路36Bでは 0100.xxxx（４以上５未満） 00xx.xxxx（４未満） を検出している。ORゲート36Cからの出力は、直接ある
いはインバータ36Dを介して周期データ強制設定回路37
のORゲートやANDゲートに送られている。ここで周期デ
ータ強制設定回路37は、上記出力クロック周期データの
最上位ビット（MSB）に対応してANDゲート37aが、第２
位ビット（2SB）及び第３位ビット（3SB）に対応してOR
ゲート37b及び37cが、第４位ビット（4SB）及び残りの
下位４ビットに対応してANDゲート37d〜37hがそれぞれ
設けられている。この周期データ強制設定回路37のAND
ゲート37a、37d〜37hには周期判別回路36のORゲート36C
からの出力がインバータ36Dを介して供給され、ORゲー
ト37b、37cにはORゲート36Cからの出力が直接供給され
ている。従って、上記出力クロック周期データが上記所
定の周波数範囲に対応する周期範囲（5TMS以上、7TMS未
満の範囲）内にあるとき、周期判別回路36のORゲート36
Cからの出力は“0"（インバータ36Dからの出力“1"）と
なって、周期データ強制設定回路37のANDゲート37a、37
d〜37h及びORゲート37b、37cのいずれもが上記ラッチ回
路33からの上記出力クロック周期データの各ビットをそ
のまま通過させ、上記出力クロック発生回路部20の加算
器23に送る。これに対して、上記出力クロック周期デー
タが上記周期範囲（データ値で５以上７未満の範囲）を
外れ、７以上あるいは５未満となったときには、ORゲー
ト36Cからの出力が“1"（インバータ36Dからの出力が
“0"）となり、周期データ強制設定回路37の各ゲート
は、入力の如何にかかわらずANDゲート37a,37b〜37hか
らの出力が“0"に、ORゲート37b、37cからの出力が“1"
に、それぞれ強制的に設定されるから、８ビットの周期
データとしては、 0110.0000（6.0） の基準値に強制設定されて上記加算器23に送られること
になる。この具体例においては、基準となる周期データ
を6.0としており、これは上記周期範囲（５以上７未
満）の略中心の値であるが、用途や状況等に応じて境界
値近くの値に強制設定するようにしてもよい。
以上のような構成の本発明の実施例によれば、例えば
DATからの再生信号（のエンベロープ）が第３図Ａのよ
うになるとき、PLLからの出力クロック周波数は第３図
Ｂに示すように変化する。ここで、エンベロープが０の
無信号区間TNSにおいては、PLL出力クロック周波数が大
きく変動し得るが、所定の上限周波数fa（＝fMS/5）と
下限周波数fb（＝fMC/7）との間の範囲を外れたときに
は、強制的に該周波数範囲の略々中心の基準の周波数fc
（＝fMC/6）に設定されるから、従来（破線参照）のよ
うな大幅な周波数のずれが有効に抑えられ、次の信号再
生区間TRPに入ったときの引き込み期間を短くすること
ができる。また、無信号区間TNSの間の周波数のずれが
大きくなり過ぎて、次の信号再生区間TRPに戻ってもロ
ックすることができなくなるような不都合も未然に防止
できる。
DATからの再生信号（のエンベロープ）が第３図Ａのよ
うになるとき、PLLからの出力クロック周波数は第３図
Ｂに示すように変化する。ここで、エンベロープが０の
無信号区間TNSにおいては、PLL出力クロック周波数が大
きく変動し得るが、所定の上限周波数fa（＝fMS/5）と
下限周波数fb（＝fMC/7）との間の範囲を外れたときに
は、強制的に該周波数範囲の略々中心の基準の周波数fc
（＝fMC/6）に設定されるから、従来（破線参照）のよ
うな大幅な周波数のずれが有効に抑えられ、次の信号再
生区間TRPに入ったときの引き込み期間を短くすること
ができる。また、無信号区間TNSの間の周波数のずれが
大きくなり過ぎて、次の信号再生区間TRPに戻ってもロ
ックすることができなくなるような不都合も未然に防止
できる。
なお、周波数のずれが大きいほど、中心周波数fcに向
かっての引き込み力が弱く、不確実なものになる。また
周波数のずれが大きい場合には、引き込みの途中でいわ
ゆる疑似ロックが生じ、正しいロック周波数まで引き込
まない虞れもある。これに対して、本発明実施例によれ
ば、無信号時の周波数のずれを小さく抑えることが容易
に実現できるため、このような不具合はなくなる。
かっての引き込み力が弱く、不確実なものになる。また
周波数のずれが大きい場合には、引き込みの途中でいわ
ゆる疑似ロックが生じ、正しいロック周波数まで引き込
まない虞れもある。これに対して、本発明実施例によれ
ば、無信号時の周波数のずれを小さく抑えることが容易
に実現できるため、このような不具合はなくなる。
なお本発明は、上述の実施例のみに限定されるもので
はなく、例えば、上記入力信号はDATからの再生信号に
限定されず、各種記録再生装置からの再生信号や伝送系
を介して送信され受信された信号等を使用できる。ま
た、各クロック周波数等は上述の例に限定されず、強制
設定される基準周波数は、所定の周波数範囲の中央の値
でなくとも、上限あるいは下限近傍の値でもよい。さら
に、周波数のずれる方向が一方に略々決まっている場合
等には、上限、下限のいずれか一方の周波数値のみを境
界値として用いるようにしてもよい。この他、本発明の
要旨を逸脱しない範囲で種々の変更が可能である。
はなく、例えば、上記入力信号はDATからの再生信号に
限定されず、各種記録再生装置からの再生信号や伝送系
を介して送信され受信された信号等を使用できる。ま
た、各クロック周波数等は上述の例に限定されず、強制
設定される基準周波数は、所定の周波数範囲の中央の値
でなくとも、上限あるいは下限近傍の値でもよい。さら
に、周波数のずれる方向が一方に略々決まっている場合
等には、上限、下限のいずれか一方の周波数値のみを境
界値として用いるようにしてもよい。この他、本発明の
要旨を逸脱しない範囲で種々の変更が可能である。
G.発明の効果 本発明によれば、ディジタルPLL回路において、PLL出
力信号等が所定の境界周波数を越えたときには、PLL出
力信号の周波数を強制的に所定の基準周波数に制御され
るから、PLL出力の周波数が大幅に乱れることを有効に
防止でき、正常な入力信号に復帰したときのロック引き
込み時間を短縮できるとともに、ロック可能な周波数範
囲を越えないようにしてロックできなくなる不都合を未
然に防止できる。また、境界周波数を適切な値に設定す
ることで、いわゆる疑似ロックを防止できる。
力信号等が所定の境界周波数を越えたときには、PLL出
力信号の周波数を強制的に所定の基準周波数に制御され
るから、PLL出力の周波数が大幅に乱れることを有効に
防止でき、正常な入力信号に復帰したときのロック引き
込み時間を短縮できるとともに、ロック可能な周波数範
囲を越えないようにしてロックできなくなる不都合を未
然に防止できる。また、境界周波数を適切な値に設定す
ることで、いわゆる疑似ロックを防止できる。
特に、DATからの再生信号中のクロック成分に対して
同期をとろうとする場合には、従来において、再生信号
のエンベロープ検出回路を設け、エンベロープが極めて
小さくなる上記無信号区間TSNの間はPLLのループを切っ
て、直前の周波数を次にエンベロープが大きくなる上記
信号再生区間TRPの開始時まで保持しておくような方法
がとられていたが、この方法では、PLLの付属回路が大
きくなり過ぎる欠点があり、また、エンベロープ検出回
路のような大きなアナログ回路が必要となり、ディジタ
ル化によるオールIC化や無調整化等の障害となる。これ
に対して、本発明のPLL回路によれば、PLLの付属回路が
小さくて済み、アナログ回路が不要でディジタル化が容
易に達成できるという利点もある。
同期をとろうとする場合には、従来において、再生信号
のエンベロープ検出回路を設け、エンベロープが極めて
小さくなる上記無信号区間TSNの間はPLLのループを切っ
て、直前の周波数を次にエンベロープが大きくなる上記
信号再生区間TRPの開始時まで保持しておくような方法
がとられていたが、この方法では、PLLの付属回路が大
きくなり過ぎる欠点があり、また、エンベロープ検出回
路のような大きなアナログ回路が必要となり、ディジタ
ル化によるオールIC化や無調整化等の障害となる。これ
に対して、本発明のPLL回路によれば、PLLの付属回路が
小さくて済み、アナログ回路が不要でディジタル化が容
易に達成できるという利点もある。
第１図は本発明に係るPLL回路の一実施例を示すブロッ
ク回路図、第２図は該実施例の要部を示す回路図、第３
図は該実施例の動作を説明するためのタイムチャート、
第４図は従来例の動作を説明するためのタイムチャート
である。 10……位相誤差検出回路部、11……エッジ検出回路、20
……出力クロック発生回路部、21……カウンタ、22……
比較器、23……３入力加算器、30……周期データ検出回
路部、31,32……カウンタ、33……ラッチ回路、36……
周期判別回路、37……周期データ強制設定回路
ク回路図、第２図は該実施例の要部を示す回路図、第３
図は該実施例の動作を説明するためのタイムチャート、
第４図は従来例の動作を説明するためのタイムチャート
である。 10……位相誤差検出回路部、11……エッジ検出回路、20
……出力クロック発生回路部、21……カウンタ、22……
比較器、23……３入力加算器、30……周期データ検出回
路部、31,32……カウンタ、33……ラッチ回路、36……
周期判別回路、37……周期データ強制設定回路
Claims (1)
- 【請求項１】出力クロック周期データと位相誤差検出デ
ータとに基づくデータを所定周波数のマスタクロックに
よりカウントする毎に出力クロックパルスを発生する出
力クロック発生手段と、 上記出力クロック発生手段からの出力クロックパルスと
入力信号のエッジとの間の位相誤差を検出して得られる
位相誤差検出データを上記出力クロック発生手段に送る
位相誤差検出手段と、 上記出力クロックパルスの出力クロック周期データを求
め、この出力クロック周期データを上記出力クロック発
生手段に送る出力クロック周期供給手段とを有し、 上記出力クロック周期供給手段は、上記出力クロック周
期データの変動を検出する周期判別手段を有すると共
に、上記周期判別手段の出力が所定範囲外の時は周期デ
ータ強制設定手段により設定されたデータを上記出力ク
ロック発生手段に供給するようにしたこと を特徴とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158516A JP2638810B2 (ja) | 1987-06-25 | 1987-06-25 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158516A JP2638810B2 (ja) | 1987-06-25 | 1987-06-25 | Ｐｌｌ回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH012419A JPH012419A (ja) | 1989-01-06 |
| JPS642419A JPS642419A (en) | 1989-01-06 |
| JP2638810B2 true JP2638810B2 (ja) | 1997-08-06 |
Family
ID=15673448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62158516A Expired - Lifetime JP2638810B2 (ja) | 1987-06-25 | 1987-06-25 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638810B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110423A (ja) * | 1991-10-15 | 1993-04-30 | Nec Kyushu Ltd | デイジタル位相制御回路 |
| JPH07162300A (ja) * | 1993-12-08 | 1995-06-23 | Nec Corp | Ｐｌｌ発振器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52120661A (en) * | 1976-04-02 | 1977-10-11 | Nec Corp | Automatic frequency control unit |
-
1987
- 1987-06-25 JP JP62158516A patent/JP2638810B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS642419A (en) | 1989-01-06 |
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Legal Events
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