JP3398393B2 - Ｐｌｌ回路および信号処理装置 - Google Patents
Ｐｌｌ回路および信号処理装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、特に、ＨＤＴＶ方式
のＶＴＲのように、２つ以上の基準クロックが必要な場
合に用いて好適なＰＬＬ回路に関する。
のＶＴＲのように、２つ以上の基準クロックが必要な場
合に用いて好適なＰＬＬ回路に関する。
【０００２】
【従来の技術】互いに位相が所定の関係に保たれる複数
の周波数の基準クロックが必要とされる場合がある。例
えば、ＨＤＴＶ（高品位テレビジョン）方式のＶＴＲで
は、入力ビデオ信号がディジタル化され、時間軸処理さ
れて記録／再生される。また、オーディオ信号は、ディ
ジタル化されて記録／再生される。このため、ＨＤＴＶ
方式のＶＴＲでは、ビデオ信号のディジタル処理用の基
準クロックと、オーディオ信号のディジタル信号処理用
のクロックの２つの異なる周波数の基準クロックが必要
とされる。ビデオ信号処理用のクロックの周波数は例え
ば４４．５５ＭＨｚであり、オーディオ信号処理用のク
ロックの周波数は例えば４８ｋＨｚである。そして、こ
れら２つの基準クロックは、その位相が所定の関係とな
る必要がある。
の周波数の基準クロックが必要とされる場合がある。例
えば、ＨＤＴＶ（高品位テレビジョン）方式のＶＴＲで
は、入力ビデオ信号がディジタル化され、時間軸処理さ
れて記録／再生される。また、オーディオ信号は、ディ
ジタル化されて記録／再生される。このため、ＨＤＴＶ
方式のＶＴＲでは、ビデオ信号のディジタル処理用の基
準クロックと、オーディオ信号のディジタル信号処理用
のクロックの２つの異なる周波数の基準クロックが必要
とされる。ビデオ信号処理用のクロックの周波数は例え
ば４４．５５ＭＨｚであり、オーディオ信号処理用のク
ロックの周波数は例えば４８ｋＨｚである。そして、こ
れら２つの基準クロックは、その位相が所定の関係とな
る必要がある。
【０００３】このように、互いに位相関係が所定の関係
にある２つの基準クロックを発生するクロック発生回路
として、従来、図５に示すようなＰＬＬ回路が用いられ
る。図５において、入力端子１０１に、クロックＹＣＫ
が供給される。このクロックＹＣＫは、ビデオ信号を処
理する際の基準クロックであり、クロックＹＣＫは例え
ば４４．５５ＭＨｚである。クロックＹＣＫが分周回路
１０２に供給される。分周回路１０２には、端子１０３
からフレームパルスＦＰが供給される。分周回路１０２
で、入力端子１０１からのクロックＹＣＫが（１／７４
２５）分周される。分周回路１０２からは、周波数６ｋ
ＨｚのクロックＣＫ１１が出力される。このクロックＣ
Ｋ１１が位相比較回路１０３に供給される。
にある２つの基準クロックを発生するクロック発生回路
として、従来、図５に示すようなＰＬＬ回路が用いられ
る。図５において、入力端子１０１に、クロックＹＣＫ
が供給される。このクロックＹＣＫは、ビデオ信号を処
理する際の基準クロックであり、クロックＹＣＫは例え
ば４４．５５ＭＨｚである。クロックＹＣＫが分周回路
１０２に供給される。分周回路１０２には、端子１０３
からフレームパルスＦＰが供給される。分周回路１０２
で、入力端子１０１からのクロックＹＣＫが（１／７４
２５）分周される。分周回路１０２からは、周波数６ｋ
ＨｚのクロックＣＫ１１が出力される。このクロックＣ
Ｋ１１が位相比較回路１０３に供給される。
【０００４】一方、ＶＣＯ１０４からは、中心周波数が
２４．５７６ＭＨｚのクロックＣＫ１２が出力される。
このＶＣＯ１０４からのクロックＣＫ１２が分周回路１
０５に供給される。分周回路１０５で、このクロックＣ
Ｋ１２が（１／５１２）分周される。また、この分周回
路１０５から、オーディオ信号処理用の基準クロックＬ
ＲＣＫ（４８ｋＨｚ）、ＷＣＫ（９６Ｈｚ）、ＢＣＫ
（３０７２ｋＨｚ）が得られる。これらのオーディオ信
号処理用のクロックＬＲＣＫ、ＷＣＫ、ＢＣＫが出力端
子１０６、１０７、１０８から夫々出力される。
２４．５７６ＭＨｚのクロックＣＫ１２が出力される。
このＶＣＯ１０４からのクロックＣＫ１２が分周回路１
０５に供給される。分周回路１０５で、このクロックＣ
Ｋ１２が（１／５１２）分周される。また、この分周回
路１０５から、オーディオ信号処理用の基準クロックＬ
ＲＣＫ（４８ｋＨｚ）、ＷＣＫ（９６Ｈｚ）、ＢＣＫ
（３０７２ｋＨｚ）が得られる。これらのオーディオ信
号処理用のクロックＬＲＣＫ、ＷＣＫ、ＢＣＫが出力端
子１０６、１０７、１０８から夫々出力される。
【０００５】分周回路１０５で、周波数２４．５７６Ｍ
ＨｚのＶＣＯ１０４の出力が（１／５１２）分周され、
周波数４８ｋＨｚのクロックＣＫ１３が得られる。この
クロックＣＫ１３が分周回路１０９に供給される。分周
回路１０９で、このクロックＣＫ１３が（１／８）分周
され、分周回路１０９からは、周波数６ｋＨｚのクロッ
クＣＫ１４が出力される。このクロックＣＫ１４が位相
比較回路１０３に供給される。
ＨｚのＶＣＯ１０４の出力が（１／５１２）分周され、
周波数４８ｋＨｚのクロックＣＫ１３が得られる。この
クロックＣＫ１３が分周回路１０９に供給される。分周
回路１０９で、このクロックＣＫ１３が（１／８）分周
され、分周回路１０９からは、周波数６ｋＨｚのクロッ
クＣＫ１４が出力される。このクロックＣＫ１４が位相
比較回路１０３に供給される。
【０００６】位相比較回路１０３で、分周回路１０２か
らのクロックＣＫ１１と、分周回路１０７からのクロッ
クＣＫ１４とが位相比較される。この位相比較出力がロ
ーパスフィルタ１１０を介して、ＶＣＯ１０４に供給さ
れる。ＶＣＯ１０４の発振周波数がこのローパスフィル
タ１１０を介して与えられる位相誤差信号により制御さ
れる。このような位相制御ループにより、図６に示すよ
うに、ビデオ信号処理用のクロックＹＣＫの位相と、オ
ーディオ信号処理用のクロックＬＲＣＫの位相とを所定
の関係とすることができる。なお、図６Ａはフレームパ
ルスＦＰを示し、図６Ｂはビデオ信号処理用のクロック
ＹＣＫを示し、図６Ｃはオーディオ信号処理用のクロッ
クＬＲＣＫを示している。
らのクロックＣＫ１１と、分周回路１０７からのクロッ
クＣＫ１４とが位相比較される。この位相比較出力がロ
ーパスフィルタ１１０を介して、ＶＣＯ１０４に供給さ
れる。ＶＣＯ１０４の発振周波数がこのローパスフィル
タ１１０を介して与えられる位相誤差信号により制御さ
れる。このような位相制御ループにより、図６に示すよ
うに、ビデオ信号処理用のクロックＹＣＫの位相と、オ
ーディオ信号処理用のクロックＬＲＣＫの位相とを所定
の関係とすることができる。なお、図６Ａはフレームパ
ルスＦＰを示し、図６Ｂはビデオ信号処理用のクロック
ＹＣＫを示し、図６Ｃはオーディオ信号処理用のクロッ
クＬＲＣＫを示している。
【０００７】上述の図５に示すＰＬＬ回路では、位相比
較回路１０３で、周波数６ｋＨｚのクロックＣＫ１１及
びＣＫ１４の位相比較を行っている。ＰＬＬでは、位相
比較周波数が低いと、ロック時間が長くかかる。このよ
うな６ｋＨｚの位相比較では、例えばＶＣＯ１０４を水
晶振動子を用いたＶＣＸＯの構成とすると、最大２秒以
上のロック時間がかかってしまう。
較回路１０３で、周波数６ｋＨｚのクロックＣＫ１１及
びＣＫ１４の位相比較を行っている。ＰＬＬでは、位相
比較周波数が低いと、ロック時間が長くかかる。このよ
うな６ｋＨｚの位相比較では、例えばＶＣＯ１０４を水
晶振動子を用いたＶＣＸＯの構成とすると、最大２秒以
上のロック時間がかかってしまう。
【０００８】
【発明が解決しようとする課題】ロック時間を短縮する
ためには、位相比較回路１０３で比較する周波数は、な
るべく高い周波数に設定することが望ましい。従来のＰ
ＬＬ回路では、６ｋＨｚの位相比較を行っているため
に、ロック時間が長くかかっているという問題がある。
ためには、位相比較回路１０３で比較する周波数は、な
るべく高い周波数に設定することが望ましい。従来のＰ
ＬＬ回路では、６ｋＨｚの位相比較を行っているため
に、ロック時間が長くかかっているという問題がある。
【０００９】ところが、従来のＰＬＬでは、分周回路と
してカウンタを用いているので、分周回路が整数分の１
の分周比にしか設定できない。このため、位相比較周波
数を自由に選定できない。つまり、ＨＤＴＶ方式では、
ビデオ信号処理用のクロックとして周波数４４．５５Ｍ
ＨｚのクロックＹＣＫが必要とされ、オーディオ信号処
理用のクロックとして周波数４８ｋＨｚのクロックＬＲ
ＣＫが必要とされる。この場合、７４２５と８とが互い
に素となるから、分周回路１０２及び１０９の分周比を
夫々（１／７４２５）及び（１／８）に設定すると、位
相比較周波数が最も高くなり、この時の位相比較周波数
が６ｋＨｚとなる。
してカウンタを用いているので、分周回路が整数分の１
の分周比にしか設定できない。このため、位相比較周波
数を自由に選定できない。つまり、ＨＤＴＶ方式では、
ビデオ信号処理用のクロックとして周波数４４．５５Ｍ
ＨｚのクロックＹＣＫが必要とされ、オーディオ信号処
理用のクロックとして周波数４８ｋＨｚのクロックＬＲ
ＣＫが必要とされる。この場合、７４２５と８とが互い
に素となるから、分周回路１０２及び１０９の分周比を
夫々（１／７４２５）及び（１／８）に設定すると、位
相比較周波数が最も高くなり、この時の位相比較周波数
が６ｋＨｚとなる。
【００１０】したがって、この発明の目的は、位相比較
周波数を高く設定でき、ロック時間を短縮できるＰＬＬ
回路を提供することにある。
周波数を高く設定でき、ロック時間を短縮できるＰＬＬ
回路を提供することにある。
【００１１】
【課題を解決するための手段】この発明は、一定の周期
的な変動成分を有するクロックを発生し、一定の周期的
な変動成分を有するクロックとＶＣＯの出力信号とを位
相比較し、位相比較出力に応じてＶＣＯを制御するよう
にしたことを特徴とするＰＬＬ回路である。
的な変動成分を有するクロックを発生し、一定の周期的
な変動成分を有するクロックとＶＣＯの出力信号とを位
相比較し、位相比較出力に応じてＶＣＯを制御するよう
にしたことを特徴とするＰＬＬ回路である。
【００１２】
【作用】所定の時間軸変動成分を含むようにすることに
より、分周回路１２で整数比以外の分周比が設定され
る。このため、ＰＬＬを構成した時の位相比較周波数を
上げることができ、ロック時間を短縮できる。
より、分周回路１２で整数比以外の分周比が設定され
る。このため、ＰＬＬを構成した時の位相比較周波数を
上げることができ、ロック時間を短縮できる。
【００１３】
【実施例】以下、この発明の実施例について図面を参照
して説明する。この発明は、例えばＨＤＴＶ方式のＶＴ
Ｒにおいて、ビデオ信号処理用の基準クロックとオーデ
ィオ信号処理用の基準クロックとを発生するクロック発
生回路に用いて好適である。先ず、このようなＨＤＴＶ
方式のＶＴＲについて説明する。
して説明する。この発明は、例えばＨＤＴＶ方式のＶＴ
Ｒにおいて、ビデオ信号処理用の基準クロックとオーデ
ィオ信号処理用の基準クロックとを発生するクロック発
生回路に用いて好適である。先ず、このようなＨＤＴＶ
方式のＶＴＲについて説明する。
【００１４】図２は、ＨＤＴＶ方式のＶＴＲの一例を示
すものである。図２において、１はビデオ信号処理回
路、２はオーディオ信号処理回、３はビデオ信号処理用
のクロックＹＣＫを発生するクロック発生回路、４はオ
ーディオ信号処理用のクロックＬＲＣＫを発生するＰＬ
Ｌである。
すものである。図２において、１はビデオ信号処理回
路、２はオーディオ信号処理回、３はビデオ信号処理用
のクロックＹＣＫを発生するクロック発生回路、４はオ
ーディオ信号処理用のクロックＬＲＣＫを発生するＰＬ
Ｌである。
【００１５】記録時には、入力端子５にＨＤＴＶ方式の
ビデオ信号が供給される。このビデオ信号がＡ／Ｄコン
バータ６に供給される。Ａ／Ｄコンバータ６で、入力ビ
デオ信号がディジタル化される。Ａ／Ｄコンバータ６の
出力がビデオ信号処理回路１に供給される。ビデオ信号
処理回路１で、入力ビデオ信号が時間軸処理され、２チ
ャンネル化される。また、入力端子８にオーディオ信号
が供給される。このオーディオ信号がＡ／Ｄコンバータ
９に供給される。Ａ／Ｄコンバータ９で、入力オーディ
オ信号がディジタル化される。このオーディオ信号がオ
ーディオ信号処理回路２に供給される。オーディオ信号
処理回路２で、入力ディジタルオーディオ信号が所定の
フォーマットでコード化される。ビデオ信号処理回路１
の出力及びオーディオ信号処理回路２の出力がヘッド７
に供給される。ヘッド７により、ビデオ信号及びオーデ
ィオ信号が記録される。
ビデオ信号が供給される。このビデオ信号がＡ／Ｄコン
バータ６に供給される。Ａ／Ｄコンバータ６で、入力ビ
デオ信号がディジタル化される。Ａ／Ｄコンバータ６の
出力がビデオ信号処理回路１に供給される。ビデオ信号
処理回路１で、入力ビデオ信号が時間軸処理され、２チ
ャンネル化される。また、入力端子８にオーディオ信号
が供給される。このオーディオ信号がＡ／Ｄコンバータ
９に供給される。Ａ／Ｄコンバータ９で、入力オーディ
オ信号がディジタル化される。このオーディオ信号がオ
ーディオ信号処理回路２に供給される。オーディオ信号
処理回路２で、入力ディジタルオーディオ信号が所定の
フォーマットでコード化される。ビデオ信号処理回路１
の出力及びオーディオ信号処理回路２の出力がヘッド７
に供給される。ヘッド７により、ビデオ信号及びオーデ
ィオ信号が記録される。
【００１６】再生時には、ヘッド７からの再生信号がビ
デオ信号処理回路１に供給されると共に、オーディオ信
号処理回路２に供給される。ビデオ信号処理回路１で、
再生ビデオ信号が時間軸処理される。ビデオ信号処理回
路１の出力がＤ／Ａコンバータ１０に供給される。Ｄ／
Ａコンバータ１０の出力が出力端子１１に供給される。
出力端子１１から再生ビデオ信号が得られる。オーディ
オ信号処理回路２で、再生オーディオ信号がデコードさ
れる。オーディオ信号処理回路２の出力がＤ／Ａコンバ
ータ１２に供給される。Ｄ／Ａコンバータ１２の出力が
出力端子１３に供給される。出力端子１３から再生オー
ディオ信号が得られる。
デオ信号処理回路１に供給されると共に、オーディオ信
号処理回路２に供給される。ビデオ信号処理回路１で、
再生ビデオ信号が時間軸処理される。ビデオ信号処理回
路１の出力がＤ／Ａコンバータ１０に供給される。Ｄ／
Ａコンバータ１０の出力が出力端子１１に供給される。
出力端子１１から再生ビデオ信号が得られる。オーディ
オ信号処理回路２で、再生オーディオ信号がデコードさ
れる。オーディオ信号処理回路２の出力がＤ／Ａコンバ
ータ１２に供給される。Ｄ／Ａコンバータ１２の出力が
出力端子１３に供給される。出力端子１３から再生オー
ディオ信号が得られる。
【００１７】入力ビデオ信号中のフレームパルスＦＰが
入力端子５からクロック発生回路３に供給される。クロ
ック発生回路３で、フレームパルスＦＰと所定の位相関
係にあるビデオ信号処理用の基準クロンクＹＣＫ（周波
数４４．５５ＭＨｚ）が形成される。この基準クロック
ＹＣＫがＡ／Ｄコンバータ６、Ｄ／Ａコンバータ１０及
びビデオ信号処理回路１に供給される。
入力端子５からクロック発生回路３に供給される。クロ
ック発生回路３で、フレームパルスＦＰと所定の位相関
係にあるビデオ信号処理用の基準クロンクＹＣＫ（周波
数４４．５５ＭＨｚ）が形成される。この基準クロック
ＹＣＫがＡ／Ｄコンバータ６、Ｄ／Ａコンバータ１０及
びビデオ信号処理回路１に供給される。
【００１８】また、このクロックＹＣＫがＰＬＬ回路４
に供給される。ＰＬＬ回路４で、オーディオ信号処理用
の基準クロックＬＲＣＫが形成される。このオーディオ
信号処理用の基準クロックＬＲＣＫは、ビデオ信号処理
用の基準クロックＹＣＫと所定の位相関係にある。この
基準クロックＬＲＣＫ（周波数４８ｋＨｚ）がＡ／Ｄコ
ンバータ９、Ｄ／Ａコンバータ１２及びオーディオ信号
処理回路２に供給される。
に供給される。ＰＬＬ回路４で、オーディオ信号処理用
の基準クロックＬＲＣＫが形成される。このオーディオ
信号処理用の基準クロックＬＲＣＫは、ビデオ信号処理
用の基準クロックＹＣＫと所定の位相関係にある。この
基準クロックＬＲＣＫ（周波数４８ｋＨｚ）がＡ／Ｄコ
ンバータ９、Ｄ／Ａコンバータ１２及びオーディオ信号
処理回路２に供給される。
【００１９】この発明の一実施例は、上述のＨＤＴＶ方
式のＶＴＲにおけるＰＬＬ４に用いて好適である。この
ＰＬＬ回路４は、ビデオ信号処理用のクロックＹＣＫか
ら、それと所定の位相関係にある基準クロックＬＲＣＫ
を形成する。図１は、この発明の一実施例を示すもので
ある。
式のＶＴＲにおけるＰＬＬ４に用いて好適である。この
ＰＬＬ回路４は、ビデオ信号処理用のクロックＹＣＫか
ら、それと所定の位相関係にある基準クロックＬＲＣＫ
を形成する。図１は、この発明の一実施例を示すもので
ある。
【００２０】図１において、入力端子１１に、ビデオ信
号処理用の基準クロックＹＣＫ（周波数４４．５５ＭＨ
ｚ）が供給される。この基準クロックＹＣＫが分周回路
１２に供給される。分周回路１２には、端子１３からフ
レームパルスＦＰが供給される。分周回路１２は、基準
クロックＹＣＫを（１／９２８．１２５）相当だけ分周
する。分周回路２で、基準クロックＹＣＫが（１／９２
８．１２５）相当だけ分周され、周波数４８ｋＨｚのク
ロックＣＫ２が分周回路１２から出力される。このクロ
ックＣＫ２が位相比較回路１４に供給される。
号処理用の基準クロックＹＣＫ（周波数４４．５５ＭＨ
ｚ）が供給される。この基準クロックＹＣＫが分周回路
１２に供給される。分周回路１２には、端子１３からフ
レームパルスＦＰが供給される。分周回路１２は、基準
クロックＹＣＫを（１／９２８．１２５）相当だけ分周
する。分周回路２で、基準クロックＹＣＫが（１／９２
８．１２５）相当だけ分周され、周波数４８ｋＨｚのク
ロックＣＫ２が分周回路１２から出力される。このクロ
ックＣＫ２が位相比較回路１４に供給される。
【００２１】なお、後に詳述するように、この分周回路
１２から出力されるクロックＣＫ２には、所定のパター
ンの時間軸変動成分が含まれる。この分周回路１２の構
成については、後に詳述する。
１２から出力されるクロックＣＫ２には、所定のパター
ンの時間軸変動成分が含まれる。この分周回路１２の構
成については、後に詳述する。
【００２２】ＶＣＯ１５からは、中心周波数が２４．５
７６ＭＨｚのクロックＣＫ３が出力される。このＶＣＯ
１５の出力が分周回路１６に供給される。分周回路１６
は、ＶＣＯ１５の出力を（１／５１２）分周する。この
分周回路１６は、カウンタで構成することができる。分
周回路１６で、ＶＣＯ１５の出力が（１／５１２）分周
され、周波数４８ｋＨｚのクロックＣＫ４が分周回路１
６から出力される。このクロックＣＫ４がオーディオ信
号の基準クロックとして端子１７から出力されると共
に、位相比較回路１４に供給される。また、分周回路１
６からは、オーディオ信号処理用のクロックＷＣＫ及び
ＢＣＫが得られる。これらのオーディオ信号処理用のク
ロックＷＣＫ及びＢＣＫが端子１８及び１９から出力さ
れる。
７６ＭＨｚのクロックＣＫ３が出力される。このＶＣＯ
１５の出力が分周回路１６に供給される。分周回路１６
は、ＶＣＯ１５の出力を（１／５１２）分周する。この
分周回路１６は、カウンタで構成することができる。分
周回路１６で、ＶＣＯ１５の出力が（１／５１２）分周
され、周波数４８ｋＨｚのクロックＣＫ４が分周回路１
６から出力される。このクロックＣＫ４がオーディオ信
号の基準クロックとして端子１７から出力されると共
に、位相比較回路１４に供給される。また、分周回路１
６からは、オーディオ信号処理用のクロックＷＣＫ及び
ＢＣＫが得られる。これらのオーディオ信号処理用のク
ロックＷＣＫ及びＢＣＫが端子１８及び１９から出力さ
れる。
【００２３】位相比較回路１４で、分周回路１２の出力
クロックＣＫ２の位相と分周回路１６の出力クロックＣ
Ｋ４の位相とが比較される。この比較出力がローパスフ
ィルタ１７を介してＶＣＯ１５に供給される。ＶＣＯ１
５の発振周波数がこのローパスフィルタ１７介して与え
られる位相比較出力により制御される。
クロックＣＫ２の位相と分周回路１６の出力クロックＣ
Ｋ４の位相とが比較される。この比較出力がローパスフ
ィルタ１７を介してＶＣＯ１５に供給される。ＶＣＯ１
５の発振周波数がこのローパスフィルタ１７介して与え
られる位相比較出力により制御される。
【００２４】このようなＰＬＬ回路では、位相比較回路
１４で、周波数４８ｋＨｚの位相比較を行っている。従
来では６ｋＨｚの位相比較を行っていたのに対して、こ
の発明の一実施例では、このように周波数４８ｋＨｚの
位相比較を行っているため、従来に比べてロック時間を
速くすることができる。
１４で、周波数４８ｋＨｚの位相比較を行っている。従
来では６ｋＨｚの位相比較を行っていたのに対して、こ
の発明の一実施例では、このように周波数４８ｋＨｚの
位相比較を行っているため、従来に比べてロック時間を
速くすることができる。
【００２５】図３は、分周回路２の具体的構成を示すも
のである。この分周回路２は、整数比以外の分周比（１
／９２８．１２５）を設定できるものである。図３にお
いて、入力端子２０にビデオ処理の基準クロックＹＣＫ
が供給される。入力端子２０からの基準クロックＹＣＫ
がカウンタ２４のクロック入力端子及びＪＫフリップフ
ロップ２６のクロック入力端子に供給される。
のである。この分周回路２は、整数比以外の分周比（１
／９２８．１２５）を設定できるものである。図３にお
いて、入力端子２０にビデオ処理の基準クロックＹＣＫ
が供給される。入力端子２０からの基準クロックＹＣＫ
がカウンタ２４のクロック入力端子及びＪＫフリップフ
ロップ２６のクロック入力端子に供給される。
【００２６】入力端子２１にフレームパルスＦＰが供給
される。入力端子２１からのフレームパルスＦＰがエッ
ジ検出回路２２に供給される。エッジ検出回路２２で、
フレームパルスＦＰの例えば立ち上がりエッジが検出さ
れる。このエッジ検出回路２２の出力がＯＲゲート２３
の一方の入力端に供給される。ＯＲゲート２３の出力が
カウンタ２４のリセット端子に供給される。
される。入力端子２１からのフレームパルスＦＰがエッ
ジ検出回路２２に供給される。エッジ検出回路２２で、
フレームパルスＦＰの例えば立ち上がりエッジが検出さ
れる。このエッジ検出回路２２の出力がＯＲゲート２３
の一方の入力端に供給される。ＯＲゲート２３の出力が
カウンタ２４のリセット端子に供給される。
【００２７】カウンタ２４は、１３ビットのカウンタで
あり、入力端子２０からの基準クロックＹＣＫをカウン
トする。カウンタ２４の出力がデコーダ２５に供給され
る。デコーダ２５は、カウンタ２４が所定の値に達する
毎に２つの出力パルスＰ１及びＰ２を発生する。パルス
Ｐ１は、カウンタ２４のカウント値が９２８、１８５
６、２７８４、３７１３、４６４１、５５６９、６４９
７、７４２４に達する毎に発生される。また、パルスＰ
２は、カウンタ２４のカウント値が４６４、１３９２、
２３２０、３２４８、４１７７、５１０５、６０３３、
６９６１に達する毎に発生される。また、カウンタ２４
のカウント値が７４２４に達すると、デコーダ２５から
はリセットパルスＳＲが出力される。
あり、入力端子２０からの基準クロックＹＣＫをカウン
トする。カウンタ２４の出力がデコーダ２５に供給され
る。デコーダ２５は、カウンタ２４が所定の値に達する
毎に２つの出力パルスＰ１及びＰ２を発生する。パルス
Ｐ１は、カウンタ２４のカウント値が９２８、１８５
６、２７８４、３７１３、４６４１、５５６９、６４９
７、７４２４に達する毎に発生される。また、パルスＰ
２は、カウンタ２４のカウント値が４６４、１３９２、
２３２０、３２４８、４１７７、５１０５、６０３３、
６９６１に達する毎に発生される。また、カウンタ２４
のカウント値が７４２４に達すると、デコーダ２５から
はリセットパルスＳＲが出力される。
【００２８】デコーダ２５から出力されるパルスＰ１が
ＪＫフリップフロップのＪ端子に供給される。デコーダ
２５から出力されるパルスＰ２がＪＫフリップフロップ
２６のＫ端子に供給される。ＪＫフリップフロップ２６
の出力が出力端子２７から出力される。この出力端子２
７から、基準クロックＹＣＫを（１／９２８．１２５）
相当分周したクロックＣＫ２が得られる。
ＪＫフリップフロップのＪ端子に供給される。デコーダ
２５から出力されるパルスＰ２がＪＫフリップフロップ
２６のＫ端子に供給される。ＪＫフリップフロップ２６
の出力が出力端子２７から出力される。この出力端子２
７から、基準クロックＹＣＫを（１／９２８．１２５）
相当分周したクロックＣＫ２が得られる。
【００２９】入力端子２１に図４Ａに示すようにフレー
ムパルスＦＰが供給され、このフレームパルスＦＰがＯ
Ｒゲート２３を介してカウンタ２４のリセット端子に供
給される。このフレームパルスＦＰの立ち上がり時点ｔ
で、図４Ｂに示すように、カウンタ２４がリセットさ
れる。それから、図４Ｂに示すように、カウンタ２４で
基準クロックＹＣＫがカウントされ、カウンタ２４がア
ップカウントされる。
ムパルスＦＰが供給され、このフレームパルスＦＰがＯ
Ｒゲート２３を介してカウンタ２４のリセット端子に供
給される。このフレームパルスＦＰの立ち上がり時点ｔ
で、図４Ｂに示すように、カウンタ２４がリセットさ
れる。それから、図４Ｂに示すように、カウンタ２４で
基準クロックＹＣＫがカウントされ、カウンタ２４がア
ップカウントされる。
【００３０】カウンタ２４のカウント値が４６４に達す
る時点ｔｉでは、図４Ｄに示すように、パルスＰ２がハ
イレベルになる。このため、ＪＫフリップフロップ２６
のＪ入力が０でＫ入力が１になり、図４Ｅに示すよう
に、ＪＫフリップフロップ２６の出力がローレベルにな
る。カウンタ２４のカウント値が９２８に達する時点ｔ
βでは、図４Ｃに示すように、パルスＰ１がハイレベル
になる。このため、ＪＫフリップフロップ２６のＪ入力
が１でＫ入力が０になり、図４Ｅに示すように、ＪＫフ
リップフロップ２６の出力がハイレベルになる。
る時点ｔｉでは、図４Ｄに示すように、パルスＰ２がハ
イレベルになる。このため、ＪＫフリップフロップ２６
のＪ入力が０でＫ入力が１になり、図４Ｅに示すよう
に、ＪＫフリップフロップ２６の出力がローレベルにな
る。カウンタ２４のカウント値が９２８に達する時点ｔ
βでは、図４Ｃに示すように、パルスＰ１がハイレベル
になる。このため、ＪＫフリップフロップ２６のＪ入力
が１でＫ入力が０になり、図４Ｅに示すように、ＪＫフ
リップフロップ２６の出力がハイレベルになる。
【００３１】以下、カウンタ２４のカウント値が１３９
２、２３２０、３２４８、４１７７、５１０５、６０３
３、６９６１に達する毎にパルスＰ２が出力されてＪＫ
フリップフロップ２６の出力がローレベルになり、カウ
ンタ２４のカウント値が９２８、１８５６、２７８４、
３７１３、４６４１、５５６９、６４９７、７４２４に
達する毎にパルスＰ１が出力されてＪＫフリップフロッ
プ２６の出力がハイレベルになる。カウンタ２４のカウ
ント値が７４２４に達する時点ｔｉで、デコーダ２５
からリセット信号ＳＲが出力され、カウンタ２４がリセ
ットされる。したがって、ＪＫフリップフロップ２６か
らは、図４Ｅに示すようなクロックが得られる。
２、２３２０、３２４８、４１７７、５１０５、６０３
３、６９６１に達する毎にパルスＰ２が出力されてＪＫ
フリップフロップ２６の出力がローレベルになり、カウ
ンタ２４のカウント値が９２８、１８５６、２７８４、
３７１３、４６４１、５５６９、６４９７、７４２４に
達する毎にパルスＰ１が出力されてＪＫフリップフロッ
プ２６の出力がハイレベルになる。カウンタ２４のカウ
ント値が７４２４に達する時点ｔｉで、デコーダ２５
からリセット信号ＳＲが出力され、カウンタ２４がリセ
ットされる。したがって、ＪＫフリップフロップ２６か
らは、図４Ｅに示すようなクロックが得られる。
【００３２】図４Ｂに示すように、パルスＰ１は、９２
８、９２８、９２８、９２９、９２８、９２８、９２
８、９２８間隔毎に発生される。このパルスＰ１の間隔
が出力クロックの周期に相当する。パルスＰ１は、８回
のうちの７回が９２８間隔毎で、１回が９２９間隔で出
力される。したがって、９２８、１２５相当の分周が行
なえることになる。この場合、パルスＰ１が９２９間隔
で発生させる時点ｔ〜ｔ£の周期では、分周比が９２
８、１２５より大きくなり、他の周期では、分周比が９
２８、１２５より小さくなる。このため、６ｋＨｚの時
間軸変動成分を持つことになる。
８、９２８、９２８、９２９、９２８、９２８、９２
８、９２８間隔毎に発生される。このパルスＰ１の間隔
が出力クロックの周期に相当する。パルスＰ１は、８回
のうちの７回が９２８間隔毎で、１回が９２９間隔で出
力される。したがって、９２８、１２５相当の分周が行
なえることになる。この場合、パルスＰ１が９２９間隔
で発生させる時点ｔ〜ｔ£の周期では、分周比が９２
８、１２５より大きくなり、他の周期では、分周比が９
２８、１２５より小さくなる。このため、６ｋＨｚの時
間軸変動成分を持つことになる。
【００３３】図１で示したように、位相比較回路１４で
は、このように時間軸変動成分を持つ分周回路１２から
のクロックＣＫ２と、ＶＣＯ５から分周回路６を介され
たク ロックＣＫ４とが位相比較される。このため、位相
比較回路４の出力には、図４Ｆに示すように、周波数６
ｋＨｚの成分が生じる。この周波数６ｋＨｚの成分は、
ローパスフィルタ１７により除去される。
は、このように時間軸変動成分を持つ分周回路１２から
のクロックＣＫ２と、ＶＣＯ５から分周回路６を介され
たク ロックＣＫ４とが位相比較される。このため、位相
比較回路４の出力には、図４Ｆに示すように、周波数６
ｋＨｚの成分が生じる。この周波数６ｋＨｚの成分は、
ローパスフィルタ１７により除去される。
【００３４】なお、上述の実施例では、位相比較回路の
基準入力側に一定の周期的な変動成分を有するクロック
を供給しているが、位相比較回路のフィードバック側に
ジッタを有するクロックを供給するようにしても良い。
また、位相比較回路の基準入力側とフィードバック側の
双方にジッタを有するクロックを供給するようにしても
良い。
基準入力側に一定の周期的な変動成分を有するクロック
を供給しているが、位相比較回路のフィードバック側に
ジッタを有するクロックを供給するようにしても良い。
また、位相比較回路の基準入力側とフィードバック側の
双方にジッタを有するクロックを供給するようにしても
良い。
【００３５】
【発明の効果】この発明によれば、所定の時間軸変動成
分を含むようにすることにより、分周回路１２で整数比
以外の分周比が設定できる。このため、ＰＬＬを構成し
た時の位相比較周波数を上げることができ、ロック時間
を短縮できる。
分を含むようにすることにより、分周回路１２で整数比
以外の分周比が設定できる。このため、ＰＬＬを構成し
た時の位相比較周波数を上げることができ、ロック時間
を短縮できる。
【図１】この発明の一実施例のブロック図である。
【図２】この発明が用いられるＨＤＴＶ方式のＶＴＲの
一例のブロック図である。
一例のブロック図である。
【図３】この発明の一実施における分周回路の一例のブ
ロック図である。
ロック図である。
【図４】この発明の一実施の説明に用いるタイミング図
である。
である。
【図５】従来のＰＬＬ回路の一例のブロック図である。
【図６】従来のＰＬＬ回路の一例の説明に用いるタイミ
ング図である。
ング図である。
１２，１６ 分周回路
１４ 位相比較回路
１５ ＶＣＯ
２４ カウンタ
２５ デコーダ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭62−53520（ＪＰ，Ａ)
特開 昭61−109324（ＪＰ，Ａ)
特開 平３−70287（ＪＰ，Ａ)
特開 昭56−74803（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 制御信号に応じて発振周波数が変化する
ＶＣＯと、 入力されたビデオ信号用のクロックを分周する第１の分
周手段と、 上記ＶＣＯの出力信号のクロックを分周する第２の分周
手段と、 上記第１の分周手段により分周された上記入力されたビ
デオ信号のクロックの位相と、上記第２の分周手段によ
り分周された上記ＶＣＯの出力信号のクロックの位相と
を比較する位相比較手段と、 上記位相比較手段の出力の低域成分を抽出して上記ＶＣ
Ｏに供給するローパスフィルタとを有し、 上記第１の分周手段及び上記第２の分周手段の分周比
は、上記第１の分周手段により分周された上記入力され
たビデオ信号のクロックの周波数と、上記第２の分周手
段により分周された上記ＶＣＯの出力信号のクロックの
周波数とが互いに対応するように設定すると共に、 上記第１の分周手段又は上記第２の分周手段のうちの少
なくとも一方の分周手段は、時間軸変動成分を有するク
ロックを出力するようにして、整数比以外の分周比を設
定できるようにし、 上記位相比較手段の出力により上記ＶＣＯを制御し、上
記ＶＣＯの出力信号に基づいて、上記ビデオ信号用のク
ロックに同期したオーディオ信号用のクロックを生成す
るようにしたＰＬＬ回路。 - 【請求項２】 上記第１の分周手段又は上記第２の分周
手段のうちの少なくとも一方の分周手段は、 その入力クロックをカウントするカウンタを備え、 設定された分周比のクロックの周期より僅かに大きい周
期に対応する第１のカウント値と、上記設定された分周
比のクロックの周期より僅かに小さい周期に対応する第
２のカウント値を設定し、 上記カウンタの値が上記第１のカウント値だけ増加した
ことを検出して第１の周期のクロックを発生し、上記第
２のカウント値だけ増加したことを検出して第２の周期
のクロックを発生し、 上記第１の周期のクロックと上記第２の周期のクロック
とを上記設定された分周比に基づいて合成して時間軸変
動成分を有するクロックを生成することで、上記入力ク
ロックを整数比以外の分周比で分周する ようにした請求
項１に記載の ＰＬＬ回路。 - 【請求項３】 上記時間軸変動分を、上記ローパスフィ
ルタで除去するようにした請求項１に記載のＰＬＬ回
路。 - 【請求項４】 制御信号に応じて発振周波数が変化する
ＶＣＯと、 入力されたビデオ信号用のクロックを分周する第１の分
周手段と、 上記ＶＣＯの出力信号のクロックを分周する第２の分周
手段と、 上記第１の分周手段により分周された上記入力されたビ
デオ信号のクロックの位相と、上記第２の分周手段によ
り分周された上記ＶＣＯの出力信号のクロックの位相と
を比較する位相比較手段と、 上記位相比較手段の出力の低域成分を抽出して、上記低
域成分が抽出された位相比較手段の出力を上記ＶＣＯに
供給するローパスフィルタとを有し、 上記第１の分周手段及び上記第２の分周手段の分周比
は、上記第１の分周手段により分周された上記入力され
たビデオ信号のクロックの周波数と、上記第２の分周手
段により分周された上記ＶＣＯの出力信号のクロックの
周波数とが互いに対応するように設定すると共に、 上記第１の分周手段又は上記第２の分周手段のうちの少
なくとも一方の分周手段は、時間軸変動成分を有するク
ロックを出力するようにして、整数比以外の分周比を設
定できるようにし、 上記位相比較手段の出力により上記ＶＣＯを制御し、上
記ＶＣＯの出力信号に基づいて、上記ビデオ信号用のク
ロックに同期したオーディオ信号用のクロックを生成す
るようにした ＰＬＬ回路と、 上記ＰＬＬ回路から出力されるオーディオ信号用のクロ
ックが入力されるオーディオ信号処理回路と、 上記ビデオ信号用のクロックが入力されるビデオ信号処
理回路とを備えるようにした信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20246691A JP3398393B2 (ja) | 1991-07-17 | 1991-07-17 | Ｐｌｌ回路および信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20246691A JP3398393B2 (ja) | 1991-07-17 | 1991-07-17 | Ｐｌｌ回路および信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529929A JPH0529929A (ja) | 1993-02-05 |
| JP3398393B2 true JP3398393B2 (ja) | 2003-04-21 |
Family
ID=16457996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20246691A Expired - Fee Related JP3398393B2 (ja) | 1991-07-17 | 1991-07-17 | Ｐｌｌ回路および信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3398393B2 (ja) |
-
1991
- 1991-07-17 JP JP20246691A patent/JP3398393B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529929A (ja) | 1993-02-05 |
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