JP2013536621A - デジタル位相ロックループクロックシステム - Google Patents
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Abstract
Description
106 マルチモジュール分割器
Claims (29)
- デジタル制御発振器であって:
デジタル制御信号(F)に応答して、一定期間にわたって平均化され、制御信号によって決定された分数値(F/M)を有する整数値のパターンを生成するためのモジュール(M)を備えたシグマデルタ変調器(SDM)と;
SDMに接続された第1の入力と、整数値(N)を受信するための第2の入力とを有する加算器と;
加算器の出力に接続された制御入力と、ソースクロックに接続されたクロック入力端子とを有するマルチモジュール分割器(MMD)であって、制御入力に存在する値に基づきクロック入力に存在するクロック信号の整数周波数分割を実行し、分割は、一定期間にわたって平均化された形式1/(N+F/M)をとる、MMDと;
を具備することを特徴とするデジタル制御発振器。 - Fは、バッファに格納された値であって、Fは、基準クロック信号と、MMDの出力から導出されるフィードバッククロック信号との間の差に関することを特徴とする請求項1に記載のデジタル制御発振器。
- 差は、デジタル位相/周波数検出器(DPFD)によって生成されることを特徴とする請求項2に記載のデジタル制御発振器。
- 基準クロック信号が活性化されている時、Fの値は、時間にわたって更新されることを特徴とする請求項2に記載のデジタル制御発振器。
- 基準入力信号が無効である時、Fの値は、バッファに格納された当時の最近の値、または所定期間にわたって格納された値の平均に維持されることを特徴とする請求項2に記載のデジタル制御発振器。
- クロックシステムであって:
基準クロックに対する第1の入力と、フィードバッククロックに対する第2の入力とを有するデジタル位相/周波数検出器(DPFD)であって、基準クロックとフィードバッククロックとの間の差を示す出力を生成するDPFDと;
時間にわたって差信号を格納するためにDPFDに接続されたバッファと;
デジタル制御発振器(DCO)であって、
バッファに接続された制御入力を有するシグマ−デルタ変調器(SDM)と、
SDMと整数制御語のソースとに接続された入力を有する加算器と、
ソースクロック信号に対するクロック入力、および加算器に接続された制御入力を有する第1の周波数分割器であって、DCOは、(N+F/M)によって分割されたソースクロック信号の周波数を示す平均周波数を有する出力クロック信号を生成し、Nは、整数制御語によって決定され、F/Mは、SDMの出力によって決定される、第1の周波数分割器と、
を含むDCOと;
DPFDにフィードバッククロックを出力する、DCO出力クロック信号に接続された第2の周波数分割器と;
を具備することを特徴とするクロックシステム。 - DPFDからの出力を低域フィルタ処理するために、DPFDとバッファとの間に提供されたデジタルループフィルタをさらに具備することを特徴とする請求項6に記載のクロックシステム。
- 周波数分割器は、整数周波数分割器または分数周波数分割器であることを特徴とする請求項6に記載のクロックシステム。
- 基準クロックが無効である時でも、ソースクロックは、DCOに対する活性化した入力であることを特徴とする請求項6に記載のクロックシステム。
- 基準クロックが無効である時を識別するための信号検出器をさらに具備し、バッファは、信号検出器の制御下で、基準クロックが無効である時にDPFDからバッファを解放するスイッチを介してDPFDに接続されることを特徴とする請求項6に記載のクロックシステム。
- スイッチがDPFDからバッファを解放する時、バッファは、バッファに格納された当時の最近の値または一定期間にわたって格納された値の平均を維持することを特徴とする請求項10に記載のクロックシステム。
- DCO出力クロックの周波数を乗算するためにDCOの出力に接続された位相ロックループをさらに具備することを特徴とする請求項6に記載のクロックシステム。
- クロックシステムであって:
基準入力クロックに接続された第1の入力と、フィードバック信号に対する第2の入力とを有するデジタル位相/周波数検出器(DPFD)であって、第1および第2の入力間の位相/周波数の差を示す差信号を生成するDPFDと;
差信号をスケール化し、データ格納/平均要素(DSAE)に制御ビットとして、スケール化した差信号を格納するためにDPFDに接続されたコントローラと;
デジタル制御発振器(DCO)であって、
バッファに接続された制御入力を有するシグマデルタ変調器(SDM)と、
SDMと整数制御語のソースとに接続された入力を有する加算器と、
クロック信号に対するクロック入力と加算器に接続された制御入力とを有し、DCOは、(N+F/M)によって分割された入力クロック信号の周波数を示す平均周波数を有する出力クロック信号を生成し、Nは、整数制御語によって決定され、F/Mは、SDMの出力によって決定される、第1の周波数分割器と、を含むDCOと;を含む前方信号経路、および
DPFDにフィードバック信号を提供するための第2の周波数分割器を含む、DCO出力に接続されたフィードバック信号経路
を具備することを特徴とするクロックシステム。 - 前方信号経路は、基準入力クロックとDPFDの第1の入力端子との間に提供された第1の時間−デジタル変換器(TDC)をさらに含み;
フィードバック信号経路は、周波数分割器とDPFDの第2の入力端子との間に提供された第2のTDCをさらに含む;
請求項13に記載のクロックシステム。 - 第2の周波数分割器は、整数または分数周波数分割器であり、
前方信号経路は、基準入力クロックとDPFDの第1の入力端子との間に提供された分数周波数分割器をさらに含み、
フィードバック信号経路は、第2の周波数分割器とDPFDの第2の入力端子との間に提供された分数周波数分割器をさらに含むことを特徴とする請求項14に記載のクロックシステム。 - 前方信号経路は、DPFDの出力端子とコントローラとの間に提供されたデジタルループフィルタをさらに具備することを特徴とする請求項13に記載のクロックシステム。
- DCO出力クロックの周波数を乗算してノイズフィルタ処理するために、DCOの出力に接続された位相ロックループをさらに具備することを特徴とする請求項13に記載のクロックシステム。
- 基準入力クロックが喪失する時でも、DCOへのクロック入力は、第1の周波数分割器に供給することを特徴とする請求項13に記載のクロックシステム。
- DCOへのクロック入力は、第1の周波数分割器に供給される前に周波数乗算されることを特徴とする請求項13に記載のクロックシステム。
- 基準入力クロックが無効である時を識別するための信号検出器をさらに具備し、
コントローラは、信号検出器の制御下で、基準入力クロックが無効である時にDPFDからコントローラを解放するスイッチを介してDPFDに接続されることを特徴とする請求項13に記載のクロックシステム。 - スイッチがDPFDからコントローラを解放する時、DSAEは、DSAEに格納された当時の最近の制御ビット、または一定期間にわたって格納された値の平均を維持することを特徴とする請求項20に記載のクロックシステム。
- クロック生成方法であって:
出力クロック信号を生成するために時変制御信号に応答して第1のクロック信号を周波数分割する過程であって、制御信号は、時間にわたる、平均N+F/Mによって示される値である整数値をとり、Nは、整数値であり、F/Mは、分数値である、過程と;
基準クロック信号に対して出力クロック信号の表示を時間にわたって比較することによって、時変制御信号を生成する過程と;
時間にわたる比較の結果を格納する過程であって、格納された結果がFの値を決定する、過程と;
格納された結果をシグマデルタ変調器へ出力する過程であって、シグマデルタ変調器が、時間にわたる、平均F/M分数値である整数出力を生成する、過程と;
を具備することを特徴とする方法。 - 基準クロック信号が非活性化されている間、
制御信号は、当時の最近の値または一定期間にわたって格納された値の平均値で維持され、
周波数分割は、維持された制御信号値を使用して実行される
ホールドオーバモードに関与する過程をさらに具備することを特徴とする請求項22に記載の方法。 - 基準クロックが非活性化の後に活性化される時、
時変制御信号の通常動作が再開される
ホールドオーバモードから離れる過程をさらに具備することを特徴とする請求項23に記載の方法。 - クロックシステムであって:
基準クロックに対する第1の入力と、フィードバッククロックに対する第2の入力とを有するデジタル位相/周波数検出器(DPFD)であって、基準クロックおよびフィードバッククロック間の差を示す出力を生成するDPFDと;
時間にわたって差信号を格納するためにDPFDに接続されたバッファと;
基準クロックが喪失する時、DPFDからバッファを解放するスイッチと;
バッファに接続された第1の入力と、ソースクロックに接続された第2の入力とを有するデジタル制御発振器(DCO)であって、出力クロック信号を生成するDCOと;
DPFDにフィードバッククロックを出力する、DCO出力に接続された周波数分割器と;
を具備することを特徴とするクロックシステム。 - DCOは:
バッファからの累積値に応答して、時間にわたって平均化され、累積値によって決定された分数値(F/M)を有する整数値のパターンを生成するためのシグマデルタ変調器(SDM)と;
SDMに接続された第1の入力と、整数値(N)を受信するための第2の入力とを有する加算器と;
加算器の出力に接続された制御入力と、ソースクロックに接続されたクロック入力端子とを有するマルチモジュール分割器(MMD)であって、制御入力に存在する値に基づきクロック入力に存在するクロック信号の整数周波数分割を実行し、分割が一定期間にわたって平均化された形式1/(N+F/M)をとる、MMDと;
を具備することを特徴とする請求項25に記載のクロックシステム。 - ソースクロックは、クロックシステムとして共通の集積回路内に含まれることを特徴とする請求項26に記載のクロックシステム。
- クロックシステムは、共通の集積回路内に含まれることを特徴とする請求項25に記載のクロックシステム。
- 周波数乗算およびノイズフィルタ処理のためにDCOのクロック出力に接続された周波数乗算PLLをさらに具備することを特徴とする請求項25に記載のクロックシステム。
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