JP3246398B2 - 位相ロックループ回路及びそれを用いたｃｄ再生方法 - Google Patents
位相ロックループ回路及びそれを用いたｃｄ再生方法Info
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- JP3246398B2 JP3246398B2 JP17488897A JP17488897A JP3246398B2 JP 3246398 B2 JP3246398 B2 JP 3246398B2 JP 17488897 A JP17488897 A JP 17488897A JP 17488897 A JP17488897 A JP 17488897A JP 3246398 B2 JP3246398 B2 JP 3246398B2
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Description
【０００１】
【発明の属する技術分野】この発明は、入力信号からク
ロック信号を再生する位相ロックループ（以下、ＰＬＬ
と呼ぶ）回路に関する。
ロック信号を再生する位相ロックループ（以下、ＰＬＬ
と呼ぶ）回路に関する。
【０００２】
【従来の技術】ＰＬＬ回路は、入力信号と再生クロック
信号とを位相比較する位相比較器と、その出力を平滑化
するループフィルタと、その出力によって周波数が変化
する再生クロックを出力するＶＣＯ（電圧制御発振器）
とを基本として構成されるが、回路構成要素がアナログ
回路かディジタル回路かにより、アナログＰＬＬ回路と
ディジタルＰＬＬ回路とに大別される。アナログＰＬＬ
回路の場合、高い周波数分解能を有する反面、入力信号
や再生クロックの周波数によってループフィルタの定数
設定値が変わってくるため、全ての回路素子をＬＳＩの
内部に集積化するのは難しい。また、ループフィルタの
特性を外部から制御することが困難であるため、キャプ
チャレンジやロックレンジ等を適応的に変化させるよう
な用途には不向きである。
信号とを位相比較する位相比較器と、その出力を平滑化
するループフィルタと、その出力によって周波数が変化
する再生クロックを出力するＶＣＯ（電圧制御発振器）
とを基本として構成されるが、回路構成要素がアナログ
回路かディジタル回路かにより、アナログＰＬＬ回路と
ディジタルＰＬＬ回路とに大別される。アナログＰＬＬ
回路の場合、高い周波数分解能を有する反面、入力信号
や再生クロックの周波数によってループフィルタの定数
設定値が変わってくるため、全ての回路素子をＬＳＩの
内部に集積化するのは難しい。また、ループフィルタの
特性を外部から制御することが困難であるため、キャプ
チャレンジやロックレンジ等を適応的に変化させるよう
な用途には不向きである。
【０００３】これに対し、ディジタルＰＬＬ回路は、Ｌ
ＳＩ化し易く、ループ特性を外部からコントロールする
ことも容易であるという利点がある。しかし、ディジタ
ルＰＬＬ回路で使用されるディジタルＶＣＯは、高い周
波数のマスタクロックに基づいてパルスを挿入したり、
除去したりすることにより発振周波数を制御するため、
ＶＣＯ出力の周波数や位相は不連続になり、これを分周
器で平滑化しないと再生クロックが得られない。つま
り、マスタクロックの周波数を高めなければ、再生クロ
ックの周波数も高くすることはできず、周波数分解能に
限界があるという問題がある。
ＳＩ化し易く、ループ特性を外部からコントロールする
ことも容易であるという利点がある。しかし、ディジタ
ルＰＬＬ回路で使用されるディジタルＶＣＯは、高い周
波数のマスタクロックに基づいてパルスを挿入したり、
除去したりすることにより発振周波数を制御するため、
ＶＣＯ出力の周波数や位相は不連続になり、これを分周
器で平滑化しないと再生クロックが得られない。つま
り、マスタクロックの周波数を高めなければ、再生クロ
ックの周波数も高くすることはできず、周波数分解能に
限界があるという問題がある。
【０００４】ディジタルＶＣＯをリングオシレータで構
成し、このリングオシレータの各段の途中波形を抽出し
て分解能を高めた例もあるが、この手法の場合、ＶＣＯ
の途中波形を取り出して任意の周波数の出力を得るディ
ジタル処理のために複雑な周辺回路を付加しなければな
らず、ＶＣＯの構成が複雑になり、また、余分な分周構
成等が付加された分だけ発振周波数が低下するという問
題もある。
成し、このリングオシレータの各段の途中波形を抽出し
て分解能を高めた例もあるが、この手法の場合、ＶＣＯ
の途中波形を取り出して任意の周波数の出力を得るディ
ジタル処理のために複雑な周辺回路を付加しなければな
らず、ＶＣＯの構成が複雑になり、また、余分な分周構
成等が付加された分だけ発振周波数が低下するという問
題もある。
【０００５】
【発明が解決しようとする課題】この発明は、このよう
な問題点に鑑みなされたもので、回路構成が簡単でＬＳ
Ｉ化にも適し、外部からの制御が容易で、しかも周波数
分解能が高い位相ロックループ回路を提供することを目
的とする。
な問題点に鑑みなされたもので、回路構成が簡単でＬＳ
Ｉ化にも適し、外部からの制御が容易で、しかも周波数
分解能が高い位相ロックループ回路を提供することを目
的とする。
【０００６】
【課題を解決するための手段】この発明の位相ロックル
ープ回路は、入力信号と再生クロック信号との位相差を
検出する位相比較器と、この位相比較器によって検出さ
れた位相差をフィルタリング処理するループフィルタ
と、このループフィルタの出力に基づいて周波数を制御
され前記再生クロック信号を出力する制御発振器とを備
えた位相ロックループ回路において、前記位相比較器
は、１又は複数ビットのディジタル位相差データを出力
するディジタル位相比較器により構成され、前記ループ
フィルタは、前記位相比較器より入力されたディジタル
位相差データをフィルタリングして複数ビットのディジ
タル制御データを出力すると共にそのループ特性を決め
る係数が前記入力信号と再生クロック信号の周波数によ
り切り換わるように制御されるディジタルフィルタによ
り構成され、前記制御発振器は、前記ループフィルタか
ら出力されるディジタル制御データを入力とし前記ディ
ジタル制御データに基づく周波数の前記再生クロックを
出力するＰＬＬアナログシンセサイザにより構成されて
いることを特徴とする。また、この発明のＣＤ再生方法
は、入力信号と再生クロック信号との位相差を検出する
と共に１又は複数ビットのディジタル位相差データを出
力するディジタル位相比較器と、このディジタル位相比
較器より入力されたディジタル位相差データをフィルタ
リングして複数ビットのディジタル制御データを出力す
ると共にそのループ特性が外部から制御可能なディジタ
ルループフィルタと、このディジタルループフィルタか
ら出力されるディジタル制御データを入力とし前記ディ
ジタル制御データに基づく周波数の前記再生クロックを
出力するＰＬＬアナログシンセサイザとを備えた位相ロ
ックループ回路を用いたＣＤ再生方法において、ＣＤ再
生のサーチ動作の際には、サーチ開始に伴って前記ルー
プフィルタのループ特性を決定する係数を、通常再生で
の設定からサーチ中でも高速追従可能な係数に切り換
え、サーチ終了後は、サーチ動作時の係数から再生エラ
ーの発生が少なくなるように前記係数を切り換えるよう
にしたことを特徴とする。
ープ回路は、入力信号と再生クロック信号との位相差を
検出する位相比較器と、この位相比較器によって検出さ
れた位相差をフィルタリング処理するループフィルタ
と、このループフィルタの出力に基づいて周波数を制御
され前記再生クロック信号を出力する制御発振器とを備
えた位相ロックループ回路において、前記位相比較器
は、１又は複数ビットのディジタル位相差データを出力
するディジタル位相比較器により構成され、前記ループ
フィルタは、前記位相比較器より入力されたディジタル
位相差データをフィルタリングして複数ビットのディジ
タル制御データを出力すると共にそのループ特性を決め
る係数が前記入力信号と再生クロック信号の周波数によ
り切り換わるように制御されるディジタルフィルタによ
り構成され、前記制御発振器は、前記ループフィルタか
ら出力されるディジタル制御データを入力とし前記ディ
ジタル制御データに基づく周波数の前記再生クロックを
出力するＰＬＬアナログシンセサイザにより構成されて
いることを特徴とする。また、この発明のＣＤ再生方法
は、入力信号と再生クロック信号との位相差を検出する
と共に１又は複数ビットのディジタル位相差データを出
力するディジタル位相比較器と、このディジタル位相比
較器より入力されたディジタル位相差データをフィルタ
リングして複数ビットのディジタル制御データを出力す
ると共にそのループ特性が外部から制御可能なディジタ
ルループフィルタと、このディジタルループフィルタか
ら出力されるディジタル制御データを入力とし前記ディ
ジタル制御データに基づく周波数の前記再生クロックを
出力するＰＬＬアナログシンセサイザとを備えた位相ロ
ックループ回路を用いたＣＤ再生方法において、ＣＤ再
生のサーチ動作の際には、サーチ開始に伴って前記ルー
プフィルタのループ特性を決定する係数を、通常再生で
の設定からサーチ中でも高速追従可能な係数に切り換
え、サーチ終了後は、サーチ動作時の係数から再生エラ
ーの発生が少なくなるように前記係数を切り換えるよう
にしたことを特徴とする。
【０００７】この発明によれば、ループフィルタの入力
及び出力をディジタルデータとして、ループフィルタを
外部からコントロール可能なディジタルフィルタで構成
しているので、ループ特性を外部から容易にコントロー
ルすることができる。また、制御発振器が、ディジタル
入力、アナログ処理のＰＬＬアナログシンセサイザで構
成されているので、高い周波数分解能で再生クロックを
生成することができ、回路構成が簡単で集積化にも適し
ている。
及び出力をディジタルデータとして、ループフィルタを
外部からコントロール可能なディジタルフィルタで構成
しているので、ループ特性を外部から容易にコントロー
ルすることができる。また、制御発振器が、ディジタル
入力、アナログ処理のＰＬＬアナログシンセサイザで構
成されているので、高い周波数分解能で再生クロックを
生成することができ、回路構成が簡単で集積化にも適し
ている。
【０００８】この発明におけるＰＬＬアナログシンセサ
イザは、例えば前記ループフィルタから出力されるディ
ジタル位相差データに基づく分周段数で前記再生クロッ
ク信号を分周する可変分周器と、固定周波数の基準信号
を出力する基準発振器と、この基準発振器からの基準信
号と前記可変分周器の出力との位相差を検出するアナロ
グ位相比較器と、このアナログ位相比較器の出力をフィ
ルタリング処理するアナログループフィルタと、このア
ナログループフィルタの出力によって出力周波数が制御
されるリングオシレータからなる電圧制御発振器とによ
り構成することができる。
イザは、例えば前記ループフィルタから出力されるディ
ジタル位相差データに基づく分周段数で前記再生クロッ
ク信号を分周する可変分周器と、固定周波数の基準信号
を出力する基準発振器と、この基準発振器からの基準信
号と前記可変分周器の出力との位相差を検出するアナロ
グ位相比較器と、このアナログ位相比較器の出力をフィ
ルタリング処理するアナログループフィルタと、このア
ナログループフィルタの出力によって出力周波数が制御
されるリングオシレータからなる電圧制御発振器とによ
り構成することができる。
【０００９】このような構成によれば、ＰＬＬアナログ
シンセサイザのアナログループフィルタは、単にアナロ
グ位相比較器の出力中からキャリア成分をカットするだ
けであり、またこのキャリア成分の周波数も充分高い周
波数であるので、カットオフ周波数の設定は小さい時定
数で済み、ＬＳＩ内蔵も容易となる。また、ＰＬＬアナ
ログシンセサイザの電圧制御発振器は、アナログ制御電
圧で直接的に制御できるリングオシレータとしているの
で、周波数分解能をディジタル回路のロジックには依存
せずに、ＬＳＩ固有の動作周波数の上限限界まで高める
ことができる。
シンセサイザのアナログループフィルタは、単にアナロ
グ位相比較器の出力中からキャリア成分をカットするだ
けであり、またこのキャリア成分の周波数も充分高い周
波数であるので、カットオフ周波数の設定は小さい時定
数で済み、ＬＳＩ内蔵も容易となる。また、ＰＬＬアナ
ログシンセサイザの電圧制御発振器は、アナログ制御電
圧で直接的に制御できるリングオシレータとしているの
で、周波数分解能をディジタル回路のロジックには依存
せずに、ＬＳＩ固有の動作周波数の上限限界まで高める
ことができる。
【００１０】更に、前記ディジタル位相比較器が、前記
再生クロック信号を前記入力信号の周期に相当するカウ
ント量だけ複数ビットの出力桁を用いてカウントする動
作を繰り返すカウンタと、このカウンタの出力を前記入
力信号のエッジでラッチするラッチ回路とを備えるよう
に構成され、前記入力信号と前記再生クロック信号との
位相差を複数ビットのディジタル位相差データとして出
力するものであれば、位相比較データの分解能を更に高
めることができるので、高い精度で再生クロックを生成
することができる。
再生クロック信号を前記入力信号の周期に相当するカウ
ント量だけ複数ビットの出力桁を用いてカウントする動
作を繰り返すカウンタと、このカウンタの出力を前記入
力信号のエッジでラッチするラッチ回路とを備えるよう
に構成され、前記入力信号と前記再生クロック信号との
位相差を複数ビットのディジタル位相差データとして出
力するものであれば、位相比較データの分解能を更に高
めることができるので、高い精度で再生クロックを生成
することができる。
【００１１】
【発明の実施の形態】以下、図面を参照して、この発明
の好ましい実施の形態について説明する。図１は、この
発明の一実施例に係るＰＬＬ回路の構成を示すブロック
図である。このＰＬＬ回路は、入力信号θiと再生クロ
ック信号θoとを位相比較するディジタル位相比較器
（ＤＰＣ）１と、このＤＰＣ１の出力を平滑化するディ
ジタルループフィルタ（ＤＬＰＦ）２と、このＤＬＰＦ
２の出力によって周波数が変化する再生クロック信号θ
oを出力するディジタル入力アナログ処理のＶＣＯ（Ｄ
ＡＶＣＯ）３とを備えて構成されている。
の好ましい実施の形態について説明する。図１は、この
発明の一実施例に係るＰＬＬ回路の構成を示すブロック
図である。このＰＬＬ回路は、入力信号θiと再生クロ
ック信号θoとを位相比較するディジタル位相比較器
（ＤＰＣ）１と、このＤＰＣ１の出力を平滑化するディ
ジタルループフィルタ（ＤＬＰＦ）２と、このＤＬＰＦ
２の出力によって周波数が変化する再生クロック信号θ
oを出力するディジタル入力アナログ処理のＶＣＯ（Ｄ
ＡＶＣＯ）３とを備えて構成されている。
【００１２】ＤＰＣ１は、この実施例では入力信号θi
に対して再生クロック信号θoの位相が進んでいるか遅
れているかを示す１ビットのディジタル位相差データを
出力するもので、例えば図２に示すように、再生クロッ
ク信号θoを入力信号θiの立ち上がり又は立ち下がりエ
ッジでラッチするＤ型フリップフロップ（Ｄ−ＦＦ）１
１等により構成することができる。ＤＬＰＦ２は、ＤＰ
Ｃ１からの１ビットのディジタル位相差データをローパ
スフィルタ処理してｎビットのディジタル制御データＮ
を出力するもので、入力ビットが“１”のときにはアッ
プカウント、“０”のときにはダウンカウントするカウ
ンタや、入力ビット“１”，“０”をそれぞれ“＋
１”，“−１”として入力するディジタルローパスフィ
ルタ等により構成することができる。
に対して再生クロック信号θoの位相が進んでいるか遅
れているかを示す１ビットのディジタル位相差データを
出力するもので、例えば図２に示すように、再生クロッ
ク信号θoを入力信号θiの立ち上がり又は立ち下がりエ
ッジでラッチするＤ型フリップフロップ（Ｄ−ＦＦ）１
１等により構成することができる。ＤＬＰＦ２は、ＤＰ
Ｃ１からの１ビットのディジタル位相差データをローパ
スフィルタ処理してｎビットのディジタル制御データＮ
を出力するもので、入力ビットが“１”のときにはアッ
プカウント、“０”のときにはダウンカウントするカウ
ンタや、入力ビット“１”，“０”をそれぞれ“＋
１”，“−１”として入力するディジタルローパスフィ
ルタ等により構成することができる。
【００１３】また、ＤＡＶＣＯ３は、ＤＬＰＦ２から出
力されるディジタル制御データＮに基づいて再生クロッ
ク信号θoの周波数をアナログ制御するＰＬＬアナログ
シンセサイザにより構成されている。即ち、ディジタル
制御データＮは、可変分周器４に分周段のデータとして
与えられ、可変分周器４は、再生クロック信号θoをＮ
分周する。この分周出力がアナログ位相比較器（ＡＰ
Ｃ）５において基準発振器（基準ＯＳＣ）６からの基準
信号と位相比較される。この位相比較結果がアナログル
ープフィルタ（ＡＬＰＦ）７でローパスフィルタ処理さ
れ、その出力がアナログ電圧制御発振器（ＶＣＯ）８の
出力周波数を制御する。
力されるディジタル制御データＮに基づいて再生クロッ
ク信号θoの周波数をアナログ制御するＰＬＬアナログ
シンセサイザにより構成されている。即ち、ディジタル
制御データＮは、可変分周器４に分周段のデータとして
与えられ、可変分周器４は、再生クロック信号θoをＮ
分周する。この分周出力がアナログ位相比較器（ＡＰ
Ｃ）５において基準発振器（基準ＯＳＣ）６からの基準
信号と位相比較される。この位相比較結果がアナログル
ープフィルタ（ＡＬＰＦ）７でローパスフィルタ処理さ
れ、その出力がアナログ電圧制御発振器（ＶＣＯ）８の
出力周波数を制御する。
【００１４】ここで、ＶＣＯ８は、例えば図３に示すよ
うなリングオシレータにより構成されている。即ち、奇
数段のＣ−ＭＯＳインバータ２１1〜２１n（又はＮＡＮ
Ｄ型Ｃ−ＭＯＳゲート）はリング状に接続され、各イン
バータ２１1〜２１nのＶDD端子側及びＶSS端子側には、
それぞれＰチャネルＭＯＳトランジスタ２２1〜２２n及
びＮチャネルＭＯＳトランジスタ２３1〜２３nが介挿さ
れている。ＡＬＰＦ７から出力される制御用アナログ電
圧Ｖｃは、入力バッファアンプ２４を介してゲート制御
回路２５に供給され、このゲート制御回路２５で制御電
圧ＶDD−Ｖｃが生成され、制御電圧ＶDD−Ｖｃ，Ｖｃが
それぞれトランジスタ２２，２３のゲートに供給されて
各インバータ２１1〜２１nの動作電源電圧が制御され
る。従って、制御用アナログ電圧Ｖｃにより、各Ｃ−Ｍ
ＯＳインバータ２１1〜２１n（又はＮＡＮＤゲート）の
入出力動作の遅延時間が制御され、インバータ２６を介
した出力の発振周波数が変化する。
うなリングオシレータにより構成されている。即ち、奇
数段のＣ−ＭＯＳインバータ２１1〜２１n（又はＮＡＮ
Ｄ型Ｃ−ＭＯＳゲート）はリング状に接続され、各イン
バータ２１1〜２１nのＶDD端子側及びＶSS端子側には、
それぞれＰチャネルＭＯＳトランジスタ２２1〜２２n及
びＮチャネルＭＯＳトランジスタ２３1〜２３nが介挿さ
れている。ＡＬＰＦ７から出力される制御用アナログ電
圧Ｖｃは、入力バッファアンプ２４を介してゲート制御
回路２５に供給され、このゲート制御回路２５で制御電
圧ＶDD−Ｖｃが生成され、制御電圧ＶDD−Ｖｃ，Ｖｃが
それぞれトランジスタ２２，２３のゲートに供給されて
各インバータ２１1〜２１nの動作電源電圧が制御され
る。従って、制御用アナログ電圧Ｖｃにより、各Ｃ−Ｍ
ＯＳインバータ２１1〜２１n（又はＮＡＮＤゲート）の
入出力動作の遅延時間が制御され、インバータ２６を介
した出力の発振周波数が変化する。
【００１５】このＰＬＬ回路によれば、ＤＬＰＦ２の入
力及び出力をディジタルデータとして、ＤＬＰＦ２をデ
ィジタルフィルタにより構成しているので、外部からル
ープ特性制御データを与えてコントロールすることが容
易になる。即ち、ＤＬＰＦ２は、ＰＬＬ全体の応答特性
を決定する重要な回路であり、このＤＬＰＦ２の構成を
複雑かつ細かく設定することによりＰＬＬ全体としての
性能を向上させることができるわけである。さらにはこ
れら応答特性を複雑に切り換えることが必要な場合もあ
る。例えば、ＣＤ再生のサーチ動作の際には、サーチ開
始に伴い、それまでの通常再生での設定から、サーチ中
でもＰＬＬ高速追従できる係数設定に切り換える。この
サーチ設定をそのまま通常再生で利用すると再生ジッタ
が大きくなり再生エラーの元となるから、サーチ終了後
は、再び通常再生の係数設定、すなわち再生エラーの発
生ができるだけ少なくなる係数設定に切り換える。この
ような細かい制御もＤＬＰＦ２等をディジタル制御すれ
ば容易に実現できるが、アナログ回路で構成する場合
は、回路も別構成となりかつ制御も面倒になりコストア
ップの原因となる。
力及び出力をディジタルデータとして、ＤＬＰＦ２をデ
ィジタルフィルタにより構成しているので、外部からル
ープ特性制御データを与えてコントロールすることが容
易になる。即ち、ＤＬＰＦ２は、ＰＬＬ全体の応答特性
を決定する重要な回路であり、このＤＬＰＦ２の構成を
複雑かつ細かく設定することによりＰＬＬ全体としての
性能を向上させることができるわけである。さらにはこ
れら応答特性を複雑に切り換えることが必要な場合もあ
る。例えば、ＣＤ再生のサーチ動作の際には、サーチ開
始に伴い、それまでの通常再生での設定から、サーチ中
でもＰＬＬ高速追従できる係数設定に切り換える。この
サーチ設定をそのまま通常再生で利用すると再生ジッタ
が大きくなり再生エラーの元となるから、サーチ終了後
は、再び通常再生の係数設定、すなわち再生エラーの発
生ができるだけ少なくなる係数設定に切り換える。この
ような細かい制御もＤＬＰＦ２等をディジタル制御すれ
ば容易に実現できるが、アナログ回路で構成する場合
は、回路も別構成となりかつ制御も面倒になりコストア
ップの原因となる。
【００１６】なお、ＤＡＶＣＯ３には、別途アナログＬ
ＰＦ（ＡＬＰＦ）が必要となるが、この特性は簡単に設
定できる。すなわち、ＤＡＶＣＯ３は、付与されたディ
ジタル信号値に比例した周波数をアナログ的に制御して
発振させる周波数シンセサイザであって、これに用いら
れるＡＬＰＦ７の特性は、単にＡＰＣ５から出力される
信号のキャリア成分をカットするだけであるから、簡単
な１次ＬＰＦで容易に実現できる。ＡＰＣ５のキャリア
信号は、分周器の出力等の周波数成分を考慮すれば良
く、これを十分に高い周波数、例えば１０ＭＨｚ近辺に
設定することは容易であり、このキャリア周波数をカッ
トオフして目的とする位相差アナログ信号を取り出すた
めには、例えば１００ＫＨｚ程度の時定数とすれば十分
に事足りる。１００ＫＨｚ程度の小さな時定数のＣＲ回
路ならばＬＳＩに充分内蔵可能である。また、このよう
に構成された周波数シンセサイザは、その開ループゲイ
ンが０ｄＢとなる周波数（ｆ0）を充分高く構成するこ
とができ、結果的にＰＬＬ全体としての閉ループ特性も
この周波数（ｆ0）までフラットにすることができ、周
波数特性上も問題ない。
ＰＦ（ＡＬＰＦ）が必要となるが、この特性は簡単に設
定できる。すなわち、ＤＡＶＣＯ３は、付与されたディ
ジタル信号値に比例した周波数をアナログ的に制御して
発振させる周波数シンセサイザであって、これに用いら
れるＡＬＰＦ７の特性は、単にＡＰＣ５から出力される
信号のキャリア成分をカットするだけであるから、簡単
な１次ＬＰＦで容易に実現できる。ＡＰＣ５のキャリア
信号は、分周器の出力等の周波数成分を考慮すれば良
く、これを十分に高い周波数、例えば１０ＭＨｚ近辺に
設定することは容易であり、このキャリア周波数をカッ
トオフして目的とする位相差アナログ信号を取り出すた
めには、例えば１００ＫＨｚ程度の時定数とすれば十分
に事足りる。１００ＫＨｚ程度の小さな時定数のＣＲ回
路ならばＬＳＩに充分内蔵可能である。また、このよう
に構成された周波数シンセサイザは、その開ループゲイ
ンが０ｄＢとなる周波数（ｆ0）を充分高く構成するこ
とができ、結果的にＰＬＬ全体としての閉ループ特性も
この周波数（ｆ0）までフラットにすることができ、周
波数特性上も問題ない。
【００１７】また、ＶＣＯ８を構成するリングオシレー
タは、単位Ｃ−ＭＯＳゲートの動作遅延時間によってそ
の基本的な発振周波数が定まり、さらにはＣ−ＭＯＳゲ
ートの動作電源電圧を制御することによって、その発振
周波数を変化させたり、逆に安定化制御することができ
る。この発振動作は自動的に、素子固有の最大動作周波
数上限に近いところで動作することになるので、ほぼ素
子の製造プロセス等により決定されるものであり、本質
的に極めて高い周波数帯域の出力を得ることができる。
また、その発振周波数の可変制御も、ディジタル分周、
パルス挿入等のディジタル処理によるものではなく、純
粋にアナログ的な制御であるため、動作分解能は理論的
には無限小、現実回路としても充分に高い分解能が容易
に実現できる。
タは、単位Ｃ−ＭＯＳゲートの動作遅延時間によってそ
の基本的な発振周波数が定まり、さらにはＣ−ＭＯＳゲ
ートの動作電源電圧を制御することによって、その発振
周波数を変化させたり、逆に安定化制御することができ
る。この発振動作は自動的に、素子固有の最大動作周波
数上限に近いところで動作することになるので、ほぼ素
子の製造プロセス等により決定されるものであり、本質
的に極めて高い周波数帯域の出力を得ることができる。
また、その発振周波数の可変制御も、ディジタル分周、
パルス挿入等のディジタル処理によるものではなく、純
粋にアナログ的な制御であるため、動作分解能は理論的
には無限小、現実回路としても充分に高い分解能が容易
に実現できる。
【００１８】図４は、この発明の他の実施例に係るＰＬ
Ｌ回路を示すブロック図である。この回路では、ＶＣＯ
８の出力φMを分周器９でＭ分周した出力を再生クロッ
ク信号θoとしている。この実施例によれば、低い周波
数の入力信号θi及び再生クロック信号θoに対しても周
波数分解能の高いＰＬＬ回路を構成することができる。
Ｌ回路を示すブロック図である。この回路では、ＶＣＯ
８の出力φMを分周器９でＭ分周した出力を再生クロッ
ク信号θoとしている。この実施例によれば、低い周波
数の入力信号θi及び再生クロック信号θoに対しても周
波数分解能の高いＰＬＬ回路を構成することができる。
【００１９】図５は、この発明の更に他の実施例に係る
ＰＬＬ回路を示すブロック図である。 先の実施例で
は、ＤＰＣ１から１ビットのディジタル位相差データを
得るようにしたが、この実施例では、ｍビットのディジ
タル位相差データを得るようにしている。即ち、ＤＰＣ
１を、例えば図６に示すように、カウンタ３１とラッチ
回路３２とで構成し、図７に示すように、カウンタ３１
のカウントリセット値とＶＣＯ８の出力φMの周波数を
調整し、カウンタ３１のカウント量、すなわち図中に階
段波形で示される波形の周期を、目標とする入力信号θ
iの周期と同じとし、この状態でカウンタ３１の出力を
入力信号θiの立ち上がり又は立ち下がりエッジでラッ
チするようにすれば、ラッチされたカウンタ３１のｍビ
ットのカウント値は、そのまま入力信号θiの位相差デ
ータを示す情報となる。ＶＣＯ８の出力φMの周波数は
十分に高く設定することができるので、ＶＣＯ８の出力
φMをカウンタ３１のクロック信号として供給する。こ
れにより、ディジタル位相差データの分解能が更に高ま
るので、より精度の高いＰＬＬ回路を構成することがで
きる。
ＰＬＬ回路を示すブロック図である。 先の実施例で
は、ＤＰＣ１から１ビットのディジタル位相差データを
得るようにしたが、この実施例では、ｍビットのディジ
タル位相差データを得るようにしている。即ち、ＤＰＣ
１を、例えば図６に示すように、カウンタ３１とラッチ
回路３２とで構成し、図７に示すように、カウンタ３１
のカウントリセット値とＶＣＯ８の出力φMの周波数を
調整し、カウンタ３１のカウント量、すなわち図中に階
段波形で示される波形の周期を、目標とする入力信号θ
iの周期と同じとし、この状態でカウンタ３１の出力を
入力信号θiの立ち上がり又は立ち下がりエッジでラッ
チするようにすれば、ラッチされたカウンタ３１のｍビ
ットのカウント値は、そのまま入力信号θiの位相差デ
ータを示す情報となる。ＶＣＯ８の出力φMの周波数は
十分に高く設定することができるので、ＶＣＯ８の出力
φMをカウンタ３１のクロック信号として供給する。こ
れにより、ディジタル位相差データの分解能が更に高ま
るので、より精度の高いＰＬＬ回路を構成することがで
きる。
【００２０】
【発明の効果】以上述べたように、この発明によれば、
ループフィルタの入力及び出力をディジタルデータとし
て、ループフィルタを外部からコントロール可能なディ
ジタルフィルタで構成し、制御発振器を、ディジタル入
力し、アナログ処理のＰＬＬアナログシンセサイザで構
成しているので、ループ特性を外部から容易にコントロ
ールすることが可能であると共に高い周波数分解能で再
生クロックを生成することができ、しかも回路構成が簡
単で集積化にも適したＰＬＬ回路を提供することができ
るという効果を奏する。
ループフィルタの入力及び出力をディジタルデータとし
て、ループフィルタを外部からコントロール可能なディ
ジタルフィルタで構成し、制御発振器を、ディジタル入
力し、アナログ処理のＰＬＬアナログシンセサイザで構
成しているので、ループ特性を外部から容易にコントロ
ールすることが可能であると共に高い周波数分解能で再
生クロックを生成することができ、しかも回路構成が簡
単で集積化にも適したＰＬＬ回路を提供することができ
るという効果を奏する。
【図面の簡単な説明】
【図１】 この発明の一実施例に係るＰＬＬ回路のブロ
ック図である。
ック図である。
【図２】 同回路におけるディジタル位相比較器のブロ
ック図である。
ック図である。
【図３】 同ＰＬＬ回路におけるＶＣＯの回路図であ
る。
る。
【図４】 この発明の他の実施例に係るＰＬＬ回路のブ
ロック図である。
ロック図である。
【図５】 この発明の更に他の実施例に係るＰＬＬ回路
のブロック図である。
のブロック図である。
【図６】 同回路におけるディジタル位相比較器のブロ
ック図である。
ック図である。
【図７】 同ディジタル位相比較器の動作を示すタイム
チャートである。
チャートである。
１…ディジタル位相比較器、２…ディジタルループフィ
ルタ、３…ディジタル入力アナログＶＣＯ（電圧制御発
振器）、４…可変分周器、５…アナログ位相比較器、６
…基準発振器、７…アナログループフィルタ、８…アナ
ログＶＣＯ、９…分周器。
ルタ、３…ディジタル入力アナログＶＣＯ（電圧制御発
振器）、４…可変分周器、５…アナログ位相比較器、６
…基準発振器、７…アナログループフィルタ、８…アナ
ログＶＣＯ、９…分周器。
Claims (4)
- 【請求項１】 入力信号と再生クロック信号との位相差
を検出する位相比較器と、 この位相比較器によって検出された位相差をフィルタリ
ング処理するループフィルタと、 このループフィルタの出力に基づいて周波数を制御され
前記再生クロック信号を出力する制御発振器とを備えた
位相ロックループ回路において、 前記位相比較器は、１又は複数ビットのディジタル位相
差データを出力するディジタル位相比較器により構成さ
れ、 前記ループフィルタは、前記位相比較器より入力された
ディジタル位相差データをフィルタリングして複数ビッ
トのディジタル制御データを出力すると共にそのループ
特性を決める係数が前記入力信号と再生クロック信号の
周波数により切り換わるように制御されるディジタルフ
ィルタにより構成され、 前記制御発振器は、前記ループフィルタから出力される
ディジタル制御データを入力とし前記ディジタル制御デ
ータに基づく周波数の前記再生クロックを出力するＰＬ
Ｌアナログシンセサイザにより構成されていることを特
徴とする位相ロックループ回路。 - 【請求項２】 入力信号と再生クロック信号との位相差
を検出する位相比較器と、 この位相比較器によって検出された位相差をフィルタリ
ング処理するループフィルタと、 このループフィルタの出力に基づいて周波数を制御され
前記再生クロック信号を出力する制御発振器と を備えた
位相ロックループ回路において、 前記位相比較器は、１又は複数ビットのディジタル位相
差データを出力するディジタル位相比較器により構成さ
れ、 前記ループフィルタは、前記位相比較器より入力された
ディジタル位相差データをフィルタリングして複数ビッ
トのディジタル制御データを出力すると共にそ のループ
特性を決める係数が前記入力信号と再生クロック信号の
周波数により切り換わるように制御されるディジタルフ
ィルタにより構成され、 前記制御発振器は、 前記ループフィルタから出力される
ディジタル制御データに基づく分周段数で前記再生クロ
ック信号を分周する可変分周器と、固定周波数の基準信
号を出力する基準発振器と、この基準発振器からの基準
信号と前記可変分周器の出力との位相差を検出するアナ
ログ位相比較器と、このアナログ位相比較器の出力をフ
ィルタリング処理するアナログループフィルタと、この
アナログループフィルタの出力によって出力周波数が制
御されるリングオシレータからなる電圧制御発振器とを
有し、前記ループフィルタから出力されるディジタル制
御データを入力とし前記ディジタル制御データに基づく
周波数の前記再生クロックを出力するＰＬＬアナログシ
ンセサイザにより構成されていることを特徴とする位相
ロックループ回路。 - 【請求項３】 前記ディジタル位相比較器は、 前記再生クロック信号を前記入力信号の周期に相当する
カウント量だけ複数ビットの出力桁を用いてカウントす
る動作を繰り返すカウンタと、 このカウンタの出力を前記入力信号のエッジでラッチす
るラッチ回路とを備えて構成され、 前記入力信号と前記再生クロック信号との位相差を複数
ビットのディジタル位相差データとして出力するもので
あることを特徴とする請求項１又は２記載の位相ロック
ループ。 - 【請求項４】 入力信号と再生クロック信号との位相差
を検出すると共に１又は複数ビットのディジタル位相差
データを出力するディジタル位相比較器と、このディジ
タル位相比較器より入力されたディジタル位相差データ
をフィルタリングして複数ビットのディジタル制御デー
タを出力すると共にそのループ特性が外部から制御可能
なディジタルループフィルタと、このディジタルループ
フィルタから出力されるディジタル制御データを入力と
し前記ディジタル制御データに基づく周波数の前記再生
クロックを出力するＰＬＬアナログシンセサイザとを備
えた位相ロックループ回路を用いたＣＤ再生方法におい
て、 ＣＤ再生のサーチ動作の際には、サーチ開始に伴って前
記ループフィルタのル ープ特性を決定する係数を、通常
再生での設定からサーチ中でも高速追従可能な係数に切
り換え、 サーチ終了後は、サーチ動作時の係数から再生エラーの
発生が少なくなるように前記係数を切り換える ようにし
たことを特徴とするＣＤ再生方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17488897A JP3246398B2 (ja) | 1997-06-30 | 1997-06-30 | 位相ロックループ回路及びそれを用いたｃｄ再生方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17488897A JP3246398B2 (ja) | 1997-06-30 | 1997-06-30 | 位相ロックループ回路及びそれを用いたｃｄ再生方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1127140A JPH1127140A (ja) | 1999-01-29 |
| JP3246398B2 true JP3246398B2 (ja) | 2002-01-15 |
Family
ID=15986434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17488897A Expired - Fee Related JP3246398B2 (ja) | 1997-06-30 | 1997-06-30 | 位相ロックループ回路及びそれを用いたｃｄ再生方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3246398B2 (ja) |
-
1997
- 1997-06-30 JP JP17488897A patent/JP3246398B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1127140A (ja) | 1999-01-29 |
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