JPH03109818A - ディジタル位相比較器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、光周波数可変発振器として半導体レーザを備
えたヘテロダイン型の光位相同期ループ（光ＰＬＬ）に
用いられるディジタル位相比較器に関する。

特に、比較可能な位相差が大きく、かつ高速動作が可能
なディジタル位相比較器に関する。

〔従来の技術〕

光の波としての性質を利用して光の領域で周波数多重（
ＦＤＭ）を行うことにより、光フアイバー本当たりの伝
送路容量を飛躍的に拡大できることが知られているが、
その実現には光周波数を所定の値に安定化する技術の確
立が重要な課題になっている。その安定化技術の要素技
術の一つとして、一方の半導体レーザの発振光周波数を
他方の半導体レーザの発振光周波数を基準として安定化
させる、すなわち相対的に光周波数を安定化させる相対
周波数安定化方式がある。

この相対周波数安定化方式は、単一縦モードで発振する
半導体レーザが、その注入電流を変化させることによっ
て発振周波数の制御が可能な光周波数可変発振器として
扱われ、その発振光周波数を他の基準となる半導体レー
ザの発振光周波数と所定値ｆだけ異なった値に安定化す
る方式であり、ヘテロダイン型の光位相同期ループによ
り光周波数のオフセットロッキングを実現する構成が公
知となっている（Ｋ、Ｋｕｂｏｋｉ　ａｎｄ　Ｍ、０ｈ
ｔｓｕ、”Ｆｒｅｑｕｅｎｃｙｏｆｆｓｅｔｌｏｃｋｉ
ｎｇ　ｏｆ　ＡＩＧａＡｓｓｅｍｉｃＡｌＧａＡｓ５ｅ
　１ａｓｅｒｓ”ＩＥＥＥ　Ｊ、Ｑｕａｎｔｕｍ　Ｅｌ
ｅｃｔｒｏｎ、＋　ｖｏｌ、ＱＥ−２３＋　ｐｐ、３８
８３９４、　１９８７）。

第６図は、ヘテロダイン型の光位相同期ループ（光ＰＬ
Ｌ）の構成例を示すブロック図である。

図において、相対的に光周波数を安定化したい半導体レ
ーザ６０の発振周波数をν５、基準となる半導体レーザ
６１の発振周波数をν。とする。

各半導体レーザの出力光は、それぞれ光アイソレータ６
２．６３を通過した後にハーフミラ−６４で混合される
。ここで、光アイソレータ６２．６３は、反射光が半導
体レーザ６０．６１に入射され、その発振周波数が影響
を受けるのを防ぐために用いられる。

ハーフミラ−６４で混合された光は受光器６５に入射さ
れ、光ヘテロゲイン検波されることにより、中間周波数
ｆｌＦが ｆ＋ｐ＝ｌν９−シ、１　　　　　　　・・・（１）で
あるビート信号が得られる。

位相比較器６６では、このビート信号と、標準信号発生
袋ｗ６７から出力される周波数ｆの信号との位相差を検
出する。ここで得られた誤差信号は、ループフィルタ６
８を介して半導体レーザ６０の注入電流を制御する注入
電流制御装置６９にフィードバックされることにより、
その発振周波数ν３が変化し、（１）式で与えられる中
間周波数ｆｌＦと標準信号発生装置６７の出力信号の周
波数ｆが等しくなるように制御される。

すなわち、半導体レーザ６０の発振周波数ν。

は、常に光周波数ν４と周波数ｆだけ異なる値に相対的
に安定化される。

以上水した光ＰＬＬ方式の原理は、電気信号を対象とす
る電圧制御発振器（ＶＣＯ）を用いたＰＬＬ方式と同等
である。すなわち、第６図に示す構成では、注入電流制
御装置６９の出力に応じて受光器６５が出力するビート
信号の周波数ｆｌＦが変化するので、半導体レーザ６０
．６１、光アイソレータ６２．６３、ハーフミラ−６４
および受光器６５がＶＣＯに相当するといえる。

ところで、一般に半導体レーザは、単一縦モードで発振
しているものでもスペクトル線幅がＬＭＨｚから数十Ｍ
Ｈｚと広いために、ビート信号のスペクトル線幅も広く
なる。すなわち、これは■ＣＯの場合では位相雑音が極
めて大きいことに相当し、このビート信号の時間間隔τ
での位相誤差分散σ２は、スペクトル線幅をΔνとして
、 σ２−２πΔシτ　　　　　　　　　・・・（２）で与
えられる（Ｋ、Ｋｉｋｕｃｈｉ　ｅｔ　ａｌ、、　ＩＥ
ＥＥ　Ｊｏｕｒｎａｌｏｆ　Ｌｉｇｈｔｗａｖｅ　Ｔｅ
ｃｈｎｏｌ、＋ｖｏ１．１．Ｔ−２＋ＮＯ，６＋　ｐｐ
、１０２４１０３３、　Ｄｅｃ、　１９８４）。

したがって、位相比較器６６として、比較可能な位相差
が±π／２である通常のミキサ室の位相比較器を用いて
、上述したヘテロダイン型の光ＰＬ　Ｌを実現するため
には、（２）弐のτを小さくしてσ２を（±π／２）２
より十分に小さくする、すなわち広いループ帯域が必要
となる。例えば、ビート信号のスペクトル線幅が２０Ｍ
１ｌｚとすれば、少なくとも５０ＭＨｚ以上の広いルー
プ帯域が必要となり、ループ内での遅延時間その他を考
慮すると実現は著しく困難となる。したがって、上記に
、Ｋｕｂｏｋｉ、Ｍ、０ｈｔｓｕの文献によれば、「分
周比５００もしくは２０００のプリスケーラ（分周器）
」および［２進アップカウンタ、ダウンカウンタ、全加
算器およびディジタル／アナログ（Ｄ／Ａ）コンバータ
からなるディジタル位相比較器」を利用したと報告され
ている。

第７図は、従来の１２ビツトのディジタル位相比較器の
構成例を示すブロック図である。

図において、受光器６５の出力であるビート信号ば、分
周比５００のプリスケーラ７１に入力されて周波数が１
７５００となる。プリスケーラ７１の出力は、同期式２
進アップカウンタ７２に入力され、その電気振動は常時
カウントされて１２ビツト２進数として並列に出力され
る。一方、同期式２進ダウンカウンタ７３には、標準信
号発生袋Ｗ６７から相対的に安定化したい周波数ｆの１
１５００の周波数をもつ標準信号が入力され、同様に常
時カウントして１２ビツト２進数を並列に出力する。と
ころで、各カウンタ出力は、周波数の積分が位相である
ので、位相に関する情報を常に保持していることになる
。なお、以下の説明では簡単のために、位相比較動作開
始時には各カウンタはリセット状態にあるものとする。

１２ビツトの全加算器７４にば各カウンタ出力が入力さ
れ、その出力の最上位ビｙ　Ｉ□　（Ｍ　Ｓ　Ｂ）がイ
ンバータ７５により反転される。この加算結果は、各カ
ウンタに入力されたビート信号（周波数ｆ　＋ｐ）と標
準信号（周波数ｆ）との位相差をΔφとすれば、Δφ／
２πに２　”　（−２０４８）を足した値を１２ビツト
の２進数表示したものに相当する。したがって、全加算
器７４の出力を１２ヒツトのディジタル／アナログ（Ｄ
／Ａ）コンバータ７６に入力することにより、Δφに比
例した出力信号（位相比較出力）を得ることができる。

第８図は、この１２ビツトのディジタル位相比較器の出
力特性を示す図である。ただし、Ｄ／Ａコンバータ７６
のフルスケール出力を＋２［■］とする。なお、比較可
能な位相差Δφの範囲は、±２π×２１（−±４０９６
π）となる。

しかし、複数ビットの全加算器では、上位のビットはそ
れより下位のビットの演算結果からの桁上がりを考慮す
る必要があるために、上位のピットになるほど演算結果
が得られるまでの遅延時間が大きい。例えば、標準的な
高速論理演算素子であるテキサス・インストルメント社
製５Ｎ７４八５１８１八を３個用いて１２ビツトの全加
算器を構成した場合には、下位ビットに比べて上位ビッ
トでは最大約２０　ｎ　ｓｅｃの遅延が生じる。

したがって、全加算器の入力信号が変化してから出力信
号が正しい結果となるまでには、過渡的に不正確な演算
結果を出力している期間か存在し、この間のＤ／Ａコン
バータ出力（位相比較出力）は、真の位相差とは異なる
位相差に対応する誤差信号になっている。さらに、上位
のビットはどＤ／Ａコンバータ７６に与える影響が大き
くので、全加算器７４での遅延時間が無視できない程度
に速い速度（例えば１０ＭＨｚ以上の繰り返し周期）で
位相比較を行う場合には、位相比較器から得られる誤差
信号が不安定になっていた。

また、最上位ビットに関しては、全加算器７４の出力を
インバータ７５で反転する必要があるので、インバータ
の動作速度が十分に高速でない場０ 合にも同様の影響が避けられなかった。

〔発明が解決しようとする課題〕

第６図に示すヘテロゲイン型の光ＰＬＬを構成し、半導
体レーザの発振周波数を相対的に安定化する方式におい
て、その相対安定度を向上させるには、第７図に示した
位相比較器のプリスケーラ７１の分周比Ｎを減らし、位
相比較可能な最小単位２πＮを小さ（する必要がある。

ところが、電気信号に対応する周波数可変発振器に比較
して、位相雑音が大きい半導体レーザが用いられている
ので、安定した位相同期を実現するためにはループ帯域
を広くして速いフィードバック制御を行わなければなら
ない。すなわち、位相比較器においても比較動作を高速
に行う必要がある。

ここで、位相雑音に起因する位相誤差分散は（２）式で
与えられるので、これが（２πＮ）２を越えないために
は、ループ帯域Ｆ（−１／τ）は少なくとも Ｆ−Δν／２πＮ２　　　　　　　　　・・・（３）以
上でなければならない。したがって、例えばＮ−１とし
、ビート信号のスペクトル線幅Δνが２０Ｍ）ｌｚの場
合には、ループ帯域Ｆは少なくとも３ＭＨｚ以上が必要
となり、位相比較器はさらにその数十〜数百倍の速度で
動作させる必要がある。この場合に、第７図に示した従
来の位相比較器では、上述したように不安定な誤差信号
を与えるので、光ＰＬＬによる相対周波数の安定度が劣
化し、最悪の場合には位相同期がはずれて安定化動作そ
のものが破綻することがあった。

本発明は、全加算器での遅延時間を無視することができ
ない速度領域においても、安定した位相比較動作を行う
ことができるディジタル位相比較器を提供することを目
的とする。

（課題を解決するための手段〕 第１図は、本発明の原理構成を示すブロック図である。

本発明は、第一の人力信号の周波数に応した計数を行い
、ｎビット並列信号として出力する同期式２進アップカ
ウンタと、第二の入力信号の周波数に応じた計数を行い
、ｎビット並列信号として出力する同期式２進ダウンカ
ウンタと、各カウンタのｎビット並列信号の加算処理を
行う全加算器と、全加算器の演算結果の最上位ビットの
反転論理を含むｎビット並列信号が入力され、このｎビ
ット並列信号に応じた電圧あるいは電流に変換するｎビ
ットのディジタル／アナログコンバータとを備えたディ
ジタル位相比較器において、所定の繰り返し周期を有し
位相比較タイミングの基準となる第一の制御信号に応じ
て、第一の入力信号の所定のタイミングに対応する第二
の制御信号および第二の入力信号の所定のタイミングに
対応する第三の制御信号を出力する制御信号発生手段と
、第二の制御信号により、同期式２進アップカウンタが
出力するｎビット並列信号をラッチし全加算器に送出す
る第二のラッチ手段と、第三の制御信号により、同期式
２進ダウンカウンタが出力するｎビット並列信号をラッ
チし全加算器に送出する３ 第三のラッチ手段と、第一の制御信号により、全加算器
が出力するｎビット並列信号をラッチし、ディジタル／
アナログコンバータに送出する第一のラッチ手段とを備
えて構成する。

請求項２に記載の発明は、請求項１に記載のディジタル
位相比較器において、同期式２進アップカウンタあるい
は同期式２進ダウンカウンタの少なくとも一方の前段に
、入力信号の周波数を所定の分周比で分周する分周手段
を備えて構成する。

請求項３に記載の発明は、請求項１に記載のディジタル
位相比較器において、同期式２進アップカウンタあるい
は同期式２進ダウンカウンタの少なくとも一方の前段に
、入力信号の周波数を所定の逓倍数で逓倍する周波数逓
倍手段を備えて構成する。

〔作　用〕

本発明は、出力されるｎビット並列信号間の遅延時間差
を無視できない全加算器の出力段に第一のラッチ手段を
備え、制御信号発生手段が出力する第一の制御信号に応
じた所定のタイミングで、ｎビット並列信号を所定期間
ラッチしてＤ／Ａコンハークに出力することにより、Ｄ
／Ａコンバータに入力されるｎビット並列信号間の遅延
時間差を吸収することができる。

また、同期式２進アップカウンタおよび同期式２進ダウ
ンカウンタの出力段にそれぞれ第二および第三のラッチ
手段を備え、制御信号発生手段が第一の制御信号および
各入力信号に対応して出力する第二の制御信号および第
三の制御信号に応じた所定のタイミングで、ｎビット並
列信号を所定期間ラッチして全加算器に出力することに
より、各入力信号間の位相差に関する情報を有する正し
いｎビット並列信号を全加算器に送出することができる
。

（実施例〕 以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明ディジタル位相比較器の第一の実施例
構成を示すブロック図である。

図において、位相検出部１０．２０には、それぞれ周波
数［、で振動する第一の正弦波入力信号、周波数ｆ２で
振動する第二の正弦波入力信号が入力される。

位相検出部１０は、第一の正弦波人力信号が入力される
波形整形回路１１、その出力がクロックとして入力され
る８ビツトの同期式２進アップカウンタ１２、その８ビ
ツトの計数出力がＤ入力に与えられる８ビツトＤフリツ
プフロツプ１３、波形整形回路１１の出力がインバータ
１４を介してクロックとして与えられ、そのＤ入力に位
相比較動作のタイミングを与える制御信号（以下、「位
相比較クロック信号」という。）が位相比較クロック信
号発生回路３０から与えられ、そのＱ出力を８ビツトＤ
フリツプフロツプ１３のクロック入力として与えるＤフ
リップフロップ１５により構成される。

周波数ｆ、の近傍の周波数ｆ２で振動する第二の正弦波
入力信号が入力される位相比較部２０ば、■ 位相比較部１０に対して、８ビツトの同期式２進アップ
カウンタ１２を同期式２進ダウンカウンタ２２に置き換
える他は、波形整形回路２１．８ビツトＤフリツプフロ
ツプ２３、インバータ２４およびＤフリップフロップ２
５は、それぞれ対応するものと同様に構成される。

位相比較部１０．２０の８ビツトＤフリツプフロツプ１
３．２３の各８ビット並列出力は、第一の正弦波入力信
号および第二の正弦波入力信号の各位相検出出力として
位相比較部４ｏに入力される。

位相比較部４０は、８ビツトＤフリツプフロツプ１３．
２３の各８ビット並列出力が入力される８ビツトの全加
算器４１、その演算結果出力の最上位ビットが接続され
るインバータ４２、インバータ出力および全加算器４１
の最上位ビットの他のビットに対応する出力がＤ入力と
して与えられ、そのクロック入力に位相比較クロック信
号発生回路３０から位相比較クロック信号が与えられる
８ビツトＤフリツプフロツプ４３、その８ビツトの７ 並列出力が接続され、比較結果を出力する８ビツトのＤ
／Ａコンバータ４４により構成される。

このような構成に基づいて、まず位相検出部１０の動作
について、第３図に示すタイムチャートを参照して説明
する。

なお、ここでは説明を容易にするために、各カウンタお
よびフリップフロップなどのクロック入力に応じて動作
する順序回路は、すべてクロック信号の立ち上がりで動
作するもの（ポジティブエツジ・トリガ）と仮定するが
、クロック信号の立ち下がりで動作するもの（ネガティ
ブ・エツジ・トリガ）のみの構成、あるいはその両者を
混在させる構成であってもよい。

位相検出部１０に入力される第一の正弦波入力信号（ａ
）は、波形整形回路１１によってディジタル回路に適し
た論理振幅およびバイアスレベルを存する方形波の整形
信号（＋））に変換される。この出力は、８ビツトの同
期式２進アップカウンタ１２のクロックとして入力され
、その振動が正の方向に計数されて８ビツトの２進数と
して並列出力され８ る。この８ビツトの計数出力は、８ビツトＤフリツプフ
ロツプ１３に入力され、位相比較動作のタイミングと同
期がとられる。

一方、波形整形回路１１の整形信号（ｂ）は、高速のイ
ンバータ１４を介して、その反転信号同がＤフリップフ
ロップ１５のクロックとして与えられる。このＤフリッ
プフロップ１５のＤ入力には、位相比較クロック信号発
生回路３０から位相比較クロック信号（ｅ）が与えられ
ており、位相比較クロック信号（ｅ）がオン状態にあり
、かつ波形整形回路１１の出力が立ち下がった瞬間に、
Ｄフリッ１プフロップ１５のＱ出力、すなわち８ビツト
ＤフリツプフロツプＩ３のクロック信号（Ｃ）がオンと
なる。

ここで、位相比較クロック信号（ｅ）の繰り返し周期Ｔ
が正弦波入力信号（ａ）の周期の概ね２倍以上あれば、
位相比較クロック信号（ｅ）がオンあるいはオフになっ
ている間に、整形信号（ｂ）は少なくとも必ず１回は立
ち下がる。したがって、８ピツ）Ｄフリップフロップ１
３は、各クロック周期ごとに必ず、同期式２進アップカ
ウンタ１２がら８ビット９ の２進数として並列出力される計数出力を取り込み、そ
の値を少なくとも次に位相比較クロック信号（ｅ）がオ
ンになるまで出力し続ける。

なお、第３図のＡ点のように、位相比較クロック信号（
ｅ）と正弦波入力信号（ａ）がほぼ同時に立ち上がった
場合においても、反転信号（ｄ）が整形信号（ｂ）に比
べて半周期ずれているので、クロック信号（Ｃ）に対応
する８ビツトＤフリツプフロツプ１３の動作タイミング
はその入力信号から半周期遅れる。

したがって、同期式２進アップカウンタ１２がデータ取
り込み中の不安定な信号を取り込むことなく、確実に８
ビツトの計数出力を８ピツ１〜ＤフリツプフロツプＩ３
に取り込み保持することができる。

第二の正弦波入力信号の位相を検出する位相検出部２０
においても、波形整形回路２１．８ビツトの同期式２進
ダウンカウンタ２２．８ビツトＤフリツプフロツプ２３
、インバータ２４およびＤフリップフロップ２５の動作
は同様である。ただし、同期式２進ダウンカウンタ２２
は、人力クロ０ ツク信号に従って負の方向に計数する。

ここで、本ディジタル位相比較器を第６図に示す光ＰＬ
Ｌに用いた場合には、第一の正弦波入力信号は例えば受
光器６５から出力されるビート信号に対応し、第二の正
弦波入力信号は例えば標準信号発生装置６７から出力さ
れる標準信号に対応する。

次に、位相比較部４０の動作について説明する。

８ビツトの全加算器４１には、位相検出部１０．２０の
各８ビツトＤフリツプフロツプ１３．２３の８ビット並
列出力が入力され、８ビツトの演算結果が出力される。

この演算結果は８ビツトＤフリツプフロツプ４３に入力
され、位相比較クロック信号発生回路３０から出力され
る位相比較クロック信号に従って、その瞬間の値を１ク
ロック周期Ｔの間保持する。ここで、８ビツトＤフリツ
プフロツプ４３に与えられる位相比較クロック信号は、
位相検出部１０．２０の各Ｄフリップフロップ１５．２
５に与えられるタイミングと同時とする。なお、全加算
器４１の演算結果の最上位ピッ１ トは、インバータ４２を介して反転されて８ビツトＤフ
リツプフロツプ４３に入力される。

８ピントＤフリツプフロツプ１３．２３は位相比較クロ
ック信号に同期した動作を行うが、全加算器４１には必
ず遅延時間が存在するので、各カウンタから取り込まれ
る位相情報は全加算器４１の出力にはまだ影響を及ぼさ
ない。

したがって、同様に位相比較クロック信号に同期して動
作する８ビツトＤフリツプフロツプ４３の出力は、少な
くとも半クロツク周期Ｔ／２より前に、各８ビツトＤフ
リツプフロツプ１３．２３に取り込まれて保持された値
を演算した結果となり、全加算器４１およびインバータ
４２の遅延時間の最大値がＴ／２以下であれば、８ピツ
）Ｄフリップフロップ４３から過渡的な演算結果が出力
されることはない。すなわち、位相比較部４０は不安定
な動作を示すことがなく、例えば上述した論理演算素子
５Ｎ７４ＡＳ１８１＾を２個用いて８ビツトの全加算器
４１を構成した場合でも、最大遅延時間は約１０　ｎ　
ｓｅｃであるので位相比較クロック信号を２ ５０ＭＨｚ程度にまで高めることが可能となる。

８ビツトＤフリツプフロツプ４３から８ビツトの並列出
力が８ビツトのＤ／Ａコンバータ４４に与えられること
により、その出力には第一および第二の各正弦波入力信
号の位相差に応じた結果（比較結果出力）が得られる。

第４図は、本発明ディジタル位相比較器の第一の実施例
構成を示すブロック図である。

本実施例の特徴とするところは、第一の実施例において
正弦波入力信号から同じ周波数の方形波信号を生成する
波形整形回路１１．２１の代わりに、正弦波入力信号の
周波数を例えば１／２０にした方形波を発生するプリス
ケーラ１７．２７を用いた構成にある。なお、プリスケ
ーラの分周比は例えば約１０００程度でも可能である。

また、他の構成は第一の実施例とまったく同様であり、
同一番号により示してその説明は省略する。

このようなプリスケーラ１７．２７を用いることにより
、相対安定化したい周波数差ｆが各論理回路およびＤ／
Ａコンバータの動作速度より高い３ 場合においても、位相比較器としての動作速度は分周比
に応じた値（１／２０）ですむ。

さらに、第一の実施例で説明したように、本発明によっ
て全加算器４１の遅延時間の逆数の半分まで、位相比較
器の動作速度を高めても安定した動作が可能であるので
、大きな周波数差ｒに対する比較動作が容易である。

また、位相検出および位相比較を行う際に、位相雑音の
影響が実質的にプリスケーラの分周比に応じて小さくな
り、スペクトル線幅の広く半導体レーザを用いた光Ｐ　
Ｌ　Ｌにも適用可能となる。

なお、本実施例では、各位相検出部１０’、２０′にプ
リスケーラを配置しているが、その一方を波形整形回路
で、他方をプリスケーラで構成しても同様の比較動作が
可能である。

第５図は、本発明ディジタル位相比較器の第三の実施例
構成を示すブロック図である。

本実施例の特徴とするところは、第一の実施例において
正弦波入力信号から同じ周波数の方形波信号を生成する
波形整形回路１１．２１の代わり４ に、正弦波入力信号の周波数を例えば２倍にした方形波
を発生ずる周波数逓倍器１９．２９を用いた構成にある
。なお、周波数逓倍器の逓倍数は例えば約１０程度でも
可能である。また、他の構成は第一の実施例とまったく
同様であり、同一番号により示してその説明は省略する
。

例えば２倍の周波数逓倍器１９．２９を用いることによ
り、比較検出することができる位相差の最小単位が２π
からπに半減し、ヘテロダイン型の光Ｐ　Ｌ　Ｌを構成
して相対周波数安定化を図った場合には、安定度を２倍
に改善することができる。

さらに、位相比較器の動作速度を全加算器４１の遅延時
間によって制限されるところまで高めても安定した動作
が可能なことは、第一および第二の実施例と同様である
。

なお、本実施例では、各位相検出部ｌＯ″、２０″に周
波数逓倍器を配置しているが、その一方を波形整形回路
で、他方を周波数逓倍器で構成しても同様の比較動作が
可能である。

ところで、以上示した各実施例構成では、各部５ が８ビツト対応になっているが、−船釣にｎビット（ｎ
≧２）であっても同様である。また、ディジタル位相比
較器を構成するディジタル論理回路および順序回路素子
として、エミッタ・カップルド・ロジック（ＥＣＬ）回
路のように相補的な出力が得られる構成であれば、その
反転出力を用いることによりインバータ省略することが
できる。

〔発明の効果］ 上述したように、本発明は、ディジタル位相比較器を構
成する各ディジクル回路での遅延時間を無視できない信
号速度に対して、並列複数ビット間のタイミングのずれ
に起因する過渡的な誤った位相比較結果を出力すること
がなく、高速信号においても安定した位相比較動作が可
能になる。

したがって、一方の半導体レーザの発振光周波数を他方
の基準となる半導体レーザの発振光周波数に相対的に安
定化するヘテロダイン型の光ＰＬＬにおいても、本発明
のディジタル位相比較器を用いることにより、広いルー
プ帯域を有し、がっ６ 安定した動作を実現させることができる。

【図面の簡単な説明】

第１図は本発明の原理構成を示すブロック図。 第２図は本発明の第一の実施例構成を示すブロック図。 第３図は位相検出部の動作を説明するタイムチャート。 第４図は本発明の第二の実施例構成を示すブロック図。 第５図は本発明の第三の実施例構成を示すブロック図。 第６図はヘテロダイン型の光位相同期ループ（光ＰＬＬ
）の構成例を示すブロック図。 第７図は従来の１２ビツトのディジタル位相比較器の構
成例を示すブロック図。 第８図は１２ビツトのディジタル位相比較器の出力特性
を示す図。 １０．２０・・・位相検出部、ＩＩ、２１・・・波形整
形回路、１２・・・同期式２進アップカウンタ、２２７ ・・・同期式２進ダウンカウンタ、１３．２３・・・８
ビツトＤフリツプフロツプ、１４．２４・・・インバー
タ、１５．２５・・・Ｄフリップフロップ、１７．２７
・・・プリスケーラ、１９．２９・・・周波数逓倍器、
３０・・・位相比較クロック信号発生回路、４０・・・
位相比較部、４１・・・全加算器、４２・・・インバー
タ、４３・・・８ビツトＤフリツプフロツプ、４４・・
・Ｄ／Ａコンバータ、６０．６１・・・半導体レーザ、
６２．６３・・・光アイソレータ、６４・・・ハーフミ
ラ−１６５・・・受光器、６６・・・位相比較器、６７
・・・標準信号発生装置、６８・・・ループフィルタ、
６９・・・注入電流制御装置。 ８ 特開平３ １０９８１８　（１０）

Claims (3)

【特許請求の範囲】
1. （１）第一の入力信号の周波数に応じた計数を行い、ｎ
   ビット並列信号として出力する同期式２進アップカウン
   タと、第二の入力信号の周波数に応じた計数を行い、ｎ
   ビット並列信号として出力する同期式２進ダウンカウン
   タと、前記各カウンタのｎビット並列信号の加算処理を
   行う全加算器と、前記全加算器の演算結果の最上位ビッ
   トの反転論理を含むｎビット並列信号が入力され、この
   ｎビット並列信号に応じた電圧あるいは電流に変換する
   ｎビットのディジタル／アナログコンバータとを備えた
   ディジタル位相比較器において、所定の繰り返し周期を
   有し位相比較タイミングの基準となる第一の制御信号に
   応じて、前記第一の入力信号の所定のタイミングに対応
   する第二の制御信号および前記第二の入力信号の所定の
   タイミングに対応する第三の制御信号を出力する制御信
   号発生手段と、 前記第二の制御信号により、前記同期式２進アップカウ
   ンタが出力するｎビット並列信号をラッチし前記全加算
   器に送出する第二のラッチ手段と、前記第三の制御信号
   により、前記同期式２進ダウンカウンタが出力するｎビ
   ット並列信号をラッチし前記全加算器に送出する第三の
   ラッチ手段と、前記第一の制御信号により、前記全加算
   器が出力するｎビット並列信号をラッチし、前記ディジ
   タル／アナログコンバータに送出する第一のラッチ手段
   と を備えたことを特徴とするディジタル位相比較器。
2. （２）請求項１に記載のディジタル位相比較器において
   、 同期式２進アップカウンタあるいは同期式２進ダウンカ
   ウンタの少なくとも一方の前段に、入力信号の周波数を
   所定の分周比で分周する分周手段を備えた ことを特徴とするディジタル位相比較器。
3. （３）請求項１に記載のディジタル位相比較器において
   、 同期式２進アップカウンタあるいは同期式２進ダウンカ
   ウンタの少なくとも一方の前段に、入力信号の周波数を
   所定の逓倍数で逓倍する周波数逓倍手段を備えた ことを特徴とするディジタル位相比較器。