JPH02280415A - 周波数変換器 - Google Patents

周波数変換器

Info

Publication number
JPH02280415A
JPH02280415A JP2062494A JP6249490A JPH02280415A JP H02280415 A JPH02280415 A JP H02280415A JP 2062494 A JP2062494 A JP 2062494A JP 6249490 A JP6249490 A JP 6249490A JP H02280415 A JPH02280415 A JP H02280415A
Authority
JP
Japan
Prior art keywords
frequency
phase
output
binary
binary radix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2062494A
Other languages
English (en)
Inventor
Tzafrir Sheffer
ツァフリー・シェファー
Eric Drucker
エリック・ドルーカー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fluke Corp
Original Assignee
John Fluke Manufacturing Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by John Fluke Manufacturing Co Inc filed Critical John Fluke Manufacturing Co Inc
Publication of JPH02280415A publication Critical patent/JPH02280415A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明は、数値制御された発振器に関するもので、か
つ特に、任意の周波数で任意の波形を発生させることの
できる直接デジタル波形シンセサイザに関するものであ
る。詳述すれば、この発明は波形周波数の１０進法仕様
を可能にする直接デジタルシンセサイザ（ＤＤＳ）およ
び方法論に関するものである。
背景技術 デジタル波形シンセサイザは試験機器の中で、および基
準波形源としてよく知られており、かつ広く使用されて
いる。現代の通信および他の電子機器において典型的に
は０．１Ｈｚから数Ｈｚまでの広域周波数にわたり、か
つ典型的には０．１Ｈｚの高周波数分解能の波形を発生
することのできるようなシンセサイザを開発することが
必要となってきている。当該技術において、所望周波数
を１０進数として特定することが通常となっているので
、当該業界では直接デジタルシンセサイザには典型的に
は１０ＭＨｚの（そのためには高精度発振器が容易に入
手できる）１０進関連基準周波数源を使用することがほ
ぼ標準となっている。
また、この規約のために基準周波数から所望周波数を発
生させるために合成された信号の位相を累算する２進化
１０進数（ＢＣＤ）加算器を使用することが通常である
。ジャクソンによる米国特許箱３，７３５，２６９号に
開示された配置はそのような配置を代表するものである
。
ここで使用されるように、用語“基数（ｒａｄｉ×）＃
は数の数式の基本単位の基（ｂ　ａ　ｓ　ｅ）を表示す
ることに使用されるであろう。たとえば、２進基数の数
は各々が２の累乗として表現される一連の数としてのみ
表現され、かつ動作され、それに対して、２進化１０進
数のような非２進基数は特に非２進数に基づく桁単位（
たとえば１０）を有し、その値は当該技術において通常
なように、４つの２進数で表現され、そのうちのいくら
かの可能な組合わせは使用されない。
通常のＤＤＳ　１０のブロック図が第１図に示される。
このブロック図は１０進法のＤＤＳ、または２進法のＤ
ＤＳのどちらかを代表するものである。ＤＤＳは、その
第１段として、位相アキュムレータ１１を有し、そのた
めの可能な形状が第２図により詳しく示され、基準信号
源Ｆ「および整数位相インクリメントＮを特定するスイ
ッチまたはレジスタのような他の手段から入力を受ける
。
この位相アキュムレータは典型的には任意の数Ｎへプリ
セット可能な数列表示位相を発生させるための累算する
加算器またはカウンタまたは他の手段であり、それは次
に同時的な位相位置で波形の振幅値を得るために波形メ
モリまたはルックアップテーブルのようなウェーブテー
ブル１２に与えられるアドレスを発生させる。代わりに
、マツピングまたは論理素子または位相−振幅変換を行
なうことまたはマツピングをすることのできる任意の装
置のような他の配置が使用されることができる。メモリ
の出力は入力基準周波数と同期してラッチ１３でラッチ
され、かつデジタル−アナログ変換器１４へ印加される
。Ｄ／Ａ変換器の出力はそれからろ波され、ナイキスト
周波数より高いスプリアス周波数成分を除去し、かつこ
のようにして所望周波数で所望波形を発生する。この配
置は当該技術においてよく理解されており、かつさらな
る詳細な開示は必要とは考えられない。もしＤＤＳが１
０進法関連態様でおこなうことが望まれるなら、たとえ
ば、ＢＣＤまたは同様の１０準コード中のアドレスを累
算しまたは計算し、かつ与える論理回路を使用して、位
相アキュムレータは必然的に１０進基数態様で組織され
るであろう。
オペレータの便益を最大にする一方で、波形合成のため
に１０進基数を使用することはハードウェア、効率性お
よび精度の立場からすると多くの欠点を有する。それら
の欠点は主としてＢＣＤは記憶、ラッチなどに関して純
粋な２進数に比べ約６０％の効率性しかなく、２進数で
は１６個（アドレス）のところが、１０個のアドレスを
アクセスするために４ビツト必要とするという事実から
起こる。さらに高位相分解能での位相累算は繰上げ動作
を必要とし、それはよく理解されており、かつ特に複雑
でないが、成る有限な時間間隔を必要とするより多くの
論理動作を必要とする。これは高周波数合成における大
いなる制限を表わす。
最小限の設計としてそのような動作の調節は複雑なりロ
ック配置を必要とし、かつ位相アキュムレータの中、ま
たは、たとえば、波形メモリ、またはデジタル−アナロ
グ変換器などのようなシステム中の他の場所でタイミン
グの不正確さを招く傾向にある。そのようなタイミング
エラーは、次に、出力波形に歪み、およびスプリアス信
号の形でエラーを招き、波形の忠実度の劣化に終わる傾
向にある。上記の方法はすべてが２進法のシステムに比
べ波形メモリの使用に際し効率も良くない。メモリアク
セスもまた損なわれる、なぜなら、波形メモリアドレス
は、非１０進法の場所から欠けているであろうコードの
ために逐次走査されないかもじれないからである。
デジタル波形発生器の他の既知のタイプはオペレータの
便益を大いに犠牲にして、かつ設計が困難であるという
何らかの犠牲を払って全般にわたって２進法設計を用い
ることによってこれらの問題を回避してきた。詳述すれ
ば、もし１０進法で特定された周波数を正確に発生する
ことが望まれるのなら基準周波数は２の非整数の累乗で
なくてはならず、それは最初の基準発振器設計の間に１
０進法で特定するには困難で、かつ複雑なモニタリング
配置なしでは維持するのに困難である。また、デジタル
波形シンセサイザがともに使用されるところの電子機器
は１０進法関連のクロックを有しがちであるのでコヒー
レンスは確立し、かつ維持するのに同様に困難である。
最後に合成された波形の周波数の精度および分解能は１
０進表記で特定するのは困難であり、かつそのような周
波数または周波数分解能におけるエラーの影響は予測す
るのが困難で、さらに、非１０進法システムの使用にお
いてはオペレータへの困難を悪化させる。
基準源と発振器のコヒーレンスを得るために多くの試み
が使われてきた。これらのうちで位相ロックループが最
も望ましいものとして考えられている、なぜなら、それ
らはよく理解されており、かつ比較的少数の簡単な構成
要素のみを必要とし、かつそれゆえ集積回路チップ上で
他の回路との集積化および包含によく適合しているから
である。
波形合成システムにおいて、周波数コヒーレンスを維持
するために位相ロックループを使用するシステムでは、
合成された波形の周波数を変化させることが望まれたと
き、位相ロックループ中の部分因子を変化させることに
よってそのようにすることが通常だったという点で、別
の問題に遭遇している。これは位相ロックループのロッ
ク状態が再確立される一方で成る有限獲得時間のための
位相コヒーレンスの損失に帰着する。この有限獲得時間
のために、位相ロックループとの位相コヒーレンスを維
持した信号発生器は複数の位相ロックループ、または波
形メモリ操作のような複雑な配置に頼ることなく迅速な
周波数の切換えが必要とされる周波数シフトキーインク
のようないくらかの応用に必要な信号を発生させるには
不適合である。
それゆえ、要約すれば、先行技術は高精度、高分解能、
および高忠実度の能力を備え、合成された周波数が変化
させられたときに獲得時間なしで、かつオペレータに使
いやす（，１０進法で特定された分解能、および１０進
法ベースの周波数基準源とのコヒーレンスで１０進関連
および１０進法で特定された周波数を発生することもで
きる直接デジタルシンセサイザ（ＤＤＳ）を与えること
ができていない。
発明の開示 それゆえに、この発明の目的は、１０進法の、または他
の非２進基数関連基■周波数源と２進基数位相アキュム
レータを有する直接デジタルシンセサイザとの間にイン
ターフェイスを提供することである。
この発明のさらなる目的は、任意の周波数源と２進基数
位相アキュムレータをＨするＤＤＳの出力との間のコヒ
ーレンスを維持する周波数変換器を提供することである
。
この発明の別の目的は、基準周波数が発生させられる態
様にかかわらず、ＤＤＳ内で２進位相累算を使用しなが
ら、ＤＤＳの出力と基準周波数源との間のコヒーレンス
を維持する方法を提供することである。
この発明のさらに別の目的は、１０進法ベースの分解能
を与える２進ハードウエアを使用する周波数変換器を提
供することである。
この発明のその上のさらなる目的は、出力周波数が変化
させられる間に基準信号とのコヒーレンスを維持する直
接デジタル波形シンセサイザを提供することである。
この発明の付加的な目的は、基県周波数とのコヒーレン
スを維持するために位相ロックループの使用と矛盾のな
い可変の周波数信号を抽出する方法を提供することであ
る。
この発明のさらなる付加的な目的は、直接デジタル波形
合成に固有の他の既知の利点を維持する一方で、この発
明の上記および他の目的を達成することである。
このように、この発明の局面に従って非２進基数を有す
る基準源から２進周波数を発生するための周波数変換器
を含む装置が提供される。周波数変換器は電圧制御発振
器と、帰還経路とを含む位相ロックループを備え、帰還
経路は電圧制御発振器出力を受けて任意の数によってそ
の周波数を除算するための２進基数位相アキュムレータ
と、２進位相アキュムレータの出力と基準源からの出力
との相対位相に依存する電圧を発生する位相検波器とを
含む。このように電圧制御発振器は基準源の出力とコヒ
ーレントな周波数で発振するようにされ、かつ２進ベー
スのアキュムレータ、または他の配置と互換性のあるよ
うにされる。
この発明のさらなる局面に従って、非２進基数基準周波
数源および２進基数位相アキュムレータを有し、かつ前
記基準源からコヒーレントな２進関連周波数を発生する
ための周波数変換器を有するコヒーレントデジタル周波
数シンセサイザが提供される。周波数変換器は電圧制御
発振器と帰還経路とを含む位相ロックループを備え、帰
還経路は、電圧制御発振器からの出力を受け、かつ任意
の２進基数の数でその出力周波数を除算するさらなる２
進基数位相アキュムレータと、２進位相アキュムレータ
の出力と基準源からの出力との相対位相に依存する電圧
を発生する位相検波器とを含む。
この発明のさらに別の局面では、基準周波数の位相と２
進基数の数によって除算されたＶＣＯの出力との比較か
ら抽出された制御電圧で基準周波数源と波形シンセサイ
ザ回路との中間の発振器の周波数を制御することを含み
、非２進基準周波数源と２進基数位相アキュムレータを
有する波形シンセサイザ回路との間でインターフェイス
するための方法が提供される。
この発明の付加的な局面に従って直接デジタル波形シン
セサイザの位相−振幅変換手段にアクセスするために用
いられる位相アキュムレータに類似する位相ロックルー
プに付加的な位相アキュムレータを設けることによって
、直接デジタル波形合成の機敏さ、および出力周波数の
変化の間中維持されるべき基準周波数とのコヒーレンス
の両方が可能となる、なぜなら、付加的位相アキュムレ
ータの除算ファクタまたはカウント増分は出力周波数を
変化させるように変更される必要はないからである。
このように、この発明は、当該技術においてよく知られ
、かつ慣用的な態様で高精度で発生された１０進関連基
準周波数を受けることができ、かつオペレータに完全に
わかりやすい態様で１０進関連基準周波数とコヒーレン
トで、かつＤＤＳで２進基数位相アキュムレータの使用
を許容する周波数を発生することができる特別なタイプ
の周波数変換器を提供することによって、先行技術の上
述の困難を克服する。
この発明の上記、および他の目的および特徴は添付図面
を参照してこの発明の以、下の詳細な説明から当業者に
明らかとなるであろう。
この発明を実施するベストモード 第２図は、この発明に従った直接デジタル波形シンセサ
イザおよび周波数変換器において位相アキュムレータと
して使われることのできる回路のブロック図を示す。こ
の位相アキュムレータは加算器３５およびラッチ３６を
含む。動作において、デジタル数Ｎが一方の入力に印加
され、かつラッチの内容が他方へ印加されるであろう。
２つの入力の加算が行なわれ、かつ結果はこの場合は基
準周波数ｆ、のクロック信号によってゲートされるラッ
チ３５によって並列にラッチされる。その後、Ｎは再び
ラッチ３６でラッチされた前の和に加算され、かつこの
工程は繰返される。
インプットＮの接続ならびにラッチおよび加算器の接続
は任意の数、ｎ個のラインを介して並列になされる。出
力は並列接続の幅のどの所望部分にオ）たってもとられ
ることができる、なぜならば、それは第４図で示される
直接デジタル波形シンセサイザの部分にあるからである
。明らかに、出力は同様に並列接続の全幅にわたってと
られることができる。もし、出力が好ましい実施例にお
けるように、全幅よりも少ない幅にわたってとられると
すれば、位相アキュムレータ出力の最上位ビットが使わ
れる。同様に、位相ロックループの目的で最上位ビット
またはオーバフローのみが第３図の位相検波器２４への
入力として好ましくは使われ、それによって位相アキュ
ムレータはプログラム可能な除算器の態様で機能する。
この発明で使われる位相アキュムレータにおいて、ｎは
好ましくは２８の値をとるであろうが、位相アキュムレ
ータの動作の図示の目的のためにｎ−３と仮定する。も
し、Ｎが１に等しくなるように設定されると出力数列は
０．１，２，３．４゜５．６，７，０．１などとなるで
あろう。Ｎ−２に対しては数列は０．　２．４．６．　
０．２などとなるであろう。同様に、Ｎ−３に対しては
数列は０、　３．６．　１．４．　７．　２．　５．０
．　３などとなるであろう。
第３図は、この発明の新規な局面を示す。第４図に示さ
れ、かつ構造上第１図のＤＤＳ１．０のそれに類似する
２進ＤＤＳ３０に先立って、帰還経路がさらなる位相ア
キュムレータ２３を含むという事実によって主に特徴づ
けられるデジタル位相ロックループ２０が配置される。
このさらなる位相アキュムレータ２３はプリセットされ
た増分ＮＢだけ２進基数の任意の数へ繰返しカウントす
るように配列され、かつＮＢとして特定される整数の子
めプログラムされた数によって電圧制御発振器ｖＣＯの
出力を除算する役割を果たす。このさらなる位相アキュ
ムレータＢ　　２３の出力は、基準周波数ｆ「と２進位
相アキュムレータ８　２３の出力との間の位相差に基づ
く電圧を出力する位相検波器２４へ与えられる。位相検
波器２４は典型的に２つの入力信号ｆ、およびｆ３の前
縁または後縁で作動する。しかしながら、当該技術にお
いてよく認識された他の配置は位相比較に等しく適して
いる。位相検波器によって発生された電圧はフィルタ２
１で低域フィルタされ雑音を除去し、かつ安定性を与え
、かつそれから電圧制御発振器（ＶＣＯ）２２の動作周
波数を制御するのに使われる。当該技術においてよく理
解されているように、この配置は基準周波数のＮ８倍に
正比例した周波数で波形の安定したコヒーレント源を与
えるであろう。位相ロックループのロック状態の下では
、位相アキュムレータ８　２Ｂによって除算されるＶＣ
Ｏの出力ｆ０は基準周波数ｆ「に等しいであろう。それ
ゆえ、第４図のＤＤＳ３０への信号出力は、ｆ、が得ら
れる態様に関係なく、ｆ「にコヒーレントなりＤＳによ
って波形の合成を許容するであろう周波数にあるであろ
う。このように、第３図の特定な位相ロックループを含
むことは便利な１０進法ベースの周波数発生を２進ＤＤ
Ｓのハードウェア効率、高分解能、高忠実度の特徴とイ
ンターフェイスさせることを許容する。
図面の参照のために、以下の用語が使われる。
ｆｒは、基準周波数であり、 ｆｏは、ＶＣＯの制御周波数出力であり、かつｆ、は、
位相比較器のための同期周波数である。
この、別の方法で相客れない配置をインターフェイスす
ることが事実上達成させられるということを詳しく示す
ために、以下の厳密な数理解析が与えられる、そこでは
、 ｆｏｎｔは、ＤＤＳの出力周波数であり、ｎは、ＤＤＳ
位相アキュムレータの整数分解能（ビット単位で）であ
り、 Ｎは、整数位相増分（０≦Ｎ＜２”）であり、かつ ｆＣＩＯｃｉは、位相アキュムレータへの基準クロック
入力である。
２進ＤＤＳ出力周波数は （１）　　　ｒｏｕｔ−ｒｃｌｏｃｃ（Ｎ／２’）によ
って与えられ、 ＤＤＳの周波数分解能は導関数によって与えられる。
（２）　　　ｄｆ’　−ｄｆｏ　ｕ　ｔ　−ｄ　（ｆｃ
ｌｏｃｋ　（Ｎ／　２’　））ｄＮ　　　　　ｄＮ それゆえ、ｄ　ｆ　”　ｆ　ｃ　Ｉ　Ｏｃ　ｈ　／　２
°　（Ｈｚ／ｃｏｕｎｔ）である。
２進ＤＤＳの位相分解能は、 （３）　　ｄＮ−１／ｄ　ｆ。
によって与えられる。
第４図を参照して、ＤＤＳＡ３０の出力の周波数は （４）　　　ｆｏｕｔ”ｆｅ（ＮＡ／２　　　）。
によって与えられる。
同様に、位相ロックループの位相アキュムレータの出力
は、 （５）　　　ｆｌ−ｆｃ（Ｎａ／２　　　）。
によって与えられ、かつ位相ロックループの口・ツク状
態の条件の下で、 （６）　　ｆ、−ｆ、。
方程式（５）に代入することにより、 ｆｒ　−ｆｃ　　（Ｎａ／２　　　）ｏｒ（７）　　　
ｆｃ＝ｆｒ　　（２°”／Ｎａ）。
方程式（７）を方程式（４）に代入することにより （８）　　ｆｏ　ｕ　ｔ　””ｆｒ　　（２”／Ｎａ　
）（ＮＡ　／２°４）簡単にするために、ｎ　Ａ−１３
＝　ｎ　％すなわち、両位相アキュムレータが同じ分解
能（ｎ）であると仮定すると、 （９）　　　ｆｏｕｔ−ｆｒ　　（ＮＡ／Ｎａ）。
出力周波数ｆｏｕｔが基準周波数ｆｒの従属変数である
ので、方程式（８）はコヒーレンスを確立する。方程式
（９）もまたＮＡおよびＮａのすべての値に対し有効で
あるので、一方が固定されることができ、かつ他方がプ
ログラム可能であり得る。
方程式（９）より、ｒｒに対するｆｏｕｔの比を定める
のは、Ｎａに対するＮ、の比であるということも注目さ
れるべきである。方程式（８）は２つの位相アキュムレ
ータが異なった分解能である（たとえば、それらが異な
るビット数ｎを含むように配列されている）より一般的
な場合に真であり、かつコヒーレンスを確立するという
ことも注目されるべきである。上記分担の目的のために
、両位相アキュムレータがビット単位で同じ分解能ｎを
有するように配列されると仮定された一方、実際はこれ
がそうである必要はない。もし、分解能が異なるとすれ
ば、上記の分析の方程式（８）は２つの項２′″ｌＡお
よび２ｎｓの比である定数を含むことによってのみ上に
与えられた方程式（９）と異なるであろう。
同様に、ｆｏｕｔは１０進増分で発生され、または変化
させられ得るということが図示されるであろう。方程式
（７）を方程式（２）に代入して、ｄｒＡ　−ｆ　Ｃ／
２°Ａ−ｆ、　（２°’／Ｎａ　）（１／２’″＋４　
）または、 （１０）　　ｄｌ−ｒ、　ｘ２（ＩＭ−ｎＡ）Ｂ これは、ｆ、は１０進数であるので、１０進周波数分解
能のためにｄｆが１０進数でなくてはならないであろう
し、それは、上記比を１０進数にすることによって選ば
れることができ、それは、順に、この発明の１０進周波
数分解能を確立するということを意味する。
たとえば、ＩＨｚ〜１００ＫＨｚの周波数範囲でのコヒ
ーレントＤＤＳを、０．０１Ｈｚ分解能および１００Ｋ
Ｈｚ、ｌ準周波数と考え、かつ両方のアキュムレータが
ｎ−２８ビツトの分解能を有すると考える。ｆ、を基準
周波数ｆ、に等しくするであろう固定位相値Ｎ８はこれ
らの値を方程式（１０）へ代入することから計算される
ことができ、かつ次のとおりである。
Ｎ　Ｂ　−ｆ　ｒ　／　ｄ「−１００ＫＩ（ｚ／　０．
０１Ｈｚ−１０’方程式（９）を使ってＮＡの値のテー
ブルは以下の関係から組立てられることができる。
ｆｏ　ｕ　ｔ　−ｒ　ｒ　（ＮＡ　／Ｎａ　）　−１０
０ＫＨ２（ＮＡ　／１０’　）−０，０１ＮＡ　。
ｖＣＯの周波数を計算する必要が今までなく、かつ実際
にｖＣＯ自体の設計の付帯的事物としてそのようにする
必要があるのみであるということは注目すべきことであ
る、なぜならばその動作は専ら当業者には明らかである
からである。上記の例に従ってｖＣＯの設＋ｉ　ｌ’周
波数を決定するために、かつ方程式（７）を用いて ｒｃ　−ｒｒ　（２’　／Ｎａ　）−１００ＫＩＩｚ（
２”　／１０　’　）＝２．Ｈ４３，、、ＭＩＩｚ 前述の数理解析のすべてが実験的に実証され、かつその
解析によって投影されたように機能するということが見
い出された。
ＶＣＯ２２によって与えられるように上記のように計算
された稀な非１０進関連周波数はオペレータ介在なしで
この発明の位相ロックループ部分によって自動的に、か
つ安定して維持される。この周波数はｆ、が第１図の先
行技術ＤＤＳへ印加されたのと正確に同じ態様で第４図
のＤＤＳへ印加されることができ、より便利なｌＯ進関
連基準周波数が第４図のより効率的で、かつより高い性
能の２進デジタル回路３１．３２て用いられることを可
能にする。
前述より、位相ロックループの付加はそれ自体当該技術
においてよく理解されているが、しかし、帰還経路に２
進基数位相アキュムレータを含むように構成されており
、２進および１０進ベースのＤＤＳ配置の両方の最良の
特徴の実現を可能にすることがわかることができる。以
上に開示されたこの発明は、先行技術を越える多くの利
点を与え、かつ集積回路としては製作に簡単で費用がか
からず、かつ適合している。必要とされる回路素子が少
ない数であるということも直接デジタル波形シンセサイ
ザで、または単一チップ上での使用を代表するように、
単一機器に複数の類似した回路を含むのを容易にする。
さらに、同じ技術および装置は、たとえば電子楽器、ま
たは特に、高速、高分解能および高忠実度で基数変換が
必要とされる画像解析器のようなメモリ、または他の装
置の走査を含む他の計数、もしくは累積演算環境におけ
る交さのためのような直接デジタル波形合成の環境を越
える広い適応性を有するということが当業者に理解され
るであろう。好ましい環境は、池の装置において波形の
代替源として典型的に使用される高精度で複雑な波形を
発生するためのテスト機器にあるので、この発明もまた
航行、同報通信、振動波動システム、電気通信その低量
種類のもののような信号の最初の源のような他の装置す
べてに適用し得るということも理解されるであろう。
このように、この発明を十分に説明したので、この発明
の多くの変形は開示された発明の精神および範囲から逸
脱することなく当業者に明白になるであろうことは明ら
かである。それゆえに、ＤＤＳの情況における開示は例
示を目的としたもので、かつ制限を目的としたものでは
ないことが心に留められるべきである。開示された発明
の範囲は、前掲の特許請求の範囲のみによって制限され
るべきであると意図される。
【図面の簡単な説明】
第１図は、２進の、または１０進の基数波形発生へ適用
できる従来のＤＤＳのブーツ２図である。 第２図は、この発明で使用されることのできる位相アキ
ュムレータのブロック図である。 第３図は、この発明の全体のブロック図である。 第４図は、第３図に含まれるＤＤＳを示すブロック図で
ある。 図において、１０はＤＤＳ、１２はウェーブテーブル、
１３はラッチ、１４はデジタル−アナログ変換器、２０
はデジタル位相ロックループ、２１はフィルタ、２２は
電圧制御発振器、２３は位相アキュムレータ、２４は位
相検波器、３０は２進ＤＤＳ、３５は加算器、３６はラ
ッチである。

Claims (10)

    【特許請求の範囲】
  1. （１）非２進基数を有する基準周波数源から２進周波数
    を発生するための周波数変換器であって、 電圧制御発振器および帰還経路を含む位相ロックループ
    を含み、 前記経路は、 ａ）前記電圧制御発振器の出力を受け、かつ任意の２進
    基数の数で前記電圧制御発振器の前記出力の周波数を除
    算する２進基数位相アキュムレータと、 ｂ）前記２進基数位相アキュムレータの出力と前記基準
    源からの出力との相対位相に依存する電圧を発生する位
    相検波器とを含み、 それによって、前記電圧制御発振器は前記基準源の前記
    出力と異なる、しかしコヒーレントな周波数で発振する
    ように作られる、周波数変換器。
  2. （２）前記位相ロックループが、さらに、前記位相検波
    器の出力と前記電圧制御発振器の入力との間に接続され
    た低域フィルタを含む、請求項１記載の周波数変換器。
  3. （３）非２進基数基準周波数源および２進基数位相アキ
    ュムレータを有するコヒーレントデジタル周波数シンセ
    サイザであって、 非２進基数を有する前記基準源から２進周波数を発生さ
    せるための周波数変換器と、 電圧制御発振器および帰還経路を含む位相ロックループ
    とを含み、 前記経路は、 ａ）前記電圧制御発振器の出力を受け、かつ任意の２進
    基数の数で前記電圧制御発振器の前記出力の周波数を除
    算するさらなる２進基数位相アキュムレータと、 ｂ）前記さらなる２進基数位相アキュムレータの出力と
    前記基準源からの出力との相対位相に依存する電圧を発
    生する位相検波器とを含む、コヒーレントデジタル周波
    数シンセサイザ。
  4. （４）前記位相ロックループがさらに、前記位相検波器
    の出力と前記電圧制御発振器の入力との間に接続された
    低域フィルタを含む、請求項３記載のコヒーレントデジ
    タル周波数シンセサイザ。
  5. （５）さらに、前記２進基数位相アキュムレータに応答
    して、瞬間振幅値へ位相値をマップする手段を含む、請
    求項３記載のコヒーレントデジタル周波数シンセサイザ
    。
  6. （６）前記マッピング手段がルックアップテーブルメモ
    リである、請求項５記載のコヒーレントデジタル周波数
    シンセサイザ。
  7. （７）直接デジタルシンセサイザにおいて、非２進基準
    周波数源と２進基数位相アキュムレータを有する波形シ
    ンセサイザ回路との間でインターフェイスするための方
    法であって、 前記基準周波数源と前記波形シンセサイザ回路との中間
    の発振器の周波数を制御電圧で制御する段階と、 前記発振器の出力の周波数を２進基数の数で除算する段
    階と、 すぐ前の工程の除算された周波数の位相と、基準周波数
    の位相とを比較して、前記制御電圧をそれの相対位相に
    応答して発生する段階と、 前記制御電圧を前記電圧制御発振器に印加する段階とを
    含み、 それによって、前記電圧制御発振器が、前記基準周波数
    にコヒーレントで、かつ前記波形シンセサイザの前記２
    進基数位相アキュムレータと適合できる周波数を発生す
    る、方法。
  8. （８）制御可能な２進基数位相アキュムレータおよび位
    相−振幅変換手段を有する電気波形シンセサイザであっ
    て、 さらなる制御可能な２進基数位相アキュムレータを含む
    位相ロックループを有する周波数変換器と、前記さらな
    る２進基数位相アキュムレータの出力および基準周波数
    入力に応答する位相検波器と、前記位相検波器に応答す
    る可変周波数発振器とを含み、前記周波数変換器が前記
    基準周波数入力を受け、かつ前記基準周波数入力にコヒ
    ーレントな選択された周波数の出力を発生させ、 それによって、前記電気波形シンセサイザの出力の周波
    数が前記制御可能な２進基数位相アキュムレータおよび
    前記さらなる２進基数位相アキュムレータの少なくとも
    １つの制御によって変化させられることができる、電気
    波形シンセサイザ。
  9. （９）請求項８記載の電気波形シンセサイザにおいて、
    さらに、前記制御可能な２進基数位相アキュムレータお
    よび前記さらなる２進基数位相アキュムレータを独立し
    て制御するための手段を含み、 それによって、前記基準周波数入力とのコヒーレンスが
    前記さらなる制御可能な２進基数位相アキュムレータに
    より維持されながら、前記出力周波数は前記制御可能な
    ２進基数アキュムレータの制御によって自由に変化させ
    られることができる、電気波形シンセサイザ。
  10. （１０）組合わせにおいて、２進基数位相累算手段を有
    する直接デジタル波形シンセサイザおよびさらなる２進
    基数累算手段を有する位相ロックループであって、前記
    さらなる２進基数累算手段は基準周波数信号を受け、か
    つ選択された周波数の信号を前記直接デジタル波形シン
    セサイザへ出力する、直接デジタル波形シンセサイザお
    よび位相ロックループ。
JP2062494A 1989-03-17 1990-03-13 周波数変換器 Pending JPH02280415A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US325,359 1989-03-17
US07/325,359 US4951004A (en) 1989-03-17 1989-03-17 Coherent direct digital synthesizer

Publications (1)

Publication Number Publication Date
JPH02280415A true JPH02280415A (ja) 1990-11-16

Family

ID=23267556

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2062494A Pending JPH02280415A (ja) 1989-03-17 1990-03-13 周波数変換器

Country Status (3)

Country Link
US (1) US4951004A (ja)
EP (1) EP0388313A3 (ja)
JP (1) JPH02280415A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272815A (ja) * 2008-05-02 2009-11-19 Mitsubishi Electric Corp 多周波発振装置

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130671A (en) * 1990-12-26 1992-07-14 Hughes Aircraft Company Phase-locked loop frequency tracking device including a direct digital synthesizer
US5184092A (en) * 1990-12-26 1993-02-02 Hughes Aircraft Company Phase-locked loop frequency tracking device including a direct digital synthesizer
US5184093A (en) * 1991-03-08 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Frequency synthesizer
US5146186A (en) * 1991-05-13 1992-09-08 Microsource, Inc. Programmable-step, high-resolution frequency synthesizer which substantially eliminates spurious frequencies without adversely affecting phase noise
JPH05191304A (ja) * 1992-01-08 1993-07-30 Nec Corp 送受信装置用シンセサイザ
JPH06132816A (ja) * 1992-06-08 1994-05-13 Sony Tektronix Corp 位相ロックループ回路
US5371765A (en) * 1992-07-10 1994-12-06 Hewlett-Packard Company Binary phase accumulator for decimal frequency synthesis
US5329260A (en) * 1992-07-17 1994-07-12 Ii Morrow Inc. Numerically-controlled modulated oscillator and modulation method
JP2825045B2 (ja) * 1992-08-05 1998-11-18 日本電気株式会社 周波数シンセサイザ
JPH06164388A (ja) * 1992-11-25 1994-06-10 Nec Corp 周波数シンセサイザー
US5313173A (en) * 1993-04-26 1994-05-17 Ericsson Ge Mobile Communications Inc. Quadrature modulated phase-locked loop
FI93505C (fi) * 1993-05-03 1995-04-10 Nokia Telecommunications Oy Numeerisesti ohjattu oskillaattori ja digitaalinen vaihelukittu silmukka
US5467294A (en) * 1994-03-09 1995-11-14 Hu; Vince High speed, low power direct digital synthesizer
US5517156A (en) * 1994-10-07 1996-05-14 Leader Electronics Corp. Digital phase shifter
US5604679A (en) * 1994-10-17 1997-02-18 Nomadic Technologies, Inc. Signal generating device using direct digital synthesis
US5638010A (en) * 1995-06-07 1997-06-10 Analog Devices, Inc. Digitally controlled oscillator for a phase-locked loop providing a residue signal for use in continuously variable interpolation and decimation filters
DE19653022C2 (de) * 1996-12-19 1999-08-19 Bosch Gmbh Robert Frequenzsynthesizer
US6066967A (en) * 1997-02-07 2000-05-23 Sensytech, Inc. Phase-coherent frequency synthesis with a DDS circuit
WO1999013581A1 (de) * 1997-09-10 1999-03-18 Siemens Aktiengesellschaft Schaltung zum erzeugen eines signals mit einstellbarer frequenz
US6366174B1 (en) * 2000-02-21 2002-04-02 Lexmark International, Inc. Method and apparatus for providing a clock generation circuit for digitally controlled frequency or spread spectrum clocking
US7092476B1 (en) * 2001-12-06 2006-08-15 Cirrus Logic, Inc. Direct synthesis clock generation circuits and methods
JP4660409B2 (ja) * 2005-09-22 2011-03-30 ジーイー・メディカル・システムズ・グローバル・テクノロジー・カンパニー・エルエルシー ダイレクト・デジタル・シンセサイザ、送信・検波用ダイレクト・デジタル・シンセサイザおよびｍｒｉ装置
US7514970B2 (en) * 2006-08-23 2009-04-07 Giga-Tronics, Inc. Decimal frequency synthesizer
JP4369497B2 (ja) * 2007-05-17 2009-11-18 株式会社日立製作所 ダイレクト・デジタル・シンセサイザおよびそれを用いた核磁気共鳴装置
JP5821846B2 (ja) * 2010-06-29 2015-11-24 日本電気株式会社 周波数変換器およびそれを用いた受信機
US8570203B2 (en) 2010-08-27 2013-10-29 M.S. Ramaiah School Of Advanced Studies Method and apparatus for direct digital synthesis of signals using Taylor series expansion
TW201424272A (zh) * 2012-12-11 2014-06-16 Princeton Technology Corp 數值控制振盪器以及數位鎖相迴路
RU2597477C1 (ru) * 2015-05-13 2016-09-10 Акционерное общество "Научно-производственное предприятие "Радар ммс" Синтезатор частот

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5357729A (en) * 1976-11-04 1978-05-25 Fujitsu Ltd Frequency control system
JPS5799007A (en) * 1980-12-12 1982-06-19 Fujitsu Ltd Voltage controlled variable frequency oscillator
JPS5850802A (ja) * 1981-09-19 1983-03-25 Anritsu Corp 多周波デイジタル正弦波発生装置
JPS601048B2 (ja) * 1979-05-02 1985-01-11 東レ株式会社 流体流路形成用管路構造体
JPS6227864A (ja) * 1985-07-29 1987-02-05 Pioneer Electronic Corp 累算回路
JPS62139478A (ja) * 1985-12-13 1987-06-23 Nec Home Electronics Ltd 複合同期信号の水平位相同期回路
JPS6315767A (ja) * 1986-07-08 1988-01-22 Mitsubishi Electric Corp 印字装置のためのヘツドの通電時間制御方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3735269A (en) * 1971-10-29 1973-05-22 Rockland Systems Corp Digital frequency synthesizer
FR2194075B1 (ja) * 1972-07-27 1976-08-13 Materiel Telephonique
US3882403A (en) * 1974-03-14 1975-05-06 Gen Dynamics Corp Digital frequency synthesizer
US3949304A (en) * 1975-01-23 1976-04-06 Narco Scientific Industries, Inc. Fractional megahertz counter for improved digital synthesizer
US3949305A (en) * 1975-01-23 1976-04-06 Narco Scientific Industries, Inc. Digital synthesizer
US4144579A (en) * 1977-07-25 1979-03-13 Rca Corporation Arithmetic synthesizer frequency generation with reduced phase jitter
US4134072A (en) * 1977-09-06 1979-01-09 Rca Corporation Direct digital frequency synthesizer
US4145667A (en) * 1977-09-13 1979-03-20 Bell Telephone Laboratories, Incorporated Phase locked loop frequency synthesizer using digital modulo arithmetic
US4240034A (en) * 1978-09-11 1980-12-16 Raytheon Company Digital frequency synthesizer
GB2068185B (en) * 1980-01-21 1983-06-22 Philips Electronic Associated Frequency synthesiser of the phase lock loop type
US4563657A (en) * 1982-03-15 1986-01-07 Codex Corporation Frequency synthesizer and digital phase lock loop
US4752902A (en) * 1985-07-08 1988-06-21 Sciteq Electronics, Inc. Digital frequency synthesizer
US4745371A (en) * 1985-08-02 1988-05-17 Libera Developments Limited Phase-locked digital synthesizer
US4855683A (en) * 1987-11-18 1989-08-08 Bell Communications Research, Inc. Digital phase locked loop with bounded jitter

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5357729A (en) * 1976-11-04 1978-05-25 Fujitsu Ltd Frequency control system
JPS601048B2 (ja) * 1979-05-02 1985-01-11 東レ株式会社 流体流路形成用管路構造体
JPS5799007A (en) * 1980-12-12 1982-06-19 Fujitsu Ltd Voltage controlled variable frequency oscillator
JPS5850802A (ja) * 1981-09-19 1983-03-25 Anritsu Corp 多周波デイジタル正弦波発生装置
JPS6227864A (ja) * 1985-07-29 1987-02-05 Pioneer Electronic Corp 累算回路
JPS62139478A (ja) * 1985-12-13 1987-06-23 Nec Home Electronics Ltd 複合同期信号の水平位相同期回路
JPS6315767A (ja) * 1986-07-08 1988-01-22 Mitsubishi Electric Corp 印字装置のためのヘツドの通電時間制御方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272815A (ja) * 2008-05-02 2009-11-19 Mitsubishi Electric Corp 多周波発振装置

Also Published As

Publication number Publication date
EP0388313A3 (en) 1991-11-06
EP0388313A2 (en) 1990-09-19
US4951004A (en) 1990-08-21

Similar Documents

Publication Publication Date Title
JPH02280415A (ja) 周波数変換器
Riley et al. Delta-sigma modulation in fractional-N frequency synthesis
US7205800B2 (en) Clock frequency divider circuit
KR100237539B1 (ko) 주파수 합성기
US5371765A (en) Binary phase accumulator for decimal frequency synthesis
US7015733B2 (en) Spread-spectrum clock generator using processing in the bitstream domain
US6396313B1 (en) Noise-shaped digital frequency synthesis
JPH0548003B2 (ja)
US8194186B2 (en) Receiver capable of generating audio reference clock
JPH06132816A (ja) 位相ロックループ回路
CN111642139B (zh) 频率调节器及其频率调节方法、电子设备
KR960036338A (ko) 가변 분주비를 설정하는 장치 및 방법과 이를 활용한 장치
JP2000151284A (ja) 直接デジタルシンセサイザ
KR970055570A (ko) 혼합형 주파수 합성기
EP3907889A1 (en) Frequency locked loop, electronic device, and frequency generating method
JP3536426B2 (ja) 波形発生器
JPH0832350A (ja) 周波数シンセサイザ
KR20060027163A (ko) 위상누적기를 이용한 디지털 주파수 합성기
JP2733528B2 (ja) 位相ロック・ループ用部分パルス・ハイト型基準周波数発生回路
JPH01144818A (ja) 数値制御形発振回路
JP2003264431A (ja) 信号発生装置
JPH0783263B2 (ja) デジタル形信号発生装置
JPH1155036A (ja) 周波数発生回路
JPH06209216A (ja) 信号発生装置
Peterson et al. A frequency tracking synthesizer for beam diagnostic systems