JPS6227864A - 累算回路 - Google Patents
累算回路Info
- Publication number
- JPS6227864A JPS6227864A JP60167221A JP16722185A JPS6227864A JP S6227864 A JPS6227864 A JP S6227864A JP 60167221 A JP60167221 A JP 60167221A JP 16722185 A JP16722185 A JP 16722185A JP S6227864 A JPS6227864 A JP S6227864A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- overflow
- data
- register
- ovf
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、累算回路に関する。
背景技術
累算回路は、例えばディジタルフィルタの積和演算に用
いることができる。ディジタルフィルタの積和演算では
複数の積項の級数を求めるために連続した複数回の累算
が行なわれる。かかるディジタルフィルタの積和演算に
従来の累算回路を用いた場合には演算途中でオーバフロ
ーが発生しないように累算回路の桁数を十分多くするか
又は演算する各項の有効桁数を減少させる必要があった
。
いることができる。ディジタルフィルタの積和演算では
複数の積項の級数を求めるために連続した複数回の累算
が行なわれる。かかるディジタルフィルタの積和演算に
従来の累算回路を用いた場合には演算途中でオーバフロ
ーが発生しないように累算回路の桁数を十分多くするか
又は演算する各項の有効桁数を減少させる必要があった
。
とこ６が、累算回路の桁数を多くした場合は回路規模が
犬となり、ま友演算する各項の有効桁数を減少させた場
合は演算精度が低下していた。
犬となり、ま友演算する各項の有効桁数を減少させた場
合は演算精度が低下していた。
そこで、１回の累算毎にオーバフローの検出と演算結果
の補正を行なうようにすることが考えられるが、そうす
ると演算速度が低下して好ましくなかった。
の補正を行なうようにすることが考えられるが、そうす
ると演算速度が低下して好ましくなかった。
発明の概要
本発明の目的は、演算精度及び演算速度を低下させるこ
となく累算を行なえる累算回路を提供することである。
となく累算を行なえる累算回路を提供することである。
本発明による累算回路は、ｎ〔ｒＬは自然数〕ビットの
入力データとルピットの前回値とを加算するルビットの
加算手段のオーバフローｔＳ出して検出信号を発生する
オーバフロー検出手段と、検出信号に応じて計数値を変
化させる計数手段とを備えた構成となっている。
入力データとルピットの前回値とを加算するルビットの
加算手段のオーバフローｔＳ出して検出信号を発生する
オーバフロー検出手段と、検出信号に応じて計数値を変
化させる計数手段とを備えた構成となっている。
実施例
以下、本発明の実施例につき添付図面を参照して詳細に
説明する。
説明する。
第１図は、２の補数形式のルビットデータを累算する累
算回路の実施例を示している。第１図において、ルビッ
トの人力データＸの全ビット（”ｆｌ＆−Ｌ Ｉ ”Ｗ
−２・・・ｘｏ）がルビットの全加算回路ｌに供給され
ると同時に人力データＸの最上位ピッ）”ｎ−１がオー
バフロー検出回路２に供給されている。全加算回路１に
おいて、人力データＸとルビットのレジスタ３の出力デ
ータＡとの加算が行なわれる。この全加算回路ｌから出
力されるルビットのデータＦの全ビット（ｆｎ−０，Ｘ
ニー２゜・・・ｆ、 ）がレジスタ３に供給されると同
時にデータＦの最上位ビットｆｒ＆−□がオーバフロー
検出回路２に供給されている。オーバフロー検出回路２
にはレジスタ３の出力データＡの最上位ビットαニー□
も供給されている。オーバフロー検出回路２は、第２図
に示す如き真理値表に基づいて形成された論理回路から
なっている。このオーバフロー検出回路２の出力＋ＯＶ
Ｆ及び−ｏｖｉ；’ＨそれぞれＡＮＤ（論理積）ゲート
４及び５の１入力となっている。ＡＮＤゲート４及び５
には人力データＸに同期して制御回路（図示せず〕等か
ら出力されるクロックＣＬＫが他人力として供給されて
いる。このクロックＣＬＫは、レジスタ３のクロック入
力端子にも供給されている。ＡＮＤゲート４及び５の出
力はそれぞれ７Ｆｌ（７７１は自然数〕ビットのアップ
ダウンカウンタ６のカウントアツプ用クロック入力端子
及びカウントダウン用クロック入力端子に供給されてい
る。このアップダウンカウンタ６のクリヤ入力端子及び
レジスタ３のクリヤ入力端子には制御回路（図示せず）
等から電源投入時等においてクリヤ信号ＣＬＲが供給さ
れる。
算回路の実施例を示している。第１図において、ルビッ
トの人力データＸの全ビット（”ｆｌ＆−Ｌ Ｉ ”Ｗ
−２・・・ｘｏ）がルビットの全加算回路ｌに供給され
ると同時に人力データＸの最上位ピッ）”ｎ−１がオー
バフロー検出回路２に供給されている。全加算回路１に
おいて、人力データＸとルビットのレジスタ３の出力デ
ータＡとの加算が行なわれる。この全加算回路ｌから出
力されるルビットのデータＦの全ビット（ｆｎ−０，Ｘ
ニー２゜・・・ｆ、 ）がレジスタ３に供給されると同
時にデータＦの最上位ビットｆｒ＆−□がオーバフロー
検出回路２に供給されている。オーバフロー検出回路２
にはレジスタ３の出力データＡの最上位ビットαニー□
も供給されている。オーバフロー検出回路２は、第２図
に示す如き真理値表に基づいて形成された論理回路から
なっている。このオーバフロー検出回路２の出力＋ＯＶ
Ｆ及び−ｏｖｉ；’ＨそれぞれＡＮＤ（論理積）ゲート
４及び５の１入力となっている。ＡＮＤゲート４及び５
には人力データＸに同期して制御回路（図示せず〕等か
ら出力されるクロックＣＬＫが他人力として供給されて
いる。このクロックＣＬＫは、レジスタ３のクロック入
力端子にも供給されている。ＡＮＤゲート４及び５の出
力はそれぞれ７Ｆｌ（７７１は自然数〕ビットのアップ
ダウンカウンタ６のカウントアツプ用クロック入力端子
及びカウントダウン用クロック入力端子に供給されてい
る。このアップダウンカウンタ６のクリヤ入力端子及び
レジスタ３のクリヤ入力端子には制御回路（図示せず）
等から電源投入時等においてクリヤ信号ＣＬＲが供給さ
れる。
以上の構成において、人力データＸとレジスタ３の出力
データＡとの加算が全加算回路１に工ってなされる。こ
の加算時にオーバフローが生じるとオーバフロー検出回
路２の出力＋ＯＶＦ及び−０ＶＦのうちの一方がアクテ
ィブとなる。
データＡとの加算が全加算回路１に工ってなされる。こ
の加算時にオーバフローが生じるとオーバフロー検出回
路２の出力＋ＯＶＦ及び−０ＶＦのうちの一方がアクテ
ィブとなる。
十ｏｖｔ；’がアクティブとなるのは、加算によってそ
の結果が２の補数形式ルビットデータの最大値（２３−
Ｉ Ｌ ）より大きくなった場合である。また、−
０ＶＦがアクティブとなるのは、加算結果が２の補数形
式ルビットデータの最小値（２ｎ″″１）エフ小さくな
る場合である。前者は、全加算回路１の人力が共に正（
ｘ７Ｌ−１１α、−□が共に０）で全加算回路１の出力
が負（ｆ、−ｔが１〕となった場合であり、後者は、全
加算回路１０人力が共に負（Ｘニー１．αｎ−１が共に
１〕で全加算回路ｌの出力が正（ｆｒＬ−０が０）とな
る場合に対応する。これらの場合分けをまとめると第２
図の真理値表の様になる。
の結果が２の補数形式ルビットデータの最大値（２３−
Ｉ Ｌ ）より大きくなった場合である。また、−
０ＶＦがアクティブとなるのは、加算結果が２の補数形
式ルビットデータの最小値（２ｎ″″１）エフ小さくな
る場合である。前者は、全加算回路１の人力が共に正（
ｘ７Ｌ−１１α、−□が共に０）で全加算回路１の出力
が負（ｆ、−ｔが１〕となった場合であり、後者は、全
加算回路１０人力が共に負（Ｘニー１．αｎ−１が共に
１〕で全加算回路ｌの出力が正（ｆｒＬ−０が０）とな
る場合に対応する。これらの場合分けをまとめると第２
図の真理値表の様になる。
人力データＸの全加算回路１への供給後において全加算
回路１及びオーバフロー検出回路２の出力が安定した時
点でクロックＣＬＫが発生するようにすると、全加算回
路１の出力データＦがレジスタ３に記憶されかつオーバ
フロー検出回路２の出力子〇ＶＦ 、−０ＶＦの状態に
応じてアップダウンカウンタ６の計数値が変化する。す
なわち、＋ＯＶＦがアクティブのときはアップダウンカ
ウンタ６はインクリメントされ、−ｏｖｒがアクティブ
のときはアップダウンカウンタ６はディクリメントされ
る。従って、入力データＸが全加算回路１に供給される
毎にクロ・ンクＣＬＫが発生するようにすれば人力デー
タＸが累算されて累算結果がレジスタ３及びアップダウ
ンカウンタ６に残ることとなる。
回路１及びオーバフロー検出回路２の出力が安定した時
点でクロックＣＬＫが発生するようにすると、全加算回
路１の出力データＦがレジスタ３に記憶されかつオーバ
フロー検出回路２の出力子〇ＶＦ 、−０ＶＦの状態に
応じてアップダウンカウンタ６の計数値が変化する。す
なわち、＋ＯＶＦがアクティブのときはアップダウンカ
ウンタ６はインクリメントされ、−ｏｖｒがアクティブ
のときはアップダウンカウンタ６はディクリメントされ
る。従って、入力データＸが全加算回路１に供給される
毎にクロ・ンクＣＬＫが発生するようにすれば人力デー
タＸが累算されて累算結果がレジスタ３及びアップダウ
ンカウンタ６に残ることとなる。
今、クリヤ信号ＣＬ几によってレジスタ３及びアップダ
ウンカウンタ６が共にクリヤされたのち、２個の人力デ
ータＸ１． Ｘ２．・・・Ｘ、・・・Ｘｌが全加算回路
１に順次供給されるものとする。また、データＸ、Ａ、
Ｆ’、Ｃは２の補数形式のデータであり、符号ビットは
各データの最上位ビットエニー、。
ウンカウンタ６が共にクリヤされたのち、２個の人力デ
ータＸ１． Ｘ２．・・・Ｘ、・・・Ｘｌが全加算回路
１に順次供給されるものとする。また、データＸ、Ａ、
Ｆ’、Ｃは２の補数形式のデータであり、符号ビットは
各データの最上位ビットエニー、。
αニー１ ＋ ｆｒＬ−１ｓ ’ｎ−１であるものと
する０このとき、を個目の入力データＸｉが全加算回路
１に供給されたとき、この人力データＸ４の存在時に発
生したクロックの直前及び直後におけるレジスタ３の出
力データＡ及びアップダウンカウンタ６の出力データＣ
をそれぞれＡ、、−１，Ａ、；及びＣ１−１＋Ｃ１とす
ると、Ａ、及びＣ１ｆ−１次式の如く表わされる０ ｋｉ＝Ｘｉ＋ｋｉ−１−ｋＬｍ２ｎ 、、、（１
）Ｃｉ ＝ Ｃｉ−、＋ ｋｉ ・・
・（２）ここで、ｋ、はオーバフローが起こらなかった
ときはＯとなり、オーバフローが起きたときは＋ＯＶＦ
がアクティブのときに＋１となりかつ一０ＶＦがアクテ
ィブのときに−１となる値である。
する０このとき、を個目の入力データＸｉが全加算回路
１に供給されたとき、この人力データＸ４の存在時に発
生したクロックの直前及び直後におけるレジスタ３の出
力データＡ及びアップダウンカウンタ６の出力データＣ
をそれぞれＡ、、−１，Ａ、；及びＣ１−１＋Ｃ１とす
ると、Ａ、及びＣ１ｆ−１次式の如く表わされる０ ｋｉ＝Ｘｉ＋ｋｉ−１−ｋＬｍ２ｎ 、、、（１
）Ｃｉ ＝ Ｃｉ−、＋ ｋｉ ・・
・（２）ここで、ｋ、はオーバフローが起こらなかった
ときはＯとなり、オーバフローが起きたときは＋ＯＶＦ
がアクティブのときに＋１となりかつ一０ＶＦがアクテ
ィブのときに−１となる値である。
１＝ｌ−Ｚの各々についての（１）、（２）式の各々に
対応する等式の辺々を加えると次式が得られる。
対応する等式の辺々を加えると次式が得られる。
今、クリヤ信号ＣＬＲによってＡ。、ｃｏは共に次式に
示す如くなる。
示す如くなる。
！
ることが判る。
１〕累算結果の下位ｎビットとしてレジスタ３の出力デ
ータＡの全ビットをそのまま用いることができる。
ータＡの全ビットをそのまま用いることができる。
１１）累算結果の上位溝ビットは、レジスタ３の出力デ
ータＡが負のとき（αｒＬ−１が１のとき）はアップダ
ウンカウンタ６の出力データＣに−ｌを加え、データＡ
が正のとき（α、−０がＯのとき）はアップダウンカウ
ンタ６の出力データＣをそのまま用いることにより得ら
れる。
ータＡが負のとき（αｒＬ−１が１のとき）はアップダ
ウンカウンタ６の出力データＣに−ｌを加え、データＡ
が正のとき（α、−０がＯのとき）はアップダウンカウ
ンタ６の出力データＣをそのまま用いることにより得ら
れる。
尚、累算結果としてｎビットのみ必要な場合にはレジス
タ３の出力データＡｆｔ符号ビットも含めて右へｍビッ
トシフトさせたのちアップダウンカウンタ６の出力であ
るｍビットのデータＣを上位ｍビットに加算すればよい
０ また、（５）式より累算後のアップダウンカウンタ６の
出力データＣＬが０か否かによってレジスタ３にオーバ
フローが生じ友か否かを判別することができることが判
る。すなわち、累算後にデータＣＬが０なら累算結果は
レジスタ３の出力データｋｌに等しく、レジスタ３はオ
ーバフローしていない。また、累算後にデータＣ１が０
でない場合は累算結果はレジスタ３の出力データＡ６と
は異なり、レジスタ３はオーバフローしているのである
０ 尚、以上の如き処理が可能な累算回数ｔＡはアップダウ
ンカウンタ６０ビツト長によって制限される。これは、
クリヤ信号ＣＬＲが発生してから入力データＸの最大値
が２ｍ回累算されるとアップダウンカウンタ６がオーバ
フローして（２）式が成立しなくなるためである。従っ
て、累算目数ｌＡに（２”−１）以下となる。
タ３の出力データＡｆｔ符号ビットも含めて右へｍビッ
トシフトさせたのちアップダウンカウンタ６の出力であ
るｍビットのデータＣを上位ｍビットに加算すればよい
０ また、（５）式より累算後のアップダウンカウンタ６の
出力データＣＬが０か否かによってレジスタ３にオーバ
フローが生じ友か否かを判別することができることが判
る。すなわち、累算後にデータＣＬが０なら累算結果は
レジスタ３の出力データｋｌに等しく、レジスタ３はオ
ーバフローしていない。また、累算後にデータＣ１が０
でない場合は累算結果はレジスタ３の出力データＡ６と
は異なり、レジスタ３はオーバフローしているのである
０ 尚、以上の如き処理が可能な累算回数ｔＡはアップダウ
ンカウンタ６０ビツト長によって制限される。これは、
クリヤ信号ＣＬＲが発生してから入力データＸの最大値
が２ｍ回累算されるとアップダウンカウンタ６がオーバ
フローして（２）式が成立しなくなるためである。従っ
て、累算目数ｌＡに（２”−１）以下となる。
以上、２の補数形式のｍビットデータを累算する場合に
２いて説明したが、符号なしのｍビットデータの場合に
は、オーバフロー検出回路２の出力子〇ＶＦ として全
加算回路１のキャリー出力を用いかつ一０ＶＦが常にイ
ンアクティブとなるようにすればＬい。この場合、累算
結果の下位九ビットはレジスタ３の出力データＡに対応
しかつ累算結果の上位ｍビットはアップダウンカウンタ
６の出力データＣにそのまま対応する。ま几、アップダ
ウンカウンタ６の計数値によるレジスタ３のオーバフロ
ーの検出は、２の補数形式のデータを累算する場合と同
様に行なえる。また、この場合累算回路牧は（２”＋１
）以下となる。
２いて説明したが、符号なしのｍビットデータの場合に
は、オーバフロー検出回路２の出力子〇ＶＦ として全
加算回路１のキャリー出力を用いかつ一０ＶＦが常にイ
ンアクティブとなるようにすればＬい。この場合、累算
結果の下位九ビットはレジスタ３の出力データＡに対応
しかつ累算結果の上位ｍビットはアップダウンカウンタ
６の出力データＣにそのまま対応する。ま几、アップダ
ウンカウンタ６の計数値によるレジスタ３のオーバフロ
ーの検出は、２の補数形式のデータを累算する場合と同
様に行なえる。また、この場合累算回路牧は（２”＋１
）以下となる。
発明の効果
以上詳述した如く本発明による累算回路は、ｍビットの
入力データとｍビットの前回値とを加算するｎビットの
加算手段のオーバフローを検出して検出信号を発生する
オーバフロー検出手段と、検出信号に応じて計数値を変
化させる計数手段とを備え友構成となっているので、計
数手段のビット長に応じた回数の累算を行なう間にオー
バフローが発生しても正しい累算結果を得ることができ
ることとなる。また、本発明による累算回路は加算手段
の有効桁全てを使用して累算されるデータの桁数を減少
させることなく演算が行なえるので演算精度が低下する
ことはない。更に、本発明による累算回路はハードウェ
アのみに工ってオーバフロー処理を行なえるので、累算
途中のオーバフローをソフトウェアでチェックする必要
がなくなって高速演算が可能となるのである。
入力データとｍビットの前回値とを加算するｎビットの
加算手段のオーバフローを検出して検出信号を発生する
オーバフロー検出手段と、検出信号に応じて計数値を変
化させる計数手段とを備え友構成となっているので、計
数手段のビット長に応じた回数の累算を行なう間にオー
バフローが発生しても正しい累算結果を得ることができ
ることとなる。また、本発明による累算回路は加算手段
の有効桁全てを使用して累算されるデータの桁数を減少
させることなく演算が行なえるので演算精度が低下する
ことはない。更に、本発明による累算回路はハードウェ
アのみに工ってオーバフロー処理を行なえるので、累算
途中のオーバフローをソフトウェアでチェックする必要
がなくなって高速演算が可能となるのである。
第１図は、本発明の一実施例を示す回路ブロック図、ｆ
ｊｆＪ２図は、第１図の回路におけるオー／くフロー検
出回路２の真理値表を示す図である。 主要部分の符号の説明 １・・・全加算回路 ２・・・オーバーフロー検出回路 ３・・・レジスタ ６・・・アップダウンカラン夛 纂２図
ｊｆＪ２図は、第１図の回路におけるオー／くフロー検
出回路２の真理値表を示す図である。 主要部分の符号の説明 １・・・全加算回路 ２・・・オーバーフロー検出回路 ３・・・レジスタ ６・・・アップダウンカラン夛 纂２図
Claims (1)
- ｎ（ｎは自然数）ビットの入力データとｎビットの前回
値とを加算するｎビットの加算手段と、前記加算手段の
出力を記憶する記憶手段とを含み、前記記憶手段の記憶
内容を累算結果として出力すると同時に前記前回値とし
て前記加算手段に供給する累算回路であって、前記加算
手段のオーバフローを検出して検出信号を発生するオー
バフロー検出手段と、前記検出信号に応じて計数値を変
化させる計数手段とを備えたことを特徴とする累算回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167221A JPS6227864A (ja) | 1985-07-29 | 1985-07-29 | 累算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167221A JPS6227864A (ja) | 1985-07-29 | 1985-07-29 | 累算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6227864A true JPS6227864A (ja) | 1987-02-05 |
Family
ID=15845684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60167221A Pending JPS6227864A (ja) | 1985-07-29 | 1985-07-29 | 累算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6227864A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02280415A (ja) * | 1989-03-17 | 1990-11-16 | John Fluke Mfg Co Inc | 周波数変換器 |
| JPH0362124A (ja) * | 1989-07-28 | 1991-03-18 | Nec Ic Microcomput Syst Ltd | 加算回路 |
| EP0955576A1 (en) * | 1998-05-08 | 1999-11-10 | STMicroelectronics S.r.l. | High-speed digital accumulator with wide dynamic range |
| JP2015507186A (ja) * | 2011-12-30 | 2015-03-05 | コリア エアロスペース リサーチ インスティテュート | 信号処理装置および方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5351936A (en) * | 1976-10-22 | 1978-05-11 | Hitachi Ltd | High speed addition circuit |
| JPS5674774A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Arithmetic circuit with overflow detector |
-
1985
- 1985-07-29 JP JP60167221A patent/JPS6227864A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5351936A (en) * | 1976-10-22 | 1978-05-11 | Hitachi Ltd | High speed addition circuit |
| JPS5674774A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Arithmetic circuit with overflow detector |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02280415A (ja) * | 1989-03-17 | 1990-11-16 | John Fluke Mfg Co Inc | 周波数変換器 |
| JPH0362124A (ja) * | 1989-07-28 | 1991-03-18 | Nec Ic Microcomput Syst Ltd | 加算回路 |
| EP0955576A1 (en) * | 1998-05-08 | 1999-11-10 | STMicroelectronics S.r.l. | High-speed digital accumulator with wide dynamic range |
| US6523057B1 (en) | 1998-05-08 | 2003-02-18 | Stmicroelectronics S.R.L. | High-speed digital accumulator with wide dynamic range |
| EP0955576B1 (en) * | 1998-05-08 | 2003-08-13 | STMicroelectronics S.r.l. | High-speed digital accumulator with wide dynamic range |
| JP2015507186A (ja) * | 2011-12-30 | 2015-03-05 | コリア エアロスペース リサーチ インスティテュート | 信号処理装置および方法 |
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