JPS58109971A - ベクトル演算処理方式 - Google Patents

ベクトル演算処理方式

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JPS58109971A
JPS58109971A JP20837181A JP20837181A JPS58109971A JP S58109971 A JPS58109971 A JP S58109971A JP 20837181 A JP20837181 A JP 20837181A JP 20837181 A JP20837181 A JP 20837181A JP S58109971 A JPS58109971 A JP S58109971A
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JP
Japan
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data
element data
register
pipeline
supplied
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JP20837181A
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English (en)
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JPS62550B2 (ja
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Isao Azuma
東 功
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Granted legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/80Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053Vector processors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 囚 発明の技術分野 本発明は、ベクトル演算処理方式、特に複数個の要素デ
ータについての総和または線種を演算するに当って、各
要素データについての有効性指示ビットを対圧してパイ
プライン演算部に供給するようにし、パイプラインの流
れをみだすことなく、非有効データを排除して演算でき
るようKしたベクトル演算処理方式に関するものである
(B)  技術の背景と問題点 従来から、ベクトル・データの演算において、要素デー
タの総和や線種を求めることがパイプライン処理によっ
て行なわれている。しかし、成る一連の要素データのう
ちの幾つかのものについて演算する必要がないというよ
うな場合には、予め当該要素データを選び出して堰除い
ておき、有効な要素データのみをパイプライン演算部に
供給する如き対策がとられている。これはパイプライン
処理の流れが非所望に間欠的となることを防止するため
と考えてよい。
(Q 発明の目的と構成 本発明は上記の点を解決することを目的とじておφ、本
発明のベクトル演算処理方式は、記憶装置上の複数個の
要素データを読出し、それら要素、データについての総
和または総攬を演算するベクトル演算処理方式において
、上記各要素データに対応して有効/無効を示すマスク
・ビットをもうけて上記各要素データと対にしてパイプ
ライン演算部に供給するよう構成し、上記要素データが
無効であった場合に上記パイプライン演算部に対して当
該要素データとして予め定めた論理「0」または「1」
のいずれか一方を供給すると共に途中演算結果データの
有効性をマスクeビットにて指示しておくようにしたこ
とを特徴としている。以下図面を参照しつつ説明する。
(DJ  発明の実施例 第1図は本発明の一実施例構成、第2図はタイム・チャ
ートを示す。°図中、1は記憶装置、2は要素テータ列
、3#iマスクーピット列、4はパイプライン演算部、
5は入力レジスタであって要素データがセットされるも
の、6はループ・バック・レジスタであって中間結果デ
ータがセットされるもの、7,8は夫々前処理部、9,
10は夫々入力段中間レジスタ、11は演算器(加算器
又は乗算器)、12は出力段中間レジスタ、13Fi後
処理部、14は演算結果レジスタ、15ないし21はマ
スク・ビット保持部、22はアンド回路、23はオア回
路を表わしている。
本発明においては、図示の要素データa1ないしαNK
ついて例えば α、+a@+a、+α、+・・・・・・・・・・・・・
・・の如く、任意所望の要素データαls’ss’。、
・・・・・・・・・を除けた形で総和を求める如き場合
を対象としている。
上記の場合、各要素データαiの有効性を示すiスクー
ビットsiが、当該要素データα1とl対IK用意され
ており、当該要素データαiと一諸にパイプライン演算
部に供給されてゆく。上記設定例の場合には、要素デー
タ’Isαft ’4s aYm・・・・・・・・・K
対応するマスク・ビット−、m@ 、m4 、fi、、
・・・・・・・・・Kは論理「1」が与えられ、非有効
要素データα、、α5.α、、・・・・・・に対応スる
マスク・ビットm@、 fIL@、−、・・・・・・・
・・には論理rOJが与えられる。そして、(a、、1
)、(α!−1)。
(αs*OL(α、、1)、(αi、O)、(α・#0
)−(α?−1) 、・・曲がパイプライン演算部4に
供給されてゆく。
金側に上記(α1,1)が供給される段階において、図
示レジスタ14内に有効な中間結果データα(−8)が
存在しているとすると、図示マスク−ビット保持部21
の内容は論理「1」となっている。上記(α1,1)が
供給されると、要素データα1はレジスタ5にセットさ
れ、かつマスク・ビット−=1は保持部15にセットさ
れる。またこのとき上記中間結果データα  がレジス
タ6に七′ッ卜され、(−3) かつマスク嗜ピッ) 溝(−3) = 1が保持部16
にセットされる。そしてデータα  がレジスタ14(
−意) Kセットされ、保持部21に論m rt」がセットされ
る。このとき保持部15と16との内容が夫々論理「1
」であることから、前処理部7,8は共に動作して指数
合わせなどを行ない、データα1がレジスタ9にセット
されかつデータα(−s)i)Eレジスタ10にセット
される。このとき保持部17と18とに夫々論理rlJ
がセットされる。またデータへがレジスタ5I/cセツ
トされ、保持部15に一=1がセットされ、データα(
−3)がレジスタ6にセットされ、保持部164Cya
(−、)=□がネットされる。そしてデータα(−8)
がレジスタ14にセットされ、保持部16にm(−、)
= 1がセットされる。
次のタイミングにおかて、レジスタ12KNしてデータ
(α(−S)十α1)がセットされ、保持部19と20
とく論理「1」がセットされ、レジスタ9にデータα、
がセットされ、保持部17に論理「1」がセットされ、
レジスタIOKデータα(−3)がセットされ、保持部
18に論理「1」がセットされ、レジスタ5にデータα
1がセットされ、保持部151C論理rOJがセットさ
れ、レジスタ6にデータα(−1)がセットされ、保持
部16に輪環rlJがセットされ、レジスタ14にデー
タα。がセットされ、保持部21に論理「1」がセット
される。
次のタイミングにおいて、データ(α(−1)十α、)
が後処理部によって正規化などされ九上でレジスタ14
にセットされ、保持部21に論理「1」がセットされ、
レジスタ12にデータ(α(−2)十α鵞)がセットさ
れ、保持部19と20とに′論理「1」カセットされ、
レジスタ9にデータaS (→強制的に値「0」とされ
ている)がセットされ、保持部17に論理「0」がセッ
トされ、レジスタ10にデータα(−8)がセットされ
、保持部18に論理rOJがセットされ、レジスタ5に
データa4がセットされ、保持部15に論理「1」がセ
ットされ、レジスタ6にデータa・がセットされ、保持
部16に論理「1」がセットされる。
以下、第2図に示されるタイム・チャートの如く処理が
進められてゆく。そして、レジスタ12の内容について
は、保持部20が有効を示していれば有効とされる。
保持部17には、保持部15と16とのANDをとった
ものが入力される。即ち例えば、第2図のタイムチャー
トに於けるT=3の時点、つまり(as、o)が(5,
15)にそして、(α−1,1)が(6,16)に入力
された場合、次の時点ではが17にセットされ、この演
算で生ずるかもしれない演算例外を無視する。つま妙、
2人カデータのうち、少なくとも一方のデータが無効な
場合に該当し、加算器ではさらに次の時点でr OJ 
+、α−1の演算を行なうが1、この演算の結果はα−
1そのものであり、演算例外は予想されないからである
さらKまた2人カデータの両方が無効な場合15と16
にはともK”Oがセットされ、次の時点でANDされた
結果として17には「0」がセットされ、この演算「0
」+「O」で生ずるかも知れない演算例外(有効数字例
外等)は無視する。
上記において要素データの総和について示し九が、線種
についても同様に処理されてゆく。ただし、この場合に
は非有効データがレジスタ5にセットされたとき、レジ
スタ9には強制的に値「1」がセットされる形となる。
(li)  発明の詳細 な説明し九如く、本発明によれば、一部に非有効な要素
データを含む要素データ列についてパイプライン処理に
よって総和または線種を得ることが可能となる。
【図面の簡単な説明】 第1図は本発明の一実施例構成を示し、第2図はタイム
・チャートを示す。 図中、1は記憶装置、2は要素データ列、3はマスク・
ビット列、4はパイプライン演算部、15ないし21は
マスク・ビット保持部を表わす。 特許出願人  富士通株式会社

Claims (1)

    【特許請求の範囲】
  1. 記憶装置上の複数個の要素データを読出し、それら要素
    データについての総和または線種を演算するベクトル演
    算処理方式において、上記各要素データに対応して有効
    /無効を示すマスク・ビットをもうけて上記各要素デー
    タと対にしてパイプライン演算部に供給するよう構成し
    、上記要素データが無効であり九場合に上記パイプライ
    ン演算部に対して当該要素データとして予め定めた論理
    「O」または「1」のいずれか一方を供給すると共に途
    中演算結果データの有効性をマスク働ビットにて指示し
    ておくようにしたことを特徴とするベクトル演算処理方
    式。
JP20837181A 1981-12-23 1981-12-23 ベクトル演算処理方式 Granted JPS58109971A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20837181A JPS58109971A (ja) 1981-12-23 1981-12-23 ベクトル演算処理方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20837181A JPS58109971A (ja) 1981-12-23 1981-12-23 ベクトル演算処理方式

Publications (2)

Publication Number Publication Date
JPS58109971A true JPS58109971A (ja) 1983-06-30
JPS62550B2 JPS62550B2 (ja) 1987-01-08

Family

ID=16555173

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20837181A Granted JPS58109971A (ja) 1981-12-23 1981-12-23 ベクトル演算処理方式

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JP (1) JPS58109971A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01284970A (ja) * 1988-05-11 1989-11-16 Nec Corp イテレーション演算回路
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JPH02148145A (ja) * 1988-11-29 1990-06-07 Koufu Nippon Denki Kk ベクトル演算装置のチェック回路
GB2476800A (en) * 2010-01-07 2011-07-13 Linear Algebra Technologies Ltd Sparse matrix vector multiplier using a bit map of non-zero elements to control scheduling of arithmetic operations

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WO2011083152A1 (en) 2010-01-07 2011-07-14 Linear Algebra Technologies Limited Hardware for performing arithmetic operations

Also Published As

Publication number Publication date
JPS62550B2 (ja) 1987-01-08

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