JPH0638228B2

JPH0638228B2 - 加減算機能付き乗算装置

Info

Publication number: JPH0638228B2
Application number: JP20200385A
Authority: JP
Inventors: 耕司高尾; 哲河合; 浩幸西形
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-09-12
Filing date: 1985-09-12
Publication date: 1994-05-18
Anticipated expiration: 2009-05-18
Also published as: JPS6261121A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする問題点問題点を解決するための手段作用実施例発明の効果〔概要〕 (1) 浮動小数点乗算装置において、乗数，及び被乗数
の指数部の大小比較と指数差を発生する指数部発生回路
と，大きい方の指数部を選択する回路と，上記指数部の
大きい方の仮数部を選択して桁上げ保存加算器(CSA) に
バイパスする手段と、上記指数部の小さい方の仮数部
を、上記指数差分だけ右シフトして上記桁上げ保存加算
器(CSA) に入力する手段とを設けることにより、浮動小
数点乗算装置で、浮動小数点加減算ができるようにした
ものである。

(2) 浮動小数点乗算装置において、乗数レジスタの値
を桁上げ保存加算器(CSA) にバイパスする手段と，被乗
数レジスタの内容に定数‘１’を掛けて桁上げ保存加算
器(CSA) に投入する手段を設けることにより、浮動小数
点乗算装置で固定小数点の加減算ができるようにしたも
のである。

(3) 浮動小数点乗算装置において、被乗数レジスタの
出力と，乗数レジスタに対する入力データとを、桁上げ
先見加算回路(CPA) にバイパスして入力するのに、上記
桁上げ保存加算器(CSA) の出力（和，キャリ）と切り替
えて入力する手段を設けることにより、浮動小数点乗数
装置で、固定小数点の加減算ができるようにしたもので
ある。

〔産業上の利用分野〕

本発明は、パイプライン方式で処理される浮動小数点乗
算装置を用いて、浮動小数点加減算処理，又は固定小数
点加減算処理を行う加減算機能付き乗算装置に関する。

最近の計算機システムの普及に伴って、各種の分野にお
いて、大量のデータを該計算機システムで処理するよう
になり、該計算機システムに対する処理能力の向上が益
々要求されるようになってきている。

従来から、計算機システムの処理能力を向上させる手段
の一つとして、大量のデータを演算パイプラインに投入
することにより、同時に複数個のデータを演算する、所
謂パイプライン方式がよく知られている。

このパイプライン処理において、更に複数個の演算パイ
プライン、例えば、加算パイプライン，乗算パイプライ
ン，除算パイプラインを設けて、同時に複数個の演算を
並列に行うことにより、該計算機システムの処理能力を
向上させる方法がある。

この場合、通常のデータ処理においては、加減算命令の
使用頻度が大きいことに着目すると、該加減算命令の負
荷分散を行うことができれば、計算機システム全体とし
ての処理能力を一段と向上させることが期待できる。

〔従来の技術〕

第４図は通常のパイプライン方式による浮動小数点乗算
方式を説明する図である。

本図で示した浮動小数点乗算装置が、前述の乗算パイプ
ラインを構成しており、ベクトルレジスタ(VR) 1から連
続した乗数，被乗数が、当該浮動小数点乗算装置に投入
されることにより、該ベクトルデータに対する乗算がパ
イプライン方式で実行される。

先ず、ベクトルレジスタ(VR) 1から読み出された被乗数
データ(R2)と、乗数データ(R3)は指数部データ(R2E,R3
E) 210,220 と，仮数部データ(R2M,R3M) 211,221 に分
割され、該指数部データ(R2E,R3E) 210,220 は指数部加
算器(EXP ADD1) 101により加算される。

一般に、浮動小数点データの指数部と「２^６のゲタはか
せ」表示となっているので、EXP ADD2 102によって‘01
00 0000’と云う固定値 102′を減算することにより値
の補正を行う。

次に、その結果をEXP ADD3 103で、仮数部の正規化によ
って生じたシフト量を減算することにより、指数部の最
終乗算結果を指数部レジスタ(R1E) 110 に求めることが
できる。

次に仮数部データ(R2M,R3M) 211,221 に対する乗算方式
を説明する。

先ず、仮数部データ(R2M,R3M) 211,221 は、それぞれバ
ッファレジスタ(R2B,R3B) 21′,22′にセットされ、そ
の乗数データ(R3B) 22′の下位桁、例えば、２バイト(1
6 ビット) が読み出されると、デコーダ(DEC)３におい
て、公知の「ブース(BOOIH) のアルゴリズム」に基づい
た、G1〜G9の９種類のシフト制御信号が生成され、被乗
数(CAND) 41 に対するシフト量(IER) 42を決定して、倍
数ゲート(MG) 43 に送出される。

倍数ゲート(MG) 43においては、該被乗数(CAND)41をビ
ット対応に、上記G1〜G9で示されるシフト量だけシフト
し、その結果を桁上げ保存加算器(CSA1) 51 に送出す
る。

桁上げ保存加算器(CSA1) 51 では、上記倍数ゲート(MG)
43 で生成された、被乗数(CAND) 41 に対する９個の倍
数出力（シフト出力）をビット対応で加算し、得られた
ビット対応の４出力を次の桁上げ保存加算器(CSA2) 52
に送出する。

桁上げ保存加算器(CSA2) 52 においては、上記乗数デー
タ(R3B) 22′の一つ前の下位桁によって得られている中
間和(SUM) 62，及び中間キャリ(CARRY) 61と共に、上記
４出力を加算することにより、上記乗数データ(R3B) 2
2′の当該桁に対する中間和(SUM) 62と，中間キャリ(CA
RRY) 61，即ち、被乗数(CAND)×乗数(IER) の部分積を
求めることができる。

上記、部分積を求める乗算処理を、乗数データ(R3B) 2
2′の桁数分だけ繰り返すことにより最終積を、該中間
和レジスタ(SUM) 62と，中間キャリレジスタ(CARRY) 61
に得ることができる。

このようにして得られた最終和と最終キャリとを桁上げ
先見回路を持つ加算器(CPA) 7 で加算することにより最
終積を結果レジスタ(ZR) 8に得ることになる。

若し、上記の最終積において、上位桁が‘0000’である
と、該桁は無効桁であるので、正規化回路(POST SFT) 9
で正規化され、その時のシフト量が、前述のEXP ADD3 1
03に送出されることにより、指数部に対する無効桁処理
（桁合わせ）が行われる。

このようにして、正規化された仮数部データを仮数部の
乗算結果(R1M) 111 として求めることができる。

上記指数部演算結果(R1E) 110 と，仮数部演算結果(R1
M) 111 により、R1 11 が最終演算結果として求められ
る。

第５図は、複数個の演算パイプラインを有するパイプラ
イン処理装置を模式的に示した図であって、ａは上記乗
算パイプライン，ｂは加算パイプライン，ｃは除算パイ
プラインである。

このような複数個の演算パイプラインを備えた処理装置
においては、それぞれの演算パイプラインa,b,c は互い
に独立に動作する為、加減算処理と，乗算処理と，除算
処理とが並列に実行できると云う特徴がある。

〔発明が解決しようとする問題点〕

然しながら、従来方式においては、加減算命令は、上記
加算パイプラインｂでのみしか実行できなかった為、使
用頻度の多い加減算命令の負荷分散ができず、当該複数
個の演算パイプラインa,b,c による処理能力を有効に生
かし切れていないと云う問題があった。

本発明は上記従来の欠点に鑑み、前述の乗算パイプライ
ンでの演算形態に着目し、浮動小数点加減算命令，或い
は固定小数点加減算命令を実行可能とする乗算パイプラ
インを提供することを目的とするものである。

〔問題点を解決する為の手段〕

第１図〜第３図は、本発明の一実施例をブロック図で示
した図であって、第１図は浮動小数点加減算命令を実行
可能とした図であり，第２図，第３図は固定小数点加減
算命令を実行可能とした図である。

即ち、本発明においては、浮動小数点乗算パイプラインにおいて、乗数レジス
タ(R3E,R3M) 22の値の指数部(R3E) 220 と，被乗数レジ
スタ(R2E,R2M)(21) の値の指数部(R2E) 210 との大小比
較，及び指数差を発生する指数部発生回路(EXP G) 12
と，該指数部発生回路(EXP G) 12で検出される大小比較
の結果により、乗数レジスタ(R3E,R3M) 22の値の指数部
(R3E) 220 と，被乗数レジスタ(R2E,R2M) 21の値の指数
部(R2E) 210 の内、何れか一方を選択する指数部選択回
路(SEL) 15と，上記指数部発生回路(EXP G) 12の大小比
較の結果により、乗数レジスタ(R3E,R3M) 22の値の指数
部(R3E) 220と，被乗数レジスタ(R2E,R2M)(21) の値の
指数部(R2M) 210 の何れか大きい方の仮数部(R2M, 又は
R3M) 211，又は221 の値を選択して、上記桁上げ保存加
算器(CSA2) 52 にバイパスする為の手段 13,21′と，小
さい方の仮数部(R2M, 又はR3M) 211，又は221 の値を上
記倍数発生回路(MG) 43 に入力する為の手段 13,22′
と，上記指数差に基づいて、上記小さい方の仮数部(R2
M, 又はR3M) 211，又は221 を右シフトする為の手段と
を設ける。

浮動小数点乗算パイプラインにおいて、乗数レジス
タ(R3E,R3M) 22と，定数‘１’との何れかを選択して倍
数発生回路(MG) 3に送出する手段 14,42と，上記乗数レ
ジスタ(R3E,R3M) 22の値を、桁上げ保存加算器(CSA2) 5
2 にバイパスレジスタ(R3C,R3D) 20,20′を通してバイ
パスする手段とを設ける。

浮動小数点乗算パイプラインにおいて、桁上げ先見
回路を持つ加算器(CPA) 7 の入力部分に、上記桁上げ保
存加算器(CSA2) 52 の出力データ（例えば、和用）と，
被乗数レジスタ(R2E,R2M) 21のバイパス出力との何れか
を選択する手段(SS) 161と，乗数レジスタ(R3E,R3M) 22
に対する入力データのバイパス出力と，上記桁上げ保存
加算器(CSA2) 52 の出力データ（例えば、キャリ用）と
の何れかを選択する手段(CA) 160とを設ける。

〔作用〕

即ち、本発明によれば、 (1) 浮動小数点乗算装置において、乗数，及び被乗数
の指数部の大小比較と指数差を発生する指数部発生回路
と，大きい方の指数部を選択する回路と，上記指数部の
大きい方の仮数部を選択して桁上げ保存加算器(CSA) に
バイパスする手段と、上記指数部の小さい方の仮数部
を、上記指数差分だけ右シフトして上記桁上げ保存加算
器(CSA) に入力する手段とを設けることにより、浮動小
数点乗算装置で、浮動小数点加減算ができるようにした
ものである。

この結果、加減算，乗算，除算が、それぞれ独立に動作
できるパイプライン処理装置において、加減算の並列実
行を可能とし、該パイプライン処理装置での処理能力を
向上させる効果が得られる。

〔実施例〕以下本発明の実施例を図面によって詳述する。先ず、第
１図によって、浮動小数点の乗算パイプラインで浮動小
数点の加減算を実行する場合について説明する。尚、全
図を通して、同じ符号は同じ対象物を示しているものと
する。

ベクトルレジスタ(VR) 1から読み出された乗数(R2)と，
被乗数(R3)とは、指数部データ(R2E,R3E) 210,220 と，
仮数部データ(R2M,R3M) 211,221 とに分けられる。但
し、上記乗数(R2)と，被乗数(R3)とは、それぞれ正規化
の為の前処理がなされているものとする。

続いて、指数部データ(R2E,R3E) 210,220 は指数部選択
回路(SEL) 15により、何れか大きい方の指数部データが
選択され、指数部加算回路(EXP ADD1) 101等を通して、
正規化処理の為の加算器(EXP ADD3) 103に入力される。

更に、指数部発生回路(EXP G) 12において、上記乗数(R
2)，被乗数(R3)の指数部データ(R2E,R3E) 210,220 につ
いての指数差，及びキャリ(C) 121 を検出し、両者の大
小比較を行う。

上記検出されたキャリ(C) 121 により、仮数部切り替え
回路 13 において、仮数部データ(R2M, 又はR3M) 211，
又は221 がセレクトされ、指数部の大きい方に該当する
仮数部データ(R2M, 又はR3M) 211，又は221 がバッファ
レジスタ(R2B) 21′へ，又指数部の小さい方に該当する
仮数部データ(R2M, 又はR3M) 211，又は221 がバッファ
レジスタ(R3B) 22′へ，それぞれ入力される。

又、検出された指数差に応じて、上記指数部の小さい方
に該当する仮数部データ(R3B) 22′の内容を右シフトす
る為の定数を，レジスタ(R4B) 22″に設定する。

例えば、指数差が‘１’の時には、１桁右シフトすれば
良いので、‘100……０’(16 進数) をセットし、指数
差が‘２’の時には２桁右シフトすれば良いので、‘01
0……０’(16 進数) をセットする。

該レジスタ(R4B) 22″にセットされた値は、従来の乗算
動作に従って、デコーダ(DEC) 3 によりデコードされ、
被乗数データ(CAND) 41 に対するシフト量として、レジ
スタ(IER) 42に設定された後、倍数発生回路(MG) 43 に
おいて、レジスタ(CAND) 41 にセットされている、上記
指数部の小さい方の仮数部データを、該指数差分だけの
右シフトするように機能する。

この時、該指数差が‘０’の時には、上記右シフトは必
要ないので、レジスタ(CAND) 41 にセットされている仮
数部データをゲート回路(Y) 16を通して、桁上げ保存加
算回路(CSA2) 52 にバイパスするが、該指数差が‘０’
でないか，又は乗算時には、ゲート回路(X) 16を通して
倍数ゲート(MG) 43 に入力するように作動する。

この後、上記指数部の大きい方の仮数部データ(R2C) 43
と，小さい方の仮数部データ(CAND) 41 の上記指数差分
だけ右シフトされたデータ(CSA1 51の出力) とが、桁上
げ保存加算器(CSA2) 52,桁上げ先見回路を持つ加算器(C
PA) 7 で代数的に加算され、その最終結果が結果レジス
タ(ZR) 8にセットされると共に、若し、無効桁があると
正規化回路(POST SFT) 9で左シフトされ、オーバフロー
があると右シフトされ、該正規化処理で生じたシフト
量，又はオーバフローによって生じたシフト量がEXP AD
D3 103に送出され加減算される。

このようにして、指数部の最終結果がR1E 110 として、
仮数部の最終結果がR1M 111 として、レジスタR1 11 に
求めることができる。

尚、本図において、ゲート回路A は浮動小数点加減算の
場合に有効化し、ゲート回路M は浮動小数点乗算の場合
に有効化する。従って、乗算実行時には、各ゲート回路
A/M をM とすることにより、従来通りの手順で実行でき
る。

次に、第２図によって、浮動小数点の乗算パイプライン
で固定小数点の加減算を実行する場合について説明す
る。

固定小数点演算の場合には、浮動小数点演算の場合の指
数部(R2E,R3E) 210,220 に‘０’を詰めて動作させる。
又、各レジスタの、例えば、上位４バイトに有効桁（斜
線で示す）が入り、下位４バイトには‘０’がセットさ
れる。この結果、加減算結果は、上位４バイトに求める
ことができる。

先ず、ゲート回路 14 のGAを‘オフ’,GB,GX を‘オ
ン’とし、レジスタ(IER) 42には、定数‘１’に対する
デコード出力（即ち、×1）を設定する。

後は、従来の乗算の場合と同様の動作によって被乗数デ
ータ(CAND) 41 ×1 が実行され、桁上げ保存加算器(CSA
1) 51 からその中間結果が出力される。

桁上げ保存加算器(CSA2) 52 には、上記桁上げ保存加算
器(CSA1) 51 の中間結果（即ち、被乗数データと等価）
と，ベクトルレジスタ(VR) 1から直接読み出された乗数
データ(R3C) 20と，一つ前の演算結果である中間和(SU
M) 62と，中間キャリ(CARRY) 61（実際には、‘０’）
とが入力され加減算が行われ、桁上げ先見回路を持つ加
算器(CPA) 7 の入力となる。

該桁上げ先見回路を持つ加算器(CPA) 7 での演算結果を
正規化回路(POST SFT) 9で、シフト数が‘０’の正規化
を行い、最終結果をレジスタ(R1) 11 に出力する。

尚、当然のことながら、通常の固定小数点の乗算を行う
場合には、上記ゲート回路 14 のGAを‘オン’GB,GXを
‘オフ’として作動させる。

次に、第３図によって、浮動小数点の乗算パイプライン
で固定小数点の加減算を実行する他の場合について説明
する。

この場合も、各レジスタに対する加減算データの設定方
法は第２図の場合と同じである。

先ず、本実施例においては、当該乗算回路が備えている
桁上げ先見回路を持つ加算器(CPA) 7 の２入力加算機能
に着目し、ベクトルレジスタ(VR)1 から乗数レジスタ(R
3E,R3M) 22と，被乗数レジスタ(R2M,R3M) 21に読み出さ
れた固定小数点のデータをバイパスし、選択回路(CA,S
S) 160,161 を通して、該桁上げ先見回路を持つ加算器
(CPA) 7 に入力する。

後は、第２図と同じようにして、最終演算結果がレジス
タ(R1) 11 に出力される。

このように、本発明においては、浮動小数点乗算装置が
備えている倍数発生回路(MG)，桁上げ保存加算器(CSA1,
CSA2),桁上げ先見回路を持つ加算器(CPA) の特徴に着目
し、若干のハードウェアを追加することにより、通常の
乗算動作によって、浮動小数点データ，或いは固定小数
点データの加減算処理を実行できるようにした所に特徴
がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の加減算機能付き
乗算装置は、 (1) 浮動小数点乗算装置において、乗数，及び被乗数
の指数部の大小比較と指数差を発生する指数部発生回路
と，大きい方の指数部を選択する回路と，上記指数部の
大きい方の仮数部を選択して桁上げ保存加算器(CSA) に
バイパスする手段と、上記指数部の小さい方の仮数部
を、上記指数差分だけ右シフトして上記桁上げ保存加算
器(CSA) に入力する手段とを設けることにより、浮動小
数点乗算装置で、浮動小数点加減算ができるようにした
ものである。

【図面の簡単な説明】

第１図〜第３図は本発明の一実施例をブロック図で示し
た図，第４図は通常のパイプライン方式による浮動小数点乗算
方式を説明する図，第５図は複数個の演算パイプラインを有するパイプライ
ン処理装置を模式的に示した図，である。図面において、 1 はベクトルレジスタ(VR)， 21は被乗数レジスタ(R2E,R2M)， 22は乗数レジスタ(R3E,R3M)， 3 はデコーダ(DEC)，43は倍数発生回路(MG)， 51,52 は桁上げ保存加算器(CSA1,CSA2)， 61は中間キャリレジスタ(CARRY)， 62は中間和レジスタ(SUM)， 7 は桁上げ先見回路を持つ加算器(CPA)， 9 は正規化回路(POST SFT)， 101 は指数部加算器(EXP ADD1)， 12は指数部発生回路(EXP G)， 13は仮数部切り替え回路， 15は指数部選択回路(SEL)， 160,161 は選択回路(CA,SS)， A,M,X,Y,GA,GB,GXはゲート回路，をそれぞれ示す。

Claims

【特許請求の範囲】

【請求項１】乗数レジスタ(R3E,R3M)(22) と，被乗数レ
ジスタ(R2E,R2M)(21) と，乗数レジスタ(R3E,R3M)(22)
から取り出されたデータをデコードするデコーダ(DEC)
(3)と，該デコーダ(DEC)(3)のデコード結果に基づい
て、被乗数の倍数を算出する倍数発生回路(MG)(43)と，
１つ，乃至複数段からなる桁上げ保存加算器(CSA1,CSA
2)(51,52)と，桁上げ先見回路を持つ加算器(CPA)(7)
と，該桁上げ先見回路を持つ加算器(CPA)(7)の結果につ
いて正規化を行う正規化回路(POST SFT)(9) と，指数部
加算回路(EXP ADD1)(101) と，上記正規化回路(POST SF
T)(9) での正規化におけるシフト数に合わせて、桁合わ
せをする指数部桁合わせ回路(EXP ADD2,3)(102,103) と
から構成される乗算装置において、上記乗数レジスタ(R3E,R3M)(22) の値の指数部(R3E)(22
0)と，被乗数レジスタ(R2E,R2M)(21) の値の指数部(R2
E)(210)との大小比較，及び指数差を発生する指数部発
生回路(EXP G)(12) と，該指数部発生回路(EXP G)(12) で検出される大小比較に
より、乗数レジスタ(R3E,R3M)(22) の値の指数部(R3E)
(220)と，被乗数レジスタ(R2E,R2M)(21) の値の指数部
(R2E)(210)の内、何れか一方を選択する指数部選択回路
(SEL)(15) と，上記指数部発生回路(EXP G)(12) の大小比較の結果によ
り、乗数レジスタ(R3E,R3M)(22) の値の指数部(R3E)(22
0)と，被乗数レジスタ(R2E,R2M)(21) の値の指数部(R2
E)(210)の何れか大きい方の仮数部(R2M，又はR3M)(21
1，又は221)の値を選択して、上記桁上げ保存加算器(CS
A2)(52)にバイパスする為の手段(13,21′)と，小さい方の仮数部(R2M，又はR3M)(211，又は221)の値を
上記倍数発生回路(MG)(43)に入力する為の手段(13,2
2′)と，上記指数差に基づいて、上記小さい方の仮数部(R2M，又
はR3M)(211，又は221)を右シフトする為の手段と，を設けたことを特徴とする加減算機能付き乗算装置。
【請求項２】乗数レジスタ(R3E,R3M)(22) と，被乗数レ
ジスタ(R2E,R2M)(21) と，乗数レジスタ(R3E,R3M)(22)
から取り出されたデータをデコードするデコーダ(DEC)
(3)と，該デコーダ(DEC)(3)のデコード結果に基づい
て、被乗数の倍数を算出する倍数発生回路(MG)(43)と，
１つ，乃至複数段からなる桁上げ保存加算器(CSA1,CSA
2)(51,52)と，桁上げ先見回路を持つ加算器(CPA)(7)
と，該桁上げ先見回路を持つ加算器(CPA)(7)の結果につ
いて正規化を行う正規化回路(POST SFT)(9) と，指数部
加算回路(EXP ADD1)(101) と，上記正規化回路(POST SF
T)(9) での正規化におけるシフト数に合わせて、桁合わ
せをする指数部桁合わせ回路(EXP ADD2,3)(102,103) と
から構成される乗算装置において、上記乗数レジスタ(R3E,R3M)(22) と，定数‘１’との何
れかを選択して倍数ゲート(MG)(3) に送出する手段(14,
42) と，上記乗数レジスタ(R3E,R3M)(22) と同様の値を、上記桁
上げ保存加算器(CSA2)(52)にバイパスレジスタ(R3C,R3
D)(20,20′) を通してバイパスする手段(Gx)(14)と，を設けたことを特徴とする加減算機能付き乗算装置。
【請求項３】乗数レジスタ(R3E,R3M)(22) と，被乗数レ
ジスタ(R2E,R2M)(21) と，乗数レジスタ(R3E,R3M)(22)
から取り出されたデータをデコードするデコーダ(DEC)
(3)と，該デコーダ(DEC)(3)のデコード結果に基づい
て、被乗数の倍数を算出する倍数発生回路(MG)(43)と，
１つ，乃至複数段からなる桁上げ保存加算器(CSA1,CSA
2)(51,52)と，桁上げ先見回路を持つ加算器(CPA)(7)
と，該桁上げ先見回路を持つ加算器(CPA)(7)の結果につ
いて正規化を行う正規化回路(POST SFT)(9) と，指数部
加算回路(EXP ADD1)(101) と，上記正規化回路(POST SF
T)(9) での正規化におけるシフト数に合わせて、桁合わ
せをする指数部桁合わせ回路(EXP ADD2,3)(102,103) と
から構成される乗算装置において、上記桁上げ先見回路を持つ加算器(CPA)(7)の入力部分
に、上記桁上げ保存加算器(CSA2)(52)の出力データと，
被乗数レジスタ(R2E,R2M)(21) のバイパス出力との何れ
かを選択する手段(SS)(161) と，乗数レジスタ(R3E,R3M)(22) に対する入力データのバイ
パス出力と，上記桁上げ保存加算器(CSA2)(52)の出力デ
ータとの何れかを選択する手段(CA)(160) と、を設けたことを特徴とする加減算機能付き乗算装置。